JP2003133412A - 銅に対する誘電体層の接着改良方法 - Google Patents
銅に対する誘電体層の接着改良方法Info
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Abstract
(57)【要約】 (修正有)
【課題】 本発明の課題は、銅層と誘電体層との間の接
着を増大させるための改良方法を提供することにある。
本発明のもう一つの課題は、集積回路上に銅相互接続構
造体を形成する方法を提供することにある。 【解決手段】 本発明により、誘電体層の銅に対する接
着を改良する方法が提供される。本発明の方法におい
て、銅層120は集積回路の金属相互接続構造体の一部
として形成することができる。接着層130を銅層12
0上に形成し、次いでこの接着層130上に第二層14
0を形成する。いずれかの数の誘電性層または非誘電性
層を次いで、第二層140上に形成する。
着を増大させるための改良方法を提供することにある。
本発明のもう一つの課題は、集積回路上に銅相互接続構
造体を形成する方法を提供することにある。 【解決手段】 本発明により、誘電体層の銅に対する接
着を改良する方法が提供される。本発明の方法におい
て、銅層120は集積回路の金属相互接続構造体の一部
として形成することができる。接着層130を銅層12
0上に形成し、次いでこの接着層130上に第二層14
0を形成する。いずれかの数の誘電性層または非誘電性
層を次いで、第二層140上に形成する。
Description
【発明の詳細な説明】
【0001】
【発明の分野】本発明は、半導体デバイスおよび形成方
法、ならびに銅相互接続構造体の形成方法に関し、特に
銅に対する誘電体層の接着にかかわる改良方法に関す
る。 【0002】 【従来の技術】動作速度を増大させるために、高性能集
積回路は、低い誘電率を有する誘電体とともに銅相互接
続技術を使用する。現在、ダマスカス法(damasc
enemehtod)は、銅相互接続形成にもっとも広
く用いられている方法である。代表的ダマスカス法は、
図1(a)〜1(c)に例示されている。 【0003】窒化ケイ素(SiN)エッチング停止層3
0は誘電体層10および銅線20上に形成される。窒化
ケイ素は現時点で、最も慣用されているエッチング停止
層材料である。窒化ケイ素は一般に、UV照射線に対し
て透過性であって、シリコンウエファ上のいずれのフラ
ッシュメモリイセルのプログラムおよび/または消去に
も用いられる。従って、フラッシュメモリイデバイスを
備えた集積回路上にUV照射線に対して透過性である障
壁層を形成するために使用するいずれかの材料が必要で
ある。誘電体層40;第二エッチング停止層50;およ
び第二誘電体層55をエッチング停止層30全体上に形
成する。ホトレジストのパターン形成層を次いで、形成
し、次いでこれを用いて第一トレンチ(trench)
57のエッチングをパターン化する。 【0004】第一トレンチ57のエッチング後、裏側反
射防止コーティング(BARC)層60を形成し、次い
で第二パターン形成ホトレジスト層70を形成する。こ
のBARC層60の形成期間中、追加のBARC材料6
5をトレンチ57に形成する。この第二トレンチ58の
エッチング期間中、このトレンチの底部表面を保護する
ために、追加のBARC材料65が必要である。これ
は、図1(b)に例示されており、ここで追加のBAR
C65の一部分がエッチング加工中に除去されている。
第二トレンチ58のエッチング後、トレンチ裏打ち材料
80を形成し、次いで図1(c)に例示されているよう
に、銅90を用いて両方のトレンチを充填する。 【0005】図1(c)に例示されているように、Si
N層30は、半導体基板の大領域全体にわたり、その下
に存在する銅層を覆って残すことができる。従って、S
iN層とその下に存在する銅層との間に強力な接着が存
在することが重要である。代表的に、SiNと銅との間
の接着は、4−点曲げ接着技術(4−point be
nd adhesion technique)により
測定して、10J/m 2程度である。この技術は層を分
離させるために要するエネルギーを測定する技術であ
る。図1(d)に例示されているように、集積回路の完
成に要する加工中に若干量の銅およびSiNの離層10
0が生じることがある。この離層は集積回路の機能性の
減少を導くことがある。従って、銅とSiN層間の接着
を増大させる方法が求められている。 【0006】 【発明が解決しようとする課題】本発明の課題は、銅層
と誘電体層(例えばSiN層)との間の接着を増大させ
るための改良方法を提供することにある。本発明のもう
一つの課題は、集積回路上に銅相互接続構造体を形成す
る方法を提供することにある。 【0007】 【課題を解決するための手段】本発明により、誘電体層
の銅に対する接着を改良する方法が見出された。本発明
の方法において、炭化ケイ素膜を銅の層上に形成する。
この炭化ケイ素膜はUV照射線に対して透過性であり、
これによりフラッシュメモリイセルを備えた集積回路に
おける使用が適当なものにされる。窒化ケイ素エッチン
グ停止層を次いで、炭化ケイ素膜上に形成する。この窒
化ケイ素層は、集積回路加工期間中、エッチング停止層
として機能し、また炭化ケイ素膜は、その下に存在する
銅層に対する窒化ケイ素層の接着を改良するものと見な
される。 【0008】本発明をここで、図2(a)および2
(b)を引用して説明する。本発明の利点を、銅層上の
層を必要とする別種の構造体に対しても適用することが
できることは、当業者にとって明白であるものと見なさ
れる。 【0009】集積回路における金属相互接続ラインの形
成における銅の使用は、より早いクロックレート(cl
ock rates)にかかわる要件を導入した。銅の
使用に加えて、二酸化ケイ素に比較して、このような材
料のより低い誘電率の利点を得るために、オルガノシリ
ケートガラス(OSG)(誘電率−2.6)およびフル
オロシリケートガラス(FSG)などの誘電体層が現
在、使用されている。本発明の態様において、接着層
[または付着層(glue layer)]を先ず、銅
層全体上に形成する。この銅層は、集積回路の銅相互接
続構造体の一部であることができる。図2(a)に示さ
れているように、このような銅層120は、誘電体層1
10を覆って形成することができる。この誘電体層は代
表的に、トランジスター、ダイオード、キャパシターな
どの多くの電子デバイスを備えたシリコン基板上に形成
される。 【0010】シリコン基板におけるこれらの電子デバイ
スの形成に引続いて、種々の誘電体層および金属層をシ
リコン基板上に形成する。これにより基板上の各種電子
デバイスの相互接続に用いられる金属相互接続構造体が
形成される。図2(a)に示されているように、接着層
(または付着剤層)130を銅層120上に形成する。
本発明の態様において、接着層130は炭化ケイ素(S
iC)を包含する。SiC接着層130は、トリメチル
シランまたはテトラメチルシランを250℃〜500
℃、さらに好ましくは350℃〜400℃の温度で用い
るプラズマ強化化学蒸着を包含する多くの技術のいずれ
かを用いて形成することができる。紫外部(UV)照射
線(すなわち、220nm〜400nmの波長を有する
光)は、集積回路上のプログラム/消去フラッシュメモ
リセルにしばしば用いられる。従って、これらの集積回
路上に用いられるいずれかの接着剤は、UV照射腺に対
して透過性でなければならない。 【0011】SiC接着層130をUV照射腺に対して
透過可能にするには、この層135の厚さは200Åよ
りも薄くなければならない。本発明のもう一つの態様に
おいて、SiC接着層130の厚さは、25Å〜150
Åである。銅上のSiC層の場合、この接着力は代表的
に、17〜20J/m2である。本発明の態様におい
て、SiC薄膜の組成は、ケイ素、炭素、水素および酸
素を包含し、その濃度はそれぞれ、ほぼ30原子パーセ
ント、30原子パーセント、30原子パーセント、およ
び10原子パーセントである。SiC層130の形成
後、第二の層140を接着層上に形成する。 【0012】大部分の場合、この第二の層140はエッ
チング停止層として機能する。本発明の態様において、
第二の層140は窒化ケイ素(SiN)またはその他適
当な材料を包含する。SiNエッチング停止層140の
場合、このSiN層は、SiC接着層130の形成と同
一の加工容器内でその場で形成することができる。この
SiN層のその場での形成は、SiC表面の製造設備環
境への露出の必要性を排除する。エッチング停止層14
0の形成後、誘電体層150を形成する。本発明の態様
において、この誘電体層150は、酸化ケイ素、OS
G、FSG、またはいずれか適当な誘電性材料を包含す
る。本発明のもう一つの態様において、第二の層120
上には、いずれかの数の誘電性または非誘電性の層を形
成することができる。 【0013】図2(b)に示されているように、本発明
の態様において、銅構造体170が誘電性層150に形
成される。この銅構造体170は、種々のホトリトグラ
フィおよびエッチング法を用いて、先ず誘電性層にトレ
ンチを形成することによって形成される。このトレンチ
形成後、トレンチ裏打ち膜160をトレンチに形成し、
次いで厚い銅層を付着させる。化学機械的研摩(CM
P)を次いで使用し、過剰の銅および裏打ち材料を除去
する。別の態様において、銅構造体は誘電性層150、
エッチング停止層140および接着層130を通過して
伸びており、その下に存在する銅層120と接触してい
る。もう一つの態様において、二重ダマスカス法(du
al damascene process)を用い
て、図1(c)に例示されている銅構造体90を形成す
ることもできる。 【0014】本発明を具体的例により説明したが、この
開示は制限する意図を有するものではない。具体的態様
における種々の修正および組合わせ、および本発明の別
の態様は、本開示を参考にして当業者にとって明白であ
ると見なされる。従って、特許請求の範囲は、このよう
な全部の修正または態様を包含するものとする。 【0015】以上の説明に関して更に以下の項を開示す
る。 1. 銅上に接着層を形成する方法であって、集積回路
上に銅層を付与し;上記銅層上に接着層を形成し、ここ
で上記接着層はUV照射線に対して透過性であり;次い
で上記接着層上にエッチング停止層を形成する;ことを
包含する、上記形成方法。 2.上記接着層が炭化ケイ素を含有する、第1項記載の
方法。 3.上記エッチング停止層が窒化ケイ素を含有する、第
2項記載の方法。 4.上記炭化ケイ素層が200Åより薄い厚さである、
第2項記載の方法。 【0016】5.集積回路上に銅相互接続構造体を形成
する方法であって、半導体基板上に銅層を付与し、ここ
で上記半導体基板は電子デバイスを包含し;上記銅層上
に接着層を形成し、ここで上記接着層はUV照射腺に対
して透過性であり;上記接着層上にエッチング停止層を
形成し;上記エッチング停止層上に少なくとも1枚の誘
電体層を形成し;次いで上記誘電体層に銅構造体を形成
する;ことを包含する、上記方法。 6.上記接着層が炭化ケイ素を含有する、第5項記載の
方法。 7.上記エッチング停止層が窒化ケイ素を含有する、第
6項記載の方法。 【0017】8.上記炭化ケイ素層が200Åよりも薄
い厚さである、第6項記載の方法。 9.上記誘電体層がOSGおよびFSGからなる群から
選択される材料である、第5項記載の方法。 10.上記誘電体層における上記銅層の上記形成が、上
記誘電体層にトレンチを形成し;上記トレンチに裏打ち
膜を形成し;上記トレンチに厚い銅層を形成し;次いで
化学機械的研摩処理を用いて過剰の銅を除去する;こと
を包含する、第5項記載の方法。 【0018】以上の様に、本発明は、銅上に接着層を形
成する方法を開示する。銅層(120)は集積回路の金
属相互接続構造体の一部として形成される。接着層(1
30)を銅層(120)上に形成し、次いでこの接着層
(130)上に第二層(140)を形成する。いずれか
の数の誘電性層または非誘電性層を次いで、第二層(1
40)上に形成する。
法、ならびに銅相互接続構造体の形成方法に関し、特に
銅に対する誘電体層の接着にかかわる改良方法に関す
る。 【0002】 【従来の技術】動作速度を増大させるために、高性能集
積回路は、低い誘電率を有する誘電体とともに銅相互接
続技術を使用する。現在、ダマスカス法(damasc
enemehtod)は、銅相互接続形成にもっとも広
く用いられている方法である。代表的ダマスカス法は、
図1(a)〜1(c)に例示されている。 【0003】窒化ケイ素(SiN)エッチング停止層3
0は誘電体層10および銅線20上に形成される。窒化
ケイ素は現時点で、最も慣用されているエッチング停止
層材料である。窒化ケイ素は一般に、UV照射線に対し
て透過性であって、シリコンウエファ上のいずれのフラ
ッシュメモリイセルのプログラムおよび/または消去に
も用いられる。従って、フラッシュメモリイデバイスを
備えた集積回路上にUV照射線に対して透過性である障
壁層を形成するために使用するいずれかの材料が必要で
ある。誘電体層40;第二エッチング停止層50;およ
び第二誘電体層55をエッチング停止層30全体上に形
成する。ホトレジストのパターン形成層を次いで、形成
し、次いでこれを用いて第一トレンチ(trench)
57のエッチングをパターン化する。 【0004】第一トレンチ57のエッチング後、裏側反
射防止コーティング(BARC)層60を形成し、次い
で第二パターン形成ホトレジスト層70を形成する。こ
のBARC層60の形成期間中、追加のBARC材料6
5をトレンチ57に形成する。この第二トレンチ58の
エッチング期間中、このトレンチの底部表面を保護する
ために、追加のBARC材料65が必要である。これ
は、図1(b)に例示されており、ここで追加のBAR
C65の一部分がエッチング加工中に除去されている。
第二トレンチ58のエッチング後、トレンチ裏打ち材料
80を形成し、次いで図1(c)に例示されているよう
に、銅90を用いて両方のトレンチを充填する。 【0005】図1(c)に例示されているように、Si
N層30は、半導体基板の大領域全体にわたり、その下
に存在する銅層を覆って残すことができる。従って、S
iN層とその下に存在する銅層との間に強力な接着が存
在することが重要である。代表的に、SiNと銅との間
の接着は、4−点曲げ接着技術(4−point be
nd adhesion technique)により
測定して、10J/m 2程度である。この技術は層を分
離させるために要するエネルギーを測定する技術であ
る。図1(d)に例示されているように、集積回路の完
成に要する加工中に若干量の銅およびSiNの離層10
0が生じることがある。この離層は集積回路の機能性の
減少を導くことがある。従って、銅とSiN層間の接着
を増大させる方法が求められている。 【0006】 【発明が解決しようとする課題】本発明の課題は、銅層
と誘電体層(例えばSiN層)との間の接着を増大させ
るための改良方法を提供することにある。本発明のもう
一つの課題は、集積回路上に銅相互接続構造体を形成す
る方法を提供することにある。 【0007】 【課題を解決するための手段】本発明により、誘電体層
の銅に対する接着を改良する方法が見出された。本発明
の方法において、炭化ケイ素膜を銅の層上に形成する。
この炭化ケイ素膜はUV照射線に対して透過性であり、
これによりフラッシュメモリイセルを備えた集積回路に
おける使用が適当なものにされる。窒化ケイ素エッチン
グ停止層を次いで、炭化ケイ素膜上に形成する。この窒
化ケイ素層は、集積回路加工期間中、エッチング停止層
として機能し、また炭化ケイ素膜は、その下に存在する
銅層に対する窒化ケイ素層の接着を改良するものと見な
される。 【0008】本発明をここで、図2(a)および2
(b)を引用して説明する。本発明の利点を、銅層上の
層を必要とする別種の構造体に対しても適用することが
できることは、当業者にとって明白であるものと見なさ
れる。 【0009】集積回路における金属相互接続ラインの形
成における銅の使用は、より早いクロックレート(cl
ock rates)にかかわる要件を導入した。銅の
使用に加えて、二酸化ケイ素に比較して、このような材
料のより低い誘電率の利点を得るために、オルガノシリ
ケートガラス(OSG)(誘電率−2.6)およびフル
オロシリケートガラス(FSG)などの誘電体層が現
在、使用されている。本発明の態様において、接着層
[または付着層(glue layer)]を先ず、銅
層全体上に形成する。この銅層は、集積回路の銅相互接
続構造体の一部であることができる。図2(a)に示さ
れているように、このような銅層120は、誘電体層1
10を覆って形成することができる。この誘電体層は代
表的に、トランジスター、ダイオード、キャパシターな
どの多くの電子デバイスを備えたシリコン基板上に形成
される。 【0010】シリコン基板におけるこれらの電子デバイ
スの形成に引続いて、種々の誘電体層および金属層をシ
リコン基板上に形成する。これにより基板上の各種電子
デバイスの相互接続に用いられる金属相互接続構造体が
形成される。図2(a)に示されているように、接着層
(または付着剤層)130を銅層120上に形成する。
本発明の態様において、接着層130は炭化ケイ素(S
iC)を包含する。SiC接着層130は、トリメチル
シランまたはテトラメチルシランを250℃〜500
℃、さらに好ましくは350℃〜400℃の温度で用い
るプラズマ強化化学蒸着を包含する多くの技術のいずれ
かを用いて形成することができる。紫外部(UV)照射
線(すなわち、220nm〜400nmの波長を有する
光)は、集積回路上のプログラム/消去フラッシュメモ
リセルにしばしば用いられる。従って、これらの集積回
路上に用いられるいずれかの接着剤は、UV照射腺に対
して透過性でなければならない。 【0011】SiC接着層130をUV照射腺に対して
透過可能にするには、この層135の厚さは200Åよ
りも薄くなければならない。本発明のもう一つの態様に
おいて、SiC接着層130の厚さは、25Å〜150
Åである。銅上のSiC層の場合、この接着力は代表的
に、17〜20J/m2である。本発明の態様におい
て、SiC薄膜の組成は、ケイ素、炭素、水素および酸
素を包含し、その濃度はそれぞれ、ほぼ30原子パーセ
ント、30原子パーセント、30原子パーセント、およ
び10原子パーセントである。SiC層130の形成
後、第二の層140を接着層上に形成する。 【0012】大部分の場合、この第二の層140はエッ
チング停止層として機能する。本発明の態様において、
第二の層140は窒化ケイ素(SiN)またはその他適
当な材料を包含する。SiNエッチング停止層140の
場合、このSiN層は、SiC接着層130の形成と同
一の加工容器内でその場で形成することができる。この
SiN層のその場での形成は、SiC表面の製造設備環
境への露出の必要性を排除する。エッチング停止層14
0の形成後、誘電体層150を形成する。本発明の態様
において、この誘電体層150は、酸化ケイ素、OS
G、FSG、またはいずれか適当な誘電性材料を包含す
る。本発明のもう一つの態様において、第二の層120
上には、いずれかの数の誘電性または非誘電性の層を形
成することができる。 【0013】図2(b)に示されているように、本発明
の態様において、銅構造体170が誘電性層150に形
成される。この銅構造体170は、種々のホトリトグラ
フィおよびエッチング法を用いて、先ず誘電性層にトレ
ンチを形成することによって形成される。このトレンチ
形成後、トレンチ裏打ち膜160をトレンチに形成し、
次いで厚い銅層を付着させる。化学機械的研摩(CM
P)を次いで使用し、過剰の銅および裏打ち材料を除去
する。別の態様において、銅構造体は誘電性層150、
エッチング停止層140および接着層130を通過して
伸びており、その下に存在する銅層120と接触してい
る。もう一つの態様において、二重ダマスカス法(du
al damascene process)を用い
て、図1(c)に例示されている銅構造体90を形成す
ることもできる。 【0014】本発明を具体的例により説明したが、この
開示は制限する意図を有するものではない。具体的態様
における種々の修正および組合わせ、および本発明の別
の態様は、本開示を参考にして当業者にとって明白であ
ると見なされる。従って、特許請求の範囲は、このよう
な全部の修正または態様を包含するものとする。 【0015】以上の説明に関して更に以下の項を開示す
る。 1. 銅上に接着層を形成する方法であって、集積回路
上に銅層を付与し;上記銅層上に接着層を形成し、ここ
で上記接着層はUV照射線に対して透過性であり;次い
で上記接着層上にエッチング停止層を形成する;ことを
包含する、上記形成方法。 2.上記接着層が炭化ケイ素を含有する、第1項記載の
方法。 3.上記エッチング停止層が窒化ケイ素を含有する、第
2項記載の方法。 4.上記炭化ケイ素層が200Åより薄い厚さである、
第2項記載の方法。 【0016】5.集積回路上に銅相互接続構造体を形成
する方法であって、半導体基板上に銅層を付与し、ここ
で上記半導体基板は電子デバイスを包含し;上記銅層上
に接着層を形成し、ここで上記接着層はUV照射腺に対
して透過性であり;上記接着層上にエッチング停止層を
形成し;上記エッチング停止層上に少なくとも1枚の誘
電体層を形成し;次いで上記誘電体層に銅構造体を形成
する;ことを包含する、上記方法。 6.上記接着層が炭化ケイ素を含有する、第5項記載の
方法。 7.上記エッチング停止層が窒化ケイ素を含有する、第
6項記載の方法。 【0017】8.上記炭化ケイ素層が200Åよりも薄
い厚さである、第6項記載の方法。 9.上記誘電体層がOSGおよびFSGからなる群から
選択される材料である、第5項記載の方法。 10.上記誘電体層における上記銅層の上記形成が、上
記誘電体層にトレンチを形成し;上記トレンチに裏打ち
膜を形成し;上記トレンチに厚い銅層を形成し;次いで
化学機械的研摩処理を用いて過剰の銅を除去する;こと
を包含する、第5項記載の方法。 【0018】以上の様に、本発明は、銅上に接着層を形
成する方法を開示する。銅層(120)は集積回路の金
属相互接続構造体の一部として形成される。接着層(1
30)を銅層(120)上に形成し、次いでこの接着層
(130)上に第二層(140)を形成する。いずれか
の数の誘電性層または非誘電性層を次いで、第二層(1
40)上に形成する。
【図面の簡単な説明】
【図1a】図1(a)は、従来技術の構造体を例示する
横断面図である。 【図1b】図1(b)は、従来技術の構造体を例示する
横断面図である。 【図1c】図1(c)は、従来技術の構造体を例示する
横断面図である。 【図1d】図1(d)は、従来技術の構造体を例示する
横断面図である。 【図2a】図2(a)は、本発明の一態様の構造体を例
示する横断面図である。 【図2b】図2(b)は、本発明の一態様の構造体を例
示する横断面図である。 【符号の説明】 10 誘電体層 20 銅線 30 エッチング停止層 40 誘電体層 50 第二エッチング停止層 55 第二誘電体層 57 第一トレンチ 58 第二トレンチ 60 反射防止コーティング 65 追加のBARC材料 70 第二パターン化ホトレジスト層 80 トレンチ裏打ち材料 90 銅 100 銅−SiN離層部分 110 誘電体層 120 銅層 130 接着層 135 接着層の厚み 140 第二エッチング停止層 150 誘電体層 160 トレンチ裏打ち膜 170 銅構造体
横断面図である。 【図1b】図1(b)は、従来技術の構造体を例示する
横断面図である。 【図1c】図1(c)は、従来技術の構造体を例示する
横断面図である。 【図1d】図1(d)は、従来技術の構造体を例示する
横断面図である。 【図2a】図2(a)は、本発明の一態様の構造体を例
示する横断面図である。 【図2b】図2(b)は、本発明の一態様の構造体を例
示する横断面図である。 【符号の説明】 10 誘電体層 20 銅線 30 エッチング停止層 40 誘電体層 50 第二エッチング停止層 55 第二誘電体層 57 第一トレンチ 58 第二トレンチ 60 反射防止コーティング 65 追加のBARC材料 70 第二パターン化ホトレジスト層 80 トレンチ裏打ち材料 90 銅 100 銅−SiN離層部分 110 誘電体層 120 銅層 130 接着層 135 接着層の厚み 140 第二エッチング停止層 150 誘電体層 160 トレンチ裏打ち膜 170 銅構造体
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(51)Int.Cl.7 識別記号 FI テーマコート゛(参考)
H01L 29/792
Fターム(参考) 5F033 HH11 JJ01 JJ11 KK11 MM01
MM02 MM12 MM13 NN06 NN07
QQ25 RR01 RR04 RR06 RR11
RR23 SS03 SS15 TT04 VV16
XX14
5F083 EP59 JA37 JA56 JA57 PR21
5F101 BD42 BE08 BH02
Claims (1)
- 【特許請求の範囲】 【請求項1】銅上に接着層を形成する方法であって、 集積回路上に銅層を付与し;上記銅層上に接着層を形成
し、ここで上記接着層はUV照射線に対して透過性であ
り;次いで上記接着層上にエッチング停止層を形成す
る;ことを包含する、上記形成方法。
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US920578 | 2001-08-01 | ||
US09/920,578 US20030027413A1 (en) | 2001-08-01 | 2001-08-01 | Method to improve the adhesion of dielectric layers to copper |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011228717A (ja) * | 2004-04-19 | 2011-11-10 | Applied Materials Inc | 低k誘電体と導電材料との接着改善 |
CN103107158A (zh) * | 2011-11-11 | 2013-05-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6849504B2 (en) * | 2002-06-27 | 2005-02-01 | Macronix International Co., Ltd | Method for fabricating flash memory |
JP4571785B2 (ja) * | 2003-05-30 | 2010-10-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US7067437B2 (en) * | 2003-09-12 | 2006-06-27 | International Business Machines Corporation | Structures with improved interfacial strength of SiCOH dielectrics and method for preparing the same |
WO2018013093A1 (en) | 2016-07-12 | 2018-01-18 | Hewlett-Packard Development Company, L.P. | Printhead comprising a thin film passivation layer |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5926740A (en) * | 1997-10-27 | 1999-07-20 | Micron Technology, Inc. | Graded anti-reflective coating for IC lithography |
US6340435B1 (en) * | 1998-02-11 | 2002-01-22 | Applied Materials, Inc. | Integrated low K dielectrics and etch stops |
JP3177968B2 (ja) * | 1998-12-04 | 2001-06-18 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US6974766B1 (en) * | 1998-10-01 | 2005-12-13 | Applied Materials, Inc. | In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application |
JP3657788B2 (ja) * | 1998-10-14 | 2005-06-08 | 富士通株式会社 | 半導体装置及びその製造方法 |
TW478033B (en) * | 1999-02-26 | 2002-03-01 | Applied Materials Inc | Improved dry photolithography process for deep ultraviolet exposure |
-
2001
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011228717A (ja) * | 2004-04-19 | 2011-11-10 | Applied Materials Inc | 低k誘電体と導電材料との接着改善 |
CN103107158A (zh) * | 2011-11-11 | 2013-05-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
Also Published As
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---|---|
US20030027413A1 (en) | 2003-02-06 |
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EP1282164A3 (en) | 2003-07-09 |
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