CN113035796A - 天线封装结构及其制备方法、以及电子器件 - Google Patents

天线封装结构及其制备方法、以及电子器件 Download PDF

Info

Publication number
CN113035796A
CN113035796A CN202110227555.XA CN202110227555A CN113035796A CN 113035796 A CN113035796 A CN 113035796A CN 202110227555 A CN202110227555 A CN 202110227555A CN 113035796 A CN113035796 A CN 113035796A
Authority
CN
China
Prior art keywords
antenna
chip
plastic package
dielectric layer
lead wire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110227555.XA
Other languages
English (en)
Inventor
曹玉媛
徐健
王伟
李成祥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qingdao Goertek Intelligent Sensor Co Ltd
Original Assignee
Qingdao Goertek Intelligent Sensor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qingdao Goertek Intelligent Sensor Co Ltd filed Critical Qingdao Goertek Intelligent Sensor Co Ltd
Priority to CN202110227555.XA priority Critical patent/CN113035796A/zh
Publication of CN113035796A publication Critical patent/CN113035796A/zh
Priority to PCT/CN2021/143205 priority patent/WO2022183830A1/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/66High-frequency adaptations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01QANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00Details of, or arrangements associated with, antennas
    • H01Q1/12Supports; Mounting means
    • H01Q1/22Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64Impedance arrangements
    • H01L2223/66High-frequency adaptations
    • H01L2223/6661High-frequency adaptations for passive devices
    • H01L2223/6677High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0233Structure of the redistribution layers
    • H01L2224/02331Multilayer structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02381Side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Details Of Aerials (AREA)

Abstract

本发明公开一种天线封装结构及其制备方法、以及电子器件,所述天线封装结构包括塑封体、芯片、天线、导接线组以及屏蔽结构,塑封体具有相对设置的第一侧和第二侧,第一侧设有介质层;芯片塑封于塑封体内,且芯片的有源面朝向塑封体的第一侧设置;天线设于塑封体的第二侧;导接线组包括第一导接线和第二导接线,第一导接线布设于介质层内,且一端与芯片连接,另一端显露于介质层,第二导接线布设于塑封体内,且一端与第一导接线连接,另一端与天线连接;屏蔽结构罩设于芯片的外部;其中,塑封体的材质为柔性材质。本发明提供的天线封装结构具有弯折共形的能力,更有利于满足电子器件的柔性封装需求。

Description

天线封装结构及其制备方法、以及电子器件
技术领域
本发明涉及半导体封装结构技术领域,具体涉及一种天线封装结构及其制备方法、以及电子器件。
背景技术
电子封装领域通常采用基板、陶瓷外壳等作为封装基材,近年来,为适应高集成度封装需求,扇出型封装逐步被大规模采用。针对射频领域的封装,为克服传统天线体积大、行业逐步提出了封装天线AiP的概念,并将扇出型封装与AiP逐步整合,实现了小体积的射频天线封装。随着可穿戴设备的大规模流行,电子产品还朝着柔性化的方向发展,因此要求电子封装不仅需要在有限的空间内实现高密度集成,还需要具备一定的弯曲共形能力,而传统的扇出型封装中,通常采用刚性塑封料进行封封装,导致封装体及互联线路无法实现弯折,难以满足柔性化的封装需求。
发明内容
本发明的主要目的是提出一种天线封装结构及其制备方法、以及电子器件,旨在解决传统封装的难以满足柔性化封装需求的问题。
为实现上述目的,本发明提出一种天线封装结构,包括:
塑封体,所述塑封体具有相对设置的第一侧和第二侧,所述第一侧设有介质层;
芯片,塑封于所述塑封体内,且所述芯片的有源面朝向所述塑封体的第一侧设置;
天线,设于所述塑封体的第二侧;
导接线组,包括第一导接线和第二导接线,所述第一导接线布设于所述介质层内,且一端与所述芯片连接,另一端显露于所述介质层,第二导接线布设于所述塑封体内,且一端与所述第一导接线连接,另一端与所述天线连接;以及,
屏蔽结构,罩设于所述芯片的外部;
其中,所述塑封体的材质为柔性材质。
可选地,所述塑封体的材质为硅胶;和/或,
所述芯片的厚度不高于200μm;和/或,
所述介质层的材料包括聚酰亚胺、苯并环丁烯和硅胶中的任意一种;和/或,
所述天线的材质包括铜、银和液态金属中的任意一种;和/或,
所述第一导接线的材质包括铜、银和液态金属中的任意一种;和/或,
所述第二导接线的材质包括铜、银和液态金属中的任意一种。
可选地,所述第一导接线设置有两层。
可选地,所述屏蔽结构包括:
第一屏蔽层,设于所述塑封体的第二侧且对应所述芯片设置;以及,
第二屏蔽层,设于所述塑封体内且围设于所述芯片的外部,所述第二屏蔽层的一端与所述第一屏蔽层连接,另一层与所述介质层连接。
本发明还提出一种如上所述的天线封装结构的制备方法,包括以下步骤:
提供待封装芯片、临时载片和临时键合材料,所述临时载片具有相对设置的第一侧面和第二侧面,在所述临时载片的第一侧涂设所述临时键合材料,形成临时键合膜;
在所述临时键合膜上设置介质层,并在所述介质层内布设金属线,形成第一导接线,然后继续在所述介质层的表面布设金属线,形成第二导接线和金属焊盘;
将所述待封装芯片倒装于所述金属焊盘上,然后对所述待封装芯片进行塑封形成塑封体,并使所述第二导接线显露于所述塑封体的外表面;
在所述塑封体远离所述介质层的一侧布设金属线,形成天线和屏蔽结构;
在所述天线及屏蔽结构布设完毕后,去除所述临时载片和临时键合膜,制得天线封装结构。
可选地,所述临时键合材料包括激光解键合胶和热解键合胶中的任意一种。
可选地,所述介质层的材质包括聚酰亚胺、苯并环丁烯和硅胶中的至少一种;
在所述临时键合膜上设置介质层,并在所述介质层内布设金属线,形成第一导接线,然后继续在所述介质层的表面布设金属线,形成第二导接线和金属焊盘的步骤,包括:
在所述临时键合膜上涂设介质材料形成介质层,然后去除部分所述介质层的介质材料,使部分临时键合膜显露于所述介质层,以在所述介质层形成暴露区域;
在所述暴露区域内通过3D打印的方式布设金属线,形成第一导接线;
在所述介质层远离所述临时载片的一侧通过3D打印的方式布设金属线,形成与所述第一导接线连接的第二导接线以及金属焊盘。
可选地,在所述塑封体远离所述介质层的一侧布设金属线,形成天线和屏蔽结构的步骤,包括:
在所述塑封体远离所述介质层的一侧,通过3D打印的方式布设金属线,形成天线和屏蔽结构。
本发明还提出一种如上所述的天线封装结构的制备方法,包括以下步骤:
提供待封装芯片、临时载片和临时键合材料,所述临时载片具有相对设置的第一侧面和第二侧面,在所述临时载片的第一侧涂设所述临时键合材料,形成临时键合膜;
将所述待封装芯片贴装至所述临时键合膜上,且使所述待封装芯片的芯片焊盘朝向所述临时键合膜设置;
在所述临时键合膜上布设金属线,形成第二导接线,然后对所述待封装芯片进行塑封,形成塑封体,并使所述第二导接线显露于所述塑封体的外表面;
在所述塑封体远离所述临时载片的一侧布设金属线,形成天线和屏蔽结构,然后去除所述临时载片和临时键合膜;
在所述塑封体远离所述天线和屏蔽结构的一侧布设金属线,形成第一导接线,制得天线封装结构。
本发明还提出一种电子器件,包括如上所述的天线封装结构。
可选地,所述电子器件为智能手表或运动手环。
本发明提供的技术方案中,天线封装结构包括塑封体、芯片、天线、导接线组以及屏蔽结构,其中,所述塑封体采用柔性材质制成,且所述导接线组布设于所述塑封体内,使得导接线可以随所述塑封体一起弯曲变形,从而使所述天线封装结构具有弯折共形的能力,更有利于满足电子器件的柔性封装需求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅为本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他相关的附图。
图1为本发明提供的天线封装结构的一实施例的结构示意图;
图2为本发明提供的天线封装结构的制备方法的一实施例的流程示意图;
图3为图2中在临时载片上设置临时键合膜、介质层、第一导接线、第二导接线和金属焊盘之后的结构示意图;
图4为图2中将待封装芯片倒装于金属焊盘上之后的结构示意图;
图5和图6为图2中对倒装之后的待封装芯片进行塑封形成塑封体之后的结构示意图;
图7为图2中在塑封体上设置天线和屏蔽结构之后的结构示意图;
图8为本发明提供的天线封装结构的制备方法的另一实施例的流程示意图;
图9为图8中在临时载片上设置临时键合膜以及贴装芯片之后的结构示意图;
图10为图8中在临时键合膜上设置第二导接线之后的结构示意图;
图11和图12为图8中对待封装芯片进行塑封之后的结构示意图;
图13为图8中在塑封体上设置天线和屏蔽结构之后的结构示意图;
图14为图8中去除临时载片和临时键合膜之后的截面示意图。
附图标号说明:
100 天线封装结构 41 第一导接线
10 塑封体 42 第二导接线
11 介质层 50 屏蔽结构
12 金属焊盘 51 第一屏蔽层
20 芯片 52 第二屏蔽层
21 芯片焊脚 60 临时载片
30 天线 70 临时键合膜
40 导接线组
本发明目的的实现、功能特点及优点将结合实施例,参照附图做进一步说明。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将对本发明实施例中的技术方案进行清楚、完整地描述。实施例中未注明具体条件者,按照常规条件或制造商建议的条件进行。所用试剂或仪器未注明生产厂商者,均为可以通过市售购买获得的常规产品。另外,全文中出现的“和/或”的含义,包括三个并列的方案,以“A和/或B”为例,包括A方案、或B方案、或A和B同时满足的方案。此外,各个实施例之间的技术方案可以相互结合,但是必须是以本领域普通技术人员能够实现为基础,当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在,也不在本发明要求的保护范围之内。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
电子封装领域通常采用基板、陶瓷外壳等作为封装基材,近年来,为适应高集成度封装需求,扇出型封装逐步被大规模采用。针对射频领域的封装,为克服传统天线体积大、行业逐步提出了封装天线AiP的概念,并将扇出型封装与AiP逐步整合,实现了小体积的射频天线封装。随着可穿戴设备的大规模流行,电子产品还朝着柔性化的方向发展,因此要求电子封装不仅需要在有限的空间内实现高密度集成,还需要具备一定的弯曲共形能力,而传统的扇出型封装中,通常采用刚性塑封料进行封封装,导致封装体及互联线路无法实现弯折,难以满足柔性化的封装需求。鉴于此,本发明提出一种天线封装结构,实现了天线封装结构的柔性封装,图1为本发明提供的天线封装结构的具体实施例。
参阅图1所示,在本发明提供的天线封装结构的一实施例中,所示天线封装结构100包括塑封体10、芯片20、天线30、导接线组40以及屏蔽结构50,其中,所述塑封体10具有相对设置的第一侧和第二侧,所述第一侧设有介质层11;所示芯片20塑封于所述塑封体10内,且所述芯片20的有源面朝向所述塑封体10的第一侧设置;所述天线设于所述塑封体10的第二侧;所述导接线组40包括第一导接线41和第二导接线42,所述第一导接线41布设于所述介质层11内,且一端与所述芯片20连接,另一端显露于所述介质层11,第二导接线42布设于所述塑封体10内,且一端与所述第一导接41线连接,另一端与所述天线30连接;所述屏蔽结构50罩设于所述芯片20的外部;其中,所述塑封体10的材质为柔性材质。
本发明提供的技术方案中,天线封装结构100包括塑封体10、芯片20、天线30、导接线组40以及屏蔽结构50,其中,所述塑封体10采用柔性材质制成,且所述导接线组40布设于所述塑封体10内,使得导接线可以随所述塑封体10一起弯曲变形,从而使所述天线封装结构100具有弯折共形的能力,更有利于满足电子器件的柔性封装需求。
所述塑封体10由柔性材质制成,具体地,所述塑封体10的材质可选择柔性硅胶,如此,所述塑封体10的弯折性能更好,同时也能保证所述塑封体10具有足够的机械强度,以满足封装和使用需求。
进一步地,为实现后续所述封装体10的弯曲共形,优选为对所述芯片20进行减薄至一定厚度,以避免因所述芯片20的厚度问题影响所述塑封体10的弯曲共形性能,具体优选为所述芯片的厚度不高于200μm。
所述介质层11用以布设所述第一导接线41,为便于所述第一导接线41的布设,所述介质层11的材料具体可选择聚酰亚胺、苯并环丁烯和硅胶中的任意一种,从而便于采用曝光显影或者激光烧蚀的方式,将所述介质层11需要布线的区域暴露出来,然后在该暴露区域内进行布线,如此,所述第一导接线41布设的精度和便捷性更高。
更进一步地,在本实施例中,所述天线30和所述导接线组40中的导接线均采用3D打印的方式布设,不仅能够通过快速原型开发来加速产品的开发,同时还能满足非标准、灵活电子产品封装的需求,且有利于降低封装结构的整体重量,以及降低成本,打印金属可以为铜、银或液态金属等。具体地,所述天线30的材质包括铜、银和液态金属中的任意一种;和/或,所述第一导接线41的材质包括铜、银和液态金属中的任意一种;和/或,所述第二导接线42的材质包括铜、银和液态金属中的任意一种。所述天线30、第一导接线41和第二导接线42的材质均可以选自铜、银和液体金属中的任意一种,且所述天线30、第一导接线41和第二导接线42三者的材质可以相同,也可以不同,优选为三者的材质相同,以便于简化3D打印的工艺步骤。
所述第一导接线41的作用是将所述芯片20需要互连的引脚引出至所述塑封体10的外部,其布线层数可以根据实际需要互连的复杂程度对应设置。具体地,在本实施例中,所述第一导接线41设置有两层,包括第一层导接线和第二层导接线,其中,所述第一层导接线与所述芯片20的引脚连接,所述第二层导接线为电互连层,且一端与第一层导接线连接,另一端显露于所述介质层11远离所述塑封体10的一侧。
天线是射频终端的重要组合成部分,传统的天线产生大量的电磁辐射,对周围其他芯片的电性能产生影响,从而造成器件的失效,因此本发明提供的天线封装结构100中包括罩设于所述芯片20外部的屏蔽结构50,从而实现所述芯片20与所述天线30之间的隔离屏蔽。所述屏蔽结构50可以全部布设于所述塑封体10内,也可以部分布设于所述塑封体10内,部分布设于所述塑封体10外。具体地,如图1所示,在本实施例中,所述屏蔽结构50包括第一屏蔽层51和第二屏蔽层52,其中,所述第一屏蔽层51设于所述塑封体10的第二侧且对应所述芯片20设置;所述第二屏蔽层51设于所述塑封体10内且围设于所述芯片20的外部,所述第二屏蔽层52的一端与所述第一屏蔽层51连接,另一层与所述介质层11连接,以与所述第一屏蔽层51围合形成罩设于所述芯片20外部的屏蔽结构50。如此,更便利于采用3D打印的方式布设形成所述屏蔽结构50,有助于减少所述天线封装结构100的整体重量,降低成本。
基于上述提供的天线封装结构100,本发明还提出一种,天线封装结构100的制备方法,其中的芯片20可以采用正装或倒装的方式进行贴装,图2至图14为本发明提供的天线封装结构100的制备方法的具体实施例。
参阅图2所示,在本发明提供的天线封装结构100的制备方法的一实施例中,所述芯片20采用倒装的方式进行贴装,具体地,所述天线封装结构100的制备方法包括以下步骤:
步骤S10a、提供待封装芯片20、临时载片60和临时键合材料,所述临时载片60具有相对设置的第一侧面和第二侧面,在所述临时载片60的第一侧涂设所述临时键合材料,形成临时键合膜70;
提供待封装芯片20、临时载片60和临时键合材料,所述临时载片60包括但不限于为硅片或玻璃片等,所述临时键合材料包括但不限于为激光解键合胶、热解键合胶等,可采用旋涂、喷涂等方式涂设于所述临时载片60,以在所述临时载片60的第一侧形成临时键合膜70,所述临时键合膜70用以将所述待封装芯片20贴装于所述临时载片60上,且在封装完毕后,采用激光解键合或者热解键合等方式,即可去除所述临时键合膜70,使所述临时载片60与封装体分离。
步骤S20a、在所述临时键合膜70上设置介质层11,并在所述介质层11内布设金属线,形成第一导接线41,然后继续在所述介质层11的表面布设金属线,形成第二导接线42和金属焊盘12;
在所述临时键合膜70设置完毕之后,进行布线图形制作,首先,在所述临时键合膜70上旋涂钝化材料形成介质层11,所述钝化材料包括但不限于为聚酰亚胺(PI)、苯并环丁烯(BCB)和硅胶中的至少一种,然后,利用曝光显影或者激光烧蚀等方式,去除所述介质层11的部分材料,将需要互连的区域暴露出来,形成暴露区域,然后采用3D打印的方式在所述暴露区域内打印出互连金属布线,形成第一导接线41,所述第一导接线41为用以将所述芯片20需要连接的引脚引出至封装体外,打印金属包括但不限于为铜、银或液态金属等;然后,继续采用3D打印的方式,在所述介质层11远离所述临时载片60的一侧表面布设互连金属线,形成第二导接线42,所述第二导接线42与所述第一导接线41连接且朝向远离所述临时载片60的方向延伸,用以连接所述第一导接线41和后续布设的天线30,实现上下电气互连,同时,在所述介质层11的该表面继续打印出金属焊盘12,用以贴装所述待封装芯片20,最终形成如图3所示的结构。其中,所述第一导接线41的设置层数可根据实际的电互连复杂程度对应设置,图3中设置有两层,在本发明的其他实施例中也可以适当增减。
步骤S30a、将所述待封装芯片20倒装于所述金属焊盘12上,然后对所述待封装芯片20进行塑封形成塑封体10,并使所述第二导接线42显露于所述塑封体10的外表面;
在完成第一次3D打印布线之后,将所述待封装芯片20倒装于所述金属焊盘12上,通过所述金属焊盘12以及所述第一导接线41实现所述芯片20之间的电互连及引出,贴装之后的结构如图4所示。然后,采用具有弯折性能的柔性封装材料,对贴装有所述芯片20的整个结构进行塑封,例如硅胶等,替代传统的刚性绝缘树脂材料,以实现柔性封装,具体塑封方式例如可以是在整个晶圆级贴装器件上涂覆一定厚度的封装硅胶,保证所述介质层11上设置的整体结构被均匀覆盖,其涂覆方式包括但不限于为旋涂、注塑成型等方式,塑封之后形成的结构如图5所示。然后,采用激光烧蚀或刻蚀等方式去除多余的封装硅胶,使所述第二导接线20远离所述第一导接线41的一端显露于所述塑封体10远离所述介质层11的一侧,形成如图6所示的结构。
步骤S40a、在所述塑封体10远离所述介质层11的一侧布设金属线,形成天线30和屏蔽结构50;
塑封完毕之后,采用3D打印的方式,在所述塑封体10远离所述介质层11的一侧布设金属线,打印出天线图案,形成所述天线30,所述天线30与所述塑封体10内远离所述芯片20设置的第二导接线42连接;并且,在对应所述芯片20的位置打印出第一屏蔽层51,且所述第一屏蔽层51与靠近所述芯片20设置的第二导接线42(此位置处的第二导接线42构成所述第二屏蔽层52)连接,所述第一屏蔽层51和第二屏蔽层52围合形成罩设于所述芯片20外部的屏蔽结构50,结构如图7所示,以实现所述天线30和所述芯片20之间的隔离屏蔽。
步骤S50a、在所述天线30及屏蔽结构50布设完毕后,去除所述临时载片60和临时键合膜70,制得天线封装结构100。
最后,在所述天线30及屏蔽结构50布设完毕之后,采用激光解键合、热解键合等方式,去除所述临时键合膜70,使所述临时载片60与所述介质层11分离,即去除了所述临时载片60,此时,所述第一导接线41的一端显露于所述介质层11远离所述塑封体10的一侧,即完成全部的封装流程,然后对得到的封装结构进行切割,即可获得如图1所示的完整的天线封装结构100,该天线封装结构100能够实现一定程度的弯曲。
参阅图8所示,在本发明提供的天线封装结构100的制备方法的另一实施例中,所述芯片20采用正装的方式进行贴装,具体地,所述天线封装结构100的制备方法包括以下步骤:
步骤S10b、提供待封装芯片20、临时载片60和临时键合材料,所述临时载片60具有相对设置的第一侧面和第二侧面,在所述临时载片60的第一侧涂设所述临时键合材料,形成临时键合膜70;
所述临时载片60包括但不限于为硅片或玻璃片等,所述临时键合材料包括但不限于为激光解键合胶、热解键合胶等,可采用旋涂、喷涂等方式涂设于所述临时载片60,以在所述临时载片60的第一侧形成临时键合膜70,所述临时键合膜70用以将所述待封装芯片20贴装于所述临时载片60上,且在封装完毕后,采用激光解键合或者热解键合等方式,即可去除所述临时键合膜70,使所述临时载片60与封装体分离。
步骤S20b、将所述待封装芯片20贴装至所述临时键合膜70上,且使所述待封装芯片20的芯片焊盘朝向所述临时键合膜70设置;
将所述待封装芯片20贴装至所述临时键合膜70上,并且使所述芯片20的芯片焊盘朝向所述临时键合膜70设置,完成所述芯片20的正装,贴装之后的结构如图9所示。
步骤S30b、在所述临时键合膜70上布设金属线,形成第二导接线42,然后对所述待封装芯片20进行塑封,形成塑封体10,并使所述第二导接线42显露于所述塑封体10的外表面;
在所述芯片20贴装完毕之后,再采用3D打印的方式,在所述临时键合膜70上布设金属线,形成自所述临时键合膜70朝向远离所述临时载片60的一侧延伸的第二导接线42,形成如图10所述的结构。其中,靠近所述芯片20设置的所述第二导接线42构成后续设置的屏蔽结构50的一部分(即第二屏蔽层52)。然后,对贴装有所述芯片20且布设有所述第二导接线42的整体解耦进行塑封,选用具有弯折性能的柔性塑封材料,例如硅胶等,替代传统刚性绝缘塑封材料,实现柔性封装,塑封完毕之后的结构如图11所示。接着,采用激光烧蚀或刻蚀等方式去除多余的封装硅胶,使所述第二导接线42远离所述临时载片60的一端显露于所述塑封体10远离所述临时载片60的一侧,形成如图12所示的结构。
步骤S40b、在所述塑封体10远离所述临时载片60的一侧布设金属线,形成天线30和屏蔽结构50,然后去除所述临时载片60和临时键合膜70;
塑封完毕之后,采用3D打印的方式,在所述塑封体10远离所述临时载片60的一侧布设金属线,打印出天线图案,形成与远离所述芯片20设置的第二导接线42连接的天线30,并且,在对应所述芯片20的位置打印出第一屏蔽层51,所述第一屏蔽层51与所述第二屏蔽层52连接,以共同围合形成罩设于所述芯片20外部的屏蔽结构50,结构如图13所示,以实现所述天线30和所述芯片20之间的隔离屏蔽。然后,采用激光解键合或热解键合等方式,去除所述临时键合膜70,使所述临时载片60与所述塑封体10分离,即去除了所述临时载片60,形成如图14所示的结构,此时,所述第二导接线42远离所述天线30的一端显露于所述塑封体10。
步骤S50b、在所述塑封体远离所述天线和屏蔽结构的一侧布设金属线,形成第一导接线,制得天线封装结构。
接着,将图14所示的封装体倒置,使所述芯片20的芯片焊盘朝上显露出,然后在所述塑封体10的上表面进行3D打印金属布线,首先,在所述塑封体10上旋涂钝化材料形成介质层11,所述钝化材料包括但不限于为聚酰亚胺(PI)、苯并环丁烯(BCB)和硅胶中的至少一种,然后,利用曝光显影或者激光烧蚀等方式,去除所述介质层11的部分材料,将需要互连的区域暴露出来,形成暴露区域,然后采用3D打印的方式在所述暴露区域内打印出互连金属布线,形成第一导接线41,所述第一导接线41为用以将所述芯片20需要连接的引脚引出至所述塑封体10外,打印金属包括但不限于为铜、银或液态金属等,布线完毕之后形成如图1所示的结构。其中,所述第一导接线41的设置层数可根据实际的电互连复杂程度对应设置,图1中设置有两层,在本发明的其他实施例中也可以适当增减。
现有基于扇出型封装的AiP封装结构在制备时,仍依附于传统的制造方法,互连线路通常需要经过溅射、化镀、蚀刻等复杂环节,上下互连通孔通常需要采用激光打孔、电镀填充等方式实现,时间及成本都较高。本发明提供的天线封装结构100的制备方法中,采用3D打印技术与扇出型晶圆级封装工艺相结合,提高了生产效率,易于实现大批量生产;利用3D打印金属线实现电气互连,能够制造出带有柔性的电子电路而不丧失其原有性能,相比于传统电镀或化镀,具有打印布线速度更快、成本更低的优点,并将传统扇出型晶圆级封装中所采用的刚性封装绝缘树脂材料替换成为硅胶等柔性封装材料,使得所述天线封装结构100具有一定程度的弯曲性能,能够实现与设备的弯曲共形,能够满足可穿戴设备等的柔性封装需求。
此外,本发明还提出一种电子器件,所述电子器件包括天线封装结构100,所述天线封装结构100的具体结构参照上述实施例。具体地,所述电子器件包括但不限于为智能手环、运动手表等可穿戴、且具有射频端的柔性电子器件。可以理解的是,由于本发明电子器件采用了上述所有实施例的全部技术方案,因此至少具有上述实施例的技术方案所带来的所有有益效果,在此不再一一赘述。
以上仅为本发明的优选实施例,并非因此限制本发明的专利范围,对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包括在本发明的专利保护范围内。

Claims (11)

1.一种天线封装结构,其特征在于,包括:
塑封体,所述塑封体具有相对设置的第一侧和第二侧,所述第一侧设有介质层;
芯片,塑封于所述塑封体内,且所述芯片的有源面朝向所述塑封体的第一侧设置;
天线,设于所述塑封体的第二侧;
导接线组,包括第一导接线和第二导接线,所述第一导接线布设于所述介质层内,且一端与所述芯片连接,另一端显露于所述介质层,第二导接线布设于所述塑封体内,且一端与所述第一导接线连接,另一端与所述天线连接;以及,
屏蔽结构,罩设于所述芯片的外部;
其中,所述塑封体的材质为柔性材质。
2.如权利要求1所述的天线封装结构,其特征在于,所述塑封体的材质为硅胶;和/或,
所述芯片的厚度不高于200μm;和/或,
所述介质层的材料包括聚酰亚胺、苯并环丁烯和硅胶中的任意一种;和/或,
所述天线的材质包括铜、银和液态金属中的任意一种;和/或,
所述第一导接线的材质包括铜、银和液态金属中的任意一种;和/或,
所述第二导接线的材质包括铜、银和液态金属中的任意一种。
3.如权利要求1所述的天线封装结构,其特征在于,所述第一导接线设置有两层。
4.如权利要求1所述的天线封装结构,其特征在于,所述屏蔽结构包括:
第一屏蔽层,设于所述塑封体的第二侧且对应所述芯片设置;以及,
第二屏蔽层,设于所述塑封体内且围设于所述芯片的外部,所述第二屏蔽层的一端与所述第一屏蔽层连接,另一层与所述介质层连接。
5.一种如权利要求1至4任意一项所述的天线封装结构的制备方法,其特征在于,包括以下步骤:
提供待封装芯片、临时载片和临时键合材料,所述临时载片具有相对设置的第一侧面和第二侧面,在所述临时载片的第一侧涂设所述临时键合材料,形成临时键合膜;
在所述临时键合膜上设置介质层,并在所述介质层内布设金属线,形成第一导接线,然后继续在所述介质层的表面布设金属线,形成第二导接线和金属焊盘;
将所述待封装芯片倒装于所述金属焊盘上,然后对所述待封装芯片进行塑封形成塑封体,并使所述第二导接线显露于所述塑封体的外表面;
在所述塑封体远离所述介质层的一侧布设金属线,形成天线和屏蔽结构;
在所述天线及屏蔽结构布设完毕后,去除所述临时载片和临时键合膜,制得天线封装结构。
6.如权利要求5所述的天线封装结构,其特征在于,所述临时键合材料包括激光解键合胶和热解键合胶中的任意一种。
7.如权利要求5所述的天线封装结构的制备方法,其特征在于,所述介质层的材质包括聚酰亚胺、苯并环丁烯和硅胶中的至少一种;
在所述临时键合膜上设置介质层,并在所述介质层内布设金属线,形成第一导接线,然后继续在所述介质层的表面布设金属线,形成第二导接线和金属焊盘的步骤,包括:
在所述临时键合膜上涂设介质材料形成介质层,然后去除部分所述介质层的介质材料,使部分临时键合膜显露于所述介质层,以在所述介质层形成暴露区域;
在所述暴露区域内通过3D打印的方式布设金属线,形成第一导接线;
在所述介质层远离所述临时载片的一侧通过3D打印的方式布设金属线,形成与所述第一导接线连接的第二导接线以及金属焊盘。
8.如权利要求5所述的天线封装结构的制备方法,其特征在于,在所述塑封体远离所述介质层的一侧布设金属线,形成天线和屏蔽结构的步骤,包括:
在所述塑封体远离所述介质层的一侧,通过3D打印的方式布设金属线,形成天线和屏蔽结构。
9.一种如权利要求1至4任意一项所述的天线封装结构的制备方法,其特征在于,包括以下步骤:
提供待封装芯片、临时载片和临时键合材料,所述临时载片具有相对设置的第一侧面和第二侧面,在所述临时载片的第一侧涂设所述临时键合材料,形成临时键合膜;
将所述待封装芯片贴装至所述临时键合膜上,且使所述待封装芯片的芯片焊盘朝向所述临时键合膜设置;
在所述临时键合膜上布设金属线,形成第二导接线,然后对所述待封装芯片进行塑封,形成塑封体,并使所述第二导接线显露于所述塑封体的外表面;
在所述塑封体远离所述临时载片的一侧布设金属线,形成天线和屏蔽结构,然后去除所述临时载片和临时键合膜;
在所述塑封体远离所述天线和屏蔽结构的一侧布设金属线,形成第一导接线,制得天线封装结构。
10.一种电子器件,其特征在于,包括如权利要求1至4任意一项所述的天线封装结构。
11.如权利要求10所述的电子器件,其特征在于,所述电子器件为智能手表或运动手环。
CN202110227555.XA 2021-03-01 2021-03-01 天线封装结构及其制备方法、以及电子器件 Pending CN113035796A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202110227555.XA CN113035796A (zh) 2021-03-01 2021-03-01 天线封装结构及其制备方法、以及电子器件
PCT/CN2021/143205 WO2022183830A1 (zh) 2021-03-01 2021-12-30 天线封装结构及其制备方法、以及电子器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110227555.XA CN113035796A (zh) 2021-03-01 2021-03-01 天线封装结构及其制备方法、以及电子器件

Publications (1)

Publication Number Publication Date
CN113035796A true CN113035796A (zh) 2021-06-25

Family

ID=76466414

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110227555.XA Pending CN113035796A (zh) 2021-03-01 2021-03-01 天线封装结构及其制备方法、以及电子器件

Country Status (2)

Country Link
CN (1) CN113035796A (zh)
WO (1) WO2022183830A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114050422A (zh) * 2021-10-30 2022-02-15 西南电子技术研究所(中国电子科技集团公司第十研究所) 相控阵天线微系统集成封装结构自修复方法
CN114975378A (zh) * 2022-04-29 2022-08-30 西安电子科技大学 基于3d打印的柔性射频封装模块及制备方法
WO2022183830A1 (zh) * 2021-03-01 2022-09-09 青岛歌尔智能传感器有限公司 天线封装结构及其制备方法、以及电子器件
CN117133724A (zh) * 2023-03-20 2023-11-28 荣耀终端有限公司 封装芯片结构及其加工方法、和电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105161432A (zh) * 2015-09-17 2015-12-16 中芯长电半导体(江阴)有限公司 一种芯片封装方法
CN107393910A (zh) * 2017-07-05 2017-11-24 中芯长电半导体(江阴)有限公司 扇出型系统级封装结构及其制备方法
CN109300863A (zh) * 2018-09-28 2019-02-01 中国科学院微电子研究所 半导体封装结构以及半导体封装方法
CN110335815A (zh) * 2019-06-17 2019-10-15 浙江荷清柔性电子技术有限公司 柔性芯片的制备方法及柔性芯片
CN111446175A (zh) * 2020-04-07 2020-07-24 华进半导体封装先导技术研发中心有限公司 射频芯片集成封装结构及其制备方法
CN112259511A (zh) * 2020-11-02 2021-01-22 杭州晶通科技有限公司 具有环形同轴铜柱环的扇出型封装结构及其制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI622149B (zh) * 2017-01-03 2018-04-21 力成科技股份有限公司 封裝結構的製造方法
CN107706521B (zh) * 2017-10-25 2023-11-17 盛合晶微半导体(江阴)有限公司 扇出型天线封装结构及其制备方法
CN111403354A (zh) * 2020-04-02 2020-07-10 杭州晶通科技有限公司 一种完全塑封天线的封装结构的倒装工艺
CN111933591B (zh) * 2020-09-22 2021-01-01 甬矽电子(宁波)股份有限公司 扇出型电磁屏蔽封装结构和封装方法
CN113035796A (zh) * 2021-03-01 2021-06-25 青岛歌尔智能传感器有限公司 天线封装结构及其制备方法、以及电子器件

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105161432A (zh) * 2015-09-17 2015-12-16 中芯长电半导体(江阴)有限公司 一种芯片封装方法
CN107393910A (zh) * 2017-07-05 2017-11-24 中芯长电半导体(江阴)有限公司 扇出型系统级封装结构及其制备方法
CN109300863A (zh) * 2018-09-28 2019-02-01 中国科学院微电子研究所 半导体封装结构以及半导体封装方法
CN110335815A (zh) * 2019-06-17 2019-10-15 浙江荷清柔性电子技术有限公司 柔性芯片的制备方法及柔性芯片
CN111446175A (zh) * 2020-04-07 2020-07-24 华进半导体封装先导技术研发中心有限公司 射频芯片集成封装结构及其制备方法
CN112259511A (zh) * 2020-11-02 2021-01-22 杭州晶通科技有限公司 具有环形同轴铜柱环的扇出型封装结构及其制备方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
杨邦朝,张经国: "《多芯片组件(MCM)技术及其应用》", 31 August 2001, 电子科技大学出版社 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022183830A1 (zh) * 2021-03-01 2022-09-09 青岛歌尔智能传感器有限公司 天线封装结构及其制备方法、以及电子器件
CN114050422A (zh) * 2021-10-30 2022-02-15 西南电子技术研究所(中国电子科技集团公司第十研究所) 相控阵天线微系统集成封装结构自修复方法
CN114050422B (zh) * 2021-10-30 2023-07-11 西南电子技术研究所(中国电子科技集团公司第十研究所) 相控阵天线微系统集成封装结构自修复方法
CN114975378A (zh) * 2022-04-29 2022-08-30 西安电子科技大学 基于3d打印的柔性射频封装模块及制备方法
CN114975378B (zh) * 2022-04-29 2024-02-06 西安电子科技大学 基于3d打印的柔性射频封装模块及制备方法
CN117133724A (zh) * 2023-03-20 2023-11-28 荣耀终端有限公司 封装芯片结构及其加工方法、和电子设备

Also Published As

Publication number Publication date
WO2022183830A1 (zh) 2022-09-09

Similar Documents

Publication Publication Date Title
CN113035796A (zh) 天线封装结构及其制备方法、以及电子器件
CN206210789U (zh) 具有电磁干扰遮蔽的半导体装置
TWI772736B (zh) 扇出型天線封裝結構及其封裝方法
JP5276169B2 (ja) 一体化された干渉シールドを備えた半導体パッケージおよびその製造方法
CN102479762B (zh) 散热增益型半导体组件
US7851894B1 (en) System and method for shielding of package on package (PoP) assemblies
US5821762A (en) Semiconductor device, production method therefor, method for testing semiconductor elements, test substrate for the method and method for producing the test substrate
CN100426492C (zh) 微电子封装件及其制造方法
US6816385B1 (en) Compliant laminate connector
US20030133274A1 (en) Integrated circuit package and method of manufacture
US20090218669A1 (en) Multi-chip package structure and method of fabricating the same
CN101246882A (zh) 具有多芯片的半导体组件封装结构及其方法
US11211710B2 (en) Array antenna apparatus and method for fabricating same
KR20000010668A (ko) 성형된 유연 회로 볼 그리드 어레이 및 그 제조방법
CN104037133B (zh) 一种圆片级芯片扇出封装方法及其封装结构
CN111341767B (zh) 射频电子整合封装结构及其制法
CN111403356A (zh) 一种模块化天线的扇出型封装结构的制备工艺
US5989935A (en) Column grid array for semiconductor packaging and method
CN100485912C (zh) 用于制造半导体封装件的衬底
US9362142B2 (en) Flip-chip electronic device and production method thereof
KR20020096968A (ko) 회로 장치의 제조 방법
CN213692007U (zh) 封装结构和电子设备
EP3660887A1 (en) Method for forming a semiconductor package
CN115939109A (zh) 封装结构、封装结构的制作方法及电子设备
CN109686669A (zh) 一种集成电路封装方法及封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20210625

RJ01 Rejection of invention patent application after publication