CN107706521A - 扇出型天线封装结构及其制备方法 - Google Patents

扇出型天线封装结构及其制备方法 Download PDF

Info

Publication number
CN107706521A
CN107706521A CN201711014958.6A CN201711014958A CN107706521A CN 107706521 A CN107706521 A CN 107706521A CN 201711014958 A CN201711014958 A CN 201711014958A CN 107706521 A CN107706521 A CN 107706521A
Authority
CN
China
Prior art keywords
layer
antenna
metal
capsulation material
material layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711014958.6A
Other languages
English (en)
Other versions
CN107706521B (zh
Inventor
陈彦亨
林正忠
吴政达
林章申
何志宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SJ Semiconductor Jiangyin Corp
Original Assignee
SJ Semiconductor Jiangyin Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SJ Semiconductor Jiangyin Corp filed Critical SJ Semiconductor Jiangyin Corp
Priority to CN201711014958.6A priority Critical patent/CN107706521B/zh
Publication of CN107706521A publication Critical patent/CN107706521A/zh
Priority to US16/171,239 priority patent/US10872868B2/en
Application granted granted Critical
Publication of CN107706521B publication Critical patent/CN107706521B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/36—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith
    • H01Q1/38—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith formed by a conductive layer on an insulating support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种扇出型天线封装结构及其制备方法，包括：半导体芯片；塑封材料层，塑封材料层塑封于半导体芯片的外围；金属连线，位于塑封材料层内；天线结构，位于塑封材料层的第一表面上，且与金属连线电连接；重新布线层，位于塑封材料层的第二表面上，且与半导体芯片及金属连线电连接；焊球凸块，位于重新布线层远离塑封材料层的表面上，且与重新布线层电连接。本发明的封装结构可以大大节省空间面积，可在较小的区域面积内形成较大面积长度的天线，大大提高了天线的增益，既保证了射频芯片的稳定性，同时也提高了通信距离，天线结构中的金属天线的线宽可以做到很小，可以大大增加天线结构中的金属天线的密度。

Description

扇出型天线封装结构及其制备方法
技术领域
本发明涉及半导体封装技术领域，特别是涉及一种扇出型天线封装结构及其制备方法。
背景技术
更低成本、更可靠、更快及更高密度的电路是集成电路封装追求的目标。在未来，集成电路封装将通过不断减小最小特征尺寸来提高各种电子元器件的集成密度。目前，先进的封装方法包括：晶圆片级芯片规模封装(Wafer Level Chip Scale Packaging，WLCSP)，扇出型晶圆级封装(Fan-Out Wafer Level Package，FOWLP)，倒装芯片(FlipChip)，叠层封装(Package on Package，POP)等等。
扇出型晶圆级封装是一种晶圆级加工的嵌入式芯片封装方法，是目前一种输入/输出端口(I/O)较多、集成灵活性较好的先进封装方法之一。扇出型晶圆级封装相较于常规的晶圆级封装具有其独特的优点：①I/O间距灵活，不依赖于芯片尺寸；②只使用有效裸片(die)，产品良率提高；③具有灵活的3D封装路径，即可以在顶部形成任意阵列的图形；④具有较好的电性能及热性能；⑤高频应用；⑥容易在重新布线层(RDL)中实现高密度布线。
目前，射频芯片的扇出型晶圆级封装方法一般为：提供载体，在载体表面形成粘合层；在粘合层上光刻、电镀出重新布线层(Redistribution Layers，RDL)；采用芯片键合工艺将射频芯片安装到重新布线层上；采用注塑工艺将芯片塑封于塑封材料层中；去除载体和粘合层；在重新布线层上光刻、电镀形成凸块下金属层(UBM)；在UBM上进行植球回流，形成焊球凸块；然后进行晶圆黏片、切割划片。出于通信效果的考虑，射频芯片在使用时都会设置天线，而现有天线都是开发者在对射频功能模块进行layout设计时，直接在PCB板上layout天线或留出外接天线的接口；但由于外接天线的诸多不便，现天线大多直接在PCB板上layout天线，而此种方法要保证天线增益，天线的尺寸面积要足够大，这就势必以牺牲PCB面积为代价，从而使得PCB板的面积及整个封装结构的面积变大。
鉴于此，有必要设计一种新的扇出型天线封装结构及其制备方法用以解决上述技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种扇出型天线封装结构及其制备方法，用于解决现有射频芯片在使用时为保证天线增益，天线的尺寸面积要足够大，从而导致PCB板面积及整个封装结构的面积变大的问题。
为实现上述目的及其他相关目的，本发明提供一种扇出型天线封装结构，所述扇出型天线封装结构包括：
半导体芯片；
塑封材料层，包括相对的第一表面及第二表面，所述塑封材料层塑封于所述半导体芯片的外围；
金属连线，位于所述塑封材料层内，且上下贯通所述塑封材料层；
天线结构，位于所述塑封材料层的第一表面上，且与所述金属连线电连接；
重新布线层，位于所述塑封材料层的第二表面上，且与所述半导体芯片及所述金属连线电连接；
焊球凸块，位于所述重新布线层远离所述塑封材料层的表面上，且与所述重新布线层电连接。
优选地，所述半导体芯片包括：
裸芯片；
接触焊垫，位于所述裸芯片上，并与所述裸芯片电连接；其中，所述接触焊垫所在的表面为所述半导体芯片的正面。
优选地，所述金属连线包括：
连接凸块；与所述重新布线层电连接；
金属线，位于所述连接凸块上，与所述连接凸块及所述天线结构电连接。
优选地，所述天线结构包括交替叠置的介质层及金属天线，且所述天线结构的顶层为金属天线，相邻所述金属天线之间及所述金属天线与所述金属连线之间均经由金属插塞电连接。
优选地，所述天线结构包括一层金属天线。
优选地，所述金属天线的形状呈矩形螺旋状。
优选地，所述金属天线的数量为多个，多个所述金属天线沿所述介质层表面延伸的方向呈阵列排布。
优选地，所述重新布线层包括：
绝缘层，位于所述塑封材料层的第二表面上；
凸块下金属层，位于所述绝缘层内，且与所述半导体芯片及所述金属连线电连接；
至少一层金属线层，位于所述绝缘层内，且与所述凸块下金属层及所述焊球凸块电连接。
优选地，所述扇出型天线封装结构还包括连接焊球，所述连接焊球位于所述塑封材料层内，且位于所述半导体芯片与所述重新布线层之间，以将所述半导体芯片与所述重新布线层电连接。
本发明还提供一种扇出型天线封装结构的制备方法，所述扇出型天线封装结构的制备方法包括如下步骤：
1)提供一载体，并于所述载体的上表面形成剥离层；
2)于所述剥离层的表面形成重新布线层；
3)提供半导体芯片，将所述半导体芯片正朝下装设于所述重新布线层的表面；
4)采用打线工艺于所述重新布线层的表面形成金属连线；
5)于所述剥离层的表面形成塑封材料层，所述塑封材料层填满所述半导体芯片与所述金属连线之间的间隙及所述半导体芯片与所述重新布线层之间的间隙，并将所述半导体芯片及所述金属连线塑封；所述塑封材料层包括相对的第一表面及第二表面，所述塑封材料层的第二表面与所述重新布线层相接触，且所述塑封材料层的第一表面暴露出所述金属连线的上表面；
6)于所述塑封材料层的第一表面形成天线结构，所述天线结构与所述金属连线电连接；
7)去除所述载体及所述剥离层；
8)于所述重新布线层远离所述塑封材料层的表面形成焊球凸块，所述焊球凸块与所述重新布线层电连接。
优选地，步骤6)于所述塑封材料层的第一表面形成天线结构包括如下步骤：
6-1)于所述塑封材料层的第一表面形成第一层介质层；
6-2)于所述第一层介质层内形成第一开口，所述第一开口暴露出所述金属连线的上表面；
6-3)于所述第一开口内形成第一金属插塞，并于所述第一层介质层的上表面形成第一层金属天线，第一层所述金属天线经由所述第一金属插塞与所述金属连线电连接；
6-4)于上表面形成有第一层所述金属天线的所述第一介质层的上表面形成第二层介质层，所述第二层介质层完全覆盖覆盖第一层所述金属天线；
6-5)于所述第二层介质层内形成第二开口，所述第二开口暴露出部分第一层所述金属天线；
6-6)于所述第二开口内形成第二金属插塞，并于所述第二层介质层上形成第二层所述金属天线。
优选地，步骤6)于所述塑封材料层的第一表面形成天线结构的具体方法为：于所述塑封材料层的第一表面形成一层金属天线作为所述天线结构。
优选地，所述金属天线的形状呈矩形螺旋状。
优选地，所述金属天线的数量为多个，多个所述金属天线沿所述介质层表面延伸的方向呈阵列排布。
如上所述，本发明的扇出型天线封装结构及其制备方法，具有以下有益效果：
1.本发明通过在塑封材料层的第一表面形成天线结构，天线结构位于半导体芯片的上方，可以大大节省空间面积，使得封装结构的体积更小；
2.本发明中的天线结构中的金属天线采用堆叠结构及螺旋结构，可在较小的区域面积内形成较大面积长度的天线，大大提高了天线的增益，既保证了射频芯片的稳定性，同时也提高了通信距离。
3.本发明中的天线结构中的金属天线的线宽可以做到很小，可以大大增加天线结构中的金属天线的密度；
4.本发明的封装结构具有更好的整合性；
5.本发明通过在射频芯片的封装结构中形成天线，使得其在后续应用时无需进行天线layout，解决了现有射频芯片在使用时为了保证天线增益，导致PCB板面积增大的问题，既保证了射频芯片的天线增益足够大，同时也保证了PCB板的面积足够小。
附图说明
图1显示为本发明实施例一中提供的扇出型天线封装结构的制备方法的流程图。
图2～图14显示为本发明实施例一中提供的扇出型天线封装结构的制备方法各步骤的结构示意图，其中，图11是图9及图10的俯视结构示意图，图13及图14为本发明的扇出型天线结构的结构示意图。
元件标号说明
10 载体
11 剥离层
12 重新布线层
121 绝缘层
122 金属线层
123 凸块下金属层
13 半导体芯片
131 裸芯片
132 接触焊垫
14 金属连线
141 连接凸块
142 金属线
15 塑封材料层
16 天线结构
161 介质层
1611 第一层介质层
1612 第二层介质层
162 金属天线
163 金属插塞
1631 第一金属插塞
1632 第二金属插塞
17 焊球凸块
18 连接焊球
1)～8) 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种扇出型天线封装结构的制备方法，所述扇出型天线封装结构的制备方法包括如下步骤：
1)提供一载体，并于所述载体的上表面形成剥离层；
2)于所述剥离层的表面形成重新布线层；
3)提供半导体芯片，将所述半导体芯片正朝下装设于所述重新布线层的表面；
4)采用打线工艺于所述重新布线层的表面形成金属连线；
5)于所述剥离层的表面形成塑封材料层，所述塑封材料层填满所述半导体芯片与所述金属连线之间的间隙及所述半导体芯片与所述重新布线层之间的间隙，并将所述半导体芯片及所述金属连线塑封；所述塑封材料层包括相对的第一表面及第二表面，所述塑封材料层的第二表面与所述重新布线层相接触，且所述塑封材料层的第一表面暴露出所述金属连线的上表面；
6)于所述塑封材料层的第一表面形成天线结构，所述天线结构与所述金属连线电连接；
7)去除所述载体及所述剥离层；
8)于所述重新布线层远离所述塑封材料层的表面形成焊球凸块，所述焊球凸块与所述重新布线层电连接。
在步骤1)中，请参阅图1中的S1步骤及图2至图3，提供一载体10，并于所述载体10的上表面形成剥离层11。
作为示例，如图2所示，所述载体10的材料包括但不限于硅、玻璃、氧化硅、陶瓷、聚合物以及金属中的一种或两种以上的复合材料，其形状可以为晶圆形、方形或其它任意所需形状；本实施例通过所述载体10来防止后续制备过程中半导体芯片发生破裂、翘曲、断裂等问题。
作为示例，如图3所示，所述剥离层11在后续工艺中作为后续形成的重新布线层12及位于所述重新布线层122上的其他结构与所述载体10之间的分离层，其最好选用具有光洁表面的粘合材料制成，其必须与重新布线层12具有一定的结合力，以保证所述重新布线层122在后续工艺中不会产生移动等情况，另外，其与所述载体10亦具有较强的结合力，一般来说，其与所述载体10的结合力需要大于与所述重新布线层122的结合力。作为示例，所述剥离层11的材料选自双面均具有粘性的胶带或通过旋涂工艺制作的粘合胶等。胶带优选采用UV胶带，其在UV光照射后很容易被撕离。在其它实施方式中，所述剥离层11也可选用物理气相沉积法或化学气相沉积法形成的其他材料层，如环氧树脂(Epoxy)、硅橡胶(silicone rubber)、聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)等。在后续分离所述载体10时，可采用湿法腐蚀、化学机械研磨、撕除等方法去除所述剥离层11。
在步骤2)中，请参阅图1中的S2步骤及图4，于所述剥离层11的表面形成重新布线层12。
在一示例中，所述重新布线层12包括一层绝缘层及一层金属线层，于所述剥离层11的表面形成所述重新布线层12包括如下步骤：
2-1)于所述剥离层11的上表面形成所述金属线层；
2-2)于所述剥离层11的上表面形成绝缘层，所述绝缘层将所述金属线层包裹。
在另一示例中，所述重新布线层12包括一层绝缘层及一层金属线层，于所述剥离层11的表面形成所述重新布线层12包括如下步骤：
2-1)于所述剥离层11的上表面形成所述绝缘层，通过光刻及刻蚀工艺于所述绝缘层内形成通孔，所述通孔定义出所述金属线层的形状；
2-2)于所述通孔内形成所述金属线层。
在又一示例中，如图4所示，所述重新布线层12内包括一层金属线层122、至少一层绝缘层121及凸块下金属层123，于所述剥离层11表面形成所述重新布线层12包括如下步骤：
2-1)于所述剥离层11的上表面形成所述一层所述金属线层122；
2-2)于所述剥离层11的上表面形成所述绝缘层121，所述绝缘层121将所述金属线层122封裹，且所述绝缘层121的上表面高于所述金属线层122的上表面；
2-3)于所述绝缘层121内形成开口，所述开口暴露出所述金属线层122；
2-4)于所述开口内形成所述下凸块金属层123。
在又一示例中，如图4所示，所述重新布线层12内包括一层金属线层122、至少一层绝缘层121及凸块下金属层123，于所述剥离层11表面形成所述重新布线层12包括如下步骤：
2-1)于所述剥离层11的上表面形成第一层所述绝缘层121；
2-3)于第一层所述绝缘层121内形成第一开口，所述第一开口暴露出部分所述剥离层11；
2-4)于所述第一开口内形成所述金属线层122；
2-5)于第一层所述绝缘层121的上表面形成第二层所述绝缘层121；
2-6)于第二层所述绝缘层121内形成第二开口，所述第二开口暴露出所述金属线层122；
2-7)于所述第二开口内形成所述下凸块金属层123。
作为示例，上述示例中，所述金属线层122的材料可以为但不仅限于铜、铝、镍、仅、银或钛中的一种材料或两种以上的组合材料，并可采用PVD、CVD、溅射、电镀或化学镀等工艺形成所述金属线层122。所述绝缘层121的材料可以为低k介电材料，具体的，所述绝缘层121的材料可以包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子体增强CVD等工艺形成所述绝缘层121。
在步骤3)中，请参阅图1中的S3步骤及图5，提供半导体芯片13，将所述半导体芯片13正朝下装设于所述重新布线层12的表面。
作为示例，所述半导体芯片13可以为任意一种芯片，譬如射频芯片等等。所述半导体芯片13包括裸芯片131及接触焊垫132，其中，所述接触焊垫132位于所述裸芯片131上，并与所述裸芯片131电连接；其中，所述接触焊垫132所在的表面为所述半导体芯片13的正面。
具体的，所述半导体芯片13经由连接焊球18倒装焊接于所述重新布线层12上，所述连接焊球18将所述接触焊垫132与所述重新布线层12的所述凸块下金属层。
需要说明的是，所述半导体芯片13可以为现有任一种射频通信芯片，用于发送和接收通信信息。所述半导体芯片13的厚度可以根据实际需要进行设定，优选地，本实施例中，所述半导体芯片13的厚度可以为但不仅限于100μm～200μm。作为示例，所述连接焊球18的材料可以包括但不仅限于铝、镍、金、银、锡或钛中的一种材料或两种以上的组合材料。
作为示例，所述半导体芯片13的数量可以根据实际进行设定，所述剥离层11上装设的所述半导体芯片13的数量可以为一个，两个或更多个。
在步骤4)中，请参阅图1中的S4步骤及图6，采用打线工艺于所述重新布线层12的表面形成金属连线14。
作为示例，采用打线工艺于所述重新布线层12的表面形成所述金属连线14包括如下步骤：
4-1)于所述重新布线层12的上表面形成连接凸块141，所述连接凸块141与所述重新布线层12中的所述凸块下金属层123电连接；
4-2)采用打线工艺于所述连接凸块141的上表面形成金属线142。
作为示例，所述金属连线14可以为但不仅限于位于所述半导体芯片13的两侧，且所述金属连线14与所述半导体芯片13具有间距。所述金属连线14的高度高于所述半导体芯片13厚度与所述连接焊球18的厚度之和，优选地，本实施例中，所述金属连线14的高度可以为但不仅限于500μm～600μm。
作为示例，所述连接凸块141及所述金属线142的材料均可以为铜、铝、镍、仅、银或钛中的一种材料或两种以上的组合材料。
在步骤5)中，请参阅图1中的S5步骤及图7至图8，于所述剥离层11的表面形成塑封材料层15，所述塑封材料层15填满所述半导体芯片13与所述金属连线14之间的间隙及所述半导体芯片13与所述重新布线层12之间的间隙，并将所述半导体芯片13及所述金属连线14塑封；所述塑封材料层15包括相对的第一表面及第二表面，所述塑封材料层15的第二表面与所述重新布线层12相接触，且所述塑封材料层15的第一表面暴露出所述金属连线14的上表面。
作为示例，可以采用压缩成型工艺、转移成型工艺、液体密封成型工艺、模塑底部填充工艺、毛细底部填充工艺、真空层压工艺或旋涂工艺于所述剥离层11的上表面形成所述塑封材料层15。优选地，本实施例中，采用模塑底部填充工艺于所述剥离层11的上表面形成所述塑封材料层15，这样塑封材料可以顺畅而迅速地填充于所述半导体芯片13与所述金属连线14之间的间隙及所述半导体芯片13与所述重新布线层12之间的间隙，可以有效地避免出现界面分层，且模塑底部填充不会像现有技术中的毛细底部填充工艺那样受到限制，大大降低了工艺难度，可以用于更小的连接间隙，更适用于堆叠结构。
作为示例，所述塑封材料层15的材料可以为但不仅限于聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层。
在一示例中，先于所述剥离层11的上表面形成所述塑封材料层15，所述塑封材料层15将所述半导体芯片13及所述金属连线14完全封裹塑封，即所述塑封材料层15的第一表面高于所述金属连线14的上表面，如图7所示；然后再采用化学机械研磨等工艺去除部分所述塑封材料层15，使得所述塑封材料层15的第一表面与所述金属连线14的上表面相平齐，如图8所示。
在另一示例中，可以依据所述金属连线14的高度形成所述塑封材料层15，使得形成的所述塑封材料层15的高度刚好与所述金属连线14的高度相同，即所述塑封材料层15的第一表面与所述金属连线14的上表面相平齐。这样就可以省去对所述塑封材料层15进行研磨的步骤，从而简化了工艺步骤。
在步骤6)中，请参与图1中的S6步骤及图9至图11，于所述塑封材料层15的第一表面形成天线结构16，所述天线结构16与所述金属连线14电连接。
在一示例中，如图9所示，于所述塑封材料层15的第一表面形成天线结构16包括如下步骤：
6-1)于所述塑封材料层15的第一表面形成第一层介质层1611；
6-2)于所述第一层介质层1611内形成第一开口(未示出)，所述第一开口暴露出所述金属连线14的上表面；
6-3)于所述第一开口内形成第一金属插塞1631，并于所述第一层介质层1611的上表面形成第一层所述金属天线162，第一层所述金属天线162经由所述第一金属插塞1611与所述金属连线14电连接；
6-4)于上表面形成有第一层所述金属天线162的所述第一介质层1611的上表面形成第二层介质层1612，所述第二层介质层1612完全覆盖覆盖第一层所述金属天线162；所述第一层介质层1611与所述第二层介质层1612共同构成所述介质层161；
6-5)于所述第二层介质层1612内形成第二开口(未示出)，所述第二开口暴露出部分第一层所述金属天线162；
6-6)于所述第二开口内形成第二金属插塞1632，并于所述第二层介质层1612上形成第二层所述金属天线162；所述第一金属插塞1631与所述第二金属插塞1632共同构成所述金属插塞163。
在另一示例中，如图10所示，还可以于所述塑封材料层15的第一表面形成一层金属天线162作为所述天线结构16。
作为示例，所述金属天线162的形状可以根据实际需要进行设定，优选地，本实施例中，所述金属天线162的形状可以呈但不仅限于矩形螺旋状。当然，在其他示例中，所述金属天线162也可以呈其他任意形状，譬如，圆形螺旋状或弓形等等。
作为示例，所述介质层161的材料可以包括但不仅限于二氧化硅或PET(聚对苯二甲酸乙二醇酯)，通过诸如旋涂、化学气相沉积工艺(CVD)、等离子增强CVD等工艺制备得到。所述金属天线162及所述金属插塞163的材料可以包括但不仅限于铜、铝、镍、金、银、锡、钛中的一种或两种以上；其中，所述金属天线162及所述金属插塞163可以通过物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)、溅射、电镀或化学镀中的一种制备得到。
作为示例，所述第一层介质层1611的厚度可以为但不仅限于10μm～15μm，所述第二层介质层1612的厚度可以为但不仅限于10μm～15μm，所述金属天线162的厚度为5μm～10μm。
作为示例，每层所述金属天线162的数量可以根据实际需要进行设定，优选地，本实施例中，每层所述金属天线162的数量均为多个，多个所述金属天线162沿所述介质层161表面延伸的方向呈阵列排布，其中，图11以所述金属天线162的数量为四个作为示例，当然，在其他示例中，每层所述金属天线162的数量还可以根据实际需要设置为一个、两个、三个、五个或更多个等等。需要说明的是，在其他示例中，第一层所述金属天线162的数量可以与第二层所述金属天线162的数量相同，也可以与第二层所述金属天线162的数量不同，譬如，可以为第一层所述金属天线162与第二层所述金属天线162的数量可以均为四个，也可以为第一层所述金属天线162的数量为一个，第二层所述金属天线162的数量为四个等等。
需要进一步说明的是，当所述半导体芯片13的数量为一个时，所述半导体芯片13上方每层所述金属天线162中可以设置一个与其上下相对应的所述金属天线162，所述半导体芯片13上方每层所述金属天线162中也可以设置多个所述金属天线162；当所述半导体芯片13的数量为两个或多个时，所述半导体芯片13上方每层所述金属天线162中可以设置一个所述金属天线162，所述半导体芯片13上方每层所述金属天线162中也可以设置多个所述金属天线162，且每层所述金属天线162中的各个所述金属天线162与所述半导体芯片13一一上下对应设置。
本发明通过在所述塑封材料层15的第一表面形成所述天线结构16，所述天线结构16位于所述半导体芯片13的上方，可以大大节省空间面积，使得封装结构的体积更小；所述天线结构16中的所述金属天线162采用堆叠结构及螺旋结构，可在较小的区域面积内形成较大面积长度的天线，大大提高了天线的增益，既保证了射频芯片的稳定性，同时也提高了通信距离；所述天线结构16中的金属天线162可借助干法刻蚀工艺制备，其线宽可以做到很小，可以大大增加所述天线结构16中的金属天线162的密度；本发明的封装结构具有更好的整合性。
在步骤7)中，请参阅图1中的S7步骤及图12，去除所述载体10及所述剥离层11。
作为示例，可以采用研磨工艺、减薄工艺等进行去除所述载体10及所述剥离层11。优选地，本实施例中，采用撕掉所述剥离层11的方式以去除所述载体10。
在步骤8)中，请参阅图1中的S8步骤及图13及图14，于所述重新布线层12远离所述塑封材料层15的表面形成焊球凸块17，所述焊球凸块17与所述重新布线层12电连接。
在一示例中，于所述重新布线层12的远离所述塑封材料层15表面形成焊球凸块17包括如下步骤：
8-1)于所述重新布线层12的远离所述塑封材料层15的表面形成金属柱(未示出)，所述金属柱与所述重新布线层12中的所述金属线层122电连接；
8-2)于所述金属柱的远离所述重新布线层12的表面形成焊球。
作为示例，所述金属柱的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)、溅射、电镀或化学镀中的任一种工艺形成所述金属柱。所述焊球的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过植球回流工艺形成所述焊球。
在另一示例中，如图13及图14所示，所述焊球凸块17即为以焊球，可以通过植球回流工艺直接形成焊球作为所述焊球凸块17，所述焊球凸块17直接与所述重新布线层12中的所述金属线层122电连接。作为示例，所述焊球凸块17的高度可以为但不仅限于190μm。
实施例二
请继续参阅图13及图14，本实施例提供一种扇出型天线封装结构，所述扇出型天线封装结构包括：半导体芯片13；塑封材料层15，所述塑封材料层15包括相对的第一表面及第二表面，所述塑封材料层15塑封于所述半导体芯片13的外围；金属连线14，所述金属连线14位于所述塑封材料层15内，且上下贯通所述塑封材料层15；天线结构16，所述天线结构16位于所述塑封材料层15的第一表面上，且与所述金属连线14电连接；重新布线层12，所述重新布线层12位于所述塑封材料层15的第二表面上，且与所述半导体芯片13及所述金属连线14电连接；焊球凸块17，所述焊球凸块17位于所述重新布线层12远离所述塑封材料层15的表面上，且与所述重新布线层12电连接。
作为示例，所述半导体芯片13可以为任意一种芯片，譬如射频芯片等等。所述半导体芯片13包括裸芯片131及接触焊垫132，其中，所述接触焊垫132位于所述裸芯片131上，并与所述裸芯片131电连接；其中，所述接触焊垫132所在的表面为所述半导体芯片13的正面。
作为示例，作为示例，所述塑封材料层15的材料可以为但不仅限于聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层。
作为示例，所述扇出型天线封装结构还包括连接焊球18，所述连接焊球18位于所述塑封材料层15内，且位于所述半导体芯片13与所述重新布线层12之间，以将所述半导体芯片13与所述重新布线层12电连接，所述半导体芯片13经由连接焊球18倒装焊接于所述重新布线层12上，所述连接焊球18将所述接触焊垫132与所述重新布线层12的所述凸块下金属层。
需要说明的是，所述半导体芯片13可以为现有任一种射频通信芯片，用于发送和接收通信信息。所述半导体芯片13的厚度可以根据实际需要进行设定，优选地，本实施例中，所述半导体芯片13的厚度可以为但不仅限于100μm～200μm。作为示例，所述连接焊球18的材料可以包括但不仅限于铝、镍、金、银、锡或钛中的一种材料或两种以上的组合材料。
作为示例，所述半导体芯片13的数量可以根据实际进行设定，所述剥离层11上装设的所述半导体芯片13的数量可以为一个，两个或更多个。
作为示例，所述金属连线14包括：连接凸块141；所述连接凸块141与所述重新布线层12电连接；金属线142，所述金属线142位于所述连接凸块141上，且所述金属线142与所述连接凸块141及所述天线结构16电连接。
作为示例，所述连接凸块141及所述金属线142的材料均可以为铜、铝、镍、仅、银或钛中的一种材料或两种以上的组合材料。
作为示例，所述金属连线14的上表面与所述塑封材料层15的第一表面相平齐。
在一示例中，如图13所示，所述天线结构16包括交替叠置的介质层161及金属天线162，且所述天线结构16的顶层为金属天线162，相邻所述金属天线162之间及所述金属天线162与所述金属连线162之间均经由金属插塞163电连接。其中，图12中以所述介质层161为两层(即如图13中的包括第一层介质层1611和第二层介质层1612)，所述金属天线162亦包括两层为例。
在另一示例中，如图14所示，所述天线结构16还可以仅包括一层金属天线162。
作为示例，所述金属天线162的形状可以根据实际需要进行设定，优选地，本实施例中，所述金属天线162的形状可以呈但不仅限于矩形螺旋状。当然，在其他示例中，所述金属天线162也可以呈其他任意形状，譬如，圆形螺旋状或弓形等等。
作为示例，所述介质层161的材料可以包括但不仅限于二氧化硅或PET(聚对苯二甲酸乙二醇酯)，通过诸如旋涂、化学气相沉积工艺(CVD)、等离子增强CVD等工艺制备得到。所述金属天线162及所述金属插塞163的材料可以包括但不仅限于铜、铝、镍、金、银、锡、钛中的一种或两种以上；其中，所述金属天线162及所述金属插塞163可以通过物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)、溅射、电镀或化学镀中的一种制备得到。
作为示例，所述第一层介质层1611的厚度可以为但不仅限于10μm～15μm，所述第二层介质层1612的厚度可以为但不仅限于10μm～15μm，所述金属天线162的厚度为5μm～10μm。
作为示例，每层所述金属天线162的数量可以根据实际需要进行设定，优选地，本实施例中，每层所述金属天线162的数量均为多个，多个所述金属天线162沿所述介质层161表面延伸的方向呈阵列排布，其中，图11以所述金属天线162的数量为四个作为示例，当然，在其他示例中，每层所述金属天线162的数量还可以根据实际需要设置为一个、两个、三个、五个或更多个等等。需要说明的是，在其他示例中，第一层所述金属天线162的数量可以与第二层所述金属天线162的数量相同，也可以与第二层所述金属天线162的数量不同，譬如，可以为第一层所述金属天线162与第二层所述金属天线162的数量可以均为四个，也可以为第一层所述金属天线162的数量为一个，第二层所述金属天线162的数量为四个等等。
需要进一步说明的是，当所述半导体芯片13的数量为一个时，所述半导体芯片13上方每层所述金属天线162中可以设置一个与其上下相对应的所述金属天线162，所述半导体芯片13上方每层所述金属天线162中也可以设置多个所述金属天线162；当所述半导体芯片13的数量为两个或多个时，所述半导体芯片13上方每层所述金属天线162中可以设置一个所述金属天线162，所述半导体芯片13上方每层所述金属天线162中也可以设置多个所述金属天线162，且每层所述金属天线162中的各个所述金属天线162与所述半导体芯片13一一上下对应设置。
本发明通过在所述塑封材料层15的第一表面形成所述天线结构16，所述天线结构16位于所述半导体芯片13的上方，可以大大节省空间面积，使得封装结构的体积更小；所述天线结构16中的所述金属天线162采用堆叠结构及螺旋结构，可在较小的区域面积内形成较大面积长度的天线，大大提高了天线的增益，既保证了射频芯片的稳定性，同时也提高了通信距离；所述天线结构16中的金属天线162可借助干法刻蚀工艺制备，其线宽可以做到很小，可以大大增加所述天线结构16中的金属天线162的密度；本发明的封装结构具有更好的整合性。
作为示例，所述重新布线层12包括：绝缘层121，所述绝缘层121位于所述塑封材料层15的第二表面上；凸块下金属层123，所述凸块下金属层123位于所述绝缘层121内，且与所述半导体芯片13及所述金属连线14电连接；至少一层金属线层122，所述金属线层122位于所述绝缘层121内，且与所述凸块下金属层123及所述焊球凸块17电连接。作为示例，所述焊球凸块17的高度可以为但不仅限于190μm。
综上所述，本发明提供一种扇出型天线封装结构及其制备方法，所述扇出型天线封装结构包括：半导体芯片；塑封材料层，包括相对的第一表面及第二表面，所述塑封材料层塑封于所述半导体芯片的外围；金属连线，位于所述塑封材料层内，且上下贯通所述塑封材料层；天线结构，位于所述塑封材料层的第一表面上，且与所述金属连线电连接；重新布线层，位于所述塑封材料层的第二表面上，且与所述半导体芯片及所述金属连线电连接；焊球凸块，位于所述重新布线层远离所述塑封材料层的表面上，且与所述重新布线层电连接。本发明通过在塑封材料层的第一表面形成天线结构，天线结构位于半导体芯片的上方，可以大大节省空间面积，使得封装结构的体积更小；本发明中的天线结构中的金属天线采用堆叠结构及螺旋结构，可在较小的区域面积内形成较大面积长度的天线，大大提高了天线的增益，既保证了射频芯片的稳定性，同时也提高了通信距离；本发明中的天线结构中的金属天线的线宽可以做到很小，可以大大增加天线结构中的金属天线的密度；本发明的封装结构具有更好的整合性；本发明通过在射频芯片的封装结构中形成天线，使得其在后续应用时无需进行天线layout，解决了现有射频芯片在使用时为了保证天线增益，导致PCB板面积增大的问题，既保证了射频芯片的天线增益足够大，同时也保证了PCB板的面积足够小。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (14)

1.一种扇出型天线封装结构，其特征在于，所述扇出型天线封装结构包括：
半导体芯片；
塑封材料层，包括相对的第一表面及第二表面，所述塑封材料层塑封于所述半导体芯片的外围；
金属连线，位于所述塑封材料层内，且上下贯通所述塑封材料层；
天线结构，位于所述塑封材料层的第一表面上，且与所述金属连线电连接；
重新布线层，位于所述塑封材料层的第二表面上，且与所述半导体芯片及所述金属连线电连接；
焊球凸块，位于所述重新布线层远离所述塑封材料层的表面上，且与所述重新布线层电连接。
2.根据权利要求1所述的扇出型天线封装结构，其特征在于，所述半导体芯片包括：
裸芯片；
接触焊垫，位于所述裸芯片上，并与所述裸芯片电连接；其中，所述接触焊垫所在的表面为所述半导体芯片的正面。
3.根据权利要求1所述的扇出型天线封装结构，其特征在于，所述金属连线包括：
连接凸块；与所述重新布线层电连接；
金属线，位于所述连接凸块上，与所述连接凸块及所述天线结构电连接。
4.根据权利要求1所述的扇出型天线封装结构，其特征在于，所述天线结构包括交替叠置的介质层及金属天线，且所述天线结构的顶层为金属天线，相邻所述金属天线之间及所述金属天线与所述金属连线之间均经由金属插塞电连接。
5.根据权利要求1所述的扇出型天线封装结构，其特征在于，所述天线结构包括一层金属天线。
6.根据权利要求4或5所述的扇出型天线封装结构，其特征在于，所述金属天线的形状呈矩形螺旋状。
7.根据权利要求6所述的扇出型天线封装结构，其特征在于，所述金属天线的数量为多个，多个所述金属天线沿所述介质层表面延伸的方向呈阵列排布。
8.根据权利要求1所述的扇出型天线封装结构，其特征在于，所述重新布线层包括：
绝缘层，位于所述塑封材料层的第二表面上；
凸块下金属层，位于所述绝缘层内，且与所述半导体芯片及所述金属连线电连接；
至少一层金属线层，位于所述绝缘层内，且与所述凸块下金属层及所述焊球凸块电连接。
9.根据权利要求1所述的扇出型天线封装结构，其特征在于，所述扇出型天线封装结构还包括连接焊球，所述连接焊球位于所述塑封材料层内，且位于所述半导体芯片与所述重新布线层之间，以将所述半导体芯片与所述重新布线层电连接。
10.一种扇出型天线封装结构的制备方法，其特征在于，所述扇出型天线封装结构的制备方法包括如下步骤：
1)提供一载体，并于所述载体的上表面形成剥离层；
2)于所述剥离层的表面形成重新布线层；
3)提供半导体芯片，将所述半导体芯片正朝下装设于所述重新布线层的表面；
4)采用打线工艺于所述重新布线层的表面形成金属连线；
5)于所述剥离层的表面形成塑封材料层，所述塑封材料层填满所述半导体芯片与所述金属连线之间的间隙及所述半导体芯片与所述重新布线层之间的间隙，并将所述半导体芯片及所述金属连线塑封；所述塑封材料层包括相对的第一表面及第二表面，所述塑封材料层的第二表面与所述重新布线层相接触，且所述塑封材料层的第一表面暴露出所述金属连线的上表面；
6)于所述塑封材料层的第一表面形成天线结构，所述天线结构与所述金属连线电连接；
7)去除所述载体及所述剥离层；
8)于所述重新布线层远离所述塑封材料层的表面形成焊球凸块，所述焊球凸块与所述重新布线层电连接。
11.根据权利要求10所述的扇出型天线封装结构的制备方法，其特征在于，步骤6)于所述塑封材料层的第一表面形成天线结构包括如下步骤：
6-1)于所述塑封材料层的第一表面形成第一层介质层；
6-2)于所述第一层介质层内形成第一开口，所述第一开口暴露出所述金属连线的上表面；
6-3)于所述第一开口内形成第一金属插塞，并于所述第一层介质层的上表面形成第一层金属天线，第一层所述金属天线经由所述第一金属插塞与所述金属连线电连接；
6-4)于上表面形成有第一层所述金属天线的所述第一介质层的上表面形成第二层介质层，所述第二层介质层完全覆盖覆盖第一层所述金属天线；
6-5)于所述第二层介质层内形成第二开口，所述第二开口暴露出部分第一层所述金属天线；
6-6)于所述第二开口内形成第二金属插塞，并于所述第二层介质层上形成第二层所述金属天线。
12.根据权利要求10所述的扇出型天线封装结构的制备方法，其特征在于，步骤6)于所述塑封材料层的第一表面形成天线结构的具体方法为：于所述塑封材料层的第一表面形成一层金属天线作为所述天线结构。
13.根据权利要求11或12所述的扇出型天线封装结构的制备方法，其特征在于，所述金属天线的形状呈矩形螺旋状。
14.根据权利要求13所述的扇出型天线封装结构的制备方法，其特征在于，所述金属天线的数量为多个，多个所述金属天线沿所述介质层表面延伸的方向呈阵列排布。
CN201711014958.6A 2017-10-25 2017-10-25 扇出型天线封装结构及其制备方法 Active CN107706521B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201711014958.6A CN107706521B (zh) 2017-10-25 2017-10-25 扇出型天线封装结构及其制备方法
US16/171,239 US10872868B2 (en) 2017-10-25 2018-10-25 Fan-out antenna packaging structure and preparation method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711014958.6A CN107706521B (zh) 2017-10-25 2017-10-25 扇出型天线封装结构及其制备方法

Publications (2)

Publication Number Publication Date
CN107706521A true CN107706521A (zh) 2018-02-16
CN107706521B CN107706521B (zh) 2023-11-17

Family

ID=61181535

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711014958.6A Active CN107706521B (zh) 2017-10-25 2017-10-25 扇出型天线封装结构及其制备方法

Country Status (1)

Country Link
CN (1) CN107706521B (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108336494A (zh) * 2018-03-16 2018-07-27 中芯长电半导体（江阴）有限公司 天线的封装结构及封装方法
CN108417982A (zh) * 2018-05-09 2018-08-17 中芯长电半导体（江阴）有限公司 天线的封装结构及封装方法
CN108461458A (zh) * 2018-03-26 2018-08-28 江苏长电科技股份有限公司 表面贴装型封装结构及其制作方法
CN108538794A (zh) * 2018-03-26 2018-09-14 江苏长电科技股份有限公司 表面贴装型封装结构及其制作方法
CN110120385A (zh) * 2019-06-03 2019-08-13 中芯长电半导体（江阴）有限公司 半导体封装结构及其制备方法
CN110137157A (zh) * 2019-06-03 2019-08-16 中芯长电半导体（江阴）有限公司 半导体封装结构及其制备方法
CN110277356A (zh) * 2018-03-16 2019-09-24 中芯长电半导体（江阴）有限公司 天线馈电线的封装结构及封装方法
CN110534393A (zh) * 2018-05-24 2019-12-03 东京毅力科创株式会社 天线、等离子体处理装置和等离子体处理方法
CN111883437A (zh) * 2020-07-03 2020-11-03 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
CN112701104A (zh) * 2020-12-28 2021-04-23 华进半导体封装先导技术研发中心有限公司 一种带空气桥结构的多芯片射频前端集成封装结构及制作方法
CN113224500A (zh) * 2020-01-21 2021-08-06 华为技术有限公司 封装天线模组、封装天线模组的制作方法及终端设备
WO2022183830A1 (zh) * 2021-03-01 2022-09-09 青岛歌尔智能传感器有限公司 天线封装结构及其制备方法、以及电子器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103872012A (zh) * 2012-12-13 2014-06-18 台湾积体电路制造股份有限公司 天线装置和方法
US20140246745A1 (en) * 2013-03-01 2014-09-04 Sony Corporation Chip size package (csp)
CN105225965A (zh) * 2015-11-03 2016-01-06 中芯长电半导体（江阴）有限公司 一种扇出型封装结构及其制作方法
US20160218072A1 (en) * 2012-05-29 2016-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Antenna cavity structure for integrated patch antenna in integrated fan-out packaging
CN107146785A (zh) * 2017-06-21 2017-09-08 中芯长电半导体（江阴）有限公司 具有3d堆叠天线的扇出型封装结构及其制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160218072A1 (en) * 2012-05-29 2016-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Antenna cavity structure for integrated patch antenna in integrated fan-out packaging
CN103872012A (zh) * 2012-12-13 2014-06-18 台湾积体电路制造股份有限公司 天线装置和方法
US20140246745A1 (en) * 2013-03-01 2014-09-04 Sony Corporation Chip size package (csp)
CN105225965A (zh) * 2015-11-03 2016-01-06 中芯长电半导体（江阴）有限公司 一种扇出型封装结构及其制作方法
CN107146785A (zh) * 2017-06-21 2017-09-08 中芯长电半导体（江阴）有限公司 具有3d堆叠天线的扇出型封装结构及其制备方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108336494B (zh) * 2018-03-16 2022-03-01 盛合晶微半导体(江阴)有限公司 天线的封装结构及封装方法
CN110277356A (zh) * 2018-03-16 2019-09-24 中芯长电半导体（江阴）有限公司 天线馈电线的封装结构及封装方法
CN108336494A (zh) * 2018-03-16 2018-07-27 中芯长电半导体（江阴）有限公司 天线的封装结构及封装方法
CN108461458B (zh) * 2018-03-26 2020-07-28 江苏长电科技股份有限公司 表面贴装型封装结构及其制作方法
CN108461458A (zh) * 2018-03-26 2018-08-28 江苏长电科技股份有限公司 表面贴装型封装结构及其制作方法
CN108538794A (zh) * 2018-03-26 2018-09-14 江苏长电科技股份有限公司 表面贴装型封装结构及其制作方法
CN108417982A (zh) * 2018-05-09 2018-08-17 中芯长电半导体（江阴）有限公司 天线的封装结构及封装方法
CN108417982B (zh) * 2018-05-09 2024-03-08 盛合晶微半导体(江阴)有限公司 天线的封装结构及封装方法
CN110534393B (zh) * 2018-05-24 2022-02-18 东京毅力科创株式会社 天线、等离子体处理装置和等离子体处理方法
CN110534393A (zh) * 2018-05-24 2019-12-03 东京毅力科创株式会社 天线、等离子体处理装置和等离子体处理方法
CN110137157A (zh) * 2019-06-03 2019-08-16 中芯长电半导体（江阴）有限公司 半导体封装结构及其制备方法
CN110120385A (zh) * 2019-06-03 2019-08-13 中芯长电半导体（江阴）有限公司 半导体封装结构及其制备方法
CN113224500A (zh) * 2020-01-21 2021-08-06 华为技术有限公司 封装天线模组、封装天线模组的制作方法及终端设备
CN111883437A (zh) * 2020-07-03 2020-11-03 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
CN112701104A (zh) * 2020-12-28 2021-04-23 华进半导体封装先导技术研发中心有限公司 一种带空气桥结构的多芯片射频前端集成封装结构及制作方法
CN112701104B (zh) * 2020-12-28 2022-07-12 华进半导体封装先导技术研发中心有限公司 一种带空气桥结构的多芯片射频前端集成封装结构及制作方法
WO2022183830A1 (zh) * 2021-03-01 2022-09-09 青岛歌尔智能传感器有限公司 天线封装结构及其制备方法、以及电子器件

Also Published As

Publication number Publication date
CN107706521B (zh) 2023-11-17

Similar Documents

Publication Publication Date Title
CN107706521A (zh) 扇出型天线封装结构及其制备方法
CN104795371B (zh) 扇出型封装件及其形成方法
US9252075B2 (en) Semiconductor device and method of forming a conductive via-in-via structure
CN103681613B (zh) 具有离散块的半导体器件
US10872868B2 (en) Fan-out antenna packaging structure and preparation method thereof
CN107706520A (zh) 扇出型天线封装结构及其制备方法
CN107742778A (zh) 扇出型天线封装结构及其制备方法
CN105374693A (zh) 半导体封装件及其形成方法
CN103383923A (zh) 用于应用处理器和存储器集成的薄3d扇出嵌入式晶片级封装(ewlb)
CN107146785A (zh) 具有3d堆叠天线的扇出型封装结构及其制备方法
CN107958896A (zh) 具有天线结构的双面塑封扇出型封装结构及其制备方法
CN107527880A (zh) 扇出型封装结构及其制备方法
CN107301983A (zh) 扇出型封装结构及其制备方法
CN107785339A (zh) 3d芯片封装结构及其制备方法
CN106981468A (zh) 扇出型晶圆级封装结构及其制备方法
CN107393885A (zh) 扇出型封装结构及其制备方法
CN107195551A (zh) 扇出型叠层封装结构及其制备方法
CN106531715A (zh) 系统级封装及用于制造系统级封装的方法
CN107195625A (zh) 双面塑封扇出型系统级叠层封装结构及其制备方法
CN207517662U (zh) 扇出型封装结构
CN207852897U (zh) 扇出型天线封装结构
CN107611045A (zh) 一种三维芯片封装结构及其封装方法
CN206931602U (zh) 双面塑封扇出型系统级叠层封装结构
CN207977309U (zh) 具有天线组件的扇出型半导体封装结构
CN207217505U (zh) 半导体结构及扇出型封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: No.78 Changshan Avenue, Jiangyin City, Wuxi City, Jiangsu Province (place of business: No.9 Dongsheng West Road, Jiangyin City)

Applicant after: Shenghejing micro semiconductor (Jiangyin) Co.,Ltd.

Address before: No.78 Changshan Avenue, Jiangyin City, Wuxi City, Jiangsu Province

Applicant before: SJ Semiconductor (Jiangyin) Corp.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant