CN107393885A - 扇出型封装结构及其制备方法 - Google Patents

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Abstract

本发明提供一种扇出型封装结构及其制备方法，所述扇出型封装结构包括：重新布线层；半导体芯片，位于所述重新布线层的第一表面；粘片膜，位于所述半导体芯片的背面；塑封材料层，位于所述重新布线层的第一表面；焊料凸块，位于所述重新布线层的第二表面。本发明的扇出型封装结构通过在半导体芯片的背面设置粘片膜，在制备过程中通过粘片膜将半导体芯片正面朝上正装于衬底的上表面，使得半导体芯片与衬底的粘合力大大增加，可以使得半导体芯片牢固地贴合于衬底的上表面，可以确保在后续的塑封等制备过程中半导体芯片不会发生晃动，半导体芯片与重新布线层的接触良好，从而确保扇出型封装结构的性能。

Description

扇出型封装结构及其制备方法
技术领域
本发明涉及半导体封装技术领域，特别是涉及一种扇出型封装结构及其制备方法。
背景技术
更低成本、更可靠、更快及更高密度的电路是集成电路封装追求的目标。在未来，集成电路封装将通过不断减小最小特征尺寸来提高各种电子元器件的集成密度。目前，先进的封装方法包括：晶圆片级芯片规模封装(Wafer Level Chip Scale Packaging，WLCSP)，扇出型晶圆级封装(Fan-Out Wafer Level Package，FOWLP)，倒装芯片(FlipChip)，叠层封装(Packageon Package，POP)等等。
扇出型晶圆级封装是一种晶圆级加工的嵌入式芯片封装方法，是目前一种输入/输出端口(I/O)较多、集成灵活性较好的先进封装方法之一。扇出型晶圆级封装相较于常规的晶圆级封装具有其独特的优点：①I/O间距灵活，不依赖于芯片尺寸；②只使用有效裸片(die)，产品良率提高；③具有灵活的3D封装路径，即可以在顶部形成任意阵列的图形；④具有较好的电性能及热性能；⑤高频应用；⑥容易在重新布线层(RDL)中实现高密度布线。然而，现有封装结构制备时一般都是将半导体芯片通过剥离层之间键合于半导体衬底上，然后再进行塑封封装；由于半导体芯片与剥离层之间的粘合力较差，容易造成半导体芯片在封装过程中及封装后发生晃动，从而造成半导体芯片与重新布线层的接触不良，进而影响封装结构的性能。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种扇出型封装结构及其制备方法，用于解决现有技术中的扇出型晶圆级封装结构存在半导体芯片容易发生晃动，从而造成半导体芯片与重新布线层的接触不良，进而影响封装结构的性能的问题。
为实现上述目的及其他相关目的，本发明提供一种扇出型封装结构，所述扇出型封装结构包括：
重新布线层，所述重新布线层包括相对的第一表面及第二表面；
半导体芯片，位于所述重新布线层的第一表面，且所述半导体芯片的正面与所述重新布线层电连接；
粘片膜，位于所述半导体芯片的背面；
塑封材料层，位于所述重新布线层的第一表面，所述塑封材料层填满所述半导体芯片及所述粘片膜之间的间隙，并将所述半导体芯片及所述粘片膜塑封；
焊料凸块，位于所述重新布线层的第二表面，且与所述重新布线层电连接。
优选地，所述重新布线层包括：
电介质层；
金属线层，位于所述电介质层内。
优选地，所述重新布线层包括：
电介质层；
金属叠层结构，位于所述电介质层内；所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接。
优选地，所述塑封材料层包括聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层。
优选地，所述焊球凸块包括：
金属柱，位于所述重新布线层的第二表面，且与所述重新布线层电连接；
焊球，位于所述金属柱的远离所述半导体芯片的表面。
优选地，所述焊料凸块为焊球。
本发明还提供一种扇出型封装结构的制备方法，所述扇出型封装结构的制备方法包括如下步骤：
1)提供衬底；
2)使用粘片膜将半导体芯片正面朝上键合于所述衬底的上表面；
3)于所述衬底的上表面形成塑封材料层，所述塑封材料层填满所述半导体芯片及所述粘片膜之间的间隙，并将所述半导体芯片及所述粘片膜塑封；
4)于所述塑封材料层的表面形成重新布线层，所述重新布线层与所述半导体芯片电连接；
5)于所述重新布线层远离所述半导体芯片的表面形成焊料凸块；
6)去除所述衬底。
优选地，步骤1)与步骤2)之间还包括于所述衬底的上表面形成剥离层的步骤；步骤2)中，使用粘片膜将半导体芯片倒装键合于所述剥离层的上表面。
优选地，步骤3)中，采用采用压缩成型工艺、传递模塑成型工艺、液封成型工艺、真空层压工艺或旋涂工艺于所述衬底的上表面形成所述塑封材料层。
优选地，步骤4)包括如下步骤：
4-1)于所述塑封材料层的表面形成金属线层；
4-2)于所述塑封材料层的表面形成电介质层，所述电介质层将所述金属线层包裹。
优选地，步骤4)包括如下步骤：
4-1)于所述塑封材料层的表面形成第一层金属线层；
4-2)于所述塑封材料层的表面形成电介质层，所述电介质层将第一层所述金属线层封裹，且所述电介质层的上表面高于所述金属线层的上表面；
4-3)于所述电介质层内形成若干层与第一层所述金属线层电连接的间隔堆叠排布的其他金属线层，相邻所述金属线层之间经由金属插塞电连接。
优选地，步骤5)中，于所述重新布线层的表面形成焊料凸块包括如下步骤：
5-1)于所述重新布线层的表面形成金属柱；
5-2)于所述金属柱的表面形成焊球。
如上所述，本发明的扇出型封装结构及其制备方法，具有以下有益效果：本发明的扇出型封装结构通过在半导体芯片的背面设置粘片膜，在制备过程中通过粘片膜将半导体芯片正面朝上正装于衬底的上表面，使得半导体芯片与衬底的粘合力大大增加，可以使得半导体芯片牢固地贴合于衬底的上表面，可以确保在后续的塑封等制备过程中半导体芯片不会发生晃动，半导体芯片与重新布线层的接触良好，从而确保扇出型封装结构的性能。
附图说明
图1显示为本发明实施例一中提供的扇出型封装结构的制备方法的流程图。
图2～图9显示为本发明实施例一中提供的扇出型封装结构的制备方法各步骤所呈现的结构示意图，其中，图9显示为本发明的扇出型封装结构的结构示意图。
元件标号说明
11 衬底
12 剥离层
13 半导体芯片
131 接触焊盘
14 粘片膜
15 塑封材料层
16 重新布线层
161 电介质层
162 金属线层
17 焊料凸块
171 金属柱
172 焊球
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1，本实施例提供一种扇出型封装结构的制备方法，所述扇出型封装结构的制备方法包括如下步骤：
1)提供衬底；
2)使用粘片膜将半导体芯片正面朝上键合于所述衬底的上表面；
3)于所述衬底的上表面形成塑封材料层，所述塑封材料层填满所述半导体芯片及所述粘片膜之间的间隙，并将所述半导体芯片及所述粘片膜塑封；
4)于所述塑封材料层的表面形成重新布线层，所述重新布线层与所述半导体芯片电连接；
5)于所述重新布线层远离所述半导体芯片的表面形成焊料凸块；
6)去除所述衬底。
在步骤1)中，请参阅图1中的S1步骤及图2，提供衬底11。
作为示例，所述衬底11的材料可以包括硅、玻璃、氧化硅、陶瓷、聚合物以及金属中的一种或两种以上的复合材料，其形状可以为晶圆形、方形或其它任意所需形状；本实施例通过所述衬底11来防止后续制备过程中半导体芯片发生破裂、翘曲、断裂等问题。
作为示例，如图3所示，提供所述衬底11之后，还包括于所述衬底11的上表面形成剥离层12的步骤。
作为示例，所述剥离层12在后续工艺中作为后续形成的粘片膜14与所述衬底11之间的分离层，其最好选用具有光洁表面的粘合材料制成，其必须与所述粘片膜14具有一定的结合力，以保证所述粘片膜14在后续工艺中不会产生移动等情况，另外，其与所述衬底11亦具有较强的结合力，一般来说，其与所述衬底11的结合力需要大于与所述粘片膜14的结合力。作为示例，所述剥离层12的材料选自双面均具有粘性的胶带或通过旋涂工艺制作的粘合胶等。胶带优选采用UV胶带，其在UV光照射后很容易被撕离。在其它实施方式中，所述剥离层12也可选用物理气相沉积法或化学气相沉积法形成的其他材料层，如环氧树脂(Epoxy)、硅橡胶(silicone rubber)、聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)等。在后续分离所述衬底11时，可采用湿法腐蚀、化学机械研磨、撕除等方法去除所述剥离层12。
在步骤2)中，请参阅图1中的S2步骤及图4，使用粘片膜(DAF，die-attach film)14将半导体芯片13正面朝上键合于所述衬底11的上表面。
作为示例，可以采用键合追踪法(bond-on-trace)使用粘片膜14将所述半导体芯片13正面朝上键合于所述衬底11的上表面。所述键合追踪法为本领域人员所熟知，此处不再累述。当然，本实施例中也可以采用其他任意一种键合方法将所述半导体芯片13键合于所述衬底11的上表面。
作为示例，所述半导体芯片13的正面形成有将其内部功能器件电引出的接触焊垫131，所述半导体芯片13正面朝上键合于所述衬底11的上表面，即为所述半导体芯片13未设置有所述接触焊垫131的背面与所述粘片膜14直接接触。
作为示例，所述贴片膜14可以为包括第一胶层、高导热树脂层及第二胶层的叠层结构，所述第一胶层、所述高导热树脂层及所述第二胶层依次叠置。
需要说明的是，当所述扇出型封装结构的衬底11的上表面形成有所述剥离层12时，使用粘片膜14将半导体芯片13正面朝上键合于所述剥离层12的上表面，即所述剥离层12位于所述半导体芯片13及所述粘片膜14与所述衬底11之间。
在步骤3)中，请参阅图1中的S3步骤及图5至图6，于所述衬底11的上表面形成塑封材料层15，所述塑封材料层15填满所述半导体芯片13及所述粘片膜14之间的间隙，并将所述半导体芯片13及所述粘片膜14塑封。
作为示例，作为示例，可以采用压缩成型工艺、传递模塑工艺、液体密封成型工艺、模塑底部填充工艺、毛细底部填充工艺、真空层压工艺或旋涂工艺于所述衬底11的上表面形成所述塑封材料层15。优选地，本实施例中，采用传递模塑工艺于所述衬底11的上表面形成所述塑封材料层15。
作为示例，所述塑封材料层15的材料可以为但不仅限于聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层。
在一示例中，先于所述衬底11的上表面形成所述塑封材料层15，所述塑封材料层15将所述粘片膜14及所述半导体芯片13完全封裹塑封，即所述塑封材料层15的上表面高于所述半导体芯片13的正面，如图5所示；然后在采用化学机械研磨等工艺去除部分所述塑封材料层15，使得所述塑封材料层15的上表面与所述半导体芯片13的正面相平齐，如图6所示。
在另一示例中，可以依据所述半导体芯片13及所述粘片膜14的高度形成所述塑封材料层15，使得形成的所述塑封材料层15的高度刚好等于所述半导体芯片13与所述粘片膜14的高度之和，即使得所述塑封材料层15的上表面与所述半导体芯片13的正面相平齐。这样就可以省去对所述塑封材料层15进行研磨的工艺，从而节约了工艺步骤。
需要说明的是，当所述扇出型封装结构的衬底11的上表面形成有所述剥离层12时，所述塑封材料层15形成于所述剥离层12的上表面。
在步骤4)中，请参阅图1中的S4步骤及图7，于所述塑封材料层15的表面形成重新布线层16，所述重新布线层16与所述半导体芯片11电连接。
在一示例中，如图7所示，所述重新布线层16包括一层电介质层161及一层金属线层162，于所述塑封材料层15的表面形成重新布线层16包括如下步骤：
4-1)于所述塑封材料层15的表面形成金属线层162；
4-2)于所述塑封材料层15的表面形成电介质层161，所述电介质层161将所述金属线层162包裹。
在另一示例中，所述重新布线层16包括一层电介质层161及一层金属线层162，于所述塑封材料层15的表面形成重新布线层16包括如下步骤：
4-1)于所述塑封材料层15的表面形成电介质层161，通过光刻刻蚀工艺于所述电介质层161内形成沟槽，所述沟槽定义出所述金属线层162的形状；
4-2)于所述沟槽内形成所述金属线层162。
在又一示例中，所述重新布线层16包括至少两层所述金属线层162及至少一层所述电介质层161，于所述塑封材料层15的表面形成重新布线层16包括如下步骤：
4-1)于所述塑封材料层15的表面形成第一层金属线层162；
4-2)于所述塑封材料层15的表面形成电介质层161，所述电介质层161将第一层所述金属线层162封裹，且所述电介质层161的上表面高于所述金属线层162的上表面；
4-3)于所述电介质层161内形成若干层与第一层所述金属线层162电连接的间隔堆叠排布的其他金属线层162，相邻所述金属线层162之间经由金属插塞(未示出)电连接。
作为示例，上述示例中，所述金属线层162的材料可以为但不仅限于铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，并可采用PVD、CVD、溅射、电镀或化学镀等工艺形成所述金属线层162。所述电介质层161的材料可以为低k介电材料；具体的，所述电介质层161可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子体增强CVD等工艺形成所述电介质层161。
作为示例，上述示例中，位于顶层的所述金属线层162的上表面可以暴露于所述电介质层161的上表面之外，即位于顶层的所述金属线层162的上表面可以与所述电介质层161的上表面相平齐，也可以突出于所述电介质层161的上表面的上方。当然，在其他示例中，位于顶层的所述金属线层162的上表面也可以低于所述电介质层161的上表面，即位于顶层的所述金属线层162位于所述电介质层161的内部。
作为示例，上述示例中，位于底层的所述金属线层162的下表面可以暴露于所述电介质层161的下表面之外，即位于底层的所述金属线层162的下表面可以与所述电介质层161的下表面相平齐，也可以突出于所述电介质层161的下表面的下方。当然，在其他示例中，位于底层的所述金属线层162的下表面也可以高于所述电介质层161的下表面，即位于底层的所述金属线层162位于所述电介质层161的内部。
需要说明的是，所述重新布线层16中的所述金属线层162与所述半导体芯片13中的所述接触焊垫131电连接。
在步骤5)中，请参阅图1中的S5步骤及图8，于所述重新布线层16远离所述半导体芯片13的表面形成焊料凸块17。
在一示例中，于所述重新布线层16的远离所述半导体芯片13的表面形成焊料凸块17包括如下步骤：
5-1)于所述重新布线层16的远离所述半导体芯片13的表面形成金属柱171；
5-2)于所述金属柱171的远离所述半导体芯片13的表面形成焊球172。
作为示例，所述金属柱171的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)、溅射、电镀或化学镀中的任一种工艺形成所述金属柱171。所述焊球172的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过植球回流工艺形成所述焊球172。
在另一示例中，所述焊料凸块17即为一焊球，可以通过植球回流工艺直接形成焊球作为所述焊料凸块17。
在步骤6)中，请参阅图1中的S6步骤及图9，去除所述衬底11。
作为示例，可以采用研磨工艺、减薄工艺等进行去除所述衬底11及所述剥离层12。优选地，本实施例中，所述剥离层12为UV胶带，可以采用撕掉所述剥离层12的方式以去除所述衬底11。
需要说明的是，在其他示例中，还可以先执行上述步骤6)，再执行上述步骤4)及步骤5)，即可以在步骤3)之后先去除所述衬底11，再在所述塑封材料层15的表面形成重新布线层16，在所述重新布线层16远离所述半导体芯片13的表面形成所述焊料凸块17。
实施例二
请继续参阅图9，本实施例还提供一种扇出型封装结构，所述扇出型封装结构由实施例一中所述的制备方法制备而得到，所述扇出型封装结构包括：重新布线层16，所述重新布线层16包括相对的第一表面及第二表面；半导体芯片13，所述半导体芯片13位于所述重新布线层16的第一表面，且所述半导体芯片13的正面与所述重新布线层16电连接；粘片膜14，所述粘片膜14位于所述半导体芯片13的背面；塑封材料层15，所述塑封材料层15位于所述重新布线层16的第一表面，所述塑封材料层15填满所述半导体芯片13及所述粘片膜14之间的间隙，并将所述半导体芯片13及所述粘片膜14塑封；焊料凸块17，所述焊料凸块17位于所述重新布线层16的第二表面，且与所述重新布线层16电连接。
在一示例中，所述重新布线层16包括：电介质层161；金属线层162，所述金属线层162位于所述电介质层161内。
在另一示例中，所述重新布线层16包括：电介质层161；金属叠层结构，所述金属叠层结构位于所述电介质层161内；所述金属叠层结构包括多层间隔排布的金属线层162及金属插塞，所述金属插塞位于相邻所述金属线层162之间，以将相邻的所述金属线层161电连接。
需要说明的是，上述及后续所述的“与所述重新布线层16电连接”均指与所述重新布线层16内的金属线层162电连接。
作为示例，所述半导体芯片13的正面形成有将其内部功能器件电引出的接触焊垫131。
作为示例，所述贴片膜14可以为包括第一胶层、高导热树脂层及第二胶层的叠层结构，所述第一胶层、所述高导热树脂层及所述第二胶层依次叠置。
作为示例，所述塑封材料层15的材料可以为但不仅限于聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层。
在一示例中，所述焊料凸块17包括：金属柱171，所述金属柱171位于所述重新布线层16的第二表面，且与所述重新布线层16电连接；焊球172，所述焊球172位于所述金属柱171的远离所述半导体芯片13的表面。所述金属柱171的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)、溅射、电镀或化学镀中的任一种工艺形成所述金属柱171。所述焊球172的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过植球回流工艺形成所述焊球172。
在另一示例中，所述焊料凸块17为焊球。
综上所述，本发明的扇出型封装结构及其制备方法，所述扇出型封装结构包括：重新布线层，所述重新布线层包括相对的第一表面及第二表面；半导体芯片，位于所述重新布线层的第一表面，且所述半导体芯片的正面与所述重新布线层电连接；粘片膜，位于所述半导体芯片的背面；塑封材料层，位于所述重新布线层的第一表面，所述塑封材料层填满所述半导体芯片及所述粘片膜之间的间隙，并将所述半导体芯片及所述粘片膜塑封；焊料凸块，位于所述重新布线层的第二表面，且与所述重新布线层电连接。本发明的扇出型封装结构通过在半导体芯片的背面设置粘片膜，在制备过程中通过粘片膜将半导体芯片正面朝上正装于衬底的上表面，使得半导体芯片与衬底的粘合力大大增加，可以使得半导体芯片牢固地贴合于衬底的上表面，可以确保在后续的塑封等制备过程中半导体芯片不会发生晃动，半导体芯片与重新布线层的接触良好，从而确保扇出型封装结构的性能。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种扇出型封装结构，其特征在于，所述扇出型封装结构包括：
重新布线层，所述重新布线层包括相对的第一表面及第二表面；
半导体芯片，位于所述重新布线层的第一表面，且所述半导体芯片的正面与所述重新布线层电连接；
粘片膜，位于所述半导体芯片的背面；
塑封材料层，位于所述重新布线层的第一表面，所述塑封材料层填满所述半导体芯片及所述粘片膜之间的间隙，并将所述半导体芯片及所述粘片膜塑封；
焊料凸块，位于所述重新布线层的第二表面，且与所述重新布线层电连接。
2.根据权利要求1所述的扇出型封装结构，其特征在于，所述重新布线层包括：
电介质层；
金属线层，位于所述电介质层内。
3.根据权利要求1所述的扇出型封装结构，其特征在于，所述重新布线层包括：
电介质层；
金属叠层结构，位于所述电介质层内；所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接。
4.根据权利要求1所述的扇出型封装结构，其特征在于，所述塑封材料层包括聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层。
5.根据权利要求1所述的扇出型封装结构，其特征在于，所述焊球凸块包括：
金属柱，位于所述重新布线层的第二表面，且与所述重新布线层电连接；
焊球，位于所述金属柱的远离所述半导体芯片的表面。
6.根据权利要求1所述的扇出型封装结构，其特征在于，所述焊料凸块为焊球。
7.一种扇出型封装结构的制备方法，其特征在于，所述扇出型封装结构的制备方法包括如下步骤：
1)提供衬底；
2)使用粘片膜将半导体芯片正面朝上键合于所述衬底的上表面；
3)于所述衬底的上表面形成塑封材料层，所述塑封材料层填满所述半导体芯片及所述粘片膜之间的间隙，并将所述半导体芯片及所述粘片膜塑封；
4)于所述塑封材料层的表面形成重新布线层，所述重新布线层与所述半导体芯片电连接；
5)于所述重新布线层远离所述半导体芯片的表面形成焊料凸块；
6)去除所述衬底。
8.根据权利要求7所述的扇出型封装结构的制备方法，其特征在于，步骤1)与步骤2)之间还包括于所述衬底的上表面形成剥离层的步骤；步骤2)中，使用粘片膜将半导体芯片倒装键合于所述剥离层的上表面。
9.根据权利要求7所述的扇出型封装结构的制备方法，其特征在于，步骤3)中，采用采用压缩成型工艺、传递模塑成型工艺、液封成型工艺、真空层压工艺或旋涂工艺于所述衬底的上表面形成所述塑封材料层。
10.根据权利要求7所述的扇出型封装结构的制备方法，其特征在于，步骤4)包括如下步骤：
4-1)于所述塑封材料层的表面形成金属线层；
4-2)于所述塑封材料层的表面形成电介质层，所述电介质层将所述金属线层包裹。
11.根据权利要求7所述的扇出型封装结构的制备方法，其特征在于，步骤4)包括如下步骤：
4-1)于所述塑封材料层的表面形成第一层金属线层；
4-2)于所述塑封材料层的表面形成电介质层，所述电介质层将第一层所述金属线层封裹，且所述电介质层的上表面高于所述金属线层的上表面；
4-3)于所述电介质层内形成若干层与第一层所述金属线层电连接的间隔堆叠排布的其他金属线层，相邻所述金属线层之间经由金属插塞电连接。
12.根据权利要求7所述的扇出型封装结构的制备方法，其特征在于，步骤5)中，于所述重新布线层的表面形成焊料凸块包括如下步骤：
5-1)于所述重新布线层的表面形成金属柱；
5-2)于所述金属柱的表面形成焊球。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108598254A (zh) * 2018-04-19 2018-09-28 嘉盛半导体(苏州)有限公司 滤波器封装方法及封装结构
CN109872979A (zh) * 2019-02-14 2019-06-11 南通通富微电子有限公司 一种扇出型封装器件
CN110379721A (zh) * 2019-07-30 2019-10-25 中芯集成电路（宁波）有限公司 扇出型封装方法及封装结构
CN111180382A (zh) * 2018-11-13 2020-05-19 中芯集成电路（宁波）有限公司 一种晶圆级器件集成方法及集成结构
CN115101426A (zh) * 2022-08-25 2022-09-23 盛合晶微半导体(江阴)有限公司 一种半导体封装结构及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110156239A1 (en) * 2009-12-29 2011-06-30 Stmicroelectronics Asia Pacific Pte Ltd. Method for manufacturing a fan-out embedded panel level package
US20150187710A1 (en) * 2011-12-30 2015-07-02 Deca Technologies Inc. Semiconductor device and method comprising thickened redistribution layers
CN105575825A (zh) * 2015-12-24 2016-05-11 合肥祖安投资合伙企业(有限合伙) 芯片封装方法及封装组件
CN207068836U (zh) * 2017-08-02 2018-03-02 中芯长电半导体（江阴）有限公司 扇出型封装结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110156239A1 (en) * 2009-12-29 2011-06-30 Stmicroelectronics Asia Pacific Pte Ltd. Method for manufacturing a fan-out embedded panel level package
US20150187710A1 (en) * 2011-12-30 2015-07-02 Deca Technologies Inc. Semiconductor device and method comprising thickened redistribution layers
CN105575825A (zh) * 2015-12-24 2016-05-11 合肥祖安投资合伙企业(有限合伙) 芯片封装方法及封装组件
CN207068836U (zh) * 2017-08-02 2018-03-02 中芯长电半导体（江阴）有限公司 扇出型封装结构

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108598254A (zh) * 2018-04-19 2018-09-28 嘉盛半导体(苏州)有限公司 滤波器封装方法及封装结构
CN111180382A (zh) * 2018-11-13 2020-05-19 中芯集成电路（宁波）有限公司 一种晶圆级器件集成方法及集成结构
CN109872979A (zh) * 2019-02-14 2019-06-11 南通通富微电子有限公司 一种扇出型封装器件
CN110379721A (zh) * 2019-07-30 2019-10-25 中芯集成电路（宁波）有限公司 扇出型封装方法及封装结构
CN115101426A (zh) * 2022-08-25 2022-09-23 盛合晶微半导体(江阴)有限公司 一种半导体封装结构及其制备方法

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