CN106783644A - 一种双面扇出型晶圆级封装方法及封装结构 - Google Patents

一种双面扇出型晶圆级封装方法及封装结构 Download PDF

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Abstract

本发明提供一种双面扇出型晶圆级封装方法及封装结构,其中,封装方法至少包括如下步骤:提供一载体,于所述载体上形成至少两个第一焊盘;于所述载体的上表面形成覆盖所述第一焊盘上表面和侧壁的重新布线层;于所述重新布线层的上表面附着第一裸片和第二裸片;于所述重新布线层的上表面形成电极凸块和包裹所述第一裸片、所述第二裸片及所述电极凸块的一部分的第一塑封层;去除所述载体,以暴露所述第一焊盘;于所述第一焊盘的下表面附着第三裸片;于所述第一塑封层的上表面形成具有开口的钝化层;于所述开口中形成覆盖所述电极凸块顶面的下金属化层和焊料球。本发明可以应用于不断增加厚度的塑封层中,对封装裸片的厚度无限制。

Description

一种双面扇出型晶圆级封装方法及封装结构
技术领域
本发明涉及半导体封装技术领域,特别是涉及一种双面扇出型晶圆级封装方法及封装结构。
背景技术
扇出型晶圆级封装(Fan-out wafer level package,FOWLP)是一种晶圆级加工的嵌入式芯片封装方法,是目前一种输入/输出端口(I/O)较多、集成灵活性较好的先进封装方法之一。扇出型晶圆级封装相较于常规的晶圆级封装具有其独特的优点:①I/O间距灵活,不依赖于芯片尺寸;②只使用有效裸片(die),产品良率提高;③具有灵活的3D封装路径,即可以在顶部形成任意阵列的图形;④具有较好的电性能及热性能;⑤高频应用;⑥容易在重新布线层(RDL)中实现高密度布线。双面扇出型晶圆级封装技术能够将多个裸片同时封装于同一个基底的两个表面上,可以大大提高器件的集成度,降低成本。
目前,扇出型晶圆级封装工艺在3D封装领域面临着巨大的挑战,主要在于形成通孔的塑封层厚度越来越厚(大于500μm)。现有的扇出型晶圆级封装方法一般为:提供载体,在载体表面形成粘合层;将半导体芯片正面朝上贴装于粘合层表面;涂布介电层;光刻、电镀出重新布线层(Redistribution Layers,RDL);采用注塑工艺将半导体芯片塑封于塑封材料层中;塑封研磨、开通孔;填充通孔;光刻、电镀出球下金属化层;进行植球回流,形成焊球阵列;移除载体。其中,在填充通孔时,传统方法有两种,一种是溅射种子层并进行电镀,另一种是焊料球滴落;然而,这两种方法仅在塑封层的厚度小于250μm时才适用,随着封装裸片厚度的增加,塑封层的厚度也在增加(大于500μm),电镀和焊料球滴落的方法均不可用。
因此,如何解决上述问题,提供一种步骤简单、低成本、且有效提高集成度和成品率的双面扇出型晶圆级封装方法及封装结构实属必要。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种双面扇出型晶圆级封装方法及封装结构,用于解决现有技术中随着封装裸片厚度增加,塑封层厚度也增加,而导致的现有方法不适用于填充厚度较厚的通孔的问题。
为实现上述目的及其他相关目的,本发明提供一种双面扇出型晶圆级封装方法,其中,所述双面扇出型晶圆级封装方法至少包括如下步骤:
提供一载体,于所述载体上形成至少两个第一焊盘;
于所述载体的上表面形成覆盖所述第一焊盘上表面和侧壁的重新布线层;
于所述重新布线层的上表面附着第一裸片和第二裸片,且所述第一裸片和所述第二裸片分别与所述重新布线层实现电性连接;
于所述重新布线层的上表面形成电极凸块和包裹所述第一裸片、所述第二裸片及所述电极凸块的一部分的第一塑封层;
去除所述载体,以暴露所述第一焊盘的下表面;
于所述第一焊盘的下表面附着第三裸片,且所述第三裸片通过所述第一焊盘实现与所述重新布线层的电性连接;
于所述重新布线层的下表面形成包裹所述第三裸片的第二塑封层;
于所述第一塑封层的上表面形成具有开口的钝化层,所述开口暴露所述电极凸块的顶面;
于所述开口中形成覆盖所述电极凸块顶面的下金属化层和焊料球,其中,所述焊料球的一部分凸出在所述钝化层外。
优选地,于所述载体的上表面形成覆盖所述第一焊盘上表面和侧壁的重新布线层,具体方法为:
于所述载体的上表面形成覆盖所述第一焊盘上表面和侧壁的介电层;
于所述介电层内形成能够与所述第一焊盘实现电性连接的金属布线层,其中,所述金属布线层为单层金属层或多层金属层;
于所述介电层的上表面形成能够与所述金属布线层实现电性连接的多个第二焊盘,最终得到所述重新布线层;
其中,所述第一裸片和所述第二裸片分别附着于所述第二焊盘的上表面,且通过所述第二焊盘实现与所述重新布线层的电性连接。
优选地,所述介电层采用低k介电材料。
优选地,所述金属布线层采用铜、铝、镍、金、银、钛中的一种材料或两种以上组合材料。
优选地,所述电极凸块至少包括底面带有辅助焊料球的金属销;于所述重新布线层的上表面形成电极凸块和包裹所述第一裸片、所述第二裸片及所述电极凸块的一部分的第一塑封层,具体方法为:
于所述重新布线层的上表面安装底部带有辅助焊料球的金属销,以使所述金属销通过所述辅助焊料球附着于所述重新布线层上,且所述金属销与所述重新布线层实现电性连接;
于所述重新布线层的上表面形成包裹所述第一裸片、所述第二裸片及所述金属销的第一塑封层;
研磨所述第一塑封层,使所述金属销的顶面与所述第一塑封层的顶面平齐,以暴露所述金属销的顶面。
优选地,所述第一塑封层和所述第二塑封层采用聚酰亚胺、硅胶以及环氧树脂中的一种固化材料。
优选地,所述载体采用硅、玻璃、氧化硅、陶瓷、聚合物以及金属中的一种材料或两种以上的复合材料。
为实现上述目的及其他相关目的,本发明提供一种双面扇出型晶圆级封装结构,其特征在于,所述双面扇出型晶圆级封装结构至少包括:
至少两个第一焊盘;
覆盖于所述第一焊盘上表面和侧壁的重新布线层;
附着于所述重新布线层上表面的第一裸片和第二裸片,且所述第一裸片和所述第二裸片分别与所述重新布线层实现电性连接;
形成于所述重新布线层上表面的电极凸块和包裹所述第一裸片、所述第二裸片及所述电极凸块的一部分的第一塑封层;
附着于所述第一焊盘下表面的第三裸片,且所述第三裸片通过所述第一焊盘实现与所述重新布线层的电性连接;
形成于所述重新布线层下表面的包裹所述第三裸片的第二塑封层;
形成于所述第一塑封层上表面的具有开口的钝化层,所述开口暴露所述电极凸块的顶面;以及
形成于所述开口中的覆盖所述电极凸块顶面的下金属化层和焊料球,其中,所述焊料球的一部分凸出在所述钝化层外。
优选地,所述重新布线层至少包括:
覆盖于所述第一焊盘上表面和侧壁的介电层;
形成于所述介电层内的能够与所述第一焊盘实现电性连接的金属布线层,其中,所述金属布线层为单层金属层或多层金属层;
形成于所述介电层上表面的能够与所述金属布线层实现电性连接的多个第二焊盘,最终得到所述重新布线层;
其中,所述第一裸片和所述第二裸片分别附着于所述第二焊盘的上表面,且通过所述第二焊盘实现与所述重新布线层的电性连接。
优选地,所述介电层采用低k介电材料。
优选地,所述金属布线层采用铜、铝、镍、金、银、钛中的一种材料或两种以上组合材料。
优选地,所述电极凸块至少包括:
底面带有辅助焊料球的金属销。
优选地,所述第一塑封层和所述第二塑封层采用聚酰亚胺、硅胶以及环氧树脂中的一种固化材料。
如上所述,本发明的双面扇出型晶圆级封装方法及封装结构,具有以下有益效果:本发明相对于现有技术的通孔填充工艺,可以应用于不断增加厚度(尤其是大于500μm)的塑封层中,对封装裸片的厚度无需进行限制。并且,本发明的方法更易制备,有利于简化工艺流程,降低成本,提高封装效率,提高集成度和成品率。并且,本发明的结构可以实现不断增加厚度(尤其是大于500μm)的塑封层上通孔的填充,从而可以实现更稳定的电连接,同时具有良好的封装效果,在半导体封装领域具有广泛的应用前景。
附图说明
图1显示为本发明第一实施方式的双面扇出型晶圆级封装方法的流程示意图。
图2~图13显示为本发明第一实施方式的双面扇出型晶圆级封装方法各步骤所呈现的结构示意图;
图13还显示为本发明第二实施方式的双面扇出型晶圆级封装结构示意图。
元件标号说明
100 载体
101 第一焊盘
200 重新布线层
201 金属布线层
202 第二焊盘
300 第一裸片
400 第二裸片
500 第一塑封层
501 电极凸块
5011 金属销
5012 辅助焊料球
502 下金属化层
503 焊料球
600 钝化层
601 开口
700 第三裸片
800 第二塑封层
S1~S9 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1~图13,本发明的第一实施方式涉及一种双面扇出型晶圆级封装方法。需要说明的是,本实施方式中所提供的图示仅以示意方式说明本发明的基本构想,遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
如图1所示,本实施方式的双面扇出型晶圆级封装方法至少包括如下步骤:
步骤S1,提供一载体100,于载体100上形成至少两个第一焊盘101,如图2所示。
作为示例,载体100可以采用硅、玻璃、氧化硅、陶瓷、聚合物以及金属中的一种材料或两种以上的复合材料。
作为示例,第一焊盘101可以采用铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
步骤S2,于载体100的上表面形成覆盖第一焊盘101上表面和侧壁的重新布线层200,如图3和图4所示。
步骤S3,于重新布线层200的上表面附着第一裸片300和第二裸片400,且第一裸片300和第二裸片400分别与重新布线层200实现电性连接,如图5所示。
在本实施方式中,步骤S2的具体方法为:
步骤S201,于载体100的上表面形成覆盖第一焊盘101上表面和侧壁的介电层。
步骤S202,于介电层内形成能够与第一焊盘101实现电性连接的金属布线层201,如图3所示。
步骤S203,于介电层的上表面形成能够与金属布线层201实现电性连接的多个第二焊盘202,最终得到重新布线层200,如图4所示;其中,第一裸片300和第二裸片400分别附着于第二焊盘202的上表面,且通过第二焊盘202实现与重新布线层200的电性连接,如图5所示。
在本实施方式中,介电层采用低k介电材料。作为示例,介电层可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料,并可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成介电层。
在本实施方式中,金属布线层201可以为单层金属层或多层金属层。作为示例,金属布线层201可以采用铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
作为示例,第二焊盘202可以采用铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
步骤S4,于重新布线层200的上表面形成电极凸块501和包裹第一裸片300、第二裸片400及电极凸块501的一部分的第一塑封层500,如图6、图7和图8所示。
在本实施方式中,电极凸块501至少包括底面带有辅助焊料球5012的金属销5011;步骤S4的具体方法为:
步骤S401,于重新布线层200的上表面安装底部带有辅助焊料球5012的金属销5011,以使金属销5011通过辅助焊料球5012附着于重新布线层200上,且金属销5011与重新布线层200实现电性连接,如图6所示。其中,金属销5011通过辅助焊料球5012附着于第二焊盘202上,以实现与重新布线层200的电性连接。
步骤S402,于重新布线层的上表面形成包裹第一裸片300、第二裸片400及金属销5011的第一塑封层500,如图7所示。
步骤S403,研磨第一塑封层500,使金属销5011的顶面与第一塑封层500的顶面平齐,以暴露金属销5011的顶面,如图8所示。
作为示例,第一塑封层500可以采用聚酰亚胺、硅胶以及环氧树脂中的一种固化材料,且第一塑封层500的形成可以采用旋涂工艺、注塑工艺、压缩成型工艺、印刷工艺、传递模塑工艺、液体密封剂固化成型工艺、以及真空层压工艺等。第一塑封层500可以有效保证第一裸片300和第二裸片400不受外界污染。
作为示例,辅助焊料球5012可以采用铜、铝、镍、金、银、锡、钛中的一种金属材料或两种以上的合金材料,优选银锡合金。
在步骤S4中,在重新布线层200的上表面直接通过辅助焊料球5012安装金属销5011,然后结合第一塑封层500,形成了金属销5011作为第一塑封层500上的通孔填充物结构,相对于现有技术的通孔填充工艺,本实施方式的工艺可以应用于不断增加厚度(尤其是大于500μm)的塑封层中,因此对封装裸片的厚度无需进行限制,即使封装裸片的厚度很厚,也可以采用本实施方式的工艺实现通孔填充。并且,本实施方式的工艺更易制备,有利于简化工艺流程,降低成本,提高封装效率。其中,金属销5011的形状、大小与所需制作的第一塑封层500上的通孔501相匹配。
步骤S5,去除载体100,以暴露第一焊盘101的下表面,如图9所示。
作为示例,载体100可以采用研磨工艺、减薄工艺等进行去除。
步骤S6,于第一焊盘101的下表面附着第三裸片700,且第三裸片700通过第一焊盘101实现与重新布线层200的电性连接,如图10所示。
步骤S7,于重新布线层200的下表面形成包裹第三裸片700的第二塑封层800,如图11所示。
作为示例,第二塑封层800可以采用聚酰亚胺、硅胶以及环氧树脂中的一种固化材料,且第二塑封层800的形成可以采用旋涂工艺、注塑工艺、压缩成型工艺、印刷工艺、传递模塑工艺、液体密封剂固化成型工艺、以及真空层压工艺等。第二塑封层800可以有效保证第三裸片700不受外界污染。
作为示例,通过控制第二塑封层800的成型工艺来控制第二塑封层800的厚度,无需后续再进行研磨工艺减薄其厚度,大大节约了工艺成本。
步骤S8,于第一塑封层500的上表面形成具有开口601的钝化层600,开口601暴露电极凸块501的顶面,如图12所示。
在本实施方式中,开口601暴露电极凸块501的顶面,即开口601暴露电极凸块501所包含的金属销5011的顶面,如图12所示。
作为示例,钝化层600可以采用氧化物(例如氧化硅)或者氮化物(例如氮化硅)材料,并可以采用CVD、APCVD等沉积工艺制备。然后再采用刻蚀工艺等在钝化层600上形成若干个开口601,开口601的数量与电极凸块501的数量相同,且每个开口601均暴露一个电极凸块501的顶面。
步骤S9,于开口601中形成覆盖电极凸块501顶面的下金属化层502和焊料球503,其中,焊料球503的一部分凸出在钝化层600外,如图13所示。
在本实施方式中,先在开口601中形成覆盖电极凸块501所包含的金属销5011顶面的下金属化层502,然后在下金属化层502上形成焊料球503,如图13所示。
作为示例,焊料球503可以采用铜、铝、镍、金、银、锡、钛中的一种金属材料或两种以上的合金材料,优选银锡合金。
另外,在本实施方式中,第一裸片300、第二裸片400和第三裸片700可以包含实现任意功能的集成电路结构,并且它们的厚度不受本实施方式的封装方法的限制,可以是相同厚度,也可以是不同厚度。
上面各种方法的步骤划分,只是为了描述清楚,实现时可以合并为一个步骤或者对某些步骤进行拆分,分解为多个步骤,只要包含相同的逻辑关系,都在本专利的保护范围内;对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计,但不改变其算法和流程的核心设计都在该专利的保护范围内。
请继续参阅图13,本发明第二实施方式涉及一种双面扇出型晶圆级封装结构,其至少包括:
至少两个第一焊盘101;
覆盖于第一焊盘101上表面和侧壁的重新布线层200;
附着于重新布线层200上表面的第一裸片300和第二裸片400,且第一裸片300和第二裸片400分别与重新布线层200实现电性连接;
形成于重新布线层200上表面的电极凸块501和包裹第一裸片300、第二裸片400及电极凸块501的一部分的第一塑封层500;
附着于第一焊盘101下表面的第三裸片700,且第三裸片700通过第一焊盘101实现与重新布线层200的电性连接;以及
形成于重新布线层200下表面的包裹第三裸片700的第二塑封层800;
形成于第一塑封层500上表面的具有开口601的钝化层600,开口601暴露电极凸块501的顶面;以及
形成于开口501中的覆盖电极凸块501顶面的下金属化层502和焊料球503,其中,其中,焊料球503的一部分凸出在钝化层600外。
在本实施方式中,如图13所示,重新布线层200至少包括:
覆盖于第一焊盘101上表面和侧壁的介电层;
形成于介电层内的能够与第一焊盘101实现电性连接的金属布线层201;
形成于介电层上表面的能够与金属布线层201实现电性连接的多个第二焊盘202,最终得到重新布线层200;
其中,第一裸片300和第二裸片400分别附着于第二焊盘202的上表面,且通过第二焊盘202实现与重新布线层200的电性连接。
在本实施方式中,介电层采用低k介电材料。作为示例,介电层可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料。
在本实施方式中,金属布线层201可以为单层金属层或多层金属层。作为示例,金属布线层201可以采用铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
在本实施方式中,电极凸块503至少包括:
底面带有辅助焊料球5012的金属销5011。
作为示例,第一塑封层500和第二塑封层800采用聚酰亚胺、硅胶以及环氧树脂中的一种固化材料。
本实施方式的双面扇出型晶圆级封装结构,采用电极凸块501直接附着于重新布线层200上,实现不断增加厚度(尤其是大于500μm)的塑封层上通孔的填充,从而可以实现更稳定的电连接,同时具有良好的封装效果,在半导体封装领域具有广泛的应用前景。
不难发现,本实施方式为与第一实施方式相对应的结构实施方式,第一实施方式中提到的相关技术细节在本实施方式中依然有效,为了减少重复,这里不再赘述。
综上所述,本发明的双面扇出型晶圆级封装方法及封装结构,具有以下有益效果:本发明相对于现有技术的通孔填充工艺,可以应用于不断增加厚度(尤其是大于500μm)的塑封层中,对封装裸片的厚度无需进行限制。并且,本发明的方法更易制备,有利于简化工艺流程,降低成本,提高封装效率,提高集成度和成品率。并且,本发明的结构可以实现不断增加厚度(尤其是大于500μm)的塑封层上通孔的填充,从而可以实现更稳定的电连接,同时具有良好的封装效果,在半导体封装领域具有广泛的应用前景。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种双面扇出型晶圆级封装方法,其特征在于,所述双面扇出型晶圆级封装方法至少包括如下步骤:
提供一载体,于所述载体上形成至少两个第一焊盘;
于所述载体的上表面形成覆盖所述第一焊盘上表面和侧壁的重新布线层;
于所述重新布线层的上表面附着第一裸片和第二裸片,且所述第一裸片和所述第二裸片分别与所述重新布线层实现电性连接;
于所述重新布线层的上表面形成电极凸块和包裹所述第一裸片、所述第二裸片及所述电极凸块的一部分的第一塑封层;
去除所述载体,以暴露所述第一焊盘的下表面;
于所述第一焊盘的下表面附着第三裸片,且所述第三裸片通过所述第一焊盘实现与所述重新布线层的电性连接;
于所述重新布线层的下表面形成包裹所述第三裸片的第二塑封层;
于所述第一塑封层的上表面形成具有开口的钝化层,所述开口暴露所述电极凸块的顶面;
于所述开口中形成覆盖所述电极凸块顶面的下金属化层和焊料球,其中,所述焊料球的一部分凸出在所述钝化层外。
2.根据权利要求1所述的双面扇出型晶圆级封装方法,其特征在于,于所述载体的上表面形成覆盖所述第一焊盘上表面和侧壁的重新布线层,具体方法为:
于所述载体的上表面形成覆盖所述第一焊盘上表面和侧壁的介电层;
于所述介电层内形成能够与所述第一焊盘实现电性连接的金属布线层,其中,所述金属布线层为单层金属层或多层金属层;
于所述介电层的上表面形成能够与所述金属布线层实现电性连接的多个第二焊盘,最终得到所述重新布线层;
其中,所述第一裸片和所述第二裸片分别附着于所述第二焊盘的上表面,且通过所述第二焊盘实现与所述重新布线层的电性连接。
3.根据权利要求2所述的双面扇出型晶圆级封装方法,其特征在于,所述介电层采用低k介电材料。
4.根据权利要求2所述的双面扇出型晶圆级封装方法,其特征在于,所述金属布线层采用铜、铝、镍、金、银、钛中的一种材料或两种以上组合材料。
5.根据权利要求1所述的双面扇出型晶圆级封装方法,其特征在于,所述电极凸块至少包括底面带有辅助焊料球的金属销;于所述重新布线层的上表面形成电极凸块和包裹所述第一裸片、所述第二裸片及所述电极凸块的一部分的第一塑封层,具体方法为:
于所述重新布线层的上表面安装底部带有辅助焊料球的金属销,以使所述金属销通过所述辅助焊料球附着于所述重新布线层上,且所述金属销与所述重新布线层实现电性连接;
于所述重新布线层的上表面形成包裹所述第一裸片、所述第二裸片及所述金属销的第一塑封层;
研磨所述第一塑封层,使所述金属销的顶面与所述第一塑封层的顶面平齐,以暴露所述金属销的顶面。
6.根据权利要求1所述的双面扇出型晶圆级封装方法,其特征在于,所述第一塑封层和所述第二塑封层采用聚酰亚胺、硅胶以及环氧树脂中的一种固化材料。
7.根据权利要求1所述的双面扇出型晶圆级封装方法,其特征在于,所述载体采用硅、玻璃、氧化硅、陶瓷、聚合物以及金属中的一种材料或两种以上的复合材料。
8.一种双面扇出型晶圆级封装结构,其特征在于,所述双面扇出型晶圆级封装结构至少包括:
至少两个第一焊盘;
覆盖于所述第一焊盘上表面和侧壁的重新布线层;
附着于所述重新布线层上表面的第一裸片和第二裸片,且所述第一裸片和所述第二裸片分别与所述重新布线层实现电性连接;
形成于所述重新布线层上表面的电极凸块和包裹所述第一裸片、所述第二裸片及所述电极凸块的一部分的第一塑封层;
附着于所述第一焊盘下表面的第三裸片,且所述第三裸片通过所述第一焊盘实现与所述重新布线层的电性连接;
形成于所述重新布线层下表面的包裹所述第三裸片的第二塑封层;
形成于所述第一塑封层上表面的具有开口的钝化层,所述开口暴露所述电极凸块的顶面;以及
形成于所述开口中的覆盖所述电极凸块顶面的下金属化层和焊料球,其中,所述焊料球的一部分凸出在所述钝化层外。
9.根据权利要求8所述的双面扇出型晶圆级封装结构,其特征在于,所述重新布线层至少包括:
覆盖于所述第一焊盘上表面和侧壁的介电层;
形成于所述介电层内的能够与所述第一焊盘实现电性连接的金属布线层,其中,所述金属布线层为单层金属层或多层金属层;
形成于所述介电层上表面的能够与所述金属布线层实现电性连接的多个第二焊盘,最终得到所述重新布线层;
其中,所述第一裸片和所述第二裸片分别附着于所述第二焊盘的上表面,且通过所述第二焊盘实现与所述重新布线层的电性连接。
10.根据权利要求9所述的双面扇出型晶圆级封装结构,其特征在于,所述介电层采用低k介电材料。
11.根据权利要求9所述的双面扇出型晶圆级封装结构,其特征在于,所述金属布线层采用铜、铝、镍、金、银、钛中的一种材料或两种以上组合材料。
12.根据权利要求8所述的双面扇出型晶圆级封装结构,其特征在于,所述电极凸块至少包括:
底面带有辅助焊料球的金属销。
13.根据权利要求8所述的双面扇出型晶圆级封装结构,其特征在于,所述第一塑封层和所述第二塑封层采用聚酰亚胺、硅胶以及环氧树脂中的一种固化材料。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107195625A (zh) * 2017-07-05 2017-09-22 中芯长电半导体(江阴)有限公司 双面塑封扇出型系统级叠层封装结构及其制备方法
CN110148567A (zh) * 2019-06-06 2019-08-20 中芯长电半导体(江阴)有限公司 一种指纹识别芯片的封装结构及封装方法
US20210043465A1 (en) * 2017-10-05 2021-02-11 Amkor Technology Singapore Holding Pte. Ltd. Electronic device with top side pin array and manufacturing method thereof
CN113707630A (zh) * 2021-08-26 2021-11-26 矽磐微电子(重庆)有限公司 Mcm封装结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425397A (zh) * 2013-08-30 2015-03-18 南茂科技股份有限公司 一种晶圆级封装方法及封装结构
CN105225965A (zh) * 2015-11-03 2016-01-06 中芯长电半导体(江阴)有限公司 一种扇出型封装结构及其制作方法
CN105810592A (zh) * 2016-05-09 2016-07-27 中芯长电半导体(江阴)有限公司 一种用于堆叠式封装的铜针结构及其制备方法
CN206564244U (zh) * 2017-01-13 2017-10-17 中芯长电半导体(江阴)有限公司 一种双面扇出型晶圆级封装结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425397A (zh) * 2013-08-30 2015-03-18 南茂科技股份有限公司 一种晶圆级封装方法及封装结构
CN105225965A (zh) * 2015-11-03 2016-01-06 中芯长电半导体(江阴)有限公司 一种扇出型封装结构及其制作方法
CN105810592A (zh) * 2016-05-09 2016-07-27 中芯长电半导体(江阴)有限公司 一种用于堆叠式封装的铜针结构及其制备方法
CN206564244U (zh) * 2017-01-13 2017-10-17 中芯长电半导体(江阴)有限公司 一种双面扇出型晶圆级封装结构

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107195625A (zh) * 2017-07-05 2017-09-22 中芯长电半导体(江阴)有限公司 双面塑封扇出型系统级叠层封装结构及其制备方法
US20210043465A1 (en) * 2017-10-05 2021-02-11 Amkor Technology Singapore Holding Pte. Ltd. Electronic device with top side pin array and manufacturing method thereof
CN110148567A (zh) * 2019-06-06 2019-08-20 中芯长电半导体(江阴)有限公司 一种指纹识别芯片的封装结构及封装方法
CN113707630A (zh) * 2021-08-26 2021-11-26 矽磐微电子(重庆)有限公司 Mcm封装结构及其制作方法

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