WO2018129908A1 - 一种双面扇出型晶圆级封装方法及封装结构 - Google Patents

一种双面扇出型晶圆级封装方法及封装结构 Download PDF

Info

Publication number
WO2018129908A1
WO2018129908A1 PCT/CN2017/095436 CN2017095436W WO2018129908A1 WO 2018129908 A1 WO2018129908 A1 WO 2018129908A1 CN 2017095436 W CN2017095436 W CN 2017095436W WO 2018129908 A1 WO2018129908 A1 WO 2018129908A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
die
pad
double
wafer level
Prior art date
Application number
PCT/CN2017/095436
Other languages
English (en)
French (fr)
Inventor
仇月东
林正忠
何志宏
Original Assignee
中芯长电半导体（江阴）有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN201720039593.1U external-priority patent/CN206564243U/zh
Priority claimed from CN201710025374.2A external-priority patent/CN106684006B/zh
Application filed by 中芯长电半导体（江阴）有限公司 filed Critical 中芯长电半导体（江阴）有限公司
Publication of WO2018129908A1 publication Critical patent/WO2018129908A1/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Definitions

  • the present invention relates to the field of semiconductor packaging technologies, and in particular, to a double-sided fan-out wafer level packaging method and package structure.
  • Fan-out wafer level package is an embedded chip packaging method for wafer level processing. It is a kind of input/output port (I/O) and integration flexibility. One of the better advanced packaging methods.
  • the fan-out wafer-level package has its unique advantages over conventional wafer-level packages: 1I/O pitch is flexible, independent of chip size; 2 uses only effective die, product yield is improved; 3 It has a flexible 3D package path, which can form an arbitrary array of patterns on the top; 4 has better electrical and thermal performance; 5 high frequency applications; 6 easy to achieve high density wiring in the rewiring layer (RDL).
  • the double-sided fan-out wafer level packaging technology can simultaneously package multiple dies on both surfaces of the same substrate, which can greatly improve device integration and reduce cost.
  • the existing fan-out wafer level packaging method generally comprises: providing a carrier, forming an adhesive layer on the surface of the carrier; mounting the semiconductor chip face up on the surface of the adhesive layer; coating the dielectric layer; lithography, electroplating Redistribution Layers (RDL); plastic film is encapsulated in a layer of plastic sealing material by injection molding process; plastic sealing, opening, filling; through-hole; lithography, electroplating, metallization under the ball; Solder ball array; remove carrier.
  • RDL Redistribution Layers
  • the two methods are only when the thickness of the plastic sealing layer is less than 250 ⁇ m.
  • the thickness of the plastic seal layer also increases (greater than 500 ⁇ m), and neither the plating nor the solder ball drop method is available.
  • the object of the present invention is to provide a double-sided fan-out wafer level packaging method and a package structure for solving the thickness of the plastic package layer in the prior art as the thickness of the package die increases. It has also increased, and the resulting existing methods are not suitable for filling thick through holes.
  • the present invention provides a double-sided fan-out wafer level packaging method, wherein The double-sided fan-out wafer level packaging method includes at least the following steps:
  • a solder ball is formed on the electrode bump.
  • a rewiring layer covering the upper surface and the sidewall of the first pad is formed on an upper surface of the carrier, and the specific method is:
  • the first die and the second die are respectively attached to the upper surface of the second pad, and the electrical connection with the rewiring layer is realized by the second pad.
  • the dielectric layer is a low-k dielectric material.
  • the metal wiring layer is made of one of copper, aluminum, nickel, gold, silver, titanium or a combination of two or more.
  • the electrode bump comprises at least a metal pin with an auxiliary solder ball on the bottom surface, a lower metallization layer covering the top surface of the metal pin, and an electrode bump and a passivation layer formed on the first plastic seal layer.
  • the specific method is:
  • the first plastic sealing layer and the second plastic sealing layer are made of one of polyimide, silica gel and epoxy resin.
  • the carrier is made of one of silicon, glass, silicon oxide, ceramic, polymer, and metal, or a composite material of two or more kinds.
  • the present invention provides a double-sided fan-out wafer level package structure, wherein the double-sided fan-out wafer level package structure includes at least:
  • a rewiring layer covering the upper surface and sidewalls of the first pad
  • first die and a second die attached to an upper surface of the rewiring layer, and the first die and the second die are respectively electrically connected to the rewiring layer;
  • a first molding layer having at least two through holes enclosing the first die and the second die formed on an upper surface of the rewiring layer
  • a third die attached to a lower surface of the first pad, and the third die is electrically connected to the rewiring layer through the first pad;
  • a solder ball formed on the electrode bump is soldered
  • the rewiring layer comprises at least:
  • the metal wiring layer is a single metal layer or a plurality of metal layers
  • the first die and the second die are respectively attached to the upper surface of the second pad, and the electrical connection with the rewiring layer is realized by the second pad.
  • the dielectric layer is a low-k dielectric material.
  • the metal wiring layer is made of one of copper, aluminum, nickel, gold, silver, titanium or a combination of two or more.
  • the electrode bump comprises at least:
  • the first plastic sealing layer and the second plastic sealing layer are made of one of polyimide, silica gel and epoxy resin.
  • the double-sided fan-out wafer level packaging method and package structure of the present invention have the following beneficial effects: the present invention can be applied to continuously increase the thickness (especially, more than 500 ⁇ m) with respect to the through-hole filling process of the prior art.
  • the plastic encapsulation layer there is no need to limit the thickness of the package die.
  • the method of the invention is easier to prepare, which is advantageous for simplifying the process flow, reducing the cost, improving the packaging efficiency, and improving the integration degree and the yield rate.
  • the structure of the present invention can realize the filling of the through holes on the plastic sealing layer with increasing thickness (especially more than 500 ⁇ m), thereby realizing more stable electrical connection and having good packaging effect, and has wide application in the field of semiconductor packaging. prospect.
  • FIG. 1 is a flow chart showing a double-sided fan-out wafer level packaging method according to a first embodiment of the present invention.
  • FIG. 13 are schematic diagrams showing the steps of the steps of the double-sided fan-out wafer level packaging method according to the first embodiment of the present invention.
  • FIG. 13 is also a schematic diagram showing a double-sided fan-out type wafer level package structure according to a second embodiment of the present invention.
  • a first embodiment of the present invention relates to a double-sided fan-out wafer level packaging method.
  • the illustrations provided in the present embodiment merely illustrate the basic concept of the present invention in a schematic manner, and only the components related to the present invention are shown in the drawings, instead of the number and shape of components in actual implementation. Dimensional drawing, the actual type of implementation of each component's type, number and proportion can be a random change, and its component layout can be more complicated.
  • the double-sided fan-out wafer level packaging method of the present embodiment includes at least the following steps:
  • step S1 a carrier 100 is provided, and at least two first pads 101 are formed on the carrier 100, as shown in FIG.
  • the carrier 100 may be one of silicon, glass, silicon oxide, ceramic, polymer, and metal, or a composite material of two or more types.
  • the first pad 101 may be one of copper, aluminum, nickel, gold, silver, titanium, or a combination of two or more.
  • step S2 a rewiring layer 200 covering the upper surface and the sidewall of the first pad 101 is formed on the upper surface of the carrier 100, as shown in FIG.
  • step S3 the first die 300 and the second die 400 are attached to the upper surface of the rewiring layer 200, and the first die 300 and the second die 400 are respectively electrically connected to the rewiring layer 200, as shown in FIG. Shown.
  • step S2 the specific method of step S2 is:
  • step S201 a dielectric layer covering the upper surface and the sidewall of the first pad 101 is formed on the upper surface of the carrier 100.
  • step S202 a metal wiring layer 201 capable of electrically connecting to the first pad 101 is formed in the dielectric layer.
  • Step S203 forming a plurality of second pads 202 capable of electrically connecting with the metal wiring layer 201 on the upper surface of the dielectric layer, and finally obtaining the rewiring layer 200, as shown in FIG. 3; wherein, the first die 300 And the second die 400 are respectively attached to the upper surface of the second pad 202, and the electrical connection with the rewiring layer 200 is realized by the second pad 202, as shown in FIG.
  • the dielectric layer is a low-k dielectric material.
  • the dielectric layer may be one of epoxy resin, silica gel, PI, PBO, BCB, silicon oxide, phosphosilicate glass, and fluorine-containing glass, and may be processed by processes such as spin coating, CVD, plasma enhanced CVD, and the like. A dielectric layer is formed.
  • the metal wiring layer 201 may be a single metal layer or a plurality of metal layers.
  • the metal wiring layer 201 may be one of copper, aluminum, nickel, gold, silver, titanium, or a combination of two or more.
  • the second pad 202 may be one of copper, aluminum, nickel, gold, silver, titanium, or a combination of two or more.
  • Step S4 forming a first molding layer 500 having at least two through holes 501 covering the first die 300 and the second die 400 on the upper surface of the rewiring layer 200, as shown in FIGS. 5 and 6.
  • step S4 first, a first molding layer 500 covering the first die 300 and the second die 400 is formed on the upper surface of the rewiring layer 200, as shown in FIG. 5; then at least the first molding layer 500 is formed on the first molding layer 500.
  • Two through holes 501 as shown in FIG.
  • the first plastic sealing layer 500 may use one of a polyimide, a silica gel, and an epoxy resin, and the first molding layer 500 may be formed by a spin coating process, an injection molding process, a compression molding process, or a printing process. , transfer molding process, liquid sealant curing process, and vacuum lamination process.
  • the first plastic seal layer 500 can effectively ensure that the first die 300 and the second die 400 are free from external pollution.
  • the thickness of the first molding layer 500 is controlled by controlling the molding process of the first molding layer 500, and the thickness of the first molding layer 500 is not required to be subsequently reduced, thereby greatly saving the process cost.
  • the through hole 501 may be formed by laser drilling, mechanical drilling, deep ion etching, or other suitable process.
  • a cleaning process is required to ensure cleanness in the through hole 501 and prevent contamination.
  • step S5 the electrode bump 502 and the passivation layer 600 are formed on the first plastic seal layer 500, wherein a part of the electrode bump 502 is located in the through hole 501, and another part is located in the passivation layer 600, as shown in FIG. 7 to FIG. Shown.
  • the electrode bump 502 includes at least a metal pin 5021 having a bottom surface with an auxiliary solder ball 5022. a lower metallization layer 5023 covering the top surface of the metal pin 5021; the specific method of step S5 is:
  • step S501 a metal pin 5021 with an auxiliary solder ball 5022 at the bottom is inserted into the through hole 501 of the first plastic sealing layer 500, so that the metal pin 5021 is attached to the rewiring layer 200 through the auxiliary solder ball 5022, and the metal pin 5021 is simultaneously provided.
  • the top surface is flush with the top surface of the through hole 501, and the metal pin 5021 is electrically connected to the rewiring layer 200, as shown in FIG.
  • the shape and size of the metal pin 5021 are matched with the through hole 501.
  • the metal pin 5011 is inserted into the through hole 501 and then attached to the second pad 202 through the auxiliary solder ball 5012 to achieve electrical connection with the rewiring layer 200.
  • Step S502 forming a passivation layer 600 covering the top surface of the metal pin 5021 on the upper surface of the first plastic sealing layer 500, as shown in FIG.
  • the width of the metal pin 5021 is slightly smaller than the width of the through hole 501, so that the metal pin 5021 can be smoothly implanted into the through hole 501, and the passivation layer 600 can penetrate into the coating process.
  • the gap between the metal pin 5021 and the through hole 501 of the first plastic seal layer 500 fills the void and acts as a barrier buffer.
  • step S503 an opening is formed on the passivation layer 600 to expose the top surface of the metal pin 5021, as shown in FIG.
  • Step S504 forming a lower metallization layer 5023 covering the top surface of the metal pin 5021 in the opening. As shown in FIG. 9, the electrode bump 502 is finally obtained, as shown in FIG.
  • the auxiliary solder ball 5022 may be one of copper, aluminum, nickel, gold, silver, tin, titanium or two or more alloy materials, preferably silver tin alloy.
  • the under bump metallization layer may be composed of a conductive layer or a plurality of conductive layers.
  • the conductive layer may be made of copper, aluminum, nickel, gold, silver or titanium.
  • One material or two or more combination materials can be prepared by PVD, CVD, electroplating, electroless plating or other metal deposition processes.
  • the metal pin 5021 may be one of copper, aluminum, nickel, gold, silver, titanium, or a combination of two or more.
  • the passivation layer 600 may be an oxide (eg, silicon oxide) or nitride (eg, silicon nitride) material and may be prepared using a deposition process such as CVD, APCVD, or the like.
  • oxide eg, silicon oxide
  • nitride eg, silicon nitride
  • the first plastic sealing layer 500 is combined with the electrode bump 502 and the passivation layer 600 to realize the rapid filling of the through hole 501.
  • the process of the embodiment can be applied to the continuous filling process of the prior art.
  • the thickness of the package (especially greater than 500 ⁇ m) is increased, so there is no need to limit the thickness of the package die. Even if the thickness of the package die is very thick, the via filling can be realized by the process of the present embodiment.
  • the process of the present embodiment is easier to prepare, which is advantageous for simplifying the process flow, reducing the cost, and improving the packaging efficiency.
  • step S6 the carrier 100 is removed to expose the lower surface of the first pad 101 as shown in FIG.
  • the carrier 100 may be removed using a grinding process, a thinning process, or the like.
  • Step S7 the third die 700 is attached to the lower surface of the first pad 101, and the third die 700 passes through the first pad 101.
  • An electrical connection to the rewiring layer 200 is achieved as shown in FIG.
  • step S8 a second molding layer 800 covering the third die 700 is formed on the lower surface of the rewiring layer 200, as shown in FIG.
  • the second plastic sealing layer 800 may use one of a polyimide, a silica gel, and an epoxy resin, and the second molding layer 800 may be formed by a spin coating process, an injection molding process, a compression molding process, or a printing process. , transfer molding process, liquid sealant curing process, and vacuum lamination process.
  • the second plastic seal layer 800 can effectively ensure that the third die 700 is free from external pollution.
  • the thickness of the second plastic seal layer 800 is controlled by controlling the molding process of the second plastic seal layer 800, and the thickness of the second plastic seal layer 800 is not required to be subsequently reduced, thereby greatly reducing the process cost.
  • step S9 a solder ball 503 is formed on the electrode bump 502 as shown in FIG.
  • solder balls 503 are formed on the lower metallization layer 5023 included in the electrode bumps 502 as shown in FIG.
  • solder ball 503 may be one of copper, aluminum, nickel, gold, silver, tin, titanium or two or more alloy materials, preferably silver tin alloy.
  • the first die 300, the second die 400, and the third die 700 may include an integrated circuit structure that implements any function, and their thickness is not limited by the packaging method of the embodiment. It can be the same thickness or a different thickness.
  • a second embodiment of the present invention relates to a double-sided fan-out wafer level package structure, which at least includes:
  • a rewiring layer 200 covering the upper surface and sidewalls of the first pad 101;
  • the first die 300 and the second die 400 are attached to the upper surface of the rewiring layer 200, and the first die 300 and the second die 400 are respectively electrically connected to the rewiring layer 200;
  • a first molding layer 500 having at least two through holes 501 enclosing the first die 300 and the second die 400 formed on the upper surface of the rewiring layer 200;
  • a third die 700 attached to the lower surface of the first pad 101, and the third die 700 is electrically connected to the rewiring layer 200 through the first pad 101;
  • a second molding layer 800 encapsulating the third die 700 formed on the lower surface of the rewiring layer 200;
  • the rewiring layer 200 includes at least:
  • the first die 300 and the second die 400 are respectively attached to the upper surface of the second pad 202, and the electrical connection with the rewiring layer 200 is realized by the second pad 202.
  • the dielectric layer is a low-k dielectric material.
  • the dielectric layer may be one of epoxy, silica gel, PI, PBO, BCB, silica, phosphosilicate glass, and fluorine-containing glass.
  • the metal wiring layer 201 may be a single metal layer or a plurality of metal layers.
  • the metal wiring layer 201 may be one of copper, aluminum, nickel, gold, silver, titanium, or a combination of two or more.
  • the electrode bump 502 includes at least:
  • the first plastic seal layer 500 and the second plastic seal layer 800 employ a cured material of polyimide, silica gel, and epoxy resin.
  • the double-sided fan-out type wafer-level package structure of the present embodiment is directly attached to the rewiring layer 200 through the via 501 by using the electrode bumps 502, thereby realizing the increasing thickness (especially more than 500 ⁇ m) of the via holes on the plastic seal layer.
  • Filling which can achieve a more stable electrical connection, while having a good packaging effect, has broad application prospects in the field of semiconductor packaging.
  • the present embodiment is a structural embodiment corresponding to the first embodiment.
  • the related technical details mentioned in the first embodiment are still effective in the present embodiment, and are not described herein again in order to reduce repetition.
  • the double-sided fan-out wafer level packaging method and package structure of the present invention have the following beneficial effects: the present invention can be applied to continuously increase the thickness (especially greater than the through hole filling process of the prior art). In the 500 ⁇ m) plastic seal layer, there is no need to limit the thickness of the package die. Moreover, the method of the invention is easier to prepare and facilitates streamlining the process flow Process, reduce costs, improve packaging efficiency, and improve integration and yield. Moreover, the structure of the present invention can realize the filling of the through holes on the plastic sealing layer with increasing thickness (especially more than 500 ⁇ m), thereby realizing more stable electrical connection and having good packaging effect, and has wide application in the field of semiconductor packaging. prospect.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种双面扇出型晶圆级封装方法及封装结构，其中，封装方法至少包括如下步骤：提供一载体(100)，于载体上形成至少两个第一焊盘(101)；于载体的上表面形成覆盖第一焊盘上表面和侧壁的重新布线层(200)；于重新布线层的上表面附着第一裸片(300)和第二裸片(400)；于重新布线层的上表面形成包裹第一裸片和第二裸片的具有至少两个通孔(501)的第一塑封层(500)；于第一塑封层上形成电极凸块(502)和钝化层(600)；去除载体，以暴露第一焊盘的下表面；于第一焊盘的下表面附着第三裸片(700)；于重新布线层的下表面形成包裹第三裸片的第二塑封层(800)；于电极凸块上形成焊料球(503)。封装方法及封装结构可以应用于不断增加厚度的塑封层中，对封装裸片的厚度无限制。

Description

一种双面扇出型晶圆级封装方法及封装结构 技术领域
本发明涉及半导体封装技术领域，特别是涉及一种双面扇出型晶圆级封装方法及封装结构。
背景技术
扇出型晶圆级封装(Fan-out wafer level package，FOWLP)是一种晶圆级加工的嵌入式芯片封装方法，是目前一种输入/输出端口(I/O)较多、集成灵活性较好的先进封装方法之一。扇出型晶圆级封装相较于常规的晶圆级封装具有其独特的优点：①I/O间距灵活，不依赖于芯片尺寸；②只使用有效裸片(die)，产品良率提高；③具有灵活的3D封装路径，即可以在顶部形成任意阵列的图形；④具有较好的电性能及热性能；⑤高频应用；⑥容易在重新布线层(RDL)中实现高密度布线。双面扇出型晶圆级封装技术能够将多个裸片同时封装于同一个基底的两个表面上，可以大大提高器件的集成度，降低成本。
目前，扇出型晶圆级封装工艺在3D封装领域面临着巨大的挑战，主要在于形成通孔的塑封层厚度越来越厚(大于500μm)。现有的扇出型晶圆级封装方法一般为：提供载体，在载体表面形成粘合层；将半导体芯片正面朝上贴装于粘合层表面；涂布介电层；光刻、电镀出重新布线层(Redistribution Layers，RDL)；采用注塑工艺将半导体芯片塑封于塑封材料层中；塑封研磨、开通孔；填充通孔；光刻、电镀出球下金属化层；进行植球回流，形成焊球阵列；移除载体。其中，在填充通孔时，传统方法有两种，一种是溅射种子层并进行电镀，另一种是焊料球滴落；然而，这两种方法仅在塑封层的厚度小于250μm时才适用，随着封装裸片厚度的增加，塑封层的厚度也在增加(大于500μm)，电镀和焊料球滴落的方法均不可用。
因此，如何解决上述问题，提供一种步骤简单、低成本、且有效提高集成度和成品率的双面扇出型晶圆级封装方法及封装结构实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种双面扇出型晶圆级封装方法及封装结构，用于解决现有技术中随着封装裸片厚度增加，塑封层厚度也增加，而导致的现有方法不适用于填充厚度较厚的通孔的问题。
为实现上述目的及其他相关目的，本发明提供一种双面扇出型晶圆级封装方法，其中， 所述双面扇出型晶圆级封装方法至少包括如下步骤：
提供一载体，于所述载体上形成至少两个第一焊盘；
于所述载体的上表面形成覆盖所述第一焊盘上表面和侧壁的重新布线层；
于所述重新布线层的上表面附着第一裸片和第二裸片，且所述第一裸片和所述第二裸片分别与所述重新布线层实现电性连接；
于所述重新布线层的上表面形成包裹所述第一裸片和所述第二裸片的具有至少两个通孔的第一塑封层；
于所述第一塑封层上形成电极凸块和钝化层，其中，所述电极凸块的一部分位于所述通孔内，另一部分位于所述钝化层内；
去除所述载体，以暴露所述第一焊盘的下表面；
于所述第一焊盘的下表面附着第三裸片，且所述第三裸片通过所述第一焊盘实现与所述重新布线层的电性连接；
于所述重新布线层的下表面形成包裹所述第三裸片的第二塑封层；
于所述电极凸块上形成焊料球。
优选地，于所述载体的上表面形成覆盖所述第一焊盘上表面和侧壁的重新布线层，具体方法为：
于所述载体的上表面形成覆盖所述第一焊盘上表面和侧壁的介电层；
于所述介电层内形成能够与所述第一焊盘实现电性连接的金属布线层，其中，所述金属布线层为单层金属层或多层金属层；
于所述介电层的上表面形成能够与所述金属布线层实现电性连接的多个第二焊盘，最终得到所述重新布线层；
其中，所述第一裸片和所述第二裸片分别附着于所述第二焊盘的上表面，且通过所述第二焊盘实现与所述重新布线层的电性连接。
优选地，所述介电层采用低k介电材料。
优选地，所述金属布线层采用铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
优选地，所述电极凸块至少包括底面带有辅助焊料球的金属销、覆盖于所述金属销顶面的下金属化层；于所述第一塑封层上形成电极凸块和钝化层，具体方法为：
于所述第一塑封层的通孔内插入底部带有辅助焊料球的金属销，以使所述金属销通过所述辅助焊料球附着于所述重新布线层上，同时使所述金属销的顶面与所述通孔的顶面平齐， 且所述金属销与所述重新布线层实现电性连接；
于所述第一塑封层的上表面形成覆盖所述金属销顶面的钝化层；
于所述钝化层上形成开口，以暴露所述金属销的顶面；
于所述开口中形成覆盖所述金属销顶面的下金属化层，最终得到所述电极凸块。
优选地，所述第一塑封层和所述第二塑封层采用聚酰亚胺、硅胶以及环氧树脂中的一种固化材料。
优选地，所述载体采用硅、玻璃、氧化硅、陶瓷、聚合物以及金属中的一种材料或两种以上的复合材料。
为实现上述目的及其他相关目的，本发明提供一种双面扇出型晶圆级封装结构，其中，所述双面扇出型晶圆级封装结构至少包括：
至少两个第一焊盘；
覆盖于所述第一焊盘上表面和侧壁的重新布线层；
附着于所述重新布线层上表面的第一裸片和第二裸片，且所述第一裸片和所述第二裸片分别与所述重新布线层实现电性连接；
形成于所述重新布线层上表面的包裹所述第一裸片和所述第二裸片的具有至少两个通孔的第一塑封层；
形成于所述第一塑封层上的电极凸块和钝化层，其中，所述电极凸块的一部分位于所述通孔内，另一部分位于所述钝化层内；
附着于所述第一焊盘下表面的第三裸片，且所述第三裸片通过所述第一焊盘实现与所述重新布线层的电性连接；
形成于所述重新布线层下表面的包裹所述第三裸片的第二塑封层；以及
形成于所述电极凸块上的焊料球。
优选地，所述重新布线层至少包括：
覆盖于所述第一焊盘上表面和侧壁的介电层；
形成于所述介电层内的能够与所述第一焊盘实现电性连接的金属布线层，其中，所述金属布线层为单层金属层或多层金属层；
形成于所述介电层上表面的能够与所述金属布线层实现电性连接的多个第二焊盘，最终得到所述重新布线层；
其中，所述第一裸片和所述第二裸片分别附着于所述第二焊盘的上表面，且通过所述第二焊盘实现与所述重新布线层的电性连接。
优选地，所述介电层采用低k介电材料。
优选地，所述金属布线层采用铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
优选地，所述电极凸块至少包括：
底面带有辅助焊料球的金属销；以及
覆盖于所述金属销顶面的下金属化层。
优选地，所述第一塑封层和所述第二塑封层采用聚酰亚胺、硅胶以及环氧树脂中的一种固化材料。
如上所述，本发明的双面扇出型晶圆级封装方法及封装结构，具有以下有益效果：本发明相对于现有技术的通孔填充工艺，可以应用于不断增加厚度(尤其是大于500μm)的塑封层中，对封装裸片的厚度无需进行限制。并且，本发明的方法更易制备，有利于简化工艺流程，降低成本，提高封装效率，提高集成度和成品率。并且，本发明的结构可以实现不断增加厚度(尤其是大于500μm)的塑封层上通孔的填充，从而可以实现更稳定的电连接，同时具有良好的封装效果，在半导体封装领域具有广泛的应用前景。
附图说明
图1显示为本发明第一实施方式的双面扇出型晶圆级封装方法的流程示意图。
图2～图13显示为本发明第一实施方式的双面扇出型晶圆级封装方法各步骤所呈现的结构示意图；
图13还显示为本发明第二实施方式的双面扇出型晶圆级封装结构示意图。
元件标号说明
100                  载体
101                  第一焊盘
200                  重新布线层
201                  金属布线层
202                  第二焊盘
300                  第一裸片
400                  第二裸片
500                  第一塑封层
501                  通孔
502                  电极凸块
5021                 金属销
5022                 辅助焊料球
5023                 下金属化层
503                  焊料球
600                  钝化层
700                  第三裸片
800                  第二塑封层
S1～S9               步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图13，本发明的第一实施方式涉及一种双面扇出型晶圆级封装方法。需要说明的是，本实施方式中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，本实施方式的双面扇出型晶圆级封装方法至少包括如下步骤：
步骤S1，提供一载体100，于载体100上形成至少两个第一焊盘101，如图2所示。
作为示例，载体100可以采用硅、玻璃、氧化硅、陶瓷、聚合物以及金属中的一种材料或两种以上的复合材料。
作为示例，第一焊盘101可以采用铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
步骤S2，于载体100的上表面形成覆盖第一焊盘101上表面和侧壁的重新布线层200，如图3所示。
步骤S3，于重新布线层200的上表面附着第一裸片300和第二裸片400，且第一裸片300和第二裸片400分别与重新布线层200实现电性连接，如图4所示。
在本实施方式中，步骤S2的具体方法为：
步骤S201，于载体100的上表面形成覆盖第一焊盘101上表面和侧壁的介电层。
步骤S202，于介电层内形成能够与第一焊盘101实现电性连接的金属布线层201。
步骤S203，于介电层的上表面形成能够与金属布线层201实现电性连接的多个第二焊盘202，最终得到重新布线层200，如图3所示；其中，第一裸片300和第二裸片400分别附着于第二焊盘202的上表面，且通过第二焊盘202实现与重新布线层200的电性连接，如图4所示。
在本实施方式中，介电层采用低k介电材料。作为示例，介电层可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成介电层。
在本实施方式中，金属布线层201可以为单层金属层或多层金属层。作为示例，金属布线层201可以采用铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
作为示例，第二焊盘202可以采用铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
步骤S4，于重新布线层200的上表面形成包裹第一裸片300和第二裸片400的具有至少两个通孔501的第一塑封层500，如图5和图6所示。
在步骤S4中，首先于重新布线层200的上表面形成包裹第一裸片300和第二裸片400的第一塑封层500，如图5所示；然后于第一塑封层500上形成至少两个通孔501，如图6所不。
作为示例，第一塑封层500可以采用聚酰亚胺、硅胶以及环氧树脂中的一种固化材料，且第一塑封层500的形成可以采用旋涂工艺、注塑工艺、压缩成型工艺、印刷工艺、传递模塑工艺、液体密封剂固化成型工艺、以及真空层压工艺等。第一塑封层500可以有效保证第一裸片300和第二裸片400不受外界污染。
作为示例，通过控制第一塑封层500的成型工艺来控制第一塑封层500的厚度，无需后续再进行研磨工艺减薄其厚度，大大节约了工艺成本。
作为示例，通孔501的形成方法可以为激光打孔、机械打孔、深层离子刻蚀或其他合适的工艺。优选地，通孔501形成后需要进行清洗工艺，以保证通孔501内的洁净，防止污染。
步骤S5，于第一塑封层500上形成电极凸块502和钝化层600，其中，电极凸块502的一部分位于通孔501内，另一部分位于钝化层600内，如图7～图9所示。
在本实施方式中，电极凸块502至少包括底面带有辅助焊料球5022的金属销5021、覆 盖于金属销5021顶面的下金属化层5023；步骤S5的具体方法为：
步骤S501，于第一塑封层500的通孔501内插入底部带有辅助焊料球5022的金属销5021，以使金属销5021通过辅助焊料球5022附着于重新布线层200上，同时使金属销5021的顶面与通孔501的顶面平齐，且金属销5021与重新布线层200实现电性连接，如图7所示。其中，金属销5021的形状、大小与通孔501相匹配，金属销5011插入通孔501后通过辅助焊料球5012附着于第二焊盘202上，以实现与重新布线层200的电性连接。
步骤S502，于第一塑封层500的上表面形成覆盖金属销5021顶面的钝化层600，如图8所示。需要说明的是，在本实施方式中，金属销5021的宽度略小于通孔501的宽度，以使金属销5021能顺利植入通孔501中，钝化层600在涂布过程中可以渗透到金属销5021与第一塑封层500的通孔501之间的间隙中，以填充孔隙并起到阻挡缓冲作用。
步骤S503，于钝化层600上形成开口，以暴露金属销5021的顶面，如图8所示。
步骤S504，于开口中形成覆盖金属销5021顶面的下金属化层5023，如图9所示，最终得到电极凸块502，如图9所示。
作为示例，辅助焊料球5022可以采用铜、铝、镍、金、银、锡、钛中的一种金属材料或两种以上的合金材料，优选银锡合金。
作为示例，下金属化层5023(Under Bump Metallization，UBM)可以是由一层导电层构成，也可以是由多层导电层构成，导电层可以采用铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料，并可以采用PVD、CVD、电镀、化学镀层或者其他金属沉积工艺制备。
作为示例，金属销5021可以采用铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
作为示例，钝化层600可以采用氧化物(例如氧化硅)或者氮化物(例如氮化硅)材料，并可以采用CVD、APCVD等沉积工艺制备。
在步骤S5中，第一塑封层500结合电极凸块502和钝化层600，实现了通孔501的快速填充，相对于现有技术的通孔填充工艺，本实施方式的工艺可以应用于不断增加厚度(尤其是大于500μm)的塑封层中，因此对封装裸片的厚度无需进行限制，即使封装裸片的厚度很厚，也可以采用本实施方式的工艺实现通孔填充。并且，本实施方式的工艺更易制备，有利于简化工艺流程，降低成本，提高封装效率。
步骤S6，去除载体100，以暴露第一焊盘101的下表面，如图10所示。
作为示例，载体100可以采用研磨工艺、减薄工艺等进行去除。
步骤S7，于第一焊盘101的下表面附着第三裸片700，且第三裸片700通过第一焊盘101 实现与重新布线层200的电性连接，如图11所示。
步骤S8，于重新布线层200的下表面形成包裹第三裸片700的第二塑封层800，如图12所示。
作为示例，第二塑封层800可以采用聚酰亚胺、硅胶以及环氧树脂中的一种固化材料，且第二塑封层800的形成可以采用旋涂工艺、注塑工艺、压缩成型工艺、印刷工艺、传递模塑工艺、液体密封剂固化成型工艺、以及真空层压工艺等。第二塑封层800可以有效保证第三裸片700不受外界污染。
作为示例，通过控制第二塑封层800的成型工艺来控制第二塑封层800的厚度，无需后续再进行研磨工艺减薄其厚度，大大节约了工艺成本。
步骤S9，于电极凸块502上形成焊料球503，如图13所示。
在本实施方式中，焊料球503形成于电极凸块502所包含的下金属化层5023上，如图13所示。
作为示例，焊料球503可以采用铜、铝、镍、金、银、锡、钛中的一种金属材料或两种以上的合金材料，优选银锡合金。
另外，在本实施方式中，第一裸片300、第二裸片400和第三裸片700可以包含实现任意功能的集成电路结构，并且它们的厚度不受本实施方式的封装方法的限制，可以是相同厚度，也可以是不同厚度。
上面各种方法的步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包含相同的逻辑关系，都在本专利的保护范围内；对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其算法和流程的核心设计都在该专利的保护范围内。
请继续参阅图13，本发明第二实施方式涉及一种双面扇出型晶圆级封装结构，其至少包括：
至少两个第一焊盘101；
覆盖于第一焊盘101上表面和侧壁的重新布线层200；
附着于重新布线层200上表面的第一裸片300和第二裸片400，且第一裸片300和第二裸片400分别与重新布线层200实现电性连接；
形成于重新布线层200上表面的包裹第一裸片300和第二裸片400的具有至少两个通孔501的第一塑封层500；
形成于第一塑封层500上的电极凸块502和钝化层600，其中，电极凸块502的一部分 位于通孔501内，另一部分位于钝化层600内；
附着于第一焊盘101下表面的第三裸片700，且第三裸片700通过第一焊盘101实现与重新布线层200的电性连接；
形成于重新布线层200下表面的包裹第三裸片700的第二塑封层800；以及
形成于电极凸块502上的焊料球503。
在本实施方式中，如图13所示，重新布线层200至少包括：
覆盖于第一焊盘101上表面和侧壁的介电层；
形成于介电层内的能够与第一焊盘101实现电性连接的金属布线层201；
形成于介电层上表面的能够与金属布线层201实现电性连接的多个第二焊盘202，最终得到重新布线层200；
其中，第一裸片300和第二裸片400分别附着于第二焊盘202的上表面，且通过第二焊盘202实现与重新布线层200的电性连接。
在本实施方式中，介电层采用低k介电材料。作为示例，介电层可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料。
在本实施方式中，金属布线层201可以为单层金属层或多层金属层。作为示例，金属布线层201可以采用铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
在本实施方式中，电极凸块502至少包括：
底面带有辅助焊料球5022的金属销5021；以及
覆盖于金属销5021顶面的下金属化层5023。
作为示例，第一塑封层500和第二塑封层800采用聚酰亚胺、硅胶以及环氧树脂中的一种固化材料。
本实施方式的双面扇出型晶圆级封装结构，采用电极凸块502通过通孔501直接附着于重新布线层200上，实现不断增加厚度(尤其是大于500μm)的塑封层上通孔的填充，从而可以实现更稳定的电连接，同时具有良好的封装效果，在半导体封装领域具有广泛的应用前景。
不难发现，本实施方式为与第一实施方式相对应的结构实施方式，第一实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。
综上所述，本发明的双面扇出型晶圆级封装方法及封装结构，具有以下有益效果：本发明相对于现有技术的通孔填充工艺，可以应用于不断增加厚度(尤其是大于500μm)的塑封层中，对封装裸片的厚度无需进行限制。并且，本发明的方法更易制备，有利于简化工艺流 程，降低成本，提高封装效率，提高集成度和成品率。并且，本发明的结构可以实现不断增加厚度(尤其是大于500μm)的塑封层上通孔的填充，从而可以实现更稳定的电连接，同时具有良好的封装效果，在半导体封装领域具有广泛的应用前景。
上述实施方式仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施方式进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

  1. 一种双面扇出型晶圆级封装方法，其特征在于，所述双面扇出型晶圆级封装方法至少包括如下步骤：
    提供一载体，于所述载体上形成至少两个第一焊盘；
    于所述载体的上表面形成覆盖所述第一焊盘上表面和侧壁的重新布线层；
    于所述重新布线层的上表面附着第一裸片和第二裸片，且所述第一裸片和所述第二裸片分别与所述重新布线层实现电性连接；
    于所述重新布线层的上表面形成包裹所述第一裸片和所述第二裸片的具有至少两个通孔的第一塑封层；
    于所述第一塑封层上形成电极凸块和钝化层，其中，所述电极凸块的一部分位于所述通孔内，另一部分位于所述钝化层内；
    去除所述载体，以暴露所述第一焊盘的下表面；
    于所述第一焊盘的下表面附着第三裸片，且所述第三裸片通过所述第一焊盘实现与所述重新布线层的电性连接；
    于所述重新布线层的下表面形成包裹所述第三裸片的第二塑封层；
    于所述电极凸块上形成焊料球。
  2. 根据权利要求1所述的双面扇出型晶圆级封装方法，其特征在于，于所述载体的上表面形成覆盖所述第一焊盘上表面和侧壁的重新布线层，具体方法为：
    于所述载体的上表面形成覆盖所述第一焊盘上表面和侧壁的介电层；
    于所述介电层内形成能够与所述第一焊盘实现电性连接的金属布线层，其中，所述金属布线层为单层金属层或多层金属层；
    于所述介电层的上表面形成能够与所述金属布线层实现电性连接的多个第二焊盘，最终得到所述重新布线层；
    其中，所述第一裸片和所述第二裸片分别附着于所述第二焊盘的上表面，且通过所述第二焊盘实现与所述重新布线层的电性连接。
  3. 根据权利要求2所述的双面扇出型晶圆级封装方法，其特征在于，所述介电层采用低k介电材料。
  4. 根据权利要求2所述的双面扇出型晶圆级封装方法，其特征在于，所述金属布线层采用铜、 铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
  5. 根据权利要求1所述的双面扇出型晶圆级封装方法，其特征在于，所述电极凸块至少包括底面带有辅助焊料球的金属销、覆盖于所述金属销顶面的下金属化层；于所述第一塑封层上形成电极凸块和钝化层，具体方法为：
    于所述第一塑封层的通孔内插入底部带有辅助焊料球的金属销，以使所述金属销通过所述辅助焊料球附着于所述重新布线层上，同时使所述金属销的顶面与所述通孔的顶面平齐，且所述金属销与所述重新布线层实现电性连接；
    于所述第一塑封层的上表面形成覆盖所述金属销顶面的钝化层；
    于所述钝化层上形成开口，以暴露所述金属销的顶面；
    于所述开口中形成覆盖所述金属销顶面的下金属化层，最终得到所述电极凸块。
  6. 根据权利要求1所述的双面扇出型晶圆级封装方法，其特征在于，所述第一塑封层和所述第二塑封层采用聚酰亚胺、硅胶以及环氧树脂中的一种固化材料。
  7. 根据权利要求1所述的双面扇出型晶圆级封装方法，其特征在于，所述载体采用硅、玻璃、氧化硅、陶瓷、聚合物以及金属中的一种材料或两种以上的复合材料。
  8. 一种双面扇出型晶圆级封装结构，其特征在于，所述双面扇出型晶圆级封装结构至少包括：
    至少两个第一焊盘；
    覆盖于所述第一焊盘上表面和侧壁的重新布线层；
    附着于所述重新布线层上表面的第一裸片和第二裸片，且所述第一裸片和所述第二裸片分别与所述重新布线层实现电性连接；
    形成于所述重新布线层上表面的包裹所述第一裸片和所述第二裸片的具有至少两个通孔的第一塑封层；
    形成于所述第一塑封层上的电极凸块和钝化层，其中，所述电极凸块的一部分位于所述通孔内，另一部分位于所述钝化层内；
    附着于所述第一焊盘下表面的第三裸片，且所述第三裸片通过所述第一焊盘实现与所述重新布线层的电性连接；
    形成于所述重新布线层下表面的包裹所述第三裸片的第二塑封层；以及
    形成于所述电极凸块上的焊料球。
  9. 根据权利要求8所述的双面扇出型晶圆级封装结构，其特征在于，所述重新布线层至少包括：
    覆盖于所述第一焊盘上表面和侧壁的介电层；
    形成于所述介电层内的能够与所述第一焊盘实现电性连接的金属布线层，其中，所述金属布线层为单层金属层或多层金属层；
    形成于所述介电层上表面的能够与所述金属布线层实现电性连接的多个第二焊盘，最终得到所述重新布线层；
    其中，所述第一裸片和所述第二裸片分别附着于所述第二焊盘的上表面，且通过所述第二焊盘实现与所述重新布线层的电性连接。
  10. 根据权利要求9所述的双面扇出型晶圆级封装结构，其特征在于，所述介电层采用低k介电材料。
  11. 根据权利要求9所述的双面扇出型晶圆级封装结构，其特征在于，所述金属布线层采用铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
  12. 根据权利要求8所述的双面扇出型晶圆级封装结构，其特征在于，所述电极凸块至少包括：
    底面带有辅助焊料球的金属销；以及
    覆盖于所述金属销顶面的下金属化层。
  13. 根据权利要求8所述的双面扇出型晶圆级封装结构，其特征在于，所述第一塑封层和所述第二塑封层采用聚酰亚胺、硅胶以及环氧树脂中的一种固化材料。
PCT/CN2017/095436 2017-01-13 2017-08-01 一种双面扇出型晶圆级封装方法及封装结构 WO2018129908A1 (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
CN201720039593.1U CN206564243U (zh) 2017-01-13 2017-01-13 一种双面扇出型晶圆级封装结构
CN201710025374.2 2017-01-13
CN201720039593.1 2017-01-13
CN201710025374.2A CN106684006B (zh) 2017-01-13 2017-01-13 一种双面扇出型晶圆级封装方法及封装结构

Publications (1)

Publication Number Publication Date
WO2018129908A1 true WO2018129908A1 (zh) 2018-07-19

Family

ID=62839204

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2017/095436 WO2018129908A1 (zh) 2017-01-13 2017-08-01 一种双面扇出型晶圆级封装方法及封装结构

Country Status (1)

Country Link
WO (1) WO2018129908A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111200410A (zh) * 2018-11-16 2020-05-26 开元通信技术（厦门）有限公司 一种声波器件晶圆级封装结构及其制备方法
CN111968941A (zh) * 2020-08-24 2020-11-20 浙江集迈科微电子有限公司 一种晶圆级贴片互联方式
CN112310041A (zh) * 2019-07-29 2021-02-02 群创光电股份有限公司 电子装置及其制造方法
CN114975405A (zh) * 2022-05-27 2022-08-30 盛合晶微半导体(江阴)有限公司 一种晶圆封装系统及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103165505A (zh) * 2011-12-09 2013-06-19 三星电子株式会社 制造扇出晶体级封装的方法以及由该方法形成的封装
CN105428260A (zh) * 2015-12-22 2016-03-23 成都锐华光电技术有限责任公司 一种基于载体的扇出2.5d/3d封装结构的制造方法
CN105514087A (zh) * 2016-01-26 2016-04-20 中芯长电半导体（江阴）有限公司 双面扇出型晶圆级封装方法及封装结构
CN106684006A (zh) * 2017-01-13 2017-05-17 中芯长电半导体（江阴）有限公司 一种双面扇出型晶圆级封装方法及封装结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103165505A (zh) * 2011-12-09 2013-06-19 三星电子株式会社 制造扇出晶体级封装的方法以及由该方法形成的封装
CN105428260A (zh) * 2015-12-22 2016-03-23 成都锐华光电技术有限责任公司 一种基于载体的扇出2.5d/3d封装结构的制造方法
CN105514087A (zh) * 2016-01-26 2016-04-20 中芯长电半导体（江阴）有限公司 双面扇出型晶圆级封装方法及封装结构
CN106684006A (zh) * 2017-01-13 2017-05-17 中芯长电半导体（江阴）有限公司 一种双面扇出型晶圆级封装方法及封装结构

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111200410A (zh) * 2018-11-16 2020-05-26 开元通信技术（厦门）有限公司 一种声波器件晶圆级封装结构及其制备方法
CN111200410B (zh) * 2018-11-16 2023-03-21 开元通信技术（厦门）有限公司 一种声波器件晶圆级封装结构及其制备方法
CN112310041A (zh) * 2019-07-29 2021-02-02 群创光电股份有限公司 电子装置及其制造方法
CN111968941A (zh) * 2020-08-24 2020-11-20 浙江集迈科微电子有限公司 一种晶圆级贴片互联方式
CN111968941B (zh) * 2020-08-24 2024-02-23 浙江集迈科微电子有限公司 一种晶圆级贴片互联方式
CN114975405A (zh) * 2022-05-27 2022-08-30 盛合晶微半导体(江阴)有限公司 一种晶圆封装系统及其制备方法

Similar Documents

Publication Publication Date Title
US11276645B2 (en) Encapsulation of a substrate electrically connected to a plurality of pin arrays
US11640958B2 (en) Packaged die and RDL with bonding structures therebetween
KR101884971B1 (ko) 더미 다이들을 갖는 팬-아웃 적층 시스템 인 패키지(ｓｉｐ) 및 그 제조 방법
US9209048B2 (en) Two step molding grinding for packaging applications
KR102033865B1 (ko) 독립적인 3d 적층
CN210182379U (zh) 芯片封装结构
US8217511B2 (en) Redistributed chip packaging with thermal contact to device backside
TWI668825B (zh) 半導體封裝及其製造方法
US9252076B2 (en) 3D packages and methods for forming the same
US10593641B2 (en) Package method and package structure of fan-out chip
WO2017114323A1 (zh) 封装结构、电子设备及封装方法
TW201727826A (zh) 積體晶片的系統及其形成方法
CN105118823A (zh) 一种堆叠型芯片封装结构及封装方法
CN106684006B (zh) 一种双面扇出型晶圆级封装方法及封装结构
CN103871991A (zh) 用于具有中介层的封装件的方法和装置
WO2018129908A1 (zh) 一种双面扇出型晶圆级封装方法及封装结构
TW201537679A (zh) 半導體封裝件與其形成方法
US20130260510A1 (en) 3-D Integrated Circuits and Methods of Forming Thereof
WO2017124671A1 (zh) 一种扇出型芯片的封装方法及封装结构
CN107195625A (zh) 双面塑封扇出型系统级叠层封装结构及其制备方法
CN106783644A (zh) 一种双面扇出型晶圆级封装方法及封装结构
CN206931602U (zh) 双面塑封扇出型系统级叠层封装结构
CN107301984A (zh) 半导体结构、扇出型封装结构及其制备方法
CN206931596U (zh) 扇出型叠层封装结构
CN206564243U (zh) 一种双面扇出型晶圆级封装结构

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17891974

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17891974

Country of ref document: EP

Kind code of ref document: A1