KR101150322B1 - 반도체 칩 패키지 및 그 제조 방법 - Google Patents

반도체 칩 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR101150322B1
KR101150322B1 KR1020107014511A KR20107014511A KR101150322B1 KR 101150322 B1 KR101150322 B1 KR 101150322B1 KR 1020107014511 A KR1020107014511 A KR 1020107014511A KR 20107014511 A KR20107014511 A KR 20107014511A KR 101150322 B1 KR101150322 B1 KR 101150322B1
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor chip
wiring pattern
wiring
chip package
Prior art date
Application number
KR1020107014511A
Other languages
English (en)
Other versions
KR20100089894A (ko
Inventor
마사미치 이시하라
히로타카 우에다
Original Assignee
고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠 filed Critical 고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠
Publication of KR20100089894A publication Critical patent/KR20100089894A/ko
Application granted granted Critical
Publication of KR101150322B1 publication Critical patent/KR101150322B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0203—Containers; Encapsulations, e.g. encapsulation of photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H05K1/187—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding the patterned circuits being prefabricated circuits, which are not yet attached to a permanent insulating substrate, e.g. on a temporary carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76—Apparatus for connecting with build-up interconnects
    • H01L2224/7615—Means for depositing
    • H01L2224/76151—Means for direct writing
    • H01L2224/76155—Jetting means, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82102—Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0209—External configuration of printed circuit board adapted for heat dissipation, e.g. lay-out of conductors, coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0104—Properties and characteristics in general
    • H05K2201/0108—Transparent

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

제 1 지지판의 표면에 제 1 배선 패턴을 형성하여, 상기 제 1 배선 패턴 위에 반도체 칩을 배치하여, 상기 반도체 칩의 전극단자와 상기 제 1 배선 패턴의 필요 개소를 전기 접속한다. 제 2 지지판에 더욱 일체로 연결되어 있는 배선이 있는 포스트 전극 부품의 제 2 배선 패턴과 접속된 포스트 전극을 제 1 지지판에 형성한 제 1 배선 패턴의 소정의 위치에 일괄하여 고정하고, 또 전기적으로 접속한다. 수지를 밀봉한 후, 제 1 및 제 2 지지판을 박리하고, 앞면측에 있어서는 유리 기판을 접착하고, 또 뒷면측에 있어서는 제 2 배선 패턴에 접속되는 상기 외부 전극을 형성한다.

Description

반도체 칩 패키지 및 그 제조 방법{Semiconductor chip package and manufacturing method thereof}
본 발명은 한쪽의 면에 유리 기판 또는 고방열 기판을 구비하고, 그 반대측면으로부터 외부 전극을 꺼내는 이미지 센서 또는 파워가 큰 LSI용 패키지로서 최적인 반도체 칩 패키지 및 그 제조 방법에 관한 것이다.
최근, 휴대전화에 카메라가 탑재되게 되고, 또 디지털 카메라의 소형화?박형화의 요구에 따라, 화상의 촬상부와 처리부의 소형화의 요구가 대단히 강해졌다. IC의 설계?제조 기술의 진전에 의해, 회로의 고도집적화 또한 저소비 전력화가 가능해지고, 화상의 촬상부와 처리부를 일체화하여 패키지한 이미지 센서 패키지가 사용되고 있다.
이러한 이미지 센서 패키지는 이미지 센서면과 반대로 전극을 꺼낼 필요가 있지만, 종래, 이러한 전극 추출은 반도체 기판에 관통 구멍을 형성하고, 이 관통 구멍 내에 금속 재료를 충전하는 관통 배선 기술을 사용하여 행하여지고 있다. 도 54는 특허문헌 1에 개시되어 있는 종래의 관통 기술을 설명하는 도면이다. 도 54에 도시한 실리콘 기판이 본래의 반도체 기판이다. 그 상면에 절연층을 통하여 배선?전극 패드층이 형성되어 있다. 실리콘 기판의 개구의 내주면 및 뒷면은 절연막으로 덮여 있다. 이 실리콘 기판의 두께는 박화되어, 상대적으로 상당히 얇은 것으로 되어 있다. 실리콘 기판의 두께를 얇게 할 수 있기 때문에, 에칭이 용이해지고, 또한 절연막의 형성이 용이해진다. 실리콘 기판의 상측부분에는 유리의 지지체가 형성된다. 실리콘 기판의 뒷면측에는 다른 기판이 장착된다. 다른 기판은 상기 개구에 대응하여 이것에 일치하는 위치에 관통 상태의 구멍을 형성하고, 이 개구와 구멍에는 관통 배선이 형성되고, 이 관통 배선을 통하여 외부단자에 접속되어 있다.
상술한 바와 같이, 실리콘 기판은 다른 기판을 접착함으로써 반도체 칩으로서의 강도를 확보하고, 이것에 의해, 본래의 실리콘 기판의 두께를 얇게 하는 것이 가능해진다. 그리고, 실리콘 기판을 박화함으로써 관통 배선 형성을 위한 실리콘 에칭 공정, 절연막 형성 공정, 절연막의 에칭 공정, 금속 재료 충전 공정 등에 요하는 시간을 짧게 하고, 반도체장치의 제조 코스트를 저감하는 것이 가능해진다.
하지만, 예시하는 이미지 센서 패키지는 실리콘 기판을 박화했다고는 해도, 여전히, 실리콘 기판에 개구를 만들고, 거기에 금속 재료를 충전하는 관통 배선 기술이 필요하다.
또, 이미지 센서 패키지와 마찬가지로, 파워가 큰 LSI 칩 및 그를 위한 히트 싱크를 일체화한 패키지에 있어서도, 히트 싱크와는 반대측에 설치한 외부단자(전극)에 대한 배선을 용이하게 하는 기술이 요구되고 있다.
특허문헌 1 : 일본 공개특허공보 2007-158078호
현행의 이미지 센서 패키지에서 채광면과 반대측에, 또는 히트 싱크를 일체화한 패키지에서 히트 싱크와는 반대측에 전극을 꺼내려고 하는 경우는 관통 전극(관통 배선)을 사용할 수밖에 없기 때문에, 제조 공정이 복잡하고 코스트가 높아진다.
본 발명은 이러한 문제점을 해결하고, 이미지 센서 패키지 또는 히트 싱크 일체화 패키지와 같이 기판과 반대측에 전극을 꺼낼 필요한 있는 반도체 칩 패키지에 있어서, 반도체 기판에 관통 구멍을 뚫고 금속 재료를 충전하는 관통 배선 기술은 필요 없고, 반도체 기판과 반대측에 용이하게 전극을 꺼내는 동시에, 뒷면 재배선을 용이하게 행하는 것을 목적으로 하고 있다.
본 발명의 반도체 칩 패키지 및 그 제조 방법은 앞면측에 구비한 기판과, 상기 기판에 장착되는 반도체 칩과, 상기 기판과는 반대의 뒷면측에 위치하여 상기 반도체 칩에 접속되는 외부 전극을 일체화하여 패키지한다. 제 1 지지판의 표면에 제 1 배선 패턴을 형성하고, 상기 제 1 배선 패턴 위에 반도체 칩을 배치하여, 상기 반도체 칩의 전극단자와 상기 제 1 배선 패턴의 필요 개소를 전기 접속한다. 제 2 지지판에 의해 일체로 연결되어 있는 배선이 있는 포스트 전극 부품의 제 2 배선 패턴과 접속된 포스트 전극을, 제 1 지지판에 형성한 제 1 배선 패턴의 소정의 위치에 일괄하여 고정하고, 또한 전기적으로 접속한다. 수지를 밀봉한 후, 제 1 및 제 2 지지판을 박리하고, 앞면측에 있어서는 상기 기판을 접착하고, 또한, 뒷면측에 있어서는 제 2 배선 패턴에 접속되는 상기 외부 전극을 형성한다.
또, 본 발명의 반도체 칩 패키지 및 그 제조 방법은 기판의 표면에 제 1 배선 패턴을 형성하고, 상기 제 1 배선 패턴 위에 반도체 칩을 배치하여, 상기 반도체 칩의 전극단자와 상기 제 1 배선 패턴의 필요 개소를 전기 접속한다. 지지판에 의해 일체로 연결되어 있는 배선이 있는 포스트 전극 부품의 제 2 배선 패턴과 접속된 포스트 전극을, 상기 기판에 형성한 제 1 배선 패턴의 소정의 위치에 일괄하여 고정하고, 또한 전기적으로 접속한다. 수지를 밀봉한 후, 상기 지지판을 박리하고, 뒷면측에 있어서 제 2 배선 패턴에 접속되는 상기 외부 전극을 형성한다.
또, 본 발명의 반도체 칩 패키지 및 그 제조 방법은 제 1 지지판의 표면에 제 1 배선 패턴을 형성하고, 상기 제 1 배선 패턴 위에 반도체 칩을 배치하여, 상기 반도체 칩의 전극단자와 상기 제 1 배선 패턴의 필요 개소를 전기 접속한다. 제 2 지지판의 전체면에 접착한 절연 기재 테이프에 의해 일체로 연결되어 있는 배선이 있는 포스트 전극 부품의 제 2 배선 패턴과 접속된 포스트 전극을, 제 1 지지판에 형성한 제 1 배선 패턴의 소정의 위치에 일괄하여 고정하고, 또한 전기적으로 접속한다. 수지를 밀봉한 후, 제 1 및 제 2 지지판을 박리하고, 앞면측에 있어서는 상기 기판을 접착하고, 또한, 뒷면측에 있어서는 상기 절연 기재 테이프에 구멍을 뚫고, 개구에 의해 노출된 제 2 배선 패턴과 접속되는 상기 외부 전극을 형성한다.
반도체 칩은 이미지 센서 LSI 칩이며, 또한 기판은 유리 기판 또는 광투과성의 투명 수지 기판이다. 또는 기판은 히트 싱크로서 기능하는 고방열 기판이다.
본 발명의 반도체 칩 패키지 및 그 제조 방법은 한쪽의 측에 구비한 기판과, 상기 기판에 장착되는 반도체 칩과, 기판과는 반대측에 위치하여 반도체 칩에 접속되는 외부 전극을 일체화하여 패키지한다. 상기 기판에 지지되는 포스트 전극 및 상기 포스트 전극에 접속되는 배선을 형성하고, 상면 배선 패턴 조형이 이루어져 있는 배선이 있는 포스트 전극 부품을 구비한다. 이 배선이 있는 포스트 전극 부품에 반도체 칩을 실장하여, 수지 밀봉한다. 수지 밀봉한 표면상에 있어서 포스트 전극의 선단을 외부 전극으로서 사용하거나, 또는 외부 전극을 형성한다.
또, 본 발명의 반도체 칩 패키지의 제조 방법은 지지판에 지지되는 포스트 전극 및 상기 포스트 전극에 접속되는 배선을 형성하고, 상면 배선 패턴 조형이 이루어져 있는 배선이 있는 포스트 전극 부품을 형성하고, 상기 배선이 있는 포스트 전극 부품에 반도체 칩을 실장하여, 수지 밀봉한다. 그 후, 지지판을 박리하고, 그 위치에 기판을 접착할 수 있다.
반도체 칩은 이미지 센서 칩 또는 고방열을 필요로 하는 대파워 LSI 칩이며, 상기 기판은 유리 기판 또는 고방열 기판이다. 외부 전극에는 다른 양면 전극 패키지의 외부 전극과 접속 부분이 겹치도록 얼라인먼트를 하고, 상기 다른 양면 전극 패키지와 적층 접합할 수 있다.
배선이 있는 포스트 전극 부품은 유리 기판 위에, 또는 고방열 기판 위에 형성한 절연층 위에, 리소그래피 공정 또는 나노 금속입자로 배선 패턴이 되어야 하는 금속의 시드층을 패터닝한 후, 도금에 의해 배선층을 성장시켜, 배선층의 패턴을 형성하고, 또 그 위에, 배선층과 동일하게 하여, 포스트 전극을 형성한다.
본 발명에 따르면, 간이한 방법으로, 이미지 센서 또는 고방열의 패키지와 같은 기판과 반대측에 전극을 꺼낼 필요한 있는 반도체 패키지를 제작할 수 있다. 반도체 기판에 관통 구멍을 뚫고 금속 재료를 충전하는 관통 배선 기술이 필요 없고, 반도체 기판과 반대측에 용이하게 전극을 꺼내고, 또한 뒷면의 재배선을 용이하게 행할 수 있고, 신규로 고가의 설비를 준비를 하지 않아도 제조 공정을 구축할 수 있다.
도 1a는 배선을 가지는 하측 지지판을 도시하는 사시도이며, 도 1b는 이 하측 지지판 위에 이미지 센서가 탑재되어 접속된 상태로 도시하는 단면도.
도 2는 판형의 지지판에 의해 일체로 연결되어 있는 배선이 있는 포스트 전극 부품의 제 1 예의 상세를 도시하는 도면.
도 3a는 이미지 센서를 탑재한 하측 지지판의 사시도를 도시하고, 도 3b는 이 하측 지지판 위에, 배선이 있는 포스트 전극 부품을 배치한 상태로 도시하는 단면도.
도 4는 하측 지지판 위에 배선이 있는 포스트 전극 부품을 접속, 고정한 상태로 도시하는 도면.
도 5는 고정 후, 수지 밀봉한 상태로 도시하는 도면.
도 6은 상하의 양 지지판(전주 모형)을 박리한 후의 상태로 도시하는 도면.
도 7은 천지(상하)가 역전된 상태로 도시하는 도면.
도 8은 유리 기판의 접착 및 범프 전극의 형성을 도시하는 도면.
도 9a는 배선을 한 유리 기판을 도시하는 사시도이며, 도 9b는 유리 기판 위에, 이미지 센서가 탑재되어 접속된 상태로 도시하는 도면.
도 10a는 유리 기판 위에 이미지 센서를 접속한 상태를 도시하는 사시도이며, 도 10b는 이 유리 기판 위에, 배선이 있는 포스트 전극 부품을 배치한 상태로 예시하는 단면도.
도 11은 유리 기판 위에 배선이 있는 포스트 전극 부품을 접속, 고정한 상태로 도시하는 도면.
도 12는 고정 후, 수지 밀봉한 상태로 도시하는 도면.
도 13은 상측 지지판을 박리한 후의 상태로 도시하는 도면.
도 14는 천지(상하)가 역전된 상태로 도시하는 도면.
도 15는 외부 접속용 범프 전극의 형성을 도시하는 도면.
도 16a는 배선을 한 하측 지지판을 도시하는 사시도이며, 도 16b는 하측 지지판 위에 이미지 센서가 탑재되어 접속된 상태로 도시하는 단면도.
도 17은 도 2와는 다른 배선이 있는 포스트 전극 부품의 제 2 예를 도시하는 도면.
도 18은 접속 전의 상태로 예시하는 도면.
도 19는 배선이 있는 포스트 전극 부품을 하측 지지판 위에 접속, 고정한 상태로 도시하는 도면.
도 20은 고정 후, 수지 밀봉한 상태로 도시하는 도면.
도 21은 상하의 양 지지판을 박리한 후의 상태로 도시하는 도면.
도 22는 천지(상하)가 역전된 상태로 도시하는 도면.
도 23은 이미지 센서의 수광면측에 대한 유리 기판의 접착하고, 및 외부 접속용 범프 전극의 형성을 도시하는 도면.
도 24는 이미지 센서를 탑재한 유리 기판 위에, 2층 구성 지지판을 가지는 배선이 있는 포스트 전극 부품을 배치한 상태로 도시하는 도면.
도 25는 배선이 있는 포스트 전극 부품이, 이미지 센서를 장착한 유리 기판 위에 접속, 고정된 상태로 예시하는 도면.
도 26은 이미지 센서의 상면을 수지 밀봉한 상태로 도시하는 도면.
도 27은 지지판을 박리한 후의 상태로 도시하는 도면.
도 28은 천지(상하)가 역전된 상태로 도시하는 도면.
도 29는 외부 접속용 범프 전극을 형성한 도면.
도 30은 다수 개 일체로 연결된 상태로 도시하는 배선이 있는 포스트 전극 부품의 제 3 예를 도시하는 도면.
도 31은 배선이 있는 포스트 전극 부품에 이미지 센서를 장착한 상태로 예시하는 도면.
도 32는 배선이 있는 포스트 전극 부품에 LSI 칩을 접속, 고정한 후, 수지 밀봉한 상태로 도시하는 도면.
도 33은 외부 접속용 범프 전극을 형성한 상태로 도시하는 도면.
도 34는 이미지 센서 칩 패키지를 신호 처리용 LSI 칩 패키지와 적층 접속하기 전의 상태를 도시하는 모식적 단면도.
도 35는 이미지 센서 칩 패키지를 신호 처리용 LSI 칩 패키지와 적층 접속한 후의 상태를 도시하는 모식적 단면도.
도 36은 다층 유기 기판 위에 LSI 칩을 접착하고 또한 접속한 상태로 도시하는 도면.
도 37은 포스트 전극을 고정하고, 접속한 상태로 도시하는 도면.
도 38은 판형의 지지판에 의해 일체로 연결되어 있는 포스트 전극 부품의 상세를 도시하는 도면.
도 39는 포스트 전극 부품을 다층 유기 기판 위에 접속, 고정한 후, 수지 밀봉한 상태로 도시하는 도면.
도 40은 지지판을 박리한 후의 상태로 도시하는 도면.
도 41은 뒷면에 외부 접속용 범프 전극을 형성한 상태로 도시하는 도면.
도 42는 다수 개 일체로 연결된 상태로 도시하는 배선이 있는 포스트 전극 부품의 제 4 예를 도시하는 도면.
도 43은 배선이 있는 포스트 전극 부품에 대파워 LSI 칩을 장착한 상태로 예시하는 도면.
도 44는 배선이 있는 포스트 전극 부품에 대파워 LSI 칩을 접속, 고정한 후, 수지 밀봉한 상태로 도시하는 도면.
도 45는 외부 접속용 범프 전극을 형성한 상태로 도시하는 도면.
도 46은 파워가 큰 LSI 칩 패키지를 파워가 작은 다른 LSI 칩 패키지와 적층 접속하기 전의 상태를 도시하는 모식적 단면도.
도 47은 파워가 큰 LSI 칩 패키지를 파워가 작은 다른 LSI 칩 패키지와 적층 접속한 후의 상태를 도시하는 모식적 단면도.
도 48은 3단의 LSI 칩 패키지를 적층한 상태로 도시하는 도면.
도 49는 배선이 있는 포스트 전극 부품에 이미지 센서(또는 대파워 LSI 칩 패키지)를 장착한 상태로 예시하는 도면.
도 50은 배선이 있는 포스트 전극 부품에 반도체 LSI 칩을 접속, 고정한 후, 수지 밀봉한 상태로 도시하는 도면.
도 51은 지지판을 박리한 상태로 도시하는 도면.
도 52는 지지판을 박리한 위치에, 유리 기판 또는 광투과성이 좋은 투명 수지, 또는 고방열 기판을 접착한 상태로 도시하는 도면.
도 53은 외부 접속용 범프 전극을 형성한 상태로 도시하는 도면.
도 54는 종래의 관통 기술을 설명하는 도면.
도 55는 전주 부품의 제조 방법을 도시하는 공정도.
이하, 예시에 기초하여, 본 발명을 설명한다. 처음에, 본 발명을 이미지 센서 칩 패키지에 구체화한 제 1 실시형태를, 도 1 내지 도 8을 참조하여 설명한다. 도 1a는 배선을 가지는 하측 지지판을 도시하는 사시도이며, 도 1b는 이 하측 지지판 위에, 이미지 센서(LSI 칩)와 같은 전자 부품이 탑재되어 접속된 상태로 도시하는 도면이다. 이미지 센서는 수광면을 아래쪽을 향하여 배치한다. 후의 공정에서 배선층으로부터 박리되게 되는 하측 지지판은 상세한 것은 후술하는 전주법(electroforming)에 의해, 배선 패턴을 형성하고, 배선 패턴 조형이 이루어져 있다.
이 배선 패턴(배선층) 위에 이미지 센서를 배치하고, 상기 이미지 센서의 전극단자와 상기 배선 패턴의 필요 개소를 전기 접속한다. 즉, 배선 패턴을 가지는 하측 지지판 위에, 이미지 센서를 포함하는 전자 부품을 다이본드재에 의해 접착하고, 배선 패턴과는 본딩 와이어에 의해 접속하거나(와이어 본드 접속 방식), 또는 플립 칩 방식으로 탑재한다.
도 2는 판형의 지지판에 의해 일체로 연결되어 있는 배선이 있는 포스트 전극 부품의 제 1 예의 상세를 도시하는 도면이며, 도 2a는 1개의 반도체 패키지를 위한 단체 패턴의 사시도를 도시하고, 또 도 2b는 복수 개(16개)의 반도체 패키지를 위한 복수 개를 연결한 연결 패턴의 사시도를 도시하고 있다. 이들 단체 패턴 또는 연결 패턴은 복수 개의 배선이 있는 포스트 전극을 지지판에 의해 일체로 연결하여 구성된다. 포스트 전극은 예시한 바와 같은 원주형상에 한하지 않고, 직사각형, 다각형상 등을 포함하는 기둥형(봉형) 형상이면 좋다. 패턴 중앙부는 예시한 바와 같이 베타판(안이 차 있는 것)으로 하는 것에 한하지 않고, 안을 제외한 것도 가능하다. 배선이 있는 포스트 전극 패턴의 제조는 전주법에 의해 행하여진다.
전주법 자체는 주지의 가공법이다. 전주법이란 「전기 도금법에 의한 금속 제품의 제조?보수 또는 복제법」이며, 기본적으로는 전기 도금과 같지만, 도금 두께, 도금 피막의 분리 조작을 행하는 점이 전기 도금과는 다르다. 또한, 모형보다 도금 피막을 박리하여 사용하는 경우, 도금 피막의 물성의 제어?관리가 중요 포인트가 된다. 전주법에 의해 성장시키는 도전성 재료의 도금 금속으로서는 니켈 또는 강철이나, 니켈 합금, 또는 구리 합금을 포함하는 재료를 사용할 수 있다. 모형 재질로서는 일반적인 도전성 재료인 스테인리스강을 사용할 수 있지만, 그 이외에, 수지 밀봉을 위해서 사용하는 수지 재료와 열팽창 계수가 크게 다르지 않은 재질, 예를 들면 베이스에 구리 재료를 사용하고 표면은 도금 패턴이 박리하기 쉽도록 도금용 전기가 통할 정도의 얇은 산화막 등의 재료로 덮은 것을 사용할 수 있다. 내부 응력이 생기지 않는 도금욕의 조성이나 도금 조건을 선정할 필요가 있고, 니켈 도금의 경우, 도금욕으로서, 술파민산니켈욕이 이용되고 있다.
도 55는 포토레지스트를 사용한 전주 부품의 제조 방법을 도시하는 공정도다. 도 55a에 도시하는 바와 같이, 스테인리스 등의 모형의 상면에, 포토레지스트(부도체 피막)를 도포한다. 그 다음에, 패턴 필름을 통하여 노광하는 패턴 베이킹 및 그 후의 현상에 의해, 비도금 부분을 포토레지스트 패턴으로 덮은 전주용 원판을 형성한다(도 55b). 예를 들면, 포스트 전극을 형성하는 경우에는 수지 밀봉된 반도체 단체(單體) 칩 또는 복수 칩의 적층의 토탈 두께 이상, 예를 들면 100㎛ 내지 300μ 전후의 두께로 한다. 계속해서, 포토레지스트 패턴의 개구부에 도금 금속이 형성된다(도 55c). 이것은 도금 장치를 사용하여 행한다. 적성 온도로 유지된 도금욕(예를 들면, 술파민산니켈액) 중에, 양극측에 전주시키고자 하는 전주 금속을 넣고, 음극측에 스테인리스 등의 전주 모형을 배치한다. 음극측의 전주 모형의 표면상에는 도 55b에 도시하는 바와 같이, 포토레지스트 패턴이 미리 형성되어 있다. 전류를 흘려보내면, 양극측의 전주 금속이 용출하여 전주 모형상의 포토레지스트 패턴 개구부에 도금된다.
다음에, 도 55d에 도시하는 바와 같이, 평탄화 가공이 행하여진다. 도 2에 도시하는 바와 같은 배선이 있는 포스트 전극을 형성하는 경우, 최초의 공정(도 55a 내지 55d)에서, 배선 패턴을 형성한 후, 또, 이 공정을 반복하는 2회째의 공정에서, 배선 패턴에 접속되는 포스트 전극을 형성한다.
다음에, 레지스트를 제거하면(도 55e), 레지스트 부분 이외가 그대로 포스트 전극이나 배선 패턴이 된다. 그리고, 도금 금속에 의해 형성된 포스트 전극을 전주 모형으로부터 박리한다(도 55f). 이 박리 공정은 후술하는 바와 같이, 수지 밀봉 공정 후에 행한다(도 6 참조). 형성된 도금 전극과 지지판의 박리를 열이나 압력으로 용이하게 행할 수 있는 것이 전주법의 특징이다. 이렇게, 배선이 있는 포스트 전극 부품은 지지판인 도전성 재료(전주 모형)에 리소그래피와 도금을 사용하여, 배선층과 포스트 전극을 성장시킴으로써 지지판과 일체가 된 배선이 있는 포스트 전극 패턴을 형성한다.
도 3a는 이미지 센서를 탑재한 하측 지지판의 사시도를 도시하고(도 1 참조), 또 이 하측 지지판 위에, 도 2에 도시하는 바와 같은 배선이 있는 포스트 전극 부품을 배치한 상태로 도시하는 단면도다. 하측 지지판에 형성한 배선층을 본딩 패드 영역으로 하여, 이미지 센서와 같은 전자 부품을 고정하고, 또한 전기적으로 접속한다.
도 4는 하측 지지판 위에 배선이 있는 포스트 전극 부품을 접속, 고정한 상태로 도시하는 도면이다. 하측 지지판의 배선 패턴의 소정의 위치에는 상측 지지판에 의해 일체로 연결된 배선이 있는 포스트 전극 부품이 일괄하여 고정되고 또한 전기적으로 접속된다. 포스트 전극을 고정 및 접속하는 수법으로서는 (1) 초음파에 의한 접합, (2) 은 페이스트 등의 도전성 페이스트에 의한 접속, (3) 납땜 접속, (4) 유기 기판측에 설치한 접속 전극용 금속 패드부에 오목부를 형성하는 한편, 포스트 전극 부품측은 볼록부를 설치하여 삽입 압착 또는 삽입하여 코킹하는 방법에 의해 행할 수 있다. 포스트 전극이 배선 패턴상의 소정의 위치에 고정된 단에서는 모든 포스트 전극이, 판형의 상하의 양 지지판에 의해 일체로 연결되어 있다.
도 5는 고정 후, 수지 밀봉한 상태로 도시하는 도면이다. 도면은 부품 1개만을 도시하고 있지만, 실제로는 다수 개 연결되어 있는 상태이며, 금형에 넣어서 수지를 충전한다. 이것에 의해, 상하의 양 지지판의 공간을 채우도록 트랜스퍼 몰드되거나, 또는 액상 수지(재질은 예를 들면 에폭시계)를 사용하여 수지 밀봉된다.
도 6은 상하의 양 지지판(전주 모형)을 박리한 후의 상태로 도시하는 도면이다. 지지판을 박리함으로써 상하 양측에 배선층이 노출된다. 다음에, 도 7에 도시하는 바와 같이, 천지(상하)를 역전시킨다.
다음에, 도 8에 도시하는 바와 같이, 앞면측에 있어서는 이미지 센서 수광면측에 유리 기판을 접착한다. 하측 지지판을 박리한 위치에, 유리 기판 또는 광투과성이 좋은 투명 수지(아크릴, 사이클로올레핀폴리머 등)판 등의 투명판을 접착한다. 투명판의 접착은 예를 들면, 열경화형 수지와 같은 접착제를 사용하여 행한다. 또, 투명판의 접착은 이하의 개편화(個片化)를 행한 후이어도 좋다. 뒷면측에 있어서는 배선층에 접속되는 외부 접속용 범프 전극을 형성한다. 이 때, 필요에 따라서, 뒷면 배선층에는 보호막을 도포한다. 뒷면의 재배선을 이용하여, 포스트 전극의 배치로부터, 임의로 이미지 센서 칩의 외부 전극의 위치에 가지고 갈 수 있다. 이 때문에, 용이하게 3차원으로 이미지 센서 칩 패키지를 접속할 수 있다.
실제의 제조에 있어서는 이 후, 개개의 칩으로 절단하여 나누는 개편화를 거친 후에, 제품으로서 완성된다. 이것에 의해, 종래 기술과 같은 관통 전극이 필요 없고, 투명 유리 기판의 반대측에 배선층 및 외부 전극으로서 범프 전극을 형성한 이미지 센서 칩 패키지가 완성된다. 이렇게 하여 완성된 이미지 센서 칩 패키지는 개편화 전에, 신호 처리용 LSI 칩 패키지와 같은 다른 패키지와 용이하게 접속할 수 있다.
다음에, 본 발명을 이미지 센서 칩 패키지에 구체화한 제 2 실시형태를, 도 9 내지 도 15를 참조하여 설명한다. 도 9a는 배선을 한 유리 기판(또는 광투과성이 좋은 투명 수지 기판)을 도시하는 사시도이며, 도 9b는 유리 기판 위에, 이미지 센서와 같은 전자 부품이 탑재되어 접속된 상태로 도시하는 도면이다. 이미지 센서는 수광면을 아래쪽을 향하여 배치한다.
도 9의 예에서는 지지판으로서 투명 유리 기판을 사용한다. 투명 유리 기판의 전체면에, 배선 패턴이 되어야 하는 금속의 시드층을 형성한다(예를 들면 스퍼터층 또는 나노 금속 재료를 도막). 이 시드층으로서는 예를 들면, 구리 도금을 가능하게 하는 금, 은, 구리, 파라듐박을 사용할 수 있다. 배선층의 패턴은 시드층 위에 레지스트를 도포하고, 패턴을 노광, 현상하여 더욱 에칭을 행하여, 레지스트를 제거하여 완성시킨다. 이 시드층 위에 도금에 의해 배선층을 성장시킨다. 또는 나노 금속입자로 직접 시드층을 패터닝하여 리소그래피 공정도를 생략할 수도 있다. 이 직접 패터닝은 유기 용매 중에 구리 등의 나노 금속입자를 함유시키고, 이것을 프린터로 실용되어 있는 잉크젯법으로 원하는 패턴을 그리는 방법이다.
도 10a는 유리 기판 위에 이미지 센서를 접속한 상태를 도시하는 사시도이며, 도 10b는 이 유리 기판 위에, 도 2에 도시하는 바와 같은 배선이 있는 포스트 전극 부품을 배치한 상태로 예시하는 단면도다. 유리 기판에 형성한 배선층을 본딩 패드 영역으로 하여, 이미지 센서(반도체 LSI 칩)와 같은 전자 부품을 고정하고, 또한 전기적으로 접속한다.
도 11은 유리 기판 위에 배선이 있는 포스트 전극 부품을 접속, 고정한 상태로 도시하는 도면이다. 이 접속은 도 4를 참조하여 상술한 바와 같이 행한다. 또한, 도 12는 고정 후, 수지 밀봉한 상태로 도시하는 도면이다. 도 5를 참조하여 상술한 바와 같이, 유리 기판과 상측 지지판의 공간을 채우도록 트랜스퍼 몰드되거나, 또는 액상 수지(재질은 예를 들면 에폭시계)를 사용하여 수지 밀봉된다.
도 13은 상측 지지판을 박리한 후의 상태로 도시하는 도면이다. 상측 지지판을 박리함으로써 상측에 배선층이 노출된다. 다음에, 도 14에 도시하는 바와 같이, 천지(상하)를 역전시킨다.
다음에, 도 15에 도시하는 바와 같이, 뒷면측에 있어서는 배선층에 접속되는 외부 접속용 범프 전극을 형성한다. 이 때, 필요에 따라서, 뒷면 배선층에는 보호막을 도포한다. 이 후, 개개의 칩으로 절단하여 나누는 개편화를 거친 후에, 제품으로서 완성한다.
다음에, 본 발명을 이미지 센서 칩 패키지에 구체화한 제 3 실시형태를, 도 16 내지 도 23을 참조하여 설명한다. 도 16a는 배선을 한 하측 지지판을 도시하는 사시도이며, 도 16b는 하측 지지판 위에 이미지 센서와 같은 전자 부품이 탑재되어 접속된 상태로 도시하는 단면도다. 도 16은 도 1과 동일한 것이며, 배선 패턴을 가지는 하측 지지판 위에, 이미지 센서를 탑재하여 접속하고 있다.
도 17은 도 2와는 다른 배선이 있는 포스트 전극 부품의 제 2 예를 도시하는 도면이며, 도 17a는 다수 개 일체로 연결된 상태로 도시하는 배선이 있는 포스트 전극 부품을 도시하는 사시도이며, 도면 중의 Y-Y' 라인으로 절단한 단면도를 도 17b에 도시하고 있다.
도 17에 있어서, 지지판으로서, 하측 지지판(예를 들면, 실리콘 기판 또는 유리)의 한쪽의 전체면에, 폴리이미드 테이프 등으로 대표되는 박막 필름의 절연 기재에 의해 작성한 테이프를 접착한 것을 사용한다. 이 절연 기재 테이프는 완성 제품에 있어서 배선층을 덮는 보호막으로서 기능한다. 하측 지지판은 후의 공정에서 절연 기재 테이프로부터 박리된다. 이 때문에, 예를 들면 리플로 온도보다 고온(몰드 온도 이상)을 가하면, 실리콘 기판(또는 유리)과 테이프가 박리되기 쉬운 처리를 미리 행하여 둔다. 예를 들면 열 캡슐이 들어 있는 접착제, 또는 지지판으로서 광을 투과하는 재료(내열 저열팽창 유리 등)로 하고, 자외선 박리형 접착제를 사용한다. 또는 열가소성의 접착제라도 좋다.
또, 이 테이프 위에, 배선 패턴이 되어야 하는 금속의 시드층을 형성하고, 메탈 첨부 테이프를 형성한다. 이 시드층으로서는 예를 들면, 구리 도금을 가능하게 하는 금, 은, 구리, 파라듐박을 사용할 수 있다. 배선층의 패턴은 시드층 위에 레지스트를 도포하고, 패턴을 노광, 현상하여 더욱 에칭을 행하여, 레지스트를 제거하여 완성시킨다. 이 시드층 위에 도금에 의해 배선층을 성장시킨다. 또 그 위에, 포스트 전극부 형성을 위해서 레지스트 도포와 현상을 행하여, 포스트부를 도금 성장시킨다. 또는 배선부는 나노 금속입자로 직접 시드층을 패터닝으로 하여 리소그래피 공정을 생략할 수도 있다. 상기와 같이 또 그 위에, 포스트 전극부 형성을 위해서 레지스트 도포와 현상을 행하여, 포스트부를 도금 성장시킨다. 이것에 의해, 배선이 있는 포스트 전극 부품이 완성된다.
도 17에 도시한 배선이 있는 포스트 전극 부품은 도 16에 도시한 이미지 센서를 장착한 하측 지지판 위에 접속, 고정되게 되지만, 도 18은 접속 전의 상태로 예시하고 있다. 배선층상의 본딩 패드 영역에는 배선이 있는 포스트 전극 부품의 포스트 전극이 고정되고 또한 전기적으로 접속된다.
도 19는 배선이 있는 포스트 전극 부품을 하측 지지판 위에 접속, 고정한 상태로 도시하는 도면이다. 도 20은 고정 후, 수지 밀봉한 상태로 도시하는 도면이다. 일체로 연결되어 있는 배선이 있는 포스트 전극 부품이 하측 지지판에 고정된 후, 이 상태로, 이미지 센서의 상면은 절연 기재 테이프의 하면까지 트랜스퍼 몰드되거나, 또는 액상 수지(재질은 예를 들면 에폭시계)를 사용하여 수지 밀봉된다.
도 21은 상하의 양 지지판을 박리한 후의 상태로 도시하는 도면이다. 예를 들면, 소정의 고온을 가함으로써 하측 지지판을 박리한다. 이것에 의해 도 21의 상측에 노출된 절연 기재 테이프는 완성 제품의 보호막으로서 기능한다.
도 22는 천지(상하)가 역전된 상태로 도시하는 도면이다. 다음에, 도 23에 도시하는 바와 같이, 앞면측에 있어서는 이미지 센서의 수광면측에 유리 기판을 접착한다. 뒷면측에 있어서는 절연 기재 테이프에 구멍을 뚫고, 개구에 의해 노출된 배선과 접속되는 외부 접속용 범프 전극을 형성한다. 이것에 의해, 제 3 실시형태의 반도체 패키지가 완성된다.
다음에, 본 발명을 이미지 센서 칩 패키지에 구체화한 제 4 실시형태를, 도 24 내지 도 29를 참조하여 설명한다. 이 제 4 실시형태에서는 상기한 도 9a에 예시한 바와 같은 배선을 한 유리 기판을 사용하고, 또한, 이 유리 기판 위에는 도 9b 및 도 10a에 예시한 바와 같이, 이미지 센서와 같은 전자 부품이 탑재되어 접속되어 있다. 제 4 실시형태에 있어서, 이러한 유리 기판에는 도 17에 예시한 바와 같이, 지지판의 한쪽의 전체면에 절연 기재 테이프를 접착한 2층 구성을 가지는 배선이 있는 포스트 전극 부품을 사용한다.
도 24는 이미지 센서를 탑재한 유리 기판 위에, 2층 구성 지지판을 가지는 배선이 있는 포스트 전극 부품을 배치한 상태로 도시하는 도면이다.
도 25는 배선이 있는 포스트 전극 부품이, 이미지 센서를 장착한 유리 기판 위에 접속, 고정된 상태로 예시하고 있다. 배선층상의 본딩 패드 영역에는 배선이 있는 포스트 전극 부품의 포스트 전극이 고정되고 또한 전기적으로 접속된다.
도 26은 일체로 연결되어 있는 배선이 있는 포스트 전극 부품이 유리 기판 위에 고정된 후, 이 상태로, 이미지 센서의 상면은 절연 기재 테이프의 하면까지 트랜스퍼 몰드되거나, 또는 액상 수지(재질은 예를 들면 에폭시계)를 사용하여 수지 밀봉된다.
도 27은 지지판을 박리한 후의 상태로 도시하는 도면이다. 예를 들면, 소정의 고온을 가하는 것이나, 자외선을 조사함으로써 지지판을 박리한다. 이것에 의해 도 27의 상측에 노출된 절연 기재 테이프는 완성 제품의 보호막으로서 기능한다.
도 28은 천지(상하)가 역전된 상태로 도시하는 도면이다. 다음에, 도 29에 도시하는 바와 같이, 뒷면측에 있어서는 절연 기재 테이프에 구멍을 뚫고, 개구에 의해 노출된 배선과 접속되는 외부 접속용 범프 전극을 형성한다. 이것에 의해, 제 4 실시형태의 반도체 패키지가 완성된다.
다음에, 본 발명의 제 5 실시형태로서, 고방열형 칩 패키지에 구체화한 예(도시 생략)를 설명한다. 이상에서 설명한 제 1 내지 제 4 실시형태에 있어서 예시한 투명 유리 기판 대신에, 제 5 실시형태는 히트 싱크, 히트 스프레더 등으로서 기능하는 고방열 기판을 사용한 점에서만 상기한 구성과는 상위하다.
이것에 의해, 히트 싱크로서 기능하는 고방열 기판의 뒷면측에, 고방열형의 LSI 칩이 실장되고, 종래 기술과 같은 관통 전극의 필요가 없고, 히트 싱크로서 기능하는 고방열 기판의 반대측에 외부 전극을 형성한 고방열형 칩 패키지가 완성된다.
다음에, 본 발명의 제 6 실시형태로서, 이미지 센서 칩 패키지에 구체화한 예를, 도 30 내지 도 33을 참조하여 설명한다. 도 30은 다수 개 일체로 연결된 상태로 도시하는 배선이 있는 포스트 전극 부품의 제 3 예를 도시하는 도면이며, 도 30a는 그 사시도, 도 30b는 도면 중의 X-X' 라인으로 절단한 단면도를 도시하고 있다. 도 30에 도시하는 제 3 예는 도 2에 예시한 배선이 있는 포스트 전극 부품의 제 1 예의 지지판으로서, 투명 유리 기판을 사용한 것에 상당한다. 제 3 예의 배선이 있는 포스트 전극 부품은 제 1 예와 마찬가지로, 복수의 포스트 전극 및 배선을 배면의 지지판으로서의 투명 유리 기판에 의해 일체로 연결하여 구성된다.
도 30에 도시하는 제 3 예의 배선이 있는 포스트 전극 부품에서는 투명 유리 기판의 전체면에, 배선 패턴이 되어야 하는 금속의 시드층을 형성한다(예를 들면 스퍼터층 또는 나노 금속 재료를 도막). 이 시드층으로서는 예를 들면, 구리 도금을 가능하게 하는 금, 은, 구리, 파라듐박을 사용할 수 있다. 배선층의 패턴은 시드층 위에 레지스트를 도포하고, 패턴을 노광, 현상하여 더욱 에칭을 행하여, 레지스트를 제거하여 완성시킨다. 이 시드층 위에 도금에 의해 배선층을 성장시킨다. 또 그 위에, 포스트 전극부 형성을 위해서 레지스트 도포와 현상을 행하여, 포스트부를 도금 성장시킨다. 또는 나노 금속입자로 직접 시드층을 패터닝으로 하여 리소그래피 공정을 생략할 수도 있다. 이 직접 패터닝은 유기 용매 중에 구리 등의 나노 금속입자를 함유시키고, 이것을 프린터에서 실용되고 있는 잉크젯법으로 원하는 패턴을 사용하는 방법이다. 상기와 같이 또 그 위에, 포스트 전극부 형성을 위해서 레지스트 도포와 현상을 행하여, 포스트부를 도금 성장시킨다. 이것에 의해, 배선이 있는 포스트 전극 부품이 완성된다.
도 31은 배선이 있는 포스트 전극 부품에 이미지 센서(반도체 LSI 칩)를 장착한 상태로 예시하고 있다. 배선이 있는 포스트 전극 부품에 형성한 배선층을 본딩 패드 영역으로서, 이미지 센서(반도체 LSI 칩)를 고정하고, 또한 전기적으로 접속한다. 이 고정 및 접속은 플립 칩 본드 접속에 의해 행할 수 있다. 또한, 이미지 센서의 집광면측과 유리 기판 사이에 마이크로 렌즈를 실장할 수도 있다. 이렇게 하여, 투명 유리 기판의 뒷면측에 이미지 센서가 실장된다.
도 32는 배선이 있는 포스트 전극 부품에 반도체 LSI 칩을 접속, 고정한 후, 수지 밀봉한 상태로 도시하는 도면이다. 도면은 부품 1개만을 도시하고 있지만, 실제로는 다수 개 연결되어 있는 상태로, 금형에 넣어서 수지를 충전한다. 이것에 의해, 전극 포스트의 선단으로부터 투명 유리 기판의 하면까지의 공간을 채우도록 트랜스퍼 몰드되거나, 또는 액상 수지(재질은 예를 들면 에폭시계)를 사용하여 수지 밀봉된다. 밀봉했을 때에 포스트 전극의 선단이 조금 수지로 덮이는 경우는 표면을 가볍게 연마하여 선단의 금속 표면을 노출시키는 공정을 추가해도 좋다.
도 33은 외부 접속용 범프 전극을 형성한 상태로 도시하는 도면이다. 수지 밀봉부로부터 노출된 포스트 전극 선단을 외부 전극으로서 사용할 수 있지만, 도 33에 도시하는 바와 같이, 거기에 접속되는 범프 전극을 형성하고, 이것을 외부 전극으로 할 수도 있다. 실제의 제조에 있어서는 이 후, 개개의 칩으로 절단하여 나누는 개편화를 거친 후에, 제품으로서 완성된다. 이것에 의해, 종래 기술과 같은 관통 전극이 필요 없고, 투명 유리 기판의 반대측에 외부 전극으로서 범프 전극을 형성한 이미지 센서 칩 패키지가 완성된다. 이렇게 하여 완성된 이미지 센서 칩 패키지는 개편화 전에, 신호 처리용 LSI 칩 패키지와 같은 다른 패키지와 용이하게 접속할 수 있다.
도 34 및 도 35는 범프 전극 형성 전의 도 32에 예시한 이미지 센서 칩 패키지를, 신호 처리용 LSI 칩 패키지와 적층 접합한 실장 상태를 도시하는 모식적 단면도다. 도 34는 접속 전의 상태를 도시하고, 도 35는 접속 후의 상태를 도시하고 있다. 신호 처리용 LSI 칩 패키지는 양면 전극 패키지(PKG)로서 구성된다. 도시한 바와 같이, 상면에 위치하는 이미지 센서 칩 패키지를, 하면에 위치하는 신호 처리용 LSI 칩 패키지와, 얼라인먼트를 행하여 접속 부분이 겹치도록 하고, 노(furnace)체를 통하여 접속 부분의 돌기 전극(포스트 전극)을 일시적으로 가열 용융하여 접합시킨다.
도 34 및 도 35 중에 도시되어 있는 이미지 센서 칩 패키지의 제조에 대해서는 도 30 내지 도 33을 참조하여 상술한 바와 같다. 이하, 신호 처리용 LSI(논리 LSI) 칩 패키지와 같은 양면 전극 패키지의 제조에 대해서, 도 36 내지 도 41을 참조하면서 차례로 설명한다.
도 36은 다층 유기 기판 위에 LSI 칩(신호 처리용 LSI 칩)을 접착하고, 또 접속한 상태로 도시하는 도면이다. LSI 칩은 다층 유기 기판 위에 다이본드재에 의해 접착하고, 유기 기판의 최상층의 배선 패턴과는 본딩 와이어에 의해 접속하는 것으로서 예시하고 있다. 다층 또는 단층 유기 기판의 최상층의 배선 패턴에, 본딩 와이어 접속 전극이 되는 본딩용 금속 패드부가 형성되는 동시에, 상기 패드부에 대한 배선이 형성된다. 이 다층 또는 단층 유기 기판의 앞면의 금속 패드부와, LSI 칩은 Au 본딩 와이어에 의해 접속된다. 또는 LSI 칩은 유기 기판에 대하여 플립 칩 본드 접속할 수도 있다(도시 생략). 이 경우, LSI 칩은 다층 또는 단층 유기 기판의 최상층의 배선 패턴에, 통상의 기술을 사용하여, 플립 칩 본드 접속된다.
다층 또는 단층 유기 기판은 단층 2층 배선 구조나 복수층으로 이루어지는 기판의 각 층에, 각각 배선 패턴을 형성한 후, 이들의 기판을 접합, 필요에 따라서 각 층의 배선 패턴을 접속하기 위한 스루 홀을 형성한 것이다. 이 스루 홀의 내부에는 도체층이 형성되고, 이 도체층이 뒷면측에 형성된 단면 전극부인 랜드와 접속되어 있다. 이러한 다층 또는 단층 유기 기판은 예를 들면, 「땜납 볼」이라고 불리는 작은 땜납 재료를 둥글게 한 것(범프)을 뒷면에 실장한(BGA:Ball Grid Array) 일괄 밀봉 유기 기판으로서 알려져 있다.
도 37은 포스트 전극을 고정하고, 접속한 상태로 도시하는 도면이다. 유기 기판의 배선 패턴의 소정의 위치에는 지지판에 의해 일체로 연결된 포스트 전극 부품이 일괄하여 고정되고, 또한 전기적으로 접속된다. 포스트 전극을 고정 및 접속하는 수법으로서는 (1) 초음파에 의한 접합, (2) 은 페이스트 등의 도전성 페이스트에 의한 접속, (3) 납땜 접속, (4) 유기 기판측에 설치한 접속 전극용 금속 패드부에 오목부를 형성하는 한편, 포스트 전극 부품측은 볼록부를 설치하여 삽입 압착, 또는 삽입하고, 코킹하는 방법에 의해 행할 수 있다.
포스트 전극이 유기 기판의 배선 패턴상의 소정의 위치에 배치한 접속 전극용 금속 패드부(도 36 참조)에 고정된 단에서는 모든 포스트 전극이, 판형의 지지판에 의해 일체로 연결되어 있다.
도 38은 판형의 지지판에 의해 일체로 연결되어 있는 포스트 전극 부품의 상세를 도시하는 도면이며, 도 38a 및 도 38b는 1개의 양면 전극 패키지를 위한 단체 패턴의 측면 단면도 및 사시도를 각각 도시하고, 또 도 38c는 4개의 양면 전극 패키지를 위한 4개의 단체 패턴을 1개로 연결한 패턴의 사시도를 도시하고 있다. 이 포스트 전극 부품은 상술한 배선이 있는 포스트 전극 부품의 제 1 내지 제 3 예와 같은 구성을 가지고 있지만, 도 38에는 배선 패턴이 없는 점에서 다르다. 도 38의 포스트 전극 부품은 복수의 포스트 전극을 지지판에 의해 일체로 연결하여 구성된다. 일체 연결의 포스트 전극 부품의 제조는 도 55를 참조하여 상술한 전주법에 의해 행하여진다.
이 후, 도 38에 도시한 포스트 전극 부품은 도 36에 도시한 다층 유기 기판 위에 접속, 고정되어, 상술한 도 37에 예시하는 구성이 된다. 도 39는 포스트 전극 부품을 다층 유기 기판 위에 접속, 고정한 후, 수지 밀봉한 상태로 도시하는 도면이다. 일체로 연결되어 있는 포스트 전극 부품이 다층 유기 기판 위에 고정된 후, 이 상태로, LSI 칩의 앞면은 지지판(전주 모형)의 하면까지, 즉 LSI 칩과 지지판의 공간을 채우도록 트랜스퍼 몰드되거나, 또는 액상 수지(재질은 예를 들면 에폭시계)를 사용하여 수지 밀봉된다.
도 40은 지지판(전주 모형)을 박리한 후의 상태로 도시하는 도면이다. 지지판을 박리함으로써 복수의 포스트 전극이 전기적으로는 서로 개개로 분리된다.
도 41은 뒷면에 외부 접속용 범프 전극을 형성한 상태로 도시하는 도면이다. 앞면에 있어서는 포스트 전극의 선단을 그대로, 상기한 이미지 센서 칩 패키지에 접속되어야 하는 외부 전극으로서 사용할 수 있지만, 도 41에 도시하는 바와 같이, 상면에 재배선을 하고, 포스트 전극의 배치로부터, 임의로 이미지 센서 칩의 외부 전극의 위치로 가지고 갈 수 있다. 이 때문에 용이하게 3차원으로, 이미지 센서 칩 패키지를 접속할 수 있다.
이 재배선은 잉크젯 방식 또는 스크린 인쇄로 행할 수 있다. 또는 재배선을 위해서, 시드층 패턴 형성 후에 무전해 도금함으로써도 행할 수 있다. 또는 도 2를 참조하여 상술한 배선이 있는 포스트 전극 부품의 제 1 예를 사용하여 재배선할 수도 있다. 배선이 있는 포스트 전극 부품의 제 1 예는 전주법에 의해, 지지판에 지지되는 포스트 전극뿐만 아니라, 거기에 접속되는 배선 패턴이, 상면 배선 패턴으로서 조형이 이루어져 있다. LSI 칩을 접착하고 또한 접속한 다층 유기 기판(도 36 참조) 위에, 제 1 예의 배선이 있는 포스트 전극 부품이 고정되고, 또한 전기적으로 접속되게 된다. 이후의 공정은 도 37 내지 도 40을 참조하여 상술한 공정과 동일하게 행할 수 있다.
다음에, 본 발명의 제 7 실시형태로서, 고방열형 칩 패키지에 구체화한 예를 설명한다. 도 42는 다수 개 일체로 연결된 상태로 도시하는 배선이 있는 포스트 전극 부품의 제 4 예를 도시하는 도면이며, 도 42a는 사시도이며, 도 42b는 도면 중의 Y-Y' 라인으로 절단한 단면도다. 도 42에 도시하는 제 4 예의 배선이 있는 포스트 전극 부품은 상술한 도 30에 예시하는 투명 유리 기판 대신에, 히트 싱크, 히트 스프레더 등으로서 기능하는 고방열 기판을 사용한 점에서만 도 30에 예시하는 구성과는 상위하다.
도 42에 예시하는 배선이 있는 포스트 전극 부품의 제조의 일 예는 아래와 같다. 우선, 고방열 기판에 얇은 절연층을 설치한다. 그 후는 도 30과 마찬가지로, 전체면에 시드층을 형성하고(예를 들면 스퍼터층 또는 나노 금속 재료를 도막), 그 후에 레지스트를 칠하고, 배선 패턴으로 현상하고, 도금 성장시키고, 그 후 포스트부의 형성을 위해서 레지스트 도포와 현상을 행하여, 도금 성장시킨다. 이것에 의해, 복수의 포스트 전극 및 배선이 배면의 지지판인 고방열 기판에 의해 일체로 연결하여 구성된다.
도 43은 배선이 있는 포스트 전극 부품에 대파워 LSI 칩을 장착한 상태로 예시하고 있다. 고방열 기판의 배선이 있는 포스트 전극 부품에, 고방열을 필요로 하는 대파워 LSI 칩이 고정되고 또한 전기적으로 접속된다. 이것에 의해, 히트 싱크로서 기능하는 고방열 기판의 뒷면측에, 고방열형의 LSI 칩이 실장된다.
도 44는 배선이 있는 포스트 전극 부품에 대파워 LSI 칩을 접속, 고정한 후, 수지 밀봉한 상태로 도시하는 도면이다. 전극 포스트의 선단으로부터 고방열 기판의 하면까지의 공간을 채우도록 트랜스퍼 몰드되거나, 또는 액상 수지(재질은 예를 들면 에폭시계)를 사용하여 수지 밀봉된다.
도 45는 외부 접속용 범프 전극을 형성한 상태로 도시하는 도면이다. 수지 밀봉부로부터 노출된 포스트 전극 선단을 외부 전극으로서 사용할 수 있지만, 거기에 접속되는 범프 전극을 형성하여 외부 접속용 전극으로 할 수 있다.
이것에 의해, 종래 기술과 같은 관통 전극이 필요 없고, 히트 싱크로서 기능하는 고방열 기판의 반대측에 외부 전극을 형성한 고방열형 칩 패키지가 완성된다. 이러한 고방열형 칩 패키지는 비교적 방열이 적은 다른 LSI 칩 패키지와 용이하게 접속할 수 있다.
도 46 및 도 47은 범프 전극 형성 전의 도 44에 도시하는 파워가 큰 LSI 칩 패키지를, 파워가 작은 다른 LSI 칩 패키지와 적층 접합한 실장 상태를 도시하는 모식적 단면도다. 도 46은 접속 전의 상태를 도시하고, 도 47은 접속 후의 상태를 도시하고 있다. 소파워 LSI 칩 패키지는 양면 전극 패키지(PKG)로서 구성된다. 이 소파워 LSI 칩 패키지는 도 36 내지 도 41을 참조하여 상술한 바와 같은 구성으로 할 수 있다. 그리고, 상술한 구성과 마찬가지로, LSI 패키지 상면에 재배선이 있어도 좋다.
도 46에 도시하는 바와 같이, 상면에 위치하는 대파워 LSI 칩 패키지를, 하면에 위치하는 소파워 LSI 칩 패키지와, 얼라인먼트를 행하여 접속 부분이 겹치도록 하고, 노체를 통하여 접속 부분의 돌기 전극을 일시적으로 가열 용융하여 접합시킨다. 도 47은 접속된 후의 상태로 도시하는 도면이다.
도 48은 또 다른 LSI 칩 패키지를 적층한 상태로 도시하는 도면이다. 3단 이상의 적층의 경우에도, 가장 소비 전력이 큰 LSI를 최상위층에 가지고 온다. 도시하는 제 1 패키지가, 도 45에 예시하는 고방열 기판을 가지는 대파워 LSI 칩 패키지에 상당한다. 도시하는 제 2 및 제 3 패키지는 상술한 소파워 LSI 칩 패키지에 상당한다. 방열부의 크기는 반드시 패키지 전체면의 크기뿐만 아니라, 임의의 크기로 할 수 있다.
다음에, 본 발명의 제 8 실시형태로서, 도 33에 도시한 구성을 가지는 이미지 센서 칩 패키지, 또는 도 45에 도시한 구성을 가지는 LSI 칩 패키지의 다른 제조 방법을 설명한다. 도 49는 배선이 있는 포스트 전극 부품에 이미지 센서(또는 대파워 LSI 칩 패키지)를 장착한 상태로 예시하는 도면이며, 도 49a는 단면도를, 도 49b는 배선이 있는 포스트 전극 부품의 뒤측에서 본 사시도를, 도 49c는 이미지 센서를 장착한 상태로 뒤측에서 본 사시도다. 도 49는 상술한 도 31 또는 도 43에 상당하는 도면이지만, 상술한 유리 기판 또는 고방열 기판 대신에, 박리 가능한 지지판(전주 모형)이 사용되고 있는 점에서만 상위하다. 도 49b에 도시하는 배선이 있는 포스트 전극 부품은 도 2를 참조하여 상술한 제 1 예의 배선이 있는 포스트 전극 부품과 동일하게 해서 제조할 수 있다. 도 49에 도시하는 지지판은 후의 공정에서 박리되게 된다.
도 50은 도 32 또는 도 44와 마찬가지로, 배선이 있는 포스트 전극 부품에 반도체 LSI 칩을 접속, 고정한 후, 수지 밀봉한 상태로 도시하는 도면이다.
도 51은 지지판을 박리한 상태로 도시하는 도면이다. 전주법에 의해 작성한 지지판은 용이하게 박리할 수 있다. 지지판을 박리함으로써 복수의 포스트 전극이 전기적으로는 서로 개개로 분리된다.
도 52는 지지판을 박리한 위치에, 유리 기판 또는 광투과성이 좋은 투명 수지(아크릴, 사이클로올레핀폴리머 등), 또는 고방열 기판을 접착한 상태로 도시하는 도면이다. 기판의 접착은 예를 들면, 열경화형 수지와 같은 접착제를 사용하여 행한다. 또, 기판의 접착은 이하의 개편화를 행한 후이어도 좋다.
도 53은 외부 접속용 범프 전극을 형성한 상태로 도시하는 도면이다. 수지 밀봉부로부터 노출된 포스트 전극 선단을 외부 전극으로서 사용할 수 있지만, 도 53에 도시하는 바와 같이, 거기에 접속되는 범프 전극을 형성하고, 이것을 외부 전극으로 할 수도 있다. 실제의 제조에 있어서는 이 후, 개개의 칩으로 절단하여 나누는 개편화를 거친 후에, 제품으로서 완성된다.
이상, 본 개시에서 몇 가지의 실시형태만을 단지 일 예로서 상세하게 설명했지만, 본 발명의 신규의 교시 및 유리한 효과로부터 실질적으로 일탈하지 않고, 그 실시형태에는 많은 변형이 가능하다.

Claims (23)

  1. 삭제
  2. 삭제
  3. 반도체 칩 패키지의 앞면측에 구비한 기판과, 상기 기판에 장착되는 반도체 칩과, 상기 기판과는 반대의 뒷면측에 위치하여 상기 반도체 칩에 접속되는 외부 전극을 일체화하여 패키지한 반도체 칩 패키지에 있어서,
    상기 기판은 그 표면에 제 1 배선 패턴을 형성하고, 상기 제 1 배선 패턴 위에 반도체 칩을 배치하여, 상기 반도체 칩의 전극단자와 상기 제 1 배선 패턴의 필요 개소를 전기 접속하고,
    지지판의 전체면에 접착한 절연 기재 테이프에 의해 일체로 연결되어 있는 배선이 있는 포스트 전극 부품의 제 2 배선 패턴과 접속된 포스트 전극을, 상기 기판에 형성한 제 1 배선 패턴의 소정의 위치에 접속하고,
    상기 지지판을 박리한 뒷면측에 있어서 상기 절연 기재 테이프에 구멍을 뚫고, 개구에 의해 노출된 제 2 배선 패턴에 접속되는 상기 외부 전극을 형성한 것으로 이루어지는 반도체 칩 패키지.
  4. 제 3 항에 있어서, 상기 기판은 유리 기판 또는 광투과성의 투명 수지 기판, 또는 히트 싱크로서 기능하는 고방열 기판인 반도체 칩 패키지.
  5. 삭제
  6. 반도체 칩 패키지의 앞면측에 구비한 기판과, 상기 기판에 장착되는 반도체 칩과, 상기 기판과는 반대의 뒷면측에 위치하여 상기 반도체 칩에 접속되는 외부 전극을 일체화하여 패키지한 반도체 칩 패키지에 있어서,
    상기 기판은 제 1 지지판을 박리한 위치에 접착되고, 또한, 상기 제 1 지지판은 그 표면에 제 1 배선 패턴을 형성하고, 상기 제 1 배선 패턴 위에 반도체 칩을 배치하여, 상기 반도체 칩의 전극단자와 상기 제 1 배선 패턴의 필요 개소를 전기 접속하고,
    제 2 지지판의 전체면에 접착한 절연 기재 테이프에 의해 일체로 연결되어 있는 배선이 있는 포스트 전극 부품의 제 2 배선 패턴과 접속된 포스트 전극을, 제 1 지지판에 형성한 제 1 배선 패턴의 소정의 위치에 접속하고,
    제 2 지지판을 박리한 뒷면측에 있어서는 상기 절연 기재 테이프에 구멍을 뚫고, 개구에 의해 노출된 제 2 배선 패턴과 접속되는 상기 외부 전극을 형성한 것으로 이루어지는 반도체 칩 패키지.
  7. 제 6 항에 있어서, 상기 기판은 유리 기판 또는 광투과성의 투명 수지 기판, 또는 히트 싱크로서 기능하는 고방열 기판인 반도체 칩 패키지.
  8. 반도체 칩 패키지의 앞면측에 구비한 기판과, 상기 기판에 장착되는 반도체 칩과, 상기 기판과는 반대의 뒷면측에 위치하여 상기 반도체 칩에 접속되는 외부 전극을 일체화하여 패키지한 반도체 칩 패키지의 제조 방법에 있어서,
    제 1 지지판의 표면에 제 1 배선 패턴을 형성하고, 상기 제 1 배선 패턴 위에 반도체 칩을 배치하여, 상기 반도체 칩의 전극단자와 상기 제 1 배선 패턴의 필요 개소를 전기 접속하고,
    제 2 지지판에 의해 일체로 연결되어 있는 배선이 있는 포스트 전극 부품의 제 2 배선 패턴과 접속된 포스트 전극을, 제 1 지지판에 형성한 제 1 배선 패턴의 소정의 위치에 일괄하여 고정하고, 또한 전기적으로 접속하고,
    수지를 밀봉한 후, 제 1 및 제 2 지지판을 박리하고, 앞면측에 있어서는 상기 기판을 접착하고, 또한, 뒷면측에 있어서는 제 2 배선 패턴에 접속되는 상기 외부 전극을 형성한 것으로 이루어지는 반도체 칩 패키지의 제조 방법.
  9. 제 8 항에 있어서, 상기 기판은 유리 기판 또는 광투과성의 투명 수지 기판, 또는 히트 싱크로서 기능하는 고방열 기판인 반도체 칩 패키지의 제조 방법.
  10. 반도체 칩 패키지의 앞면측에 구비한 기판과, 상기 기판에 장착되는 반도체 칩과, 상기 기판과는 반대의 뒷면측에 위치하여 상기 반도체 칩에 접속되는 외부 전극을 일체화하여 패키지한 반도체 칩 패키지의 제조 방법에 있어서,
    상기 기판의 표면에 제 1 배선 패턴을 형성하고, 상기 제 1 배선 패턴 위에 반도체 칩을 배치하여, 상기 반도체 칩의 전극단자와 상기 제 1 배선 패턴의 필요 개소를 전기 접속하고,
    지지판에 의해 일체로 연결되어 있는 배선이 있는 포스트 전극 부품의 제 2 배선 패턴과 접속된 포스트 전극을, 상기 기판에 형성한 제 1 배선 패턴의 소정의 위치에 일괄하여 고정하고, 또한 전기적으로 접속하고,
    수지를 밀봉한 후, 상기 지지판을 박리하고, 뒷면측에 있어서 제 2 배선 패턴에 접속되는 상기 외부 전극을 형성한 것으로 이루어지는 반도체 칩 패키지의 제조 방법.
  11. 제 10 항에 있어서, 상기 기판은 유리 기판 또는 광투과성의 투명 수지 기판, 또는 히트 싱크로서 기능하는 고방열 기판인 반도체 칩 패키지의 제조 방법.
  12. 제 10 항에 있어서, 상기 배선이 있는 포스트 전극 부품의 지지판에는 그 전체면에 보호막으로서 기능하는 절연 기재 테이프가 접착되는 반도체 칩 패키지의 제조 방법.
  13. 반도체 칩 패키지의 앞면측에 구비한 기판과, 상기 기판에 장착되는 반도체 칩과, 상기 기판과는 반대의 뒷면측에 위치하여 상기 반도체 칩에 접속되는 외부 전극을 일체화하여 패키지한 반도체 칩 패키지의 제조 방법에 있어서,
    제 1 지지판의 표면에 제 1 배선 패턴을 형성하고, 상기 제 1 배선 패턴 위에 반도체 칩을 배치하여, 상기 반도체 칩의 전극단자와 상기 제 1 배선 패턴의 필요 개소를 전기 접속하고,
    제 2 지지판의 전체면에 접착한 절연 기재 테이프에 의해 일체로 연결되어 있는 배선이 있는 포스트 전극 부품의 제 2 배선 패턴과 접속된 포스트 전극을, 제 1 지지판에 형성한 제 1 배선 패턴의 소정의 위치에 일괄하여 고정하고, 또한 전기적으로 접속하고,
    수지를 밀봉한 후, 제 1 및 제 2 지지판을 박리하고, 앞면측에 있어서는 상기 기판을 접착하고, 또한, 뒷면측에 있어서는 상기 절연 기재 테이프에 구멍을 뚫고, 개구에 의해 노출된 제 2 배선 패턴과 접속되는 상기 외부 전극을 형성한 것으로 이루어지는 반도체 칩 패키지의 제조 방법.
  14. 제 13 항에 있어서, 상기 기판은 유리 기판 또는 광투과성의 투명 수지 기판, 또는 히트 싱크로서 기능하는 고방열 기판인 반도체 칩 패키지의 제조 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 반도체 칩 패키지의 한쪽의 측에 구비한 기판과, 상기 기판에 장착되는 반도체 칩과, 상기 기판과는 반대측에 위치하여 상기 반도체 칩에 접속되는 외부 전극을 일체화하여 패키지한 반도체 칩 패키지의 제조 방법에 있어서,
    지지판에 지지되는 포스트 전극 및 상기 포스트 전극에 접속되는 배선을 형성하고, 상면 배선 패턴 조형이 이루어져 있는 배선이 있는 포스트 전극 부품을 형성하고,
    상기 배선이 있는 포스트 전극 부품에 반도체 칩을 실장하여, 수지 밀봉하고,
    상기 지지판을 박리하고, 그 위치에 상기 기판을 접착하고,
    상기 수지 밀봉한 표면상에 있어서 상기 포스트 전극의 선단을 상기 외부 전극으로 하여 사용하거나, 또는 외부 전극을 형성한 것으로 이루어지는 반도체 칩 패키지의 제조 방법.
  23. 제 22 항에 있어서, 상기 반도체 칩은 이미지 센서 칩 또는 고방열을 필요로 하는 대파워 LSI 칩이며, 상기 기판은 유리 기판 또는 광투과성의 투명 수지, 또는 고방열 기판인 반도체 칩 패키지의 제조 방법.










KR1020107014511A 2008-01-31 2009-01-16 반도체 칩 패키지 및 그 제조 방법 KR101150322B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2008-020775 2008-01-31
JP2008020775A JP5690466B2 (ja) 2008-01-31 2008-01-31 半導体チップパッケージの製造方法

Publications (2)

Publication Number Publication Date
KR20100089894A KR20100089894A (ko) 2010-08-12
KR101150322B1 true KR101150322B1 (ko) 2012-06-08

Family

ID=40912593

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107014511A KR101150322B1 (ko) 2008-01-31 2009-01-16 반도체 칩 패키지 및 그 제조 방법

Country Status (5)

Country Link
US (1) US8110911B2 (ko)
EP (1) EP2239773B1 (ko)
JP (1) JP5690466B2 (ko)
KR (1) KR101150322B1 (ko)
WO (1) WO2009096240A1 (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101009103B1 (ko) * 2008-10-27 2011-01-18 삼성전기주식회사 양면 전극 패키지 및 그 제조방법
JP5665020B2 (ja) * 2009-12-22 2015-02-04 国立大学法人九州工業大学 配線用電子部品の製造方法
JP2012044091A (ja) * 2010-08-23 2012-03-01 Canon Inc 撮像装置、撮像モジュール及びカメラ
KR101163222B1 (ko) 2010-09-13 2012-07-06 에스케이하이닉스 주식회사 반도체 패키지 및 그 제조방법
EP2472579A1 (de) * 2010-12-30 2012-07-04 Baumer Innotec AG Kontaktierung von Bauelementen auf Substraten
US9142502B2 (en) 2011-08-31 2015-09-22 Zhiwei Gong Semiconductor device packaging having pre-encapsulation through via formation using drop-in signal conduits
US8916421B2 (en) * 2011-08-31 2014-12-23 Freescale Semiconductor, Inc. Semiconductor device packaging having pre-encapsulation through via formation using lead frames with attached signal conduits
US8597983B2 (en) 2011-11-18 2013-12-03 Freescale Semiconductor, Inc. Semiconductor device packaging having substrate with pre-encapsulation through via formation
CN103794592B (zh) * 2012-10-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 具有接地屏蔽结构的半导体器件
JP2016027586A (ja) * 2012-11-29 2016-02-18 パナソニック株式会社 光学装置および光学装置の製造方法
JP6102941B2 (ja) * 2012-11-30 2017-03-29 パナソニック株式会社 光学装置及びその製造方法
TWM455258U (zh) * 2013-01-11 2013-06-11 Kingpak Tech Inc 具有氣室缺口之影像感測器結構
KR20140126598A (ko) * 2013-04-23 2014-10-31 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP2015064413A (ja) * 2013-09-24 2015-04-09 富士通株式会社 光半導体素子とその製造方法
JP6327140B2 (ja) * 2014-12-15 2018-05-23 株式会社デンソー 電子装置
CN109314122B (zh) 2016-06-20 2023-06-16 索尼公司 半导体芯片封装件
US10153224B2 (en) * 2016-09-14 2018-12-11 Globalfoundries Inc. Backside spacer structures for improved thermal performance
US10541153B2 (en) 2017-08-03 2020-01-21 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10804115B2 (en) * 2017-08-03 2020-10-13 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10541209B2 (en) 2017-08-03 2020-01-21 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof
CN110139461A (zh) * 2018-02-02 2019-08-16 三赢科技（深圳）有限公司 电路板、电路板的形成方法及相机模组
CN112189260A (zh) * 2018-05-28 2021-01-05 索尼半导体解决方案公司 成像装置
CN109346534B (zh) * 2018-11-23 2024-05-07 中国电子科技集团公司第四十四研究所 一种陶瓷管壳结构及其封装结构
US12010416B1 (en) * 2019-09-27 2024-06-11 Apple Inc. Camera module including embedded ceramic substrate package
KR20210155455A (ko) * 2020-06-16 2021-12-23 삼성전자주식회사 반도체 패키지
KR20220070766A (ko) 2020-11-23 2022-05-31 삼성전자주식회사 글래스 기판을 포함하는 이미지 센서 패키지
CN113488490A (zh) * 2021-06-07 2021-10-08 季华实验室 基于穿塑通孔的cis板级扇出型封装结构及其制作方法
US12035060B2 (en) * 2021-11-05 2024-07-09 Omnivision Technologies, Inc. Stacked image sensor
CN114725144A (zh) * 2022-04-06 2022-07-08 三星半导体(中国)研究开发有限公司 制造半导体封装件的方法、半导体封装件及成像设备
CN117410238B (zh) * 2023-12-14 2024-09-13 青岛泰睿思微电子有限公司 内埋芯片的打线种球封装结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128625A (ja) 2004-09-30 2006-05-18 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007042750A (ja) 2005-08-01 2007-02-15 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2007053395A (ja) 2006-10-16 2007-03-01 Oki Electric Ind Co Ltd 半導体装置および半導体装置の製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
JP3772066B2 (ja) * 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
JP2002134653A (ja) * 2000-10-23 2002-05-10 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
JP2003229513A (ja) * 2001-11-29 2003-08-15 Sony Corp 素子内蔵基板および素子内蔵基板の製造方法
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
US6885107B2 (en) * 2002-08-29 2005-04-26 Micron Technology, Inc. Flip-chip image sensor packages and methods of fabrication
JP4126389B2 (ja) * 2002-09-20 2008-07-30 カシオ計算機株式会社 半導体パッケージの製造方法
JP3740469B2 (ja) * 2003-01-31 2006-02-01 株式会社東芝 半導体装置および半導体装置の製造方法
JP2005039227A (ja) * 2003-07-03 2005-02-10 Matsushita Electric Ind Co Ltd 半導体内蔵モジュールとその製造方法
US7141884B2 (en) * 2003-07-03 2006-11-28 Matsushita Electric Industrial Co., Ltd. Module with a built-in semiconductor and method for producing the same
JP3938921B2 (ja) * 2003-07-30 2007-06-27 Ｔｄｋ株式会社 半導体ｉｃ内蔵モジュールの製造方法
JP2005236039A (ja) * 2004-02-19 2005-09-02 Tdk Corp 半導体ｉｃ内蔵基板及びその製造方法、並びに、半導体ｉｃ内蔵モジュール
JP2005294320A (ja) * 2004-03-31 2005-10-20 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2006049822A (ja) * 2004-06-29 2006-02-16 Tdk Corp 半導体ｉｃ内蔵モジュール
DE102004046227B3 (de) * 2004-09-22 2006-04-20 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten durch eine Kunststoffgehäusemasse und entsprechendes Halbleiterbauteil
JP2006129625A (ja) 2004-10-29 2006-05-18 Konica Minolta Opto Inc 駆動装置
JP2006165252A (ja) * 2004-12-07 2006-06-22 Shinko Electric Ind Co Ltd チップ内蔵基板の製造方法
JP4764710B2 (ja) * 2005-12-06 2011-09-07 株式会社ザイキューブ 半導体装置とその製造方法
JP4274290B2 (ja) * 2006-11-28 2009-06-03 国立大学法人九州工業大学 両面電極構造の半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128625A (ja) 2004-09-30 2006-05-18 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007042750A (ja) 2005-08-01 2007-02-15 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2007053395A (ja) 2006-10-16 2007-03-01 Oki Electric Ind Co Ltd 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
EP2239773A1 (en) 2010-10-13
EP2239773A4 (en) 2017-04-26
WO2009096240A1 (ja) 2009-08-06
JP2009182208A (ja) 2009-08-13
US20100295178A1 (en) 2010-11-25
US8110911B2 (en) 2012-02-07
EP2239773B1 (en) 2022-06-22
JP5690466B2 (ja) 2015-03-25
KR20100089894A (ko) 2010-08-12

Similar Documents

Publication Publication Date Title
KR101150322B1 (ko) 반도체 칩 패키지 및 그 제조 방법
JP4274290B2 (ja) 両面電極構造の半導体装置の製造方法
KR101193416B1 (ko) 3차원 실장 반도체 장치 및 그의 제조 방법
KR101169580B1 (ko) 배선용 전자 부품 및 그 제조 방법
KR101195786B1 (ko) 칩 사이즈 양면 접속 패키지의 제조 방법
JP2009070882A (ja) 半導体チップパッケージ及びその製造方法
JP2010245157A (ja) 配線用部品及びその製造方法、並びに該配線用部品を組み込んで用いる電子デバイスパッケージ及びその製造方法
CN111261532A (zh) 一种低rdson三维堆叠集成封装结构及其制备方法
JP2009021267A (ja) 外部接続用電極を配置した半導体装置及びその製造方法
CN109243983B (zh) 制备集成电路封装体的方法、集成电路基板及其制备方法
JP5429890B2 (ja) 配線用電子部品及びその製造方法、並びに該配線用電子部品を組み込んで用いる電子デバイスパッケージ及びその製造方法
JP5491722B2 (ja) 半導体装置パッケージ構造及びその製造方法
WO2010058595A1 (ja) 配線用電子部品及びその製造方法、並びに該配線用電子部品を組み込んで用いる電子デバイスパッケージ及びその製造方法
JP5982414B2 (ja) 半導体装置パッケージ構造及びその製造方法
JP2010161101A (ja) 配線用電子部品及びその製造方法、並びに該配線用電子部品を組み込んで用いる電子デバイスパッケージ及びその製造方法
JP2014143448A (ja) 配線用電子部品及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150511

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160510

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170512

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180510

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190516

Year of fee payment: 8