CN111261532A - 一种低rdson三维堆叠集成封装结构及其制备方法 - Google Patents

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Abstract

本发明公开一种低RDSON三维堆叠集成封装结构及其制备方法，其中，制备方法包括以下步骤：提供载板，于载板一侧依次贴装导电材料和第一阻焊层，对第一阻焊层开孔，并于开孔处分别涂覆锡膏；于锡膏处贴装具有双面I/O口的第一芯片及导电块，塑封后制作第一重布线层；拆键合并翻转固定，对导电材料蚀刻，形成第二重布线层；于第二重布线层一侧制作第二阻焊层，并对第二阻焊层对应导电块位置开孔；于第二阻焊层一侧贴装第二芯片，采用引线连接第二芯片的I/O口和第二重布线层，并对第二芯片进行塑封。本发明有效降低了RDSON，减小了封装尺寸，提高了系统集成度，避免TMV结构产生空洞现象，降低了电镀工艺难度，降低了生产成本。

Description

一种低RDSON三维堆叠集成封装结构及其制备方法
技术领域
本发明涉及集成电路封装技术领域，具体涉及一种低RDSON三维堆叠集成封装结构及其制备方法。
背景技术
金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管 (field-effect transistor)。
对于高端的mos芯片，小的RDSON值有利于减小导通期间器件产生的损耗。因此在进行选型的时候，在成本应许的条件下，可以适当地选择RDSON较小的器件，RDSON同时也是正温度系数，这种特性有助于MOSFET的并联使用，但是随着温度的升高，MOSFET的导通损耗增大。
发明内容
本发明的目的在于提供一种低RDSON三维堆叠集成封装结构的制备方法及采用制备方法制得的低RDSON三维堆叠集成封装结构，采用该制备方法对具有双面I/O口的芯片和具有单面I/O口的芯片进行三维堆叠，可以有效降低RDSON值和封装尺寸，同时提高系统集成度。
为达此目的，本发明采用以下技术方案：
一方面，提供一种低RDSON三维堆叠集成封装结构的制备方法，包括以下步骤：
S10、提供一载板，于所述载板沿其厚度方向的一侧面依次贴装导电材料和第一阻焊层，对所述第一阻焊层开孔处理，形成使部分所述导电材料外露的第一孔位和第二孔位，并于所述第一孔位和所述第二孔位处分别涂覆锡膏；
S20、于所述第一孔位对应的锡膏处贴装具有双面I/O口的第一芯片以及于所述第二孔位对应的锡膏处贴装导电块，塑封后制作与所述第一芯片的I/O口和所述导电块连接的第一重布线层；
S30、拆键合并翻转固定，对所述导电材料蚀刻处理，形成第二重布线层；
S40、于所述第二重布线层远离所述第一芯片的一侧制作第二阻焊层，并对所述第二阻焊层对应所述导电块的位置进行开孔处理，形成第三孔位；
S50、于所述第二阻焊层远离所述第一芯片的一侧贴装第二芯片，并使所述第二芯片的I/O 口朝向远离所述第一芯片的一侧，采用穿过所述第三孔位的引线连接所述第二芯片的I/O口和所述第二重布线层，并对所述第二芯片进行塑封，形成第二塑封层。
作为低RDSON三维堆叠集成封装结构的制备方法的一种优选方案，步骤S20具体包括以下步骤：
S20a、于所述第一孔位对应的锡膏处贴装具有双面I/O口的第一芯片以及于所述第二孔位对应的锡膏处贴装导电块；
S20b、对所述第一芯片和所述导电块进行塑封，形成第一塑封层；
S20c、于所述第一塑封层对应所述导电块和所述第一芯片远离所述第二芯片的一面的I/O 口的位置开孔处理，形成第四孔位；
S20d、于所述第一塑封层的表面制作第一重布线层，并使所述第一重布线层与制作于所述第四孔位内的导电柱连接。
作为低RDSON三维堆叠集成封装结构的制备方法的一种优选方案，步骤S50之后还包括以下步骤：
S60、拆键合并翻转固定，在所述第一重布线层和所述第一塑封层外露于所述第一重布线层的表面制作第三塑封层，并对所述第三塑封层进行开孔处理，使所述第一重布线层的焊盘区外露；
S70、提供金属凸块，将所述金属凸块焊接植入所述第一重布线层的焊盘区。
作为低RDSON三维堆叠集成封装结构的制备方法的一种优选方案，所述导电块的材料为Cu、Ag或Au。
另一方面，提供一种采用所述的制备方法制得的低RDSON三维堆叠集成封装结构，包括：
第一阻焊层，间隔开设有沿其厚度方向贯穿其的第一孔位和第二孔位；
位于所述第一阻焊层一侧的第一塑封层、封装于所述第一塑封层内并位于所述第一孔位处的导电块和位于所述第二孔位处的具有双面I/O口的第一芯片，所述第一塑封层开设有供所述第一芯片的一面的I/O口和所述导电块外露的第四孔位；
第一重布线层，位于所述第一塑封层上并通过所述第四孔位内的导电柱与所述导电块连接；
金属凸块，与所述第一重布线层的焊盘区连接；
依次位于所述第一阻焊层远离所述第一芯片一侧的第二重布线层和第二阻焊层，以及背对所述第一芯片安装于所述第二阻焊层上的第二芯片，所述第二阻焊层对应所述导电块的位置开设有第三孔位，所述第二芯片的I/O口通过穿过所述第三孔位的芯片与所述第二重布线层连接。
作为低RDSON三维堆叠集成封装结构的一种优选方案，还包括锡膏，所述锡膏位于所述第一孔位和所述第二孔位内，所述锡膏的一面与所述第一芯片和所述导电块连接，另一面与所述第二重布线层连接。
作为低RDSON三维堆叠集成封装结构的一种优选方案，还包括位于所述第二阻焊层上并覆盖所述第二芯片和所述引线的第二塑封层。
作为低RDSON三维堆叠集成封装结构的一种优选方案，还包括位于所述第一塑封层上并覆盖所述第一重布线层的第三塑封层，所述第三塑封层开设有供所述第一重布线层的焊盘区外露的孔，所述金属凸块位于该孔内。
作为低RDSON三维堆叠集成封装结构的一种优选方案，还包括位于所述第一塑封层和所述第四孔位表面的种子层，所述第一重布线层位于所述种子层上并与填充满所述第四孔位的导电柱连接。
作为低RDSON三维堆叠集成封装结构的一种优选方案，所述第一芯片的数量为一个或者多个。
本发明的有益效果：本发明同时结合了SMT工艺、PCB工艺、重布线工艺以及打线工艺，有效降低了RDSON，对mos芯片和控制器芯片进行三维堆叠，减小了封装尺寸，提高了系统集成度。通过在电镀前贴装导电块，在电镀过程中把深宽比较大的第一塑封层上的孔转化为两个深宽比较小的盲孔，从而有效避免TMV结构产生空洞的现象，大大降低了电镀的工艺难度，缩短了电镀的时间，提高产品的可靠度，降低了生产成本。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍。显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一实施例所述的低RDSON三维堆叠集成封装结构的制备方法的流程图。
图2是本发明一实施例所述的低RDSON三维堆叠集成封装结构的制备方法的中的步骤 S20的具体的流程图。
图3是本发明一实施例所述的导电材料和第一阻焊层依次贴于第一载板上的剖视示意图。
图4是本发明一实施例所述的第一阻焊层开孔后的剖视示意图。
图5是本发明一实施例所述的涂覆锡膏、贴装导电块和第一芯片后的剖视示意图。
图6是本发明一实施例所述的对第一芯片塑封形成第一塑封层后的剖视示意图。
图7是本发明一实施例所述的制作第一重布线层后的剖视示意图。
图8是本发明一实施例所述的拆键合翻转固定于第二载板上的剖视示意图。
图9是本发明一实施例所述的导电材料开孔形成第二重布线层后的剖视示意图。
图10是本发明一实施例所述的制作第二阻焊层并开孔贴装第二芯片后的剖视示意图。
图11是本发明一实施例所述的采用引线连接第二芯片和第二重布线层后的剖视示意图。
图12是本发明一实施例所述的对第二芯片塑封形成第二塑封层后的剖视示意图。
图13是本发明一实施例所述的拆键合翻转固定于第三载板上后并对制作第三塑封后的剖视示意图。
图14是本发明一实施例所述的金属凸块植入第一重布线层的焊盘区后的剖视示意图。
图中：
11、第一载板；12、第二载板；
21、第一重布线层；22、导电材料；23、第二重布线层；
31、第一阻焊层；32、第二阻焊层；
4、锡膏；
51、第一芯片；52、第二芯片；
6、导电块；
7、引线；
81、第一塑封层；82、第二塑封层；83、第三塑封层；
9、金属凸块。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。
其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本专利的限制；为了更好地说明本发明的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
本发明实施例的附图中相同或相似的标号对应相同或相似的部件；在本发明的描述中，需要理解的是，若出现术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本专利的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
在本发明的描述中，除非另有明确的规定和限定，若出现术语“连接”等指示部件之间的连接关系，该术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个部件内部的连通或两个部件的相互作用关系。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
本实施例中的第一芯片51为具有双面I/O口的芯片，例如第一芯片51为mos芯片但不限于mos芯片；第二芯片52为具有单面I/O口的芯片，例如第二芯片52为控制器芯片但不限于控制器芯片；接下来以mos芯片和控制器芯片为例，对本发明的技术方案进行详细说明。
如图1所示，本实施例中的低RDSON三维堆叠集成封装结构的制备方法，包括以下步骤：
S10、参考图3，提供一第一载板11，于第一载板11沿其厚度方向的一侧面依次贴装导电材料22和第一阻焊层31，对第一阻焊层31开孔处理(图4)，形成使部分导电材料22外露的第一孔位和第二孔位，并于第一孔位和第二孔位处分别涂覆锡膏4(图5)；其中，第一载板11材料可为BT(Bismaleimide Triazine Resin)、FR4、FR5、PP、EMC、ABF或PI材料中的一种，但不限于此；第一孔位的开设位置和数量与第一芯片51的待安装位置与数量一一对应，第二孔位的开设位置和数量与导电块6的待安装位置与数量一一对应；
S20、于第一孔位对应的锡膏4处贴装具有双面I/O口的第一芯片51以及于第二孔位对应的锡膏4处贴装导电块6(图5)，并将第一芯片51的I/O口电性引出，即将第一芯片51的双面的I/O口全部电性引出；
S30、拆键合并翻转后，对导电材料22蚀刻处理，形成第二重布线层23；第二重布线层 23由导电材料22经过减成法制得，导电材料22蚀刻处理后，形成使部分第一阻焊层31外露的图形化孔，从而制得第二重布线层23；具体地，拆键合并翻转后，将第一塑封层81通过一第一临时键合胶贴装于第二载板12上(图8)，然后再对导电材料22蚀刻处理，制得第二重布线层23(图9)；第二载板12的材料与第一载板11相同，具体不再赘述；
S40、于第二重布线层23远离第一芯片51的一侧制作第二阻焊层32，并对第二阻焊层 32对应导电块6的位置进行开孔处理，形成第三孔位，使导电块6部分外露于第二阻焊层32 (图10)；
S50、于第二阻焊层32远离第一芯片51的一侧贴装第二芯片52，并使第二芯片52的I/O 口朝向远离第一芯片51的一侧，采用穿过第三孔位的引线7连接第二芯片52的I/O口和第二重布线层23，并对第二芯片52进行塑封，形成第二塑封层82(图11)。
其中，第一阻焊层31和第二阻焊层32均为用以阻焊的绿油。
本实施例中，第一芯片51、导电块6分别贴于对应位置的锡膏4处，锡膏4在塑封预热过程中可以对导电块6和第一芯片51的安装位置起到自动校正的作用。
本实施例同时结合了SMT(Surface Mount Technology，表面贴装技术)工艺、PCB(Printed Circuit Board，印刷电路板)工艺、重布线工艺以及打线工艺，有效降低了RDSON，同时对第二芯片52采用打线工艺降低了生产成本，然后对mos芯片和控制器芯片进行三维堆叠，减小了封装尺寸，提高了系统集成度。本发明通过在电镀前贴装导电块6，在电镀过程中把深宽比较大的第一塑封层81上的孔转化为两个深宽比较小的盲孔，从而有效避免由导电块6和导电柱组成的TMV结构产生空洞的现象，降低了电镀的工艺难度，缩短了电镀的时间，提高产品的可靠度。
进一步地，如图2所示，步骤S20具体包括以下步骤：
S20a、于第一孔位对应的锡膏4处贴装具有双面I/O口的第一芯片51以及于第二孔位对应的锡膏4处分别贴装导电块6(图5)；
S20b、对第一芯片51和导电块6进行塑封，形成第一塑封层81(图6)；
S20c、于第一塑封层81对应导电块6和第一芯片51远离第二芯片52的一面的I/O口的位置开孔处理，形成第四孔位；
S20d、于第一塑封层81的表面制作第一重布线层21，并使该第一重布线层21与制作于第四孔位内的导电柱连接(图7)。
本实施例中，第一芯片51通过扇出型重布线方式电性引出与金属凸块9连接。
其中，第一重布线层21为至少一层结构，即可以根据实际需求设计为一层、两层、三层甚至三层以上结构。
进一步地，如图1所示，步骤S50之后还包括以下步骤：
S60、拆键合并翻转固定，在第一重布线层21和第一塑封层81外露于第一重布线层21 的表面制作第三塑封层83(图12)，并对第三塑封层83进行开孔处理，使第一重布线层21的焊盘区外露(图13)；具体地，拆键合并翻转之后，将第二塑封层82通过第二临时键合胶贴装于第三载板上，然后再制作第三塑封层83；其中，第三塑封层83的功能与阻焊层类似，因此也可以采用阻焊层替代，例如，先在第一塑封层81和第一重布线层21表面涂覆感光油墨，感光油墨固化后通过曝光显影进行开孔处理，形成使第一重布线层21的焊盘区外露的阻焊层，具体不再赘述；其中，第二临时键合胶和第三载板在图中未示出；
S70、提供金属凸块9，将金属凸块9焊接植入第一重布线层21的焊盘区(图14)，完成低RDSON三维堆叠集成封装结构的制备。
最后，拆键合、分割，制得本实施例的RDSON较低的三维堆叠集成封装结构。
本实施例中，可选地，第一塑封层81、第二塑封层82、第三塑封层83的材料相同，可包括聚酰亚胺、硅胶和EMC(Epoxy Molding Compound，环氧塑封料)，本实施例优选EMC。
可选地，金属凸块9为锡焊料、银焊料或者金锡合金焊料，金属凸块9的具体形状不受限制，优选为锡球。
可选地，本实施例中的导电块6的材料为Cu、Ag或Au。
如图14所示，本实施例还提供一种采用上述实施例中的制备方法制得的低RDSON三维堆叠集成封装结构，包括：
第一阻焊层31，间隔开设有沿其厚度方向贯穿其的第一孔位和第二孔位；
位于第一阻焊层31一侧的第一塑封层81、封装于第一塑封层81内并位于第一孔位处的导电块6和位于第二孔位处的具有双面I/O口的第一芯片51，第一塑封层81开设有供第一芯片51的一面的I/O口和导电块6外露的第四孔位；
第一重布线层21，位于第一塑封层81上并通过第四孔位内的导电柱与导电块6连接；
金属凸块9，与第一重布线层21的焊盘区连接；
依次位于第一阻焊层31远离第一芯片51一侧的第二重布线层23和第二阻焊层32，以及背对第一芯片51安装于第二阻焊层32上的第二芯片52，第二阻焊层32对应导电块6的位置开设有第三孔位，第二芯片52的I/O口通过穿过第三孔位的引线7与第二重布线层23连接。
本实施例对mos芯片和控制器芯片进行三维堆叠，可有效降低RDSON，减小了封装尺寸，提高了系统集成度，有效避免TMV结构产生空洞的现象，大大降低了电镀的工艺难度，缩短了电镀的时间，提高产品的可靠度，降低了生产成本。
进一步地，为了使导电块6与第二重布线层23之间以及第一芯片51与第二重布线层23 之间实现稳定电气连接，本实施例的低RDSON三维堆叠集成封装结构还包括锡膏4，锡膏4 位于第一孔位和第二孔位内，锡膏4的一面与第一芯片51和导电块6连接，另一面与第二重布线层23连接。
其中，低RDSON三维堆叠集成封装结构还包括位于第二阻焊层32上并覆盖第二芯片52 和引线7的第二塑封层82，用以保护第二芯片52和引线7。
本实施例中，低RDSON三维堆叠集成封装结构还包括位于第一塑封层81上并覆盖第一重布线层21的第三塑封层83，第三塑封层83开设有供第一重布线层21的焊盘区外露的孔，金属凸块9位于该孔内。
进一步地，低RDSON三维堆叠集成封装结构还包括位于第一塑封层81和第四孔位表面的种子层，第一重布线层21位于种子层上并与填充满第四孔位的导电柱连接。本实施例中的种子层在图中未示出。
其中，种子层包括位于第一塑封层81上和第四孔位表面的钛金属层以及位于钛金属层上的铜金属层。其中，钛金属层的附着力高、电导率优良且厚度均匀，通过钛金属层可以将铜金属层稳定附着在第一塑封层81上。
当然，本实施例的种子层不限于两层结构(钛金属层、铜金属层)，也可以为单层或者两层以上的结构。种子层的材料也不限于两种单一的金属材料层叠组合，也可以为一种单一金属材料，或者合金材料，能够实现第一重布线层21与导电块6、第一芯片51的I/O口之间的电气连接稳定性即可，具体不再赘述。
可选地，第一芯片51的数量为一个或者多个，具体数量和规格依据产品设计而定，具体不受限制。
需要声明的是，上述具体实施方式仅仅为本发明的较佳实施例及所运用技术原理。本领域技术人员应该明白，还可以对本发明做各种修改、等同替换、变化等等。但是，这些变换只要未背离本发明的精神，都应在本发明的保护范围之内。另外，本申请说明书和权利要求书所使用的一些术语并不是限制，仅仅是为了便于描述。

Claims (10)

1.一种低RDSON三维堆叠集成封装结构的制备方法，其特征在于，包括以下步骤：
S10、提供一载板，于所述载板沿其厚度方向的一侧面依次贴装导电材料和第一阻焊层，对所述第一阻焊层开孔处理，形成使部分所述导电材料外露的第一孔位和第二孔位，并于所述第一孔位和所述第二孔位处分别涂覆锡膏；
S20、于所述第一孔位对应的锡膏处贴装具有双面I/O口的第一芯片以及于所述第二孔位对应的锡膏处贴装导电块，塑封后制作与所述第一芯片的I/O口和所述导电块连接的第一重布线层；
S30、拆键合并翻转固定，对所述导电材料蚀刻处理，形成第二重布线层；
S40、于所述第二重布线层远离所述第一芯片的一侧制作第二阻焊层，并对所述第二阻焊层对应所述导电块的位置进行开孔处理，形成第三孔位；
S50、于所述第二阻焊层远离所述第一芯片的一侧贴装第二芯片，并使所述第二芯片的I/O口朝向远离所述第一芯片的一侧，采用穿过所述第三孔位的引线连接所述第二芯片的I/O口和所述第二重布线层，并对所述第二芯片进行塑封，形成第二塑封层。
2.根据权利要求1所述的低RDSON三维堆叠集成封装结构的制备方法，其特征在于，步骤S20具体包括以下步骤：
S20a、于所述第一孔位对应的锡膏处贴装具有双面I/O口的第一芯片以及于所述第二孔位对应的锡膏处贴装导电块；
S20b、对所述第一芯片和所述导电块进行塑封，形成第一塑封层；
S20c、于所述第一塑封层对应所述导电块和所述第一芯片远离所述第二芯片的一面的I/O口的位置开孔处理，形成第四孔位；
S20d、于所述第一塑封层的表面制作第一重布线层，并使所述第一重布线层与制作于所述第四孔位内的导电柱连接。
3.根据权利要求1所述的低RDSON三维堆叠集成封装结构的制备方法，步骤S50之后还包括以下步骤：
S60、拆键合并翻转固定，在所述第一重布线层和所述第一塑封层外露于所述第一重布线层的表面制作第三塑封层，并对所述第三塑封层进行开孔处理，使所述第一重布线层的焊盘区外露；
S70、提供金属凸块，将所述金属凸块焊接植入所述第一重布线层的焊盘区。
4.根据权利要求1所述的低RDSON三维堆叠集成封装结构的制备方法，其特征在于，所述导电块的材料为Cu、Ag或Au。
5.一种采用权利要求1至4任一项所述的制备方法制得的低RDSON三维堆叠集成封装结构，其特征在于，包括：
第一阻焊层，间隔开设有沿其厚度方向贯穿其的第一孔位和第二孔位；
位于所述第一阻焊层一侧的第一塑封层、封装于所述第一塑封层内并位于所述第一孔位处的导电块和位于所述第二孔位处的具有双面I/O口的第一芯片，所述第一塑封层开设有供所述第一芯片的一面的I/O口和所述导电块外露的第四孔位；
第一重布线层，位于所述第一塑封层上并通过所述第四孔位内的导电柱与所述导电块连接；
金属凸块，与所述第一重布线层的焊盘区连接；
依次位于所述第一阻焊层远离所述第一芯片一侧的第二重布线层和第二阻焊层，以及背对所述第一芯片安装于所述第二阻焊层上的第二芯片，所述第二阻焊层对应所述导电块的位置开设有第三孔位，所述第二芯片的I/O口通过穿过所述第三孔位的引线与所述第二重布线层连接。
6.根据权利要求5所述的低RDSON三维堆叠集成封装结构，其特征在于，还包括锡膏，所述锡膏位于所述第一孔位和所述第二孔位内，所述锡膏的一面与所述第一芯片和所述导电块连接，另一面与所述第二重布线层连接。
7.根据权利要求5所述的低RDSON三维堆叠集成封装结构，其特征在于，还包括位于所述第二阻焊层上并覆盖所述第二芯片和所述引线的第二塑封层。
8.根据权利要求5所述的低RDSON三维堆叠集成封装结构，其特征在于，还包括位于所述第一塑封层上并覆盖所述第一重布线层的第三塑封层，所述第三塑封层开设有供所述第一重布线层的焊盘区外露的孔，所述金属凸块位于该孔内。
9.根据权利要求5所述的低RDSON三维堆叠集成封装结构，其特征在于，还包括位于所述第一塑封层和所述第四孔位表面的种子层，所述第一重布线层位于所述种子层上并与填充满所述第四孔位的导电柱连接。
10.根据权利要求5所述的低RDSON三维堆叠集成封装结构，其特征在于，所述第一芯片的数量为一个或者多个。
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