KR102205195B1 - 반도체 칩 적층 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 제1 실시예에 의하면, 일면 및 상기 일면에 대향하는 타면을 구비하는 기판; 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하며, 상기 기판의 일면 상에 적층된 복수의 반도체 칩들; 상기 전기접점과 전기적으로 연결되는 복수의 배선층; 상기 적층된 반도체 칩들을 포함한 상기 기판의 상면을 밀봉하도록 형성된 봉지재; 및 상기 봉지재를 관통하는 관통홀과, 상기 관통홀을 따라 형성되어 상기 복수의 배선층과 전기적으로 접속하는 관통비아;를 포함하되, 상기 적층된 반도체 칩들은 상부 반도체 칩의 비활성면이 하부 반도체 칩을 향하도록 부착되어, 상기 기판의 일면 상에 수직방향으로 배치되도록 마련되는 반도체 칩 적층 패키지가 제공된다.

Description

반도체 칩 적층 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE WITH STACKED CHIPS AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 칩 적층 패키지 및 그 제조 방법에 관한 것으로, 보다 상세하게는 사이즈에 있어서 최소화가 가능한 구조를 구현할 수 있고, 반도체 칩의 전기접점을 연결할 수 있는 미세패턴을 형성할 수 있는 반도체 칩 적층 패키지 및 그 제조 방법에 관한 것이다.
최근에 반도체 산업의 발전과 사용자의 요구에 따라 전자 기기는 더욱 소형화 및 경량화가 요구되고 있다. 이에 따라, 개발된 기술 중의 하나가 용량과 배치밀도의 증가를 위하여 여러 개의 단위 반도체 소자 또는 단위 반도체 칩 패키지를 적층시킨 형태의 3차원 적층 기술이다. 이러한 3차원 패키지 기술은 고집적도를 구현할 수 있다는 장점 외에도 전체적인 상호연결의 길이를 감소시킴으로써 전기적 특성 향상 및 저전력 소비 등의 장점이 있다.
인쇄회로기판(Printed Circuit Board: PCB, 이하 기판이라 칭한다)은, 현재 전자기기에 널리 사용되고 있으며, 현재의 COC(Chip On Chip)구조에 있어서 칩(chip) 스택(stack)을 다층으로 하는 구조는, 상기 칩을 리드프레임(lead frame)상에 다이본딩(die bonding)하고, 칩의 전극과 리드프레임을 와이어본딩(wire bonding)하여 수지 성형으로 패키지를 형성한 후 크림(cream) 땜납을 기판에 인쇄하고, 리플로우(reflow)하는 공정을 실시하는 SMT(Surface Mount Technology)가 사용되고 있다.
다만, 이러한 기술은 패키지(Package)의 사이즈를 최소화하는 데 있어 한계가 존재하며, 와이어(Wire)를 사용함에 따라 I/O(input/output)수 또한 한계가 존재할 수 밖에 없다. 이러한 I/O 수의 한계나, 패키지 사이즈를 극복하기 위해 칩 상에 배선층을 만들고 스택하여 제작하는 방법을 이용하였으나, 이러한 구조 또한 칩에 배선층을 만듦에 있어 한계가 존재하고, 칩을 정밀하게 스택하지 않을 경우 불량발생의 소지가 높은 문제점을 발생한다.
본 발명에 의하면, 반도체 장치의 소형화의 요구를 만족하면서, 반도체 칩의 전기접점을 연결할 수 있는 미세패턴을 형성할 수 있는 반도체 칩 적층 패키지 및 그 제조 방법을 제공하고자 한다.
본 발명에 의하면, 안테나를 회로기판에 내장한 단일 패키지 구조 상에 칩들을 적층함으로써 안테나를 별도로 제작하고 인쇄회로기판과 결합하는 공정을 생략할 수 있는 반도체 칩 적층 패키지 및 그 제조 방법을 제공하고자 한다.
본 발명의 실시예는 일면 및 상기 일면에 대향하는 타면을 구비하는 기판; 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하며, 상기 기판의 일면 상에 적층된 복수의 반도체 칩들; 상기 전기접점과 전기적으로 연결되는 복수의 배선층; 상기 적층된 반도체 칩들을 포함한 상기 기판의 상면을 밀봉하도록 형성된 봉지재; 및 상기 봉지재를 관통하는 관통홀과, 상기 관통홀을 따라 형성되어 상기 복수의 배선층과 전기적으로 접속하는 관통비아;를 포함하되, 상기 적층된 반도체 칩들은 상부 반도체 칩의 비활성면이 하부 반도체 칩을 향하도록 부착되어, 상기 기판의 일면 상에 수직방향으로 배치되도록 마련되는 반도체 칩 적층 패키지를 제공한다.
상기 배선층 상에 형성되며 상기 배선층을 부분적으로 노출시키는 빌드업층을 더 포함하여 제공될 수 있다.
최상부 반도체 칩의 전기접점과 전기적으로 연결되되, 배선층 상에 부착된 외부단자;를 더 포함하여 제공될 수 있다.
상기 기판은 방열판으로 마련되어 제공될 수 있다.
상기 기판은 상면과 하면 사이에 전기적 신호의 전달이 가능한 PCB(Printed Circuit Board) 기판으로 마련되어 제공될 수 있다.
상기 관통비아는 상기 기판과 전기적으로 접속되도록 마련되어 제공될 수 있다.
본 발명의 실시예는 제1 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하는 제1 반도체 칩이 내장된 제1 칩 패키지; 상기 제1 칩 패키지 상부에 배치되어, 제2 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하는 제2 반도체 칩이 내장된 제2 칩 패키지; 및 상기 제1 칩 패키지와 상기 제2 칩 패키지 사이에 개재되는 일정두께의 연결 접착층;을 포함하고, 상기 제1 및 제2 칩 패키지는 상기 제1 및 제2 전기접점과 전기적으로 연결되는 복수의 배선층과, 상기 제1 및 제2 칩 패키지 내부에서 상기 제1 및 제2 반도체 칩을 밀봉하도록 형성된 봉지재를 포함하되, 상기 봉지재를 관통하는 관통홀과, 상기 관통홀을 따라 형성되어 상기 복수의 배선층과 전기적으로 접속하는 관통비아;를 더 포함하고, 상기 연결접착층은 상기 제1 및 제2 칩 패키지를 상하 적층하여 접합시키도록 마련된 반도체 칩 적층 패키지를 제공한다.
상기 제1 및 제2 칩 패키지는 상기 배선층 상에 형성되며 상기 배선층을 부분적으로 노출시키는 빌드업층을 더 포함하여 제공될 수 있다.
상기 제2 반도체 칩의 전기접점과 전기적으로 연결되되, 배선층 상에 부착된 외부단자;를 더 포함하여 제공될 수 있다.
본 발명의 실시예는 일면 및 상기 일면에 대향하는 타면을 구비하는 기판; 상기 기판 상에 배치되고, 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하는 제1 반도체 칩이 내장된 칩 패키지; 및 제1 반도체 칩 상부에 배치되는 제2 반도체 칩; 을 포함하고, 상기 칩 패키지는 상기 제1 전기접점과 전기적으로 연결되는 배선층과, 상기 제2 반도체 칩과 상기 배선층을 전기적으로 접속시키는 UBM층과, 상기 칩 패키지 내부에서 상기 제1 반도체 칩을 밀봉하도록 형성된 봉지재와, 상기 봉지재를 관통하는 관통홀과, 상기 관통홀을 따라 형성되어 상기 배선층과 전기적으로 접속하는 관통비아를 포함하되, 상기 제1 및 제2 반도체 칩은 상기 기판의 일면 상에 수직방향으로 배치되도록 마련된 반도체 칩 적층 패키지를 제공한다.
상기 기판은 무선 통신을 위한 안테나 및 신호 배선이 구비된 안테나부가 내장되도록 마련되어 제공될 수 있다.
본 발명의 실시예는 일면 및 상기 일면에 대향하는 타면을 구비하는 기판; 상기 기판 상에 배치되고, 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하는 제1 반도체 칩이 내장된 칩 패키지; 및 제2 반도체 칩; 을 포함하고, 상기 칩 패키지는 상기 제1 전기접점과 전기적으로 연결되는 배선층과, 상기 칩 패키지 내부에서 상기 제1 반도체 칩을 밀봉하도록 형성된 봉지재와, 상기 봉지재를 관통하는 관통홀과, 상기 관통홀을 따라 형성되어 상기 배선층과 전기적으로 접속하는 관통비아를 포함하되, 상기 제1 반도체 칩은 상기 기판의 일면에 배치되고, 상기 제2 반도체 칩은 상기 기판의 타면에 배치되는 반도체 칩 적층 패키지를 제공한다.
상기 제1 전기접점과 전기적으로 연결되되, 배선층 상에 부착된 외부실장부재;를 더 포함하고, 상기 외부실장부재는 상기 배선층과 전기적으로 연결되는 UBM층과, 상기 UBM층 상에 마련되어 상기 UBM층과 전기적으로 연결되는 외부단자를 더 포함하여 제공될 수 있다.
상기 기판은 무선 통신을 위한 안테나 및 신호 배선이 구비된 안테나부가 내장되도록 마련되어 제공될 수 있다.
본 발명의 실시예는 제1 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 포함하되, 상기 비활성면이 기판의 일면을 향하도록 제1 반도체 칩을 배치하는 단계; 봉지재로 상기 제1 반도체 칩을 인캡슐레이팅(encapsulating)하는 단계; 상기 봉지재를 천공하여 상기 제1 전기접점이 노출되도록 비아를 형성하는 단계; 상기 비아의 표면을 도금함과 동시에, 도금된 상기 비아의 표면 및 상기 제1 전기접점과 전기적으로 연결되는 배선층을 형성하는 단계; 제2 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 포함하되, 상기 비활성면이 상기 제1 반도체 칩을 향하도록 상기 제1 반도체 칩 상에 제2 반도체 칩을 적층하는 단계; 봉지재로 상기 제2 반도체 칩을 인캡슐레이팅(encapsulating)하는 단계; 상기 봉지재를 천공하여 상기 제2 전기접점이 노출되도록 비아를 형성하는 단계; 상기 비아의 표면을 도금함과 동시에, 도금된 상기 비아의 표면 및 상기 제2 전기접점과 전기적으로 연결되는 배선층을 형성하는 단계; 및 상기 봉지재를 천공하여 관통홀을 형성하고, 상기 관통홀의 표면을 도금하여 상기 배선층과 전기적으로 연결하는 관통비아를 형성하는 단계;를 포함하되, 상기 제1 및 제2 반도체 칩은 상기 기판의 일면 상에 수직방향으로 배치되도록 마련되고, 상기 봉지재는 열가소성 폴리이미드가 양면 코팅된 폴리이미드 필름으로 마련되고, 상기 봉지재를 인캡슐레이팅(encapsulating)하는 단계는 상기 폴리이미드 필름을 고온에서 융착시키는 라미네이팅(Laminating) 공정을 포함하는 반도체 칩 적층 패키지 제조방법을 제공한다.
상기 기판은 상면과 하면 사이에 전기적 신호의 전달이 가능한 PCB(Printed Circuit Board) 기판으로 마련되어 제공되고, 상기 관통홀 및 관통비아를 형성하는 단계는 상기 관통비아가 상기 기판과 전기적으로 접속되도록, 상기 관통홀이 상기 기판을 천공하는 공정을 포함하여 제공될 수 있다.
본 발명의 실시예는 제1 반도체 칩이 내장된 제1 칩 패키지를 형성하는 단계; 상기 제1 칩 패키지 상에 일정두께의 연결 접착층을 배치하는 단계; 상기 연결 접착층을 매개로 상기 제1 칩 패키지 상부에 제2 반도체 칩이 내장된 제2 칩 패키지를 형성하는 단계; 및 관통홀을 형성하고, 상기 관통홀의 표면을 도금하여 관통비아를 형성하는 단계;를 포함하되, 상기 제1 칩 패키지를 형성하는 단계는 제1 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하는 제1 반도체 칩을 배치하는 단계와, 봉지재로 상기 제1 반도체 칩을 인캡슐레이팅(encapsulating)하는 단계와, 상기 봉지재를 천공하여 상기 제1 전기접점이 노출되도록 비아를 형성하는 단계와, 상기 비아의 표면을 도금함과 동시에, 도금된 상기 비아의 표면과 상기 제1 전기접점 및 상기 관통비아와 전기적으로 연결되는 배선층을 형성하는 단계를 포함하고, 상기 제2 칩 패키지를 형성하는 단계는 제2 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하는 제2 반도체 칩을 배치하는 단계와, 봉지재로 상기 제2 반도체 칩을 인캡슐레이팅(encapsulating)하는 단계와, 상기 봉지재를 천공하여 상기 제2 전기접점이 노출되도록 비아를 형성하는 단계와, 상기 비아의 표면을 도금함과 동시에, 도금된 상기 비아의 표면과 상기 제2 전기접점 및 상기 관통비아와 전기적으로 연결되는 배선층을 형성하는 단계를 포함하는 반도체 칩 적층 패키지 제조방법을 제공한다.
본 발명의 실시예는 일면 및 상기 일면에 대향하는 타면을 구비하는 기판을 제공하는 단계; 상기 기판 상에 제1 반도체 칩이 내장된 칩 패키지를 형성하는 단계; 및 상기 칩 패키지 상부에 제2 반도체 칩을 배치하는 단계;를 포함하되, 상기 칩 패키지를 형성하는 단계는 제1 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하는 제1 반도체 칩을 배치하는 단계와, 봉지재로 상기 제1 반도체 칩을 인캡슐레이팅(encapsulating)하는 단계와, 상기 봉지재를 천공하여 상기 제1 전기접점이 노출되도록 비아를 형성함과 동시에, 상기 봉지재를 관통시켜 관통홀을 형성하는 단계와, 상기 관통홀의 표면을 도금하여 관통비아를 형성함과 동시에, 상기 비아의 표면을 도금하여 도금된 상기 비아의 표면과 상기 제1 전기접점 및 상기 관통비아와 전기적으로 연결되는 배선층을 형성하는 단계와, 상기 배선층 상면에 상기 제2 반도체 칩과 상기 배선층을 전기적으로 접속시키는 UBM층을 형성하는 단계를 포함하고, 상기 제1 및 제2 반도체 칩은 상기 기판의 일면 상에 수직방향으로 배치되도록 마련되고, 상기 봉지재는 열가소성 폴리이미드가 양면 코팅된 폴리이미드 필름으로 마련되고, 상기 봉지재를 인캡슐레이팅(encapsulating)하는 단계는 상기 폴리이미드 필름을 고온에서 융착시키는 라미네이팅(Laminating) 공정을 포함하는 반도체 칩 적층 패키지 제조방법을 제공한다.
본 발명의 실시예는 일면 및 상기 일면에 대향하는 타면을 구비하는 기판을 제공하는 단계; 상기 기판 상에 제1 반도체 칩이 내장된 칩 패키지를 형성하는 단계; 및 상기 기판 상에 제2 반도체 칩을 배치하는 단계;를 포함하되, 상기 칩 패키지를 형성하는 단계는 제1 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하는 제1 반도체 칩을 배치하는 단계와, 봉지재로 상기 제1 반도체 칩을 인캡슐레이팅(encapsulating)하는 단계와, 상기 봉지재를 천공하여 상기 제1 전기접점이 노출되도록 비아를 형성함과 동시에, 상기 봉지재를 관통시켜 관통홀을 형성하는 단계와, 상기 관통홀의 표면을 도금하여 관통비아를 형성함과 동시에, 상기 비아의 표면을 도금하여 도금된 상기 비아의 표면과 상기 제1 전기접점 및 상기 관통비아와 전기적으로 연결되는 배선층을 형성하는 단계와, 상기 배선층을 통해 상기 제1 전기접점과 전기적으로 연결되도록 외부실장부재를 결합하는 단계를 포함하고, 상기 제1 반도체 칩은 상기 기판의 일면에 배치되고, 상기 제2 반도체 칩은 상기 기판의 타면에 배치되도록 마련되고, 상기 봉지재는 열가소성 폴리이미드가 양면 코팅된 폴리이미드 필름으로 마련되고, 상기 봉지재를 인캡슐레이팅(encapsulating)하는 단계는 상기 폴리이미드 필름을 고온에서 융착시키는 라미네이팅(Laminating) 공정을 포함하여 제공될 수 있다.
본 발명에 의한 반도체 칩 적층 패키지 및 그 제조 방법은 반도체 칩을 수직으로 스택한 구조이므로 종래 수평방식으로 반도체 칩을 배치할 때 보다 패턴 사이즈의 최소화 가능한 구조를 구현할 수 있다.
본 발명에 의한 반도체 칩 적층 패키지 및 그 제조 방법은 빌드업층을 형성함으로써, 반도체 칩의 전기접점을 연결할 수 있는 미세패턴을 형성할 수 있어, CSP(chip scale package)의 신뢰도를 향상시킬 수 있다.
본 발명에 의한 반도체 칩 적층 패키지 및 그 제조 방법은 반도체 장치의 소형화 요구를 만족함과 동시에 기존의 안테나와 회로 기판간의 조립, 결합공정을 생략할 수 있다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 의한 반도체 칩 적층 패키지의 제조 방법을 도시한 단면도이다.
도 2는 도 1a 내지 도 1f에 따라 제조된 반도체 칩 적층 패키지의 구조를 도시한 단면도이다.
도 3은 본 발명의 제2 실시예에 의한 반도체 칩 적층 패키지의 제조 방법을 도시한 단면도이다.
도 4a 내지 도 4g는 본 발명의 제3 실시예에 의한 반도체 칩 적층 패키지의 제조 방법을 도시한 단면도이다.
도 5는 도 4a 내지 도 4g에 따라 제조된 반도체 칩 적층 패키지의 구조를 도시한 단면도이다.
도 6a 내지 도 6f는 본 발명의 제4 실시예에 의한 반도체 칩 적층 패키지의 제조 방법을 도시한 단면도이다.
도 7은 도 6a 내지 도 6f에 따라 제조된 반도체 칩 적층 패키지의 구조를 도시한 단면도이다.
도 8a 내지 도 8h는 본 발명의 제5 실시예에 의한 반도체 칩 적층 패키지의 제조 방법을 도시한 단면도이다.
도 9는 도 8a 내지 도 8h에 따라 제조된 반도체 칩 적층 패키지의 구조를 도시한 단면도이다.
이하에서는 본 발명의 실시 예들을 첨부 도면을 참조하여 상세히 설명한다. 아래에서 소개하는 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달하기 위해 제시하는 것이다. 본 발명은 제시하는 실시 예만으로 한정되지 않고 다른 형태로도 구체화될 수 있다. 도면은 본 발명을 명확히 하기 위해 설명과 관계 없는 부분의 도시를 생략할 수 있고, 이해를 돕기 위해 구성요소의 크기 등을 다소 과장하여 표현할 수 있다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 의한 반도체 칩 적층 패키지의 제조 방법을 도시한 단면도이고, 도 2는 도 1a 내지 도 1f에 따라 제조된 반도체 칩 적층 패키지의 구조를 도시한 단면도이다.
본 발명의 제1 실시예에 의하면, 일면 및 상기 일면에 대향하는 타면을 구비하는 기판(10), 후술할 반도체 칩을 부착하기 위한 접착층(11), 제1 및 제2 전기접점(13a, 13b)을 포함하는 전기접점이 구비된 제1 및 제2 반도체 칩(12a, 12b), 전기접점과 전기적으로 연결되는 배선층(14), 적층된 반도체 칩들을 포함한 기판의 상면을 밀봉하도록 형성된 봉지재(20), 봉지재를 관통하는 관통홀과, 관통홀을 따라 형성되어 상기 다수의 배선층과 전기적으로 접속하는 관통비아(17), 배선층 상에 형성되며 상기 배선층을 부분적으로 노출시키는 빌드업층(30), 외부단자(40)를 포함하는 반도체 칩 적층 패키지가 제공된다. 이 때, 기판(10)은 방열판으로 마련될 수 있다.
기판(10) 상에는 복수의 반도체 칩이 적층될 수 있다. 각각의 반도체 칩들은 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비할 수 있다. 이 때, 적층된 2이상의 반도체 칩들은 상부 반도체 칩의 비활성면이 하부 반도체 칩을 향하도록 부착되어, 기판(10)의 일면 상에 수직방향으로 배치될 수 있다.
본 발명의 제1 실시예에 의하면, 일면에 제1 전기접점(13a)이 형성된 제1 반도체 칩(12a)을 기판(10)에 배치하는 단계, 봉지재(20)를 형성하여 제1 반도체 칩(12a)을 인캡슐레이팅(encapsulating)하고, 봉지재(20)를 천공하여 제1 전기접점(13a)과 전기적으로 연결되는 배선층(14)을 형성하는 단계, 배선층(14)의 적어도 일부 영역이 노출되도록 빌드업층(30)을 형성하는 단계 및 상술한 공정과 동일한 방법으로, 제2 반도체 칩(12b)의 배치 단계와 인캡슐레이팅(encapsulating) 단계와 배선층(14)과 빌드업층(30) 형성 단계를 소정 횟수 반복하고, 복수의 배선층(14)을 전기적으로 연결하는 관통비아(17)를 형성하는 단계, 배선층(14)과 전기적으로 연결되는 외부단자(40)를 결합하는 단계를 포함하는 반도체 칩 적층 패키지 제조방법이 제공된다.
도 1(a) 및 (b)와 같이, 배치 단계 이전에, 제1 반도체 칩(12a)이 배치되는 방열판(heat spreader)을 제공할 수 있고, 배치 단계에서, 제1 반도체 칩(12a)과 기판(10) 사이에 접착층(adhesive)를 이용해 접착층(11)을 개재시켜 반도체 칩을 기판(10)에 접착시킬 수 있다.
인캡슐레이팅 단계는, 제1 반도체 칩(12a)을 커버하도록 기판(10)에 액상의 수지를 도포하고 소성(curing)시키는 단계 또는 폴리이미드 필름으로 마련된 봉지재(20)를 라미네이팅 하는 단계를 포함할 수 있다.
배선층(14) 형성 단계는, 제1 전기접점(13a)이 노출되도록 봉지재(20)를 천공하여 비아를 천공하는 단계 및 비아의 표면을 도금(plating)하는 단계를 포함할 수 있다.
그리고, 배선층(14) 상에 빌드업(build-up)층(30)을 형성하고 빌드업층을 천공하여 상기 도금된 비아의 표면과 전기적으로 연결되는 배선층(14)의 적어도 일부 영역을 노출시키는 단계를 더 포함할 수 있다. 여기서, 빌드업층(30)은 복수로 적층되고, 배선층(14)은 복수의 빌드업층(30)에 각각 가공될 수 있다.
이후, 제2 반도체 칩(12b)이 스택된 구조를 이루도록 수행될 수 있다. 따라서, 상기의 반도체 칩 패턴 상부로부터 배선층(14)과 빌드업(30)층을 형성하고, 그 상부에 반도체 칩을 배치한 후, 배선층과 빌드업층의 형성을 반복함으로써 사이즈의 최소화 가능한 NEW SIP(System In Package) 구조를 구현할 수 있다. 여기서, 본 발명에서의 '스택된'의 의미는 반도체 칩이 수직방향으로 쌓여 있는 구조임을 의미한다.
이와 같은 공정을 수행하기 위해, 먼저 도 1의 (c)와 같이, 빌드업층(30)에 접착층(11)을 개재시켜 제2 반도체 칩(12b)을 배치한다. 이 때, 제2 반도체 칩(12b)의 일면에 제2 전기접점(13b)이 형성되는데, 제2 전기접점(13b)이 없는 타면을 배선층(14) 및 빌드업층(30) 상부에 접착시켜 제1 및 제2 전기접점(13a, 13b)의 전기적 연결을 구현 할 수 있다.
도 1의 (d)와 같이, 접착층(11)과 제2 반도체 칩(12b)을 커버하도록 봉지재(20)를 인캡슐레이팅하고, 제2 반도체 칩(12b)의 제2 전기접점(13b)이 노출되도록 봉지재(20)를 천공하여 비아를 가공한다. 이 때, 봉지재(20)는 EMC(Epoxy molding compound) 등 기존의 봉지재로 인캡슐레이팅하여 마련될 수 있다. 또는, 봉지재(20)는 빌드업층(30)의 재질과 동일한 감광성의 폴리이미드 필름을 고온에서 코팅하여 경화시키는 라미네이팅(Laminating)공정을 통해 마련될 수 있다. 봉지재(20)를 감광성의 폴리이미드 필름으로 마련할 경우, 반도체 칩 인캡슐레이팅 공정과 빌드업 공정을 동일한 프로세스로 진행할 수 있어 공정이 단순하고, 재료 간의 물성차이로 인한 패키지의 에러를 방지할 수 있다.
이후, 제2 반도체 칩(12b)의 제2 전기접점(13b)이 노출되도록 비아를 가공할 수 있다. 전술한 공정에 의해 천공된 비아의 내면을 도금하여 제2 반도체 칩(12b)과 전기적으로 연결되는 배선층(14)을 구현할 수 있다. 다음으로, 제2 반도체 칩(12b)과 전기적으로 연결되는 상술한 배선에 두번째 빌드업층(30)을 적층한다.
이로써, 제2 반도체 칩(12b)의 제2 전기접점(13b)과 복수의 배선층(14)들을 전기적으로 연결하는 반도체 칩 적층 패키지를 구현할 수 있다. 결론적으로, 본 발명에 의한 반도체 칩 적층 패키지는 기판(10)에 제1 반도체 칩(12a)이 적층된 패키지에 제2 반도체 칩(12b)이 순차적으로 적층되어 제1 및 제2 반도체 칩(12a, 12b)이 수직으로 스택된 구조를 이룰 수 있다.
도 1의 (e)와 같이, 복수의 반도체 칩이 적층된 반도체 칩 적층 패키지가 형성되면, 복수의 배선층(14)들의 상호 전기적 연결을 구현하는 관통비아(17)를 형성할 수 있다. 이 때, 복수의 반도체 칩을 스택한 후, 봉지재(20)를 관통하는 관통홀을 천공할 수 있다. 예를 들어, 봉지재(20)를 드릴링(drilling)하거나 봉지재(20)에 레이저를 조사하거나, 또는, 봉지재(20)에 대해 샌드블라스팅(sand blasting)가공을 수행함으로써 관통홀을 천공할 수 있다. 전술한 공정에 의해 천공된 관통홀 내에 도전성 페이스트로 충전하거나, 관통홀 벽면에 대해 스퍼터링 또는 도금공정을 수행한 후 관통홀 내부를 비전도성 페이스트로 충전함으로써 관통비아(17)가 형성될 수 있다. 따라서, 제1 반도체 칩(12a)과 제2 반도체 칩(12b)간의 전기적 도통을 구현할 수 있는 반도체 칩 적층 패키지를 형성할 수 있다. 즉, 복수의 칩들을 스택함으로써 복수의 전기접점을 전기적으로 연결하는 기술을 통해 NEW SIP(system in package) 구조를 실현할 수 있으며, CSP(chip scale package)의 신뢰도를 향상 시킬 수 있다.
마지막으로, 도 1의 (f)와 같이, 배선층(14)과 전기적으로 연결되는 외부단자(40)를 형성한다. 그 공정으로, 빌드업층(30)에 노출되는 배선층(14)의 표면에 솔더볼(solder ball) 등의 도전성 외부단자(40)를 결합하여 반도체 칩 적층 패키지와 외부 장치와의 전기적 연결을 위한 접점을 형성한다.
도 3은 본 발명의 제2 실시예에 의한 반도체 칩 적층 패키지의 제조 방법을 도시한 단면도이다.
본 발명의 제2 실시예에 의하면, 기판(10)은 상면과 하면 사이에 전기적 신호의 전달이 가능한 PCB(Printed Circuit Board, 인쇄회로기판)으로 마련될 수 있다. 즉, 제2 실시예에 의한 반도체 칩 적층 패키지는 PCB의 일면 상에 복수의 반도체 칩들이 수직방향으로 배치될 수 있다.
복수의 반도체 칩을 스택한 후, 봉지재(20)를 관통하고, PCB 표면을 일정 깊이 관통하는 관통홀을 천공할 수 있다. 예를 들어, 드릴링(drilling)하거나 레이저를 조사하거나, 또는, 샌드블라스팅(sand blasting)가공을 수행함으로써 관통홀을 천공할 수 있다. 전술한 공정에 의해 천공된 관통홀 내에 도전성 페이스트로 충전하거나, 관통홀 벽면에 대해 스퍼터링 또는 도금공정을 수행한 후 관통홀 내부를 비전도성 페이스트로 충전함으로써 관통비아(17)가 형성될 수 있다. 이 때, 관통비아(17)는 PCB와 전기적으로 접속되도록 형성될 수 있다.
도 4a 내지 도 4g는 본 발명의 제3 실시예에 의한 반도체 칩 적층 패키지의 제조 방법을 도시한 단면도이고, 도 5는 도 4a 내지 도 4g에 따라 제조된 반도체 칩 적층 패키지의 구조를 도시한 단면도이다.
본 발명의 제3 실시예에 의하면, 제1 전기접점(13a)이 배치된 활성면 및 활성면에 대향하는 비활성면을 구비하는 제1 반도체 칩(12a)이 내장된 제1 칩 패키지, 상술한 제1 칩 패키지 상부에 배치되어, 제2 전기접점(13b)이 배치된 활성면 및 활성면에 대향하는 비활성면을 구비하는 제2 반도체 칩(12b)이 내장된 제2 칩 패키지 및 상술한 제1 칩 패키지와 제2 칩 패키지 사이에 개재되는 일정두께의 연결 접착층(50)을 포함하는 반도체 칩 적층 패키지가 제공된다. 이 때, 연결접착층(50)은 제1 및 제2 칩 패키지를 상하 적층하여 접합시키도록 마련된다.
제1 및 제2 칩 패키지는 제1 및 제2 전기접점(13a, 13b)과 전기적으로 연결되는 복수의 배선층(14), 배선층 상에 형성되며 상기 배선층을 부분적으로 노출시키는 빌드업층(30), 제1 및 제2 칩 패키지 내부에서 제1 및 제2 반도체 칩(12a, 12b)을 밀봉하도록 형성된 봉지재(20)를 포함하되, 봉지재(20)를 관통하는 관통홀과 관통홀을 따라 형성되어 복수의 배선층(14)과 전기적으로 접속하는 관통비아(17), 최상부 반도체 칩의 전기접점과 전기적으로 연결되되, 배선층(14)에 부착된 외부단자(40)를 더 포함한다.
본 발명의 제3 실시예에 의하면, 제1 반도체 칩(12a)이 내장된 제1 칩 패키지를 형성하는 단계, 제1 칩 패키지 상에 일정두께의 연결 접착층(50)을 배치하는 단계 및 연결 접착층(50)을 매개로 상술한 제1 칩 패키지 상부에 제2 반도체 칩(12b)이 내장된 제2 칩 패키지를 형성하는 단계를 포함하는 반도체 칩 적층 패키지 제조방법이 제공된다.
도 4(a) 내지 도 4 (d)에 도시된 바와 같이, 제1 칩 패키지는, 일면에 제1 전기접점(13a)이 형성된 제1 반도체 칩(12a)을 기판(10)에 배치하는 단계, 봉지재(20)를 형성하여 제1 반도체 칩(12a)을 인캡슐레이팅(encapsulating)하고, 봉지재(20)를 천공하여 제1 전기접점(13a)이 노출되도록 비아를 형성하는 단계, 상술한 비아의 표면을 도금함과 동시에 제1 전기접점(13a)과 전기적으로 연결되는 배선층(14)을 형성하는 단계, 배선층(14)의 적어도 일부 영역이 노출되도록 빌드업층(30)을 형성하는 통해 형성될 수 있다. 마찬가지로, 제2 반도체 칩(12b)이 내장된 제2 칩 패키지 역시 상술한 공정들과 동일한 단계들을 통해 형성될 수 있다.
도 4(e)에 도시된 바와 같이, 상술한 제1 칩 패키지와 제2 칩 패키지를 상하 접합시키기 위해 일정두께의 연결 접착층(50)이 배치된다.
이후, 도 4(f) 및 도 4(g)에 도시된 바와 같이, 봉지재(20)를 관통하는 관통홀을 형성하고, 관통홀을 따라 형성되어 복수의 배선층(14)과 전기적으로 접속하는 관통비아(17)를 형성한다. 이어서, 배선층(14)과 전기적으로 연결되는 외부단자(40)를 결합한다.
도 6a 내지 도 6f는 본 발명의 제4 실시예에 의한 반도체 칩 적층 패키지의 제조 방법을 도시한 단면도이고, 도 7은 도 6a 내지 도 6f에 따라 제조된 반도체 칩 적층 패키지의 구조를 도시한 단면도이다.
본 발명의 제4 실시예에 의하면, 일면 및 상기 일면에 대향하는 타면을 구비하는 기판(10), 기판(10) 상에 배치되며 제1 전기접점(13a)이 배치된 활성면 및 활성면에 대향하는 비활성면을 구비하는 제1 반도체 칩(12a)이 내장된 칩 패키지, 상술한 제1 칩 패키지 상부에 배치되는 제2 반도체 칩(12b)을 포함하는 반도체 칩 적층 패키지가 제공된다. 이 때, 제1 및 제2 반도체 칩(12a, 12b)은 기판(10)의 일면 상에 수직방향으로 배치되도록 마련된다.
칩 패키지는 제1 전기접점(13a)과 전기적으로 연결되는 배선층(14a), 배선층(14a) 상면에 제2 반도체 칩(12b)과 배선층(14a)을 전기적으로 접속시키는 UBM층(14b), 상술한 칩 패키지 내부에서 제1 반도체 칩(12a)을 밀봉하도록 형성된 봉지재(20), 봉지재(20)를 관통하는 관통홀(17a)과 관통홀(17a)을 따라 형성되어 배선층(14a)과 전기적으로 접속하는 관통비아(17)를 포함한다.
기판(10)은 무선 통신을 위한 안테나 및 신호 배선이 구비된 안테나부가 내장되도록 마련될 수 있다. 도시된 바에 의하면 기판(10)의 구조에 대하여, 예를 들어, PCB에 무선 통신을 위한 안테나 및 신호 배선을 포함하는 안테나부(9)가 내장된 구조만을 도시하였으나, 본 발명은 이에 한정되지 않으며, 기판(10)이 일반적인 PCB의 구조를 가진 경우도 포함한다. PCB에 안테나부(9)가 내장된 구조의 기판(10)은, 안테나를 별도로 제작하고 기판 결합하는 과정에서 사용되는 BGA, LGA 등의 조립 공정을 생략할 수 있고, 안테나와 기판과의 물리적 거리를 최소화하도록 제시되고 있다
본 발명의 제4 실시예에 의하면, 일면 및 상기 일면에 대향하는 타면을 구비하는 기판(10)을 제공하는 단계, 제1 반도체 칩(12a)이 내장된 칩 패키지를 형성하는 단계, 상술한 칩 패키지 상부에 제2 반도체 칩(12b)을 배치하는 단계를 포함하는 반도체 칩 적층 패키지 제조방법이 제공된다.
도 6(a)에 도시된 바와 같이, 안테나부(9)가 PCB의 상면 및 내부에 걸쳐 형성된 기판(10)이 제공될 수 있다.
도 6(b) 내지 도 6(e)에 도시된 바와 같이, 칩 패키지는, 일면에 제1 전기접점(13a)이 형성된 제1 반도체 칩(12a)을 기판(10)에 배치하는 단계, 봉지재(20)를 형성하여 제1 반도체 칩(12a)을 인캡슐레이팅(encapsulating)하고, 봉지재(20)를 천공하여 제1 전기접점(13a)이 노출되도록 비아를 형성함과 동시에 봉지재(20)를 관통시켜 관통홀(17a)을 형성하는 단계, 상술한 관통홀(17a)의 표면을 도금하여 관통비아(17)를 형성함과 동시에, 상술한 비아의 표면을 도금하여 도금된 비아의 표면과 제1 전기접점(13a) 및 관통비아(17)를 전기적으로 연결하는 배선층(14a)을 형성하는 단계, 배선층(14a) 상면에 제2 반도체 칩(12b)과 배선층(14a)을 전기적으로 접속시키는 UBM층(14b)을 형성하는 단계를 통해 형성될 수 있다. 전술한 바와 같이, 봉지재(20)는 감광성의 폴리이미드 필름을 고온에서 융착하고 이후 경화시키는 라미네이팅(Laminating)공정을 통해 마련될 수 있다.
다음으로, 도 6(f)에 도시된 바와 같이 상술한 칩 패키지 상부에 제2 반도체 칩(12b)을 배치한다.
도 8a 내지 도 8h는 본 발명의 제5 실시예에 의한 반도체 칩 적층 패키지의 제조 방법을 도시한 단면도이고, 도 9는 도 8a 내지 도 8h에 따라 제조된 반도체 칩 적층 패키지의 구조를 도시한 단면도이다.
본 발명의 제5 실시예에 의하면, 일면 및 상기 일면에 대향하는 타면을 구비하는 기판(10), 기판(10) 상에 배치되며 제1 전기접점(13a)이 배치된 활성면 및 활성면에 대향하는 비활성면을 구비하는 제1 반도체 칩(12a)이 내장된 칩 패키지 및 제2 반도체 칩(12b)을 포함하는 반도체 칩 적층 패키지가 제공된다. 이 때, 제1 반도체 칩(12a)은 기판(10)의 일면에 배치되는 반면, 제2 반도체 칩(12b)은 기판(10)의 타면에 배치된다.
칩 패키지는 제1 전기접점(13a)과 전기적으로 연결되는 배선층(14a), 상술한 칩 패키지 내부에서 제1 반도체 칩(12a)을 밀봉하도록 형성된 봉지재(20), 봉지재(20)를 관통하는 관통홀(17a)과 관통홀(17a)을 따라 형성되어 배선층(14a)과 전기적으로 접속하는 관통비아(17)를 포함한다.
기판(10)은, 예를 들어, 무선 통신을 위한 안테나 및 신호 배선이 구비된 안테나부(9)가 내장되도록 마련될 수 있다.
배선층(14a) 상에는 제1 전기접점(13a)과 전기적으로 연결되는 외부실장부재를 결합시킬 수 있다. 외부실장부재는 배선층(14a)과 전기적으로 연결되는 UBM층(14b)과, UBM층(14b) 상에 마련되어 UBM층(14b)과 전기적으로 연결되는 외부단자(40)를 포함한다.
본 발명의 제5 실시예에 의하면, 일면 및 상기 일면에 대향하는 타면을 구비하는 기판(10)을 제공하는 단계, 기판(10) 상에 제1 반도체 칩(12a)이 내장된 칩 패키지를 형성하는 단계, 기판(10) 상에 제2 반도체 칩(12b)을 배치하는 단계를 포함하는 반도체 칩 적층 패키지 제조방법이 제공된다.
도 8(a)에 도시된 바와 같이, 안테나부(9)가 PCB의 상면 및 내부에 걸쳐 형성된 기판(10)이 제공될 수 있다.
도 8(b) 내지 도 8(e)에 도시된 바와 같이, 칩 패키지는, 일면에 제1 전기접점(13a)이 형성된 제1 반도체 칩(12a)을 기판(10)에 배치하는 단계, 봉지재(20)를 형성하여 제1 반도체 칩(12a)을 인캡슐레이팅(encapsulating)하고, 봉지재(20)를 천공하여 제1 전기접점(13a)이 노출되도록 비아를 형성함과 동시에 봉지재(20)를 관통시켜 관통홀(17a)을 형성하는 단계, 상술한 관통홀(17a)의 표면을 도금하여 관통비아(17)를 형성함과 동시에, 상술한 비아의 표면을 도금하여 도금된 비아의 표면과 제1 전기접점(13a) 및 관통비아(17)를 전기적으로 연결하는 배선층(14a)을 형성하는 단계, 배선층(14a) 상에 배치되어 배선층(14a)을 통해 제1 전기접점(13a)과 전기적으로 연결되도록 외부실장부재를 결합하는 단계를 통해 형성될 수 있다. 전술한 바와 같이, 봉지재(20)는 감광성의 폴리이미드 필름을 고온에서 융착하고 이후 경화시키는 라미네이팅(Laminating)공정을 통해 마련될 수 있다.
다음으로, 도 8(f)에 도시된 바와 같이, 배선층(14a) 상에 UBM층(14b) 및 외부단자(40)를 포함하는 외부실장부재를 결합한다. 즉, 배선층(14a) 상에 배치되어 배선층과 전기적으로 연결되는 UBM층(14b)을 형성하고, 이후, UBM층(14b) 상에 마련되어 UBM층과 전기적으로 연결되는 외부단자(40)를 부착할 수 있다.
도 8(g)에 도시된 바와 같이, 외부실장부재 결합한 이후, 후술할 제2 반도체 칩(12b)를 배치하기 전에, 기판(10)을 뒤집어서 제1 반도체 칩(12a)이 결합된 기판(10)의 일면과 상반된 타면에 제2 반도체 칩(12b)을 접합하기 위한 단계를 포함한다.
도 8(h)에 도시된 바와 같이, 기판(10)을 뒤집어 기판(10)의 타면이 노출되면, 제2 반도체 칩(12b)이 기판(10)의 타면에 플립칩 본딩 또는 와이어 본딩 방식으로 접합될 수 있다. 다만, 상술한 본딩 방식은 이에 한정되는 것은 아니고, 기타 다른 표면배치방법에 따라 본딩될 수 있음은 물론이다.
본 발명은 첨부된 도면에 도시된 일 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
9: 안테나부
10: 기판
11: 접착층
12a: 제1 반도체 칩
12b: 제2 반도체 칩
13a: 제1 전기접점
13b: 제2 전기접점
14, 14a: 배선층
14b: UBM층
17: 관통비아
17a: 관통홀
20: 봉지재
30: 빌드업층
40: 외부단자
50: 연결 접착층

Claims (19)

  1. 일면 및 상기 일면에 대향하는 타면을 구비하는 기판;
    전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하며, 상기 기판의 일면 상에 적층된 복수의 반도체 칩들;
    상기 전기접점과 전기적으로 연결되는 복수의 배선층;
    상기 반도체 칩과 상기 배선층 사이에 각각 마련되되, 각각의 상기 반도체 칩을 밀봉하도록 형성되는 복수의 봉지재;
    각각의 상기 배선층 상에 형성되며 상기 배선층을 부분적으로 노출시키는 복수의 절연층;
    상기 복수의 배선층과 상기 복수의 봉지재 및 상기 복수의 절연층을 함께 천공하여 형성되되, 상기 기판의 일면에 접하는 하부의 상기 봉지재의 일면 일부까지 천공되거나 또는 상기 기판의 일면 일부까지 천공되는 관통홀; 및
    상기 봉지재를 관통하는 관통홀과, 상기 관통홀을 따라 형성되어 상기 복수의 배선층과 전기적으로 접속하는 관통비아;를 포함하되,
    상기 적층된 반도체 칩들은
    상부 반도체 칩의 비활성면이 하부 반도체 칩을 향하도록 부착되어, 상기 기판의 일면 상에 수직방향으로 배치되도록 마련되는 반도체 칩 적층 패키지.
  2. 삭제
  3. 제1항에 있어서,
    최상부 반도체 칩의 전기접점과 전기적으로 연결되되, 배선층 상에 부착된 외부단자;를 더 포함하는 반도체 칩 적층 패키지.
  4. 제1항에 있어서,
    상기 기판은 방열판으로 마련되는 반도체 칩 적층 패키지.
  5. 제1항에 있어서,
    상기 기판은
    상면과 하면 사이에 전기적 신호의 전달이 가능한 PCB(Printed Circuit Board) 기판으로 마련되는 반도체 칩 적층 패키지.
  6. 제5항에 있어서,
    상기 관통비아는
    상기 기판과 전기적으로 접속되도록 마련되는 반도체 칩 적층 패키지.
  7. 제1 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하는 제1 반도체 칩이 내장된 제1 칩 패키지;
    상기 제1 칩 패키지 상부에 배치되어, 제2 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하는 제2 반도체 칩이 내장된 제2 칩 패키지; 및
    상기 제1 칩 패키지와 상기 제2 칩 패키지 사이에 개재되는 일정두께의 연결 접착층;을 포함하고,
    상기 제1 및 제2 칩 패키지는
    상기 제1 및 제2 전기접점과 전기적으로 연결되는 복수의 배선층과,
    상기 제1 및 제2 칩 패키지 내부에서 상기 제1 반도체 칩과 상기 배선층 사이와, 상기 제2 반도체 칩과 상기 배선층 사이에 각각 마련되어, 상기 제1 및 제2 반도체 칩을 밀봉하도록 형성된 복수의 봉지재와,
    각각의 상기 배선층 상에 형성되며 상기 배선층을 부분적으로 노출시키는 복수의 절연층을 포함하되,
    상기 복수의 배선층과 상기 복수의 봉지재와 상기 복수의 절연층 및 상기 연결 접착층을 함께 천공하여 형성되되, 상기 제1 반도체 칩을 밀봉하는 하부의 상기 봉지재의 일면 일부까지 천공되는 관통홀; 및
    상기 봉지재를 관통하는 관통홀과, 상기 관통홀을 따라 형성되어 상기 복수의 배선층과 전기적으로 접속하는 관통비아;를 더 포함하고,
    상기 연결접착층은
    상기 제1 및 제2 칩 패키지를 상하 적층하여 접합시키도록 마련되는 반도체 칩 적층 패키지.
  8. 삭제
  9. 제7항에 있어서,
    상기 제2 반도체 칩의 전기접점과 전기적으로 연결되되, 배선층 상에 부착된 외부단자;를 더 포함하는 반도체 칩 적층 패키지.
  10. 일면 및 상기 일면에 대향하는 타면을 구비하는 기판;
    상기 기판 상에 배치되고, 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하는 제1 반도체 칩이 내장된 칩 패키지; 및
    제1 반도체 칩 상부에 배치되는 제2 반도체 칩; 을 포함하고,
    상기 칩 패키지는
    상기 전기접점과 전기적으로 연결되는 배선층과,
    상기 배선층 상에 형성되되, 일면이 상기 제2 반도체 칩에 접하고 타면이 상기 배선층에 접하여 상기 제2 반도체 칩과 상기 배선층을 전기적으로 접속시키는 UBM층과,
    상기 칩 패키지 내부에서 상기 제1 반도체 칩을 밀봉하도록 형성된 봉지재와,
    상기 봉지재를 관통하는 관통홀과, 상기 배선층으로부터 연장되어 상기 관통홀을 따라 형성되는 관통비아를 포함하되,
    상기 배선층은
    상기 비활성면 측으로 연장되고 상기 기판에 연결되며,
    상기 제1 및 제2 반도체 칩은
    상기 기판의 일면 상에 수직방향으로 배치되도록 마련되는 반도체 칩 적층 패키지.
  11. 제10항에 있어서,
    상기 기판은
    무선 통신을 위한 안테나 및 신호 배선이 구비된 안테나부가 내장되도록 마련되는 반도체 칩 적층 패키지.
  12. 일면 및 상기 일면에 대향하는 타면을 구비하는 기판;
    상기 기판 상에 배치되고, 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하는 제1 반도체 칩이 내장된 칩 패키지; 및
    제2 반도체 칩; 을 포함하고,
    상기 칩 패키지는
    상기 전기접점과 전기적으로 연결되는 배선층과,
    상기 칩 패키지 내부에서 상기 제1 반도체 칩을 밀봉하도록 형성된 봉지재와,
    상기 봉지재를 관통하는 관통홀과, 상기 배선층으로부터 연장되어 상기 관통홀을 따라 형성되는 관통비아와,
    상기 전기접점과 전기적으로 연결되되, 배선층 상에 부착된 외부실장부재를 포함하되,
    상기 배선층은
    상기 비활성면 측으로 연장되고 상기 기판에 연결되며,
    상기 제1 반도체 칩은 상기 기판의 일면에 배치되고,
    상기 제2 반도체 칩은 상기 기판의 타면에 배치되며,
    상기 외부실장부재는
    상기 배선층 상에 형성되되, 일면이 상기 배선층에 접하여 전기적으로 연결되는 UBM층과,
    상기 UBM층의 타면에 접하여 상기 UBM층과 전기적으로 연결되는 외부단자를 포함하는 반도체 칩 적층 패키지.
  13. 삭제
  14. 제12항에 있어서,
    상기 기판은
    무선 통신을 위한 안테나 및 신호 배선이 구비된 안테나부가 내장되도록 마련되는 반도체 칩 적층 패키지.
  15. 제1 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 포함하되, 상기 비활성면이 기판의 일면을 향하도록 제1 반도체 칩을 배치하는 단계;
    제1 봉지재로 상기 제1 반도체 칩을 인캡슐레이팅(encapsulating)하는 단계;
    상기 제1 봉지재를 천공하여 상기 제1 전기접점이 노출되도록 비아를 형성하는 단계;
    상기 비아의 표면을 도금함과 동시에, 도금된 상기 비아의 표면 및 상기 제1 전기접점과 전기적으로 연결되는 제1 배선층을 형성하는 단계;
    상기 제1 배선층 상에 상기 제1 배선층의 적어도 일부 영역이 노출되도록 제1 절연층을 형성하는 단계;
    제2 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 포함하되, 상기 비활성면이 상기 제1 반도체 칩을 향하도록 상기 제1 반도체 칩 상에 제2 반도체 칩을 적층하는 단계;
    제2 봉지재로 상기 제2 반도체 칩을 인캡슐레이팅(encapsulating)하는 단계;
    상기 제2 봉지재를 천공하여 상기 제2 전기접점이 노출되도록 비아를 형성하는 단계;
    상기 비아의 표면을 도금함과 동시에, 도금된 상기 비아의 표면 및 상기 제2 전기접점과 전기적으로 연결되는 제2 배선층을 형성하는 단계;
    상기 제2 배선층 상에 상기 제2 배선층의 적어도 일부 영역이 노출되도록 제2 절연층을 형성하는 단계; 및
    상기 제1 및 제2 배선층과, 상기 제1 및 제2 봉지재와, 상기 제1 및 제2 절연층을 함께 천공하되 하부의 상기 제1 봉지재의 일면 일부까지 천공하여 관통홀을 형성하고, 상기 관통홀의 표면을 도금하여 상기 배선층과 전기적으로 연결하는 관통비아를 형성하는 단계;를 포함하되,
    상기 제1 및 제2 반도체 칩은
    상기 기판의 일면 상에 수직방향으로 배치되도록 마련되고,
    상기 봉지재는
    열가소성 폴리이미드가 양면 코팅된 폴리이미드 필름으로 마련되고,
    상기 봉지재를 인캡슐레이팅(encapsulating)하는 단계는
    상기 폴리이미드 필름을 고온에서 융착시키는 라미네이팅(Laminating) 공정을 포함하는 반도체 칩 적층 패키지 제조방법.
  16. 제15항에 있어서,
    상기 기판은
    상면과 하면 사이에 전기적 신호의 전달이 가능한 PCB(Printed Circuit Board) 기판으로 마련되고,
    상기 관통홀 및 관통비아를 형성하는 단계는
    상기 관통비아가 상기 기판과 전기적으로 접속되도록, 상기 관통홀이 상기 기판을 천공하는 공정을 포함하는 반도체 칩 적층 패키지 제조방법.
  17. 제1 반도체 칩이 내장된 제1 칩 패키지를 형성하는 단계;
    상기 제1 칩 패키지 상에 일정두께의 연결 접착층을 배치하는 단계;
    상기 연결 접착층을 매개로 상기 제1 칩 패키지 상부에 제2 반도체 칩이 내장된 제2 칩 패키지를 형성하는 단계; 및
    관통홀을 형성하고, 상기 관통홀의 표면을 도금하여 관통비아를 형성하는 단계;를 포함하되,
    상기 제1 칩 패키지를 형성하는 단계는
    제1 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하는 제1 반도체 칩을 배치하는 단계와,
    제1 봉지재로 상기 제1 반도체 칩을 인캡슐레이팅(encapsulating)하는 단계와,
    상기 제1 봉지재를 천공하여 상기 제1 전기접점이 노출되도록 비아를 형성하는 단계와,
    상기 비아의 표면을 도금함과 동시에, 도금된 상기 비아의 표면과 상기 제1 전기접점 및 상기 관통비아와 전기적으로 연결되는 제1 배선층을 형성하는 단계와,
    상기 제1 배선층 상에 상기 제1 배선층의 적어도 일부 영역이 노출되도록 제1 절연층을 형성하는 단계를 포함하고,
    상기 제2 칩 패키지를 형성하는 단계는
    제2 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하는 제2 반도체 칩을 배치하는 단계와,
    제2 봉지재로 상기 제2 반도체 칩을 인캡슐레이팅(encapsulating)하는 단계와,
    상기 제2 봉지재를 천공하여 상기 제2 전기접점이 노출되도록 비아를 형성하는 단계와,
    상기 비아의 표면을 도금함과 동시에, 도금된 상기 비아의 표면과 상기 제2 전기접점 및 상기 관통비아와 전기적으로 연결되는 제2 배선층을 형성하는 단계와,
    상기 제2 배선층 상에 상기 제2 배선층의 적어도 일부 영역이 노출되도록 제2 절연층을 형성하는 단계를 포함하고,
    상기 관통비아를 형성하는 단계는
    상기 제1 및 제2 배선층과, 상기 제1 및 제2 봉지재와, 상기 제1 및 제2 절연층과, 상기 연결 접착층을 함께 천공하되 상기 제1 반도체 칩을 밀봉하는 하부의 상기 제1 봉지재의 일면 일부까지 천공하여 상기 관통홀을 형성하는 단계를 포함하는 반도체 칩 적층 패키지 제조방법.
  18. 일면 및 상기 일면에 대향하는 타면을 구비하는 기판을 제공하는 단계;
    상기 기판 상에 제1 반도체 칩이 내장된 칩 패키지를 형성하는 단계; 및
    상기 칩 패키지 상부에 제2 반도체 칩을 배치하는 단계;를 포함하되,
    상기 칩 패키지를 형성하는 단계는
    제1 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하는 제1 반도체 칩을 배치하는 단계와,
    봉지재로 상기 제1 반도체 칩을 인캡슐레이팅(encapsulating)하는 단계와,
    상기 봉지재를 천공하여 상기 제1 전기접점이 노출되도록 비아를 형성함과 동시에, 상기 봉지재를 관통시켜 관통홀을 형성하는 단계와,
    상기 관통홀의 표면을 도금하여 관통비아를 형성함과 동시에, 상기 관통비아로부터 연장되어 상기 제1 전기접점에 전기적으로 연결되는 배선층을 형성하는 단계와,
    상기 배선층 상면에 일면이 상기 제2 반도체 칩에 접하고 타면이 상기 배선층에 접하여 상기 제2 반도체 칩과 상기 배선층을 전기적으로 접속시키는 UBM층을 형성하는 단계를 포함하고,
    상기 제1 및 제2 반도체 칩은
    상기 기판의 일면 상에 수직방향으로 배치되도록 마련되고,
    상기 봉지재는
    열가소성 폴리이미드가 양면 코팅된 폴리이미드 필름으로 마련되고,
    상기 봉지재를 인캡슐레이팅(encapsulating)하는 단계는
    상기 폴리이미드 필름을 고온에서 융착시키는 라미네이팅(Laminating) 공정을 포함하는 반도체 칩 적층 패키지 제조방법.
  19. 일면 및 상기 일면에 대향하는 타면을 구비하는 기판을 제공하는 단계;
    상기 기판 상에 제1 반도체 칩이 내장된 칩 패키지를 형성하는 단계; 및
    상기 기판 상에 제2 반도체 칩을 배치하는 단계;를 포함하되,
    상기 칩 패키지를 형성하는 단계는
    제1 전기접점이 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 구비하는 제1 반도체 칩을 배치하는 단계와,
    봉지재로 상기 제1 반도체 칩을 인캡슐레이팅(encapsulating)하는 단계와,
    상기 봉지재를 천공하여 상기 제1 전기접점이 노출되도록 비아를 형성함과 동시에, 상기 봉지재를 관통시켜 관통홀을 형성하는 단계와,
    상기 관통홀의 표면을 도금하여 관통비아를 형성함과 동시에, 상기 관통비아로부터 연장되어 상기 제1 전기접점에 전기적으로 연결되는 배선층을 형성하는 단계와,
    상기 배선층을 통해 상기 제1 전기접점과 전기적으로 연결되도록 외부실장부재를 결합하는 단계를 포함하고,
    상기 제1 반도체 칩은 상기 기판의 일면에 배치되고,
    상기 제2 반도체 칩은 상기 기판의 타면에 배치되도록 마련되고,
    상기 봉지재는
    열가소성 폴리이미드가 양면 코팅된 폴리이미드 필름으로 마련되고,
    상기 봉지재를 인캡슐레이팅(encapsulating)하는 단계는
    상기 폴리이미드 필름을 고온에서 융착시키는 라미네이팅(Laminating) 공정을 포함하며,
    상기 외부실장부재를 결합하는 단계는
    상기 배선층 상에 일면이 상기 배선층에 접하여 전기적으로 연결되는 UBM층을 형성하는 단계와,
    상기 UBM층의 타면에 접하여 상기 UBM층과 전기적으로 연결되는 외부단자를 형성하는 단계를 포함하는 반도체 칩 적층 패키지 제조방법.
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