JP2010232333A - 半導体装置及びその製造方法、並びに電子装置 - Google Patents

半導体装置及びその製造方法、並びに電子装置 Download PDF

Info

Publication number
JP2010232333A
JP2010232333A JP2009077033A JP2009077033A JP2010232333A JP 2010232333 A JP2010232333 A JP 2010232333A JP 2009077033 A JP2009077033 A JP 2009077033A JP 2009077033 A JP2009077033 A JP 2009077033A JP 2010232333 A JP2010232333 A JP 2010232333A
Authority
JP
Japan
Prior art keywords
semiconductor device
connection surface
sealing resin
connection
electronic component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009077033A
Other languages
English (en)
Other versions
JP5106460B2 (ja
JP2010232333A5 (ja
Inventor
Atsushi Oi
淳 大井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2009077033A priority Critical patent/JP5106460B2/ja
Priority to US12/730,455 priority patent/US8669653B2/en
Publication of JP2010232333A publication Critical patent/JP2010232333A/ja
Publication of JP2010232333A5 publication Critical patent/JP2010232333A5/ja
Application granted granted Critical
Publication of JP5106460B2 publication Critical patent/JP5106460B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】本発明は、厚さ方向のサイズの小型化を図ることのできる半導体装置及びその製造方法、並びに電子装置を提供することを課題とする。
【解決手段】貫通部３５を有した多層配線構造体３１と、多層配線構造体３１に内設されると共に、多層配線構造体３１の面３１Ａ，３１Ｂから露出された第１及び第２の接続面４１Ａ，４２Ａを有する貫通電極３３と、を備え、第１及び第２の接続面４１Ａ，４２Ａから突出しないように、貫通部３５に電子部品２２を収容すると共に、電子部品２２の電極パッド４５及び貫通電極の第１の接続面４１Ａと直接接続された配線パターン２５により、電子部品２２と貫通電極３３とを電気的に接続する。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法、並びに電子装置に係り、特に、配線基板と、配線基板と電気的に接続される電子部品とを備えた半導体装置及びその製造方法、並びに電子装置に関する。
図１は、従来の電子装置の断面図である。
図１を参照するに、従来の電子装置２００は、半導体装置２０１，２０２と、内部接続端子２０３とを有する。半導体装置２０１は、配線基板２１１と、電子部品２１２と、アンダーフィル樹脂２１３と、外部接続端子２１４とを有する。
配線基板２１１は、積層された絶縁層２１６，２１７と、配線パターン２１９，２２８，２２９と、パッド２２１と、ソルダーレジスト層２２２，２２６と、外部接続用パッド２２３，２２４とを有する。絶縁層２１６は、絶縁層２１７の上面２１７Ａに設けられている。
配線パターン２１９及びパッド２２１は、絶縁層２１６の上面２１６Ａに設けられている。配線パターン２１９は、ソルダーレジスト層２２２から露出されたパッド部２３２，２３３を有する。パッド２２１は、ソルダーレジスト層２２２から露出されている。
ソルダーレジスト層２２２は、絶縁層２１６の上面２１６Ａに設けられている。外部接続用パッド２２３，２２４は、絶縁層２１７の下面２１７Ｂに設けられている。外部接続用パッド２２３，２２４の下面は、ソルダーレジスト層２２６から露出されている。
ソルダーレジスト層２２６は、絶縁層２１７の下面２１７Ｂに設けられている。配線パターン２２８，２２９は、積層された絶縁層２１６，２１７に内設されている。配線パターン２２８は、パッド部２３３及び外部接続用パッド２２３と接続されている。配線パターン２２９は、パッド２２１及び外部接続用パッド２２４と接続されている。
電子部品２１２は、半導体装置２０１と半導体装置２０２との間に配置されている。電子部品２１２は、電極パッド２３６を有する。電極パッド２３６は、バンプ２３７（例えば、はんだバンプ）を介して、パッド部２３２と電気的に接続されている。
アンダーフィル樹脂２１３は、電子部品２１２と配線基板２１１との隙間を充填するように設けられている。外部接続端子２１４は、外部接続用パッド２２３，２２４の下面に設けられている。
半導体装置２０２は、半導体装置２０１の上方に配置されている。半導体装置２０２は、配線基板２４１と、電子部品２４３と、モールド樹脂２４６とを有する。配線基板２４１は、板状とされており、パッド２５１，２５２，２５４を有する。パッド２５１は、パッド部２３３と対向すると共に、内部接続端子２０３を介して、パッド部２３３と電気的に接続されている。パッド２５２は、パッド２２１と対向すると共に、内部接続端子２０３を介して、パッド２２１と電気的に接続されている。パッド２５４は、パッド２５１又はパッド２５２と電気的に接続されている。
電子部品２４３は、配線基板２４１上に接着されると共に、金属ワイヤ２４４を介して、パッド２５４と電気的に接続されている。モールド樹脂２４６は、配線基板２４１上に設けられている。モールド樹脂２４６は、金属ワイヤ２４４及び電子部品２４３を封止している。
内部接続端子２０３は、電子部品２１２と半導体装置２０２とが接触しないような直径（高さ）とされている。内部接続端子２０３の直径は、例えば、２００μｍとすることができる（例えば、特許文献１参照。）。
特開平６−１３５４１号公報
しかしながら、従来の半導体装置２０１では、バンプ２３７を介して、配線基板２１１の上面側に配置された電子部品２１２と配線基板２１１とを電気的に接続させていたため、半導体装置２０１の高さ方向のサイズが大型化してしまうという問題があった。
また、従来の電子装置２００では、半導体装置２０１と半導体装置２０２とを電気的に接続する内部接続端子２０３の直径（高さ）を、電子部品２１２の高さとバンプ２３７の高さとを加算した値よりも大きくする必要があるため、電子装置２００の厚さ方向のサイズが大型化してしまうという問題があった。
なお、半導体装置２０１及び電子装置２００の厚さ方向のサイズが大型化してしまうという問題は、電子部品２１２と配線基板２１１とをワイヤボンディング接続した場合にも発生する。
そこで本発明は、上述した問題点に鑑みなされたものであり、厚さ方向のサイズの小型化を図ることのできる半導体装置及びその製造方法、並びに電子装置を提供することを目的とする。
本発明の一観点によれば、貫通部を有した多層配線構造体と、前記貫通部の周囲に位置する部分の前記多層配線構造体に内設され、前記多層配線構造体の第１の面から露出された第１の接続面、及び前記第１の面の反対側に位置する前記多層配線構造体の第２の面から露出された第２の接続面を有した導体パターンと、接続面を有した電極パッド、該電極パッドが形成された電極パッド形成面、及び該電極パッド形成面の反対側に配置された背面を有し、前記第１の接続面と前記接続面とが略面一となるように、前記貫通部に収容された電子部品と、前記貫通部、前記電極パッド形成面、及び前記多層配線構造体の第１の面に設けられ、前記電子部品を封止すると共に、前記第１の接続面及び前記接続面を露出する第１の平面を有する封止樹脂と、前記第１の接続面、前記接続面、及び前記封止樹脂の第１の平面に設けられ、前記電極パッドと前記導体パターンとを電気的に接続すると共に、パッド部を有する配線パターンと、を備えたことを特徴とする半導体装置が提供される。
本発明によれば、貫通部を有した多層配線構造体と、多層配線構造体に内設されると共に、多層配線構造体から露出された第１及び第２の接続面を有する導体パターンと、電極パッドの接続面と第１の接続面とが略面一となるように貫通部に収容される電子部品と、貫通部、電極パッド形成面、及び多層配線構造体の第１の面に設けられ、電子部品を封止すると共に、第１の接続面及び接続面を露出する第１の平面を有する封止樹脂と、第１の接続面、接続面、及び封止樹脂の第１の平面に設けられ、電極パッドと導体パターンとを電気的に接続すると共に、パッド部を有する配線パターンと、を設けることにより、電子部品が導体パターンの第１の接続面から突出することがなくなるため、半導体装置の厚さ方向のサイズを小型化することができる。
また、バンプを介することなく、配線パターンと電極パッドとを電気的に接続することにより、導体パターンと電子部品との間の電気的接続信頼性を向上させることができる。
本発明の他の観点によれば、貫通部及び該貫通部の周囲に形成された貫通孔を有するシリコン基板と、前記貫通孔の側面、前記シリコン基板の第１の面、及び該第１の面とは反対側に位置する前記シリコン基板の第２の面に設けられた絶縁膜と、前記絶縁膜を介して、前記貫通孔に設けられ、前記シリコン基板の第１の面に設けられた部分の前記絶縁膜の第１の面と略面一となるように構成された第１の接続面と、前記シリコン基板の第２の面に設けられた部分の前記絶縁膜の第２の面と略面一となるように構成された第２の接続面とを有する貫通電極と、接続面を有した電極パッド、該電極パッドが形成された電極パッド形成面、及び該電極パッド形成面の反対側に配置された背面を有し、前記第１の接続面と前記接続面とが略面一となるように、前記貫通部に収容された電子部品と、前記貫通部及び前記電極パッド形成面に設けられ、前記接続面を露出する第１の平面を有する封止樹脂と、前記絶縁膜の第１の面、前記第１の接続面、前記接続面、及び前記封止樹脂の第１の平面に設けられ、前記電極パッドと前記貫通電極とを電気的に接続すると共に、パッド部を有する配線パターンと、を備えたことを特徴とする半導体装置が提供される。
本発明によれば、貫通部及び貫通孔を有するシリコン基板と、絶縁膜を介して、貫通孔に設けられ、第１の接続面及び第２の接続面を有する貫通電極と、電極パッドの接続面と第１の接続面とが略面一となるように貫通部に収容される電子部品と、貫通部及び電極パッド形成面に設けられ、接続面を露出する第１の平面を有する封止樹脂と、シリコン基板の第１の面に設けられた部分の絶縁膜の第１の面、第１の接続面、接続面、及び封止樹脂の第１の平面に設けられ、電極パッドと貫通電極とを電気的に接続すると共に、パッド部を有する配線パターンと、を設けることにより、電子部品が貫通電極の第１の接続面から突出することがなくなるため、半導体装置の厚さ方向のサイズを小型化することができる。
また、バンプを介することなく、配線パターンと電極パッドとを電気的に接続することにより、貫通電極と電子部品との間の電気的接続信頼性を向上させることができる。
さらに、シリコン基板を用いることにより、例えば、電子部品の材料としてシリコンを用いた場合、シリコン基板と電子部品との間の熱膨張係数の差を小さくすることが可能となるため、半導体装置に発生する反りを低減することができる。
本発明のその他の観点によれば、貫通部及び該貫通部の周囲に形成された貫通孔を有するシリコン基板と、前記貫通孔の側面、前記シリコン基板の第１の面、及び該第１の面とは反対側に位置する前記シリコン基板の第２の面に設けられた絶縁膜と、前記絶縁膜を介して、前記貫通孔に設けられ、前記シリコン基板の第１の面側に配置された第１の接続面と、前記シリコン基板の第２の面側に配置された第２の接続面とを有する貫通電極と、接続面を有した電極パッド、該電極パッドが形成された電極パッド形成面、及び該電極パッド形成面の反対側に配置された背面を有し、前記第１の接続面と前記接続面とが略面一となるように、前記貫通部に収容された電子部品と、前記貫通部、前記電極パッド形成面、及び前記シリコン基板の第１の面に形成された前記絶縁膜に設けられ、前記電子部品を封止すると共に、前記第１の接続面及び前記接続面を露出する第１の平面を有する封止樹脂と、前記第１の接続面、前記接続面、及び前記封止樹脂の第１の平面に設けられ、前記電極パッドと前記貫通電極とを電気的に接続すると共に、パッド部を有する配線パターンと、を備え、前記貫通電極の中央部、及び該貫通電極の中央部と対向する部分の前記配線パターンを貫通すると共に、ピン端子を挿入可能なピン端子挿入用孔を設けたことを特徴とする半導体装置が提供される。
本発明によれば、貫通部及び貫通孔を有するシリコン基板と、絶縁膜を介して、貫通孔に設けられ、第１の接続面及び第２の接続面を有する貫通電極と、電極パッドの接続面と第１の接続面とが略面一となるように貫通部に収容される電子部品と、貫通部、電極パッド形成面、及びシリコン基板の第１の面に形成された絶縁膜に設けられ、電子部品を封止すると共に、第１の接続面及び接続面を露出する第１の平面を有する封止樹脂と、第１の接続面、接続面、及び封止樹脂の第１の平面に設けられ、電極パッドと貫通電極とを電気的に接続すると共に、パッド部を有する配線パターンと、を備え、貫通電極の中央部、及び貫通電極の中央部と対向する部分の配線パターンを貫通すると共に、ピン端子を挿入可能なピン端子挿入用孔を設けることにより、ピン端子挿入用孔に挿入されたピン端子を介して、半導体装置と他の半導体装置とを電気的に接続することが可能になると共に、電子部品が貫通電極の第１の接続面から突出することがなくなるため、半導体装置の厚さ方向のサイズを小型化することができる。
また、バンプを介することなく、配線パターンと電極パッドとを電気的に接続することにより、貫通電極と電子部品との間の電気的接続信頼性を向上させることができる。
さらに、シリコン基板を用いることにより、例えば、電子部品の材料としてシリコンを用いた場合、シリコン基板と電子部品との間の熱膨張係数の差を小さくすることが可能となるため、半導体装置に発生する反りを低減することができる。
本発明のその他の観点によれば、貫通部を有した多層配線構造体と、前記多層配線構造体を貫通するように設けられ、前記多層配線構造体の第１の面から露出された第１の接続面、及び前記第１の面の反対側に位置する前記多層配線構造体の第２の面から露出された第２の接続面を有した貫通電極と、を備えた配線基板を形成する配線基板形成工程と、支持体の面に接着剤を形成する接着剤形成工程と、前記第２の接続面と前記接着剤とが接触するように、前記接着剤により、前記配線基板を前記支持体に接着する配線基板接着工程と、接続面を有した電極パッド、該電極パッドが形成された電極パッド形成面、及び該電極パッド形成面の反対側に配置された背面を有する電子部品を準備した後、前記接続面と前記第１の接続面とが略面一となるように、前記貫通部から露出された部分の前記接着剤と前記電子部品の背面とを接着させる電子部品接着工程と、前記貫通部、前記電極パッド形成面、及び前記多層配線構造体の第１の面に、前記電子部品を封止すると共に、前記第１の接続面及び前記接続面を露出する第１の平面を有した封止樹脂を形成する封止樹脂形成工程と、前記第１の接続面、前記接続面、及び前記封止樹脂の第１の平面に、前記電極パッドと前記貫通電極とを電気的に接続すると共に、パッド部を有する配線パターンを形成する配線パターン形成工程と、前記封止樹脂の第１の平面及び前記配線パターンに、前記パッド部を露出する開口部を有したソルダーレジスト層を形成するソルダーレジスト層形成工程と、前記ソルダーレジスト層形成工程後に、前記接着剤及び前記支持体を除去する接着剤及び支持体除去工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、貫通部を有した多層配線構造体、及び多層配線構造体を貫通するように設けられ、第１の接続面及び第２の接続面を有する貫通電極を有する配線基板を形成し、次いで、支持体の面に接着剤を形成し、次いで、第２の接続面と接着剤とが接触するように、接着剤により、配線基板を支持体に接着し、次いで、接続面を有した電極パッド、電極パッドが形成される電極パッド形成面、電極パッド形成面の反対側に配置された背面、及び貫通電極の高さの値と略等しい厚さを有する電子部品を準備した後、接続面と第１の接続面とが略面一となるように、貫通部から露出された部分の接着剤と電子部品の背面とを接着させ、次いで、貫通部、電極パッド形成面、及び多層配線構造体の第１の面に、電子部品を封止すると共に、第１の接続面及び接続面を露出する第１の平面を有した封止樹脂を形成し、次いで、第１の接続面、接続面、及び封止樹脂の第１の平面に、電極パッドと貫通電極とを電気的に接続すると共に、パッド部を有する配線パターンを形成し、次いで、封止樹脂の第１の平面及び配線パターンに、パッド部を露出する開口部を有したソルダーレジスト層を形成し、その後、接着剤及び支持体を除去することにより、貫通電極の第１及び第２の接続面から電子部品が突出することがなくなるため、半導体装置の厚さ方向のサイズを小型化することができる。
また、バンプを介することなく、配線パターンと電極パッドとを電気的に接続することにより、半導体装置の厚さ方向のサイズが小型化できると共に、貫通電極と電子部品との間の電気的接続信頼性を向上させることができる。
本発明のその他の観点によれば、貫通部を有した多層配線構造体と、前記多層配線構造体を貫通するように設けられ、前記多層配線構造体の第１の面から露出された第１の接続面、及び前記第１の面の反対側に位置する前記多層配線構造体の第２の面から露出された第２の接続面を有し、前記多層配線構造体の前記第１及び第２の面から突出する貫通電極と、を備えた配線基板を形成する配線基板形成工程と、支持体の面に、接着剤と、半硬化状態とされた樹脂シートとを順次形成する接着剤及び樹脂シート形成工程と、前記配線基板を押圧して、前記接着剤と前記第２の接続面とを接触させ、前記半硬化状態とされた樹脂シートを完全に硬化させることで、前記多層配線構造体の第２の面から突出した部分の前記貫通電極の側面及び前記多層配線構造体の第２の面を封止すると共に、前記貫通部の底面を塞ぐ第１の封止樹脂を形成する第１の封止樹脂形成工程と、接続面を有した電極パッド、該電極パッドが形成された電極パッド形成面、及び該電極パッド形成面の反対側に配置された背面を有する電子部品を準備した後、前記接続面と前記第１の接続面とが略面一となるように、前記貫通部から露出された部分の前記第１の封止樹脂と前記電子部品の背面とを接触させることで、前記貫通部に前記電子部品を配置する電子部品配置工程と、前記貫通部、前記電極パッド形成面、及び前記多層配線構造体の第１の面に、前記電子部品を封止すると共に、前記第１の接続面及び前記接続面を露出する第１の平面を有した第２の封止樹脂を形成する第２の封止樹脂形成工程と、前記第１の接続面、前記接続面、及び前記第２の封止樹脂の第１の平面に、前記電極パッドと前記貫通電極とを電気的に接続すると共に、パッド部を有する配線パターンを形成する配線パターン形成工程と、前記第２の封止樹脂の第１の平面及び前記配線パターンに、前記パッド部を露出する開口部を有したソルダーレジスト層を形成するソルダーレジスト層形成工程と、前記ソルダーレジスト層形成工程後に、前記接着剤及び前記支持体を除去する接着剤及び支持体除去工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、貫通部を有した多層配線構造体、及び多層配線構造体を貫通するように設けられ、第１の接続面及び第２の接続面を有し、多層配線構造体の第１及び第２の面から突出する貫通電極を備えた配線基板を形成し、次いで、支持体の面に、接着剤と、半硬化状態とされた樹脂シートとを順次形成し、次いで、配線基板を押圧して、接着剤と第２の接続面とを接触させ、半硬化状態とされた樹脂シートを完全に硬化させることで、多層配線構造体の第２の面から突出した部分の貫通電極の側面及び多層配線構造体の第２の面を封止すると共に、貫通部の底面を塞ぐ第１の封止樹脂を形成し、次いで、接続面を有した電極パッド、電極パッドが形成される電極パッド形成面、電極パッド形成面の反対側に配置された背面を有する電子部品を準備した後、接続面と第１の接続面とが略面一となるように、貫通部から露出された部分の第１の封止樹脂と電子部品の背面とを接触させることで、貫通部に電子部品を配置し、次いで、貫通部、電極パッド形成面、及び多層配線構造体の第１の面に、電子部品を封止すると共に、第１の接続面及び接続面を露出する第１の平面を有した第２の封止樹脂を形成し、次いで、第１の接続面、接続面、及び第２の封止樹脂の第１の平面に、電極パッドと貫通電極とを電気的に接続すると共に、パッド部を有する配線パターンを形成し、次いで、第２の封止樹脂の第１の平面及び配線パターンに、パッド部を露出する開口部を有したソルダーレジスト層を形成し、その後、接着剤及び支持体を除去することにより、貫通電極の第１及び第２の接続面から電子部品が突出することがなくなるため、半導体装置の厚さ方向のサイズを小型化することができる。
また、バンプを介することなく、配線パターンと電極パッドとを電気的に接続することにより、貫通電極と電子部品との間の電気的接続信頼性を向上させることができる。
さらに、多層配線構造体の第２の面から突出した部分の貫通電極の側面及び多層配線構造体の第２の面を封止すると共に、貫通部の底面を塞ぐ第１の封止樹脂を形成し、その後、貫通部、電極パッド形成面、及び多層配線構造体の第１の面に、電子部品を封止すると共に、第１の接続面及び接続面を露出する第１の平面を有した第２の封止樹脂を形成することにより、多層配線構造体の第１及び第２の面と貫通部とを確実に封止することができる。
本発明によれば、半導体装置及び電子装置の厚さ方向のサイズの小型化を図ることができる。
従来の電子装置の断面図である。 本発明の第１の実施の形態に係る電子装置の断面図である。 本発明の第１の実施の形態の変形例に係る電子装置の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その３）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その４）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その５）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その７）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その８）である。 本発明の第１の実施の形態に係る半導体装置の製造工程の変形例を示す図（その１）である。 本発明の第１の実施の形態に係る半導体装置の製造工程の変形例を示す図（その２）である。 本発明の第１の実施の形態に係る半導体装置の製造工程の変形例を示す図（その３）である。 本発明の第１の実施の形態に係る半導体装置の製造工程の変形例を示す図（その４）である。 本発明の第１の実施の形態に係る半導体装置の製造工程の変形例を示す図（その５）である。 本発明の第１の実施の形態に係る半導体装置の製造工程の変形例を示す図（その６）である。 本発明の第２の実施の形態に係る電子装置の断面図である。 本発明の第２の実施の形態の第１変形例に係る電子装置の断面図である。 本発明の第２の実施の形態の第２変形例に係る電子装置の断面図である。 本発明の第３の実施の形態に係る電子装置の断面図である。 本発明の第４の実施の形態に係る電子装置の断面図である。
以下、図面に基づいて本発明の実施の形態について説明する。
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る電子装置の断面図である。
図２を参照するに、第１の実施の形態の電子装置１０は、半導体装置１１−１と、半導体装置１１−１と同様な構成とされた半導体装置１１−２と、内部接続端子１３とを有する。なお、半導体装置１１−１と半導体装置１１−２は、同じ構成である。よって、以下の説明では、主に、半導体装置１１−１の構成について説明する。
半導体装置１１−１は、配線基板２１と、電子部品２２と、封止樹脂２３と、配線パターン２５と、ソルダーレジスト層２６とを有する。
配線基板２１は、多層配線構造体３１と、導体パターンである貫通電極３３とを有する。多層配線構造体３１は、積層された複数の絶縁層（図示せず）、及び複数の絶縁層に形成された複数の配線及びビア等（図示せず）から構成されている。多層配線構造体３１は、板状とされており、貫通部３５と、貫通孔３６とを有する。
貫通部３５は、多層配線構造体３１の中央部を貫通するように形成されている。貫通部３５は、電子部品２２を収容するための空間である。平面視した際の電子部品２２のサイズが１０ｍｍ×１０ｍｍの場合、平面視した際の貫通部３５のサイズは、例えば、１１ｍｍ×１１ｍｍとすることができる。
貫通孔３６は、貫通部３５の周囲に位置する部分の多層配線構造体３１を貫通するように複数形成されている。貫通孔３６の直径は、例えば、２５０μｍとすることができる。
貫通電極３３は、多層配線構造体３１の面３１Ａ（第１の面），３１Ｂ（第２の面）から突出している。貫通電極３３は、ビア部３８と、パッド部４１，４２とを有する。ビア部３８は、貫通孔３６の側壁及び多層配線構造体３１の面３１Ａ，３１Ｂに設けられている。ビア部３８の中央部には、貫通孔４０が形成されている。貫通孔４０には、樹脂４４が充填されている。ビア部３８は、多層配線構造体３１に設けられた複数の配線及びビア（図示せず）と電気的に接続されている。
パッド部４１は、ビア部３８の上端及び樹脂４４の上端を覆うように設けられている。パッド部４１は、ビア部３８と電気的に接続されている。パッド４１は、配線パターン２５と接続される第１の接続面４１Ａを有する。第１の接続面４１Ａは、多層配線構造体３１の面３１Ａから露出されている。
パッド部４２は、ビア部３８の下端及び樹脂４４の下端を覆うように設けられている。パッド部４２は、ビア部３８と電気的に接続されている。パッド４２は、実装基板１５と電気的に接続された外部接続端子１６（例えば、はんだボール）と接続される第２の接続面４２Ａを有する。つまり、パッド部４２は、電子装置１０の外部接続用パッドとして機能する部分である。第２の接続面４２Ａは、多層配線構造体３１の面３１Ｂから露出されている。
上記構成とされた貫通電極３３の材料としては、例えば、Ｃｕを用いることができる。
電子部品２２は、接続面４５Ａを有した電極パッド４５と、電極パッド４５が形成される電極パッド形成面２２Ａと、電極パッド形成面２２Ａの反対側に配置された背面２２Ｂとを有する。電子部品２２の厚さは、貫通電極３３の高さの値と略等しくなるように構成されている。電子部品３３の厚さは、例えば、３００μｍとすることができる。電子部品２２としては、例えば、ＣＰＵ用の半導体チップを用いることができる。
電子部品２２は、第１の接続面４１Ａを通過する平面上に接続面４５Ａが配置されるように、貫通部３５に収容されている。これにより、電子部品２２の背面２２Ｂは、第２の接続面４２Ａを通過する平面上に配置されている。
このように、第１の接続面４１Ａを通過する平面上に接続面４５Ａが配置されるように、貫通部３５に電子部品２２を収容することにより、電子部品２２が貫通電極３３の第１の接続面４１Ａから突出することがなくなるため、半導体装置１１−１の厚さ方向のサイズを小型化することができる。
また、第１の接続面４１Ａを通過する平面上に接続面４５Ａを配置すると共に、第２の接続面４２Ａを通過する平面上に電子部品２２の背面２２Ｂを配置することにより、貫通部３５に収容された電子部品２２が貫通電極３３の第１及び第２の接続面４１Ａ，４２Ａから突出することがなくなるため、半導体装置１１−１の厚さ方向のサイズをさらに小型化することができる。
封止樹脂２３は、電子部品２２が収容された貫通部３５、電極パッド形成面２２Ａ、及び多層配線構造体３１の面３１Ａ，３１Ｂに設けられている。これにより、封止樹脂２３は、電子部品２２と、多層配線構造体３１の両面３１Ａ，３１Ｂから突出した部分の貫通電極３３の側面とを封止している。封止樹脂２３は、接続面４５Ａ及び第１の接続面４１Ａを露出する面２３Ａ（第１の平面）と、電子部品２２の背面２２Ｂ及び第２の接続面４２Ａを露出する面２３Ｂ（第２の平面）とを有する。封止樹脂２３の面２３Ａは、接続面４５Ａ及び第１の接続面４１Ａを通過する平面上に配置されている。
このように、封止樹脂２３の面２３Ａ、接続面４５Ａ、及び第１の接続面４１Ａを同一平面上に配置することにより、封止樹脂２３の面２３Ａ、接続面４５Ａ、及び第１の接続面４１Ａに、接続面４５Ａ及び第１の接続面４１Ａと接続される配線パターン２５を精度良く形成することができる。
封止樹脂２３の面２３Ｂは、電子部品２２の背面２２Ｂ及び第２の接続面４２Ａを通過する平面上に配置されている。
このように、電子部品２２の背面２２Ｂ及び第２の接続面４２Ａを通過する平面上に、封止樹脂２３の面２３Ｂを配置することで（言い換えれば、電子部品２２の背面２２Ｂ及び第２の接続面４２Ａから突出しないように封止樹脂２３を設けることで）、半導体装置１１−１の厚さ方向のサイズが大型化することを防止できる。
上記構成とされた封止樹脂２３の母材としては、例えば、エポキシ等のモールドコンパウンドやエポキシシート等を用いることができる。
配線パターン２５は、同一平面上に配置された封止樹脂２３の面２３Ａ、第１の接続面４１Ａ、及び接続面４５Ａに設けられている。配線パターン２５は、パッド部４７，４８と、配線部４９とを有する。
パッド部４７は、第１の接続面４１Ａに設けられており、貫通電極３３と電気的に接続されている。パッド部４８は、接続面４５Ａに設けられており、電極パッド４５と電気的に接続されている。配線部４９は、封止樹脂２３の面２３Ａに設けられている。配線部４９は、一方の端部がパッド部４７と一体的に構成されており、他方の端部がパッド部４８と一体的に構成されている。これにより、貫通電極３３及び電子部品２２は、配線パターン２５を介して、電気的に接続されている。
このように、バンプを介することなく、配線パターン２５と電極パッド４５とを電気的に接続することにより、貫通電極３３と電子部品２２との間の電気的接続信頼性を向上させることができる。
上記構成とされた配線パターン２５の材料としては、例えば、Ｃｕを用いることができる。
ソルダーレジスト層２６は、封止樹脂２３の面２３Ａ及び配線部４９に設けられている。ソルダーレジスト層２６は、パッド部４７を露出する開口部５１を有する。
本実施の形態の半導体装置によれば、多層配線構造体３１に形成された貫通部３５に、電子部品２２を収容すると共に、電極パッド４５の接続面４５Ａを第１の接続面４１Ａを通過する平面上に配置すると共に、電子部品２２の背面２２Ｂを第２の接続面４２Ａを通過する平面上に配置することにより、貫通電極３３の第１及び第２の接続面４１Ａ，４２Ａから電子部品２２が突出することがなくなるため、半導体装置１１−１の厚さ方向のサイズを小型化することができる。
また、バンプを介することなく、配線パターン２５と電極パッド４５とを直接接続することにより、貫通電極３３と電子部品２２との間の電気的接続信頼性を向上させることができる。
半導体装置１１−２は、半導体装置１１−１と同様な構成とされている。したがって、半導体装置１１−２は、先に説明した半導体装置１１−１と同様な効果を得ることができる。半導体装置１１−２は、半導体装置１１−１に設けられたパッド部４７と半導体装置１１−２に設けられたパッド部４２とが対向するように、半導体装置１１−１の上方に配置されている。半導体装置１１−１と対向する側の半導体装置１１−２の面は、平坦な面とされている。
内部接続端子１３は、半導体装置１１−１と半導体装置１１−２との間に設けられている。半導体装置１１−２と対向する部分の半導体装置１１−１は、同一平面上に配置された封止樹脂２３の面２３Ａ、第１の接続面４１Ａ、及び接続面４５Ａに、配線パターン２５及びソルダーレジスト層２６が形成されているため、段差が小さい（例えば、５０μｍ）。
また、半導体装置１１−１と対向する側の半導体装置１１−２の面は、平坦な面とされている。内部接続端子１３は、パッド部４２，４７と接続されている。これにより、内部接続端子１３は、半導体装置１１−１と半導体装置１１−２とを電気的に接続している。
このように、段差が小さい部分の半導体装置１１−１と半導体装置１１−２の平坦な面との間に、半導体装置１１−１と半導体装置１１−２とを電気的に接続する内部接続端子１３を設けることにより、内部接続端子１３の直径を小さくすることが可能となるため、電子装置１０の厚さ方向のサイズを小型化することができる。
また、内部接続端子１３の直径を小さくすることにより、貫通電極３３を狭ピッチで配置することが可能となるため、半導体装置１１−１と半導体装置１１−２との間の電気的接続箇所を増加させることができる。言い換えれば、半導体装置１１−１，１１−２間に配置される内部接続端子１３の数を増加させることができる。
また、厚さ方向のサイズが小型化された半導体装置１１−１，１１−２を積み重ねることにより、電子装置１０の厚さ方向のサイズを小型化することができる。
内部接続端子１３としては、例えば、はんだボールを用いることができる。内部説端子１３の直径は、例えば、１００μｍとすることができる。
本実施の形態の電子装置によれば、段差が小さい部分の半導体装置１１−１と半導体装置１１−２の平坦な面との間に、半導体装置１１−１と半導体装置１１−２とを電気的に接続する内部接続端子１３を設けることにより、内部接続端子１３の直径を小さくすることが可能となるため、電子装置１０の厚さ方向のサイズを小型化することができる。
また、内部接続端子１３の直径を小さくすることにより、貫通電極３３を狭ピッチで配置することが可能となるため、半導体装置１１−１と半導体装置１１−２との間の電気的接続箇所を増加させることができる。言い換えれば、半導体装置１１−１，１１−２間に配置される内部接続端子１３の数を増加させることができる。
また、厚さ方向のサイズが小型化された半導体装置１１−１，１１−２を積み重ねることにより、電子装置１０の厚さ方向のサイズを小型化することができる。
なお、電子装置１０上に、内部接続端子１３を介して、さらに１つ以上の半導体装置１１−２を積み重ねても良い。このように、電子装置１０上にさらに半導体装置１１−２を積み重ねることにより、電子装置１０の実装密度を向上させることができる。
図３は、本発明の第１の実施の形態の変形例に係る電子装置の断面図である。図３において、第１の実施の形態の電子装置１０と同一構成部分には同一符号を付す。
図３において、第１の実施の形態の変形例に係る電子装置６０は、第１の実施の形態の電子装置１０に設けられた半導体装置１１−２の代わりに、半導体装置６１を設けた以外は、電子装置１０と同様に構成される。
半導体装置６１は、配線基板６３と、電子部品６５と、モールド樹脂６７とを有する。配線基板６３は、基板本体７１と、パッド７３，７４と、ソルダーレジスト層７６，７７とを有する。
基板本体７１は、板状とされている。基板本体７１としては、例えば、複数の絶縁樹脂層（例えば、エポキシ樹脂層）が積層された積層体を用いることができる。
パッド７３は、基板本体７１の上面７１Ａに設けられている。パッド７３は、基板本体７１に内設された配線パターン（図示せず）と接続されると共に、金属ワイヤ６８（例えば、Ａｕワイヤ）の一方の端部と接続されている。パッド７３は、金属ワイヤ６８を介して、電子部品６５と電気的に接続されている。パッド７３の材料としては、例えば、Ｃｕを用いることができる。
パッド７４は、基板本体７１の下面７１Ｂに設けられている。パッド７４は、基板本体７１に内設された配線パターン（図示せず）と接続されている。これにより、パッド７４は、配線パターン（図示せず）を介して、パッド７３と電気的に接続されている。パッド７４は、半導体装置１１−１に設けられたパッド部４７と対向するように配置されている。パッド７４は、パッド部４７と接続された内部接続端子１３と接続されている。これにより、半導体装置６１は、内部接続端子１３を介して、半導体装置１１−１と電気的に接続されている。パッド７４の材料としては、例えば、Ｃｕを用いることができる。
ソルダーレジスト層７６は、基板本体７１の上面７１Ａに設けられている。ソルダーレジスト層７６は、パッド７３の上面を露出する開口部７６Ａを有する。
ソルダーレジスト層７７は、基板本体７１の下面７１Ｂに設けられている。ソルダーレジスト層７７は、パッド７４の下面を露出する開口部７７Ａを有する。
電子部品６５は、複数の電極パッド７９を有する。電子部品６５は、電極パッド７９が形成されていない側の電子部品６５の面６５Ａとソルダーレジスト層７６の上面とが接触するように、ソルダーレジスト層７６上に接着されている。電極パッド７９は、金属ワイヤ６８の他方の端部と接続されている。これにより、電子部品６５は、金属ワイヤ６８を介して、配線基板６３と電気的に接続されている。電子部品６５としては、例えば、メモリ用の半導体チップを用いることができる。
モールド樹脂６７は、電子部品６５及び金属ワイヤ６８を覆うように、パッド７３の上面及びソルダーレジスト層７６の上面に設けられている。モールド樹脂６７は、電子部品６５及び金属ワイヤ６８を封止するための樹脂である。モールド樹脂６７の材料としては、例えば、エポキシ樹脂を用いることができる。
上記構成とされた電子装置６０のように、半導体装置１１−１上に、半導体装置１１−１とは異なる構成とされた半導体装置６１を積み重ねてもよい。
このような構成とされた電子装置６０においても、半導体装置１１−１と半導体装置６１とを電気的に接続する内部接続端子１３の直径を小さくすることが可能であるため、電子装置６０の厚さ方向のサイズを小型化することができる。
また、内部接続端子１３の直径を小さくすることにより、貫通電極３３を狭ピッチで配置することが可能となるため、半導体装置１１−１と半導体装置６１との間の電気的接続箇所を増加させることができる。言い換えれば、半導体装置１１−１，６１間に配置される内部接続端子１３の数を増加させることができる。
図４〜図１１は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図である。図４〜図１１において、第１の実施の形態の半導体装置１１−１と同一構成部分には同一符号を付す。
図４〜図１１を参照して、第１の実施の形態の半導体装置１１−１の製造方法について説明する。
始めに、図４に示す工程では、周知の手法により、貫通部３５を有した多層配線構造体３１と、多層配線構造体３１を貫通するように設けられ、多層配線構造体３１の面３１Ａ（第１の面）から露出された第１の接続面４１Ａ、及び多層配線構造体３１の面３１Ｂ（第２の面）から露出された第２の接続面４２Ａを有し、多層配線構造体３１と電気的に接続された貫通電極３３と、を備えた配線基板２１を形成する（配線基板形成工程）。
配線基板２１は、例えば、ドリル加工によりガラスエポキシ基板に貫通孔３６を形成し、次いで、貫通孔３６へのめっき膜や樹脂４４の充填により貫通電極３３を形成し、更に打ち抜き加工により貫通部３５を形成することで得ることができる。
次いで、図５に示す工程では、支持体８１の面８１Ａに接着剤８２を形成する。支持体８１としては、例えば例えば、シリコン基板、金属板（例えば、Ｃｕ板）、ガラス板等を用いることができる。支持体８１の厚さは、例えば、３００〜６００μｍとすることができる。接着剤８２としては、例えば、塩化ビニル系の接着剤を用いることができる。
次いで、図６に示す工程では、第２の接続面４２Ａと接着剤８２の面８２Ａとが接触するように、接着剤８２により、図４に示す配線基板２１を図５に示す支持体８１に接着させる（配線基板接着工程）。
次いで、図７に示す工程では、接続面４５Ａを有した電極パッド４５、電極パッド４５が形成される電極パッド形成面２２Ａ、及び電極パッド形成面２２Ａの反対側に配置された背面２２Ｂを有する電子部品２２を準備した後、接続面４５Ａと貫通電極３３に設けられた第１の接続面４１Ａとが略面一となるように、貫通部３５から露出された部分の接着剤８２の面８２Ａと電子部品２２の背面２２Ｂとを接着させる（電子部品接着工程）。
このように、第１の接続面４１Ａに対して接続面４５Ａが略面一となるように、貫通部３５に電子部品２２を収容することにより、電子部品２２が貫通電極３３の第１の接続面４１Ａから突出することがなくなるため、半導体装置１１−１の厚さ方向のサイズを小型化することができる。
電子部品２２の厚さは、貫通電極３３の深さの値と略等しくなるように構成されている。電子部品２２の厚さは、例えば、３００μｍとすることができる。
このように、電子部品２２の厚さを貫通電極３３の深さの値と略等しくすることにより、第２の接続面４２Ａを通過する平面上に電子部品２２の背面２２Ｂを配置することが可能となる。これにより、貫通部３５に収容された電子部品２２が貫通電極３３の両端から突出することがなくなるため、半導体装置１１−１の厚さ方向のサイズをさらに小型化することができる。
電子部品２２としては、例えば、ＣＰＵ用の半導体チップを用いることができる。
次いで、図８に示す工程では、貫通部３５、電極パッド形成面２２Ａ、及び多層配線構造体３１の面３１Ａに、電子部品２２を封止すると共に、第１の接続面４１Ａ及び接続面４５Ａを露出する面２３Ａ（第１の平面）と、電子部品２２の背面２２Ｂ及び第２の接続面４２Ａを露出すると共に、背面２２Ｂ及び第２の接続面４２Ａを通過する平面上に配置された面２３Ｂとを有した封止樹脂２３を形成する（封止樹脂形成工程）。
具体的には、封止樹脂２３は、例えば、エポキシ等の樹脂（封止樹脂２３の母材）をポッティングする方法や、トランスファーモールド法により形成し、その後、第１の接続面４１Ａ及び接続面４５Ａが露出するまで余分な樹脂を研磨することで形成する。
また、封止樹脂２３は、第１の接続面４１Ａ及び接続面４５Ａを通過する平面上に封止樹脂２３の面２３Ａが配置するように形成するとよい。
このように、接続面４５Ａ及び第１の接続面４１Ａを通過する平面上に封止樹脂２３の面２３Ａを配置することにより、封止樹脂２３の面２３Ａ、接続面４５Ａ、及び第１の接続面４１Ａに、第１の接続面４１Ａ及び接続面４５Ａと接続される配線パターン２５を精度良く形成することができる。
封止樹脂２３の材料としては、例えば、エポキシ等のモールドコンパウンドやエポキシシート等を用いることができる。封止樹脂２３の厚さは、電子部品２２の厚さと略等しくなるように構成されている。封止樹脂２３の厚さは、例えば、３００μｍとすることができる。
封止樹脂２３の研磨方法としては、例えば、機械的研磨（例えば、サンドペーパーを用いた研磨）、化学的研磨（例えば、ウエットエッチング）、物理的研磨（例えば、プラズマエッチング）等を用いることができる。
次いで、図９に示す工程では、第１の接続面４１Ａ、接続面４５Ａ、及び封止樹脂２３の面２３Ａに、電極パッド４５と貫通電極３３とを電気的に接続すると共に、パッド部４７，４８及び配線部４９を有する配線パターン２５を形成する（配線パターン形成工程）。
これにより、配線パターン２５を構成するパッド部４７は、貫通電極３３の第１の接続面４１Ａと直接接続される。また、配線パターン２５を構成するパッド部４８は、電極パッド４５の接続面４５Ａと直接接続される。
このように、バンプを介することなく、配線パターン２５を構成するパッド部４８と電極パッド４５の接続面４５Ａと直接接続することにより、貫通電極３３と電子部品２２との間の電気的接続信頼性を向上させることができる。
配線パターン２５は、例えば、サブトラクティブ法やセミアディティブ法により形成することができる。配線パターン２５の材料としては、例えば、Ｃｕを用いることができる。
次いで、図１０に示す工程では、封止樹脂２３の面２３Ａ及び配線パターン２５に、パッド部４７を露出する開口部５１を有したソルダーレジスト層２６を形成する（ソルダーレジスト層形成工程）。
これにより、接着剤８２が形成された支持体８１上に、半導体装置１１−１に相当する構造体が形成される。
次いで、図１１に示す工程では、図１０に示す半導体装置１１−１から接着剤８２及び支持体８１を除去する（接着剤及び支持体除去工程）。これにより、第１の実施の形態の半導体装置１１−１が製造される。なお、半導体装置１１−２は、上記説明した半導体装置１１−１の製造方法（図４〜図１１に示す工程参照）と同様な手法により製造することができる。
本実施の形態の半導体装置の製造方法によれば、貫通部３５を有した多層配線構造体３１と、多層配線構造体３１を貫通するように設けられ、第１の接続面４１Ａ及び第２の接続面４２Ａを有し、多層配線構造体３１と電気的に接続された貫通電極３３とを備えた配線基板２１を形成し、次いで、第２の接続面４２Ａと接着剤８２の面８２Ａとが接触するように、接着剤８２より配線基板２１を支持体８１に接着し、次いで、貫通電極３３の高さの値と略等しい厚さを有する電子部品２２を準備した後、電子部品２２の接続面４５Ａと第１の接続面４１Ａとが略面一となるように、貫通部３５から露出された部分の接着剤８２と電子部品２２とを接着させ、次いで、貫通部３５、電子部品２２の電極パッド形成面２２Ａ、及び多層配線構造体の両面３１Ａ，３１Ｂに、電子部品２２を封止すると共に、第１の接続面４１Ａ及び接続面４５Ａを露出する面２３Ａを有した封止樹脂２３を形成し、次いで、第１の接続面４１Ａ、接続面４５Ａ、及び封止樹脂２３の面２３Ａに、電子部品２２の電極パッド４５と貫通電極３３とを電気的に接続すると共に、パッド部４７を有した配線パターン２５を形成し、次いで、パッド部４７を露出する開口部５１を有したソルダーレジスト層２６を形成し、その後、接着剤８２及び支持体８１を除去することにより、電子部品２２が貫通電極３３の第１及び第２の接続面４１Ａ，４２Ａから突出することがなくなるため、半導体装置１１−１の厚さ方向のサイズを小型化することができる。
また、バンプを介することなく、配線パターン２５と電極パッド４５とを直接接続することにより、貫通電極３３と電子部品２２との間の電気的接続信頼性を向上させることができる。
図１２〜図１７は、本発明の第１の実施の形態に係る半導体装置の製造工程の変形例を示す図である。図１２〜図１７において、第１の実施の形態の半導体装置１１−１と同一構成部分には、同一符号を付す。
図１２〜図１７を参照して、第１の実施の形態の半導体装置１１−１の変形例に係る製造方法を説明する。
始めに、図１２に示す工程では、先に説明した図５に示す接着剤８２上に、半硬化状態とされた樹脂シート８５を貼り付ける。
樹脂シート８５は、後述する図１３に示す第１の封止樹脂８６の母材となる部材である。樹脂シート８５の材料としては、例えば、エポキシ樹脂を用いることができる。樹脂シート８５の厚さは、例えば、２０〜３０μｍとすることができる。なお、図５及び図１２に示す工程が、「接着剤及び樹脂シート形成工程」に相当する工程である。
次いで、図１３に示す工程では、先に説明した図４に示す配線基板２１を図１２に示す樹脂シート８５上に載置し、その後、第２の接続面４２Ａと接着剤８２の面８２Ａとが接触し、かつ多層配線構造体３１の面３１Ｂと樹脂シート８５の面８５Ａとが接触するまで、配線基板２１を押圧すると共に、加熱により樹脂シート８５を完全に硬化させる。これにより、多層配線構造体３１の面３１Ｂから突出した部分の貫通電極３３の側面及び多層配線構造体３１の面３１Ｂを封止すると共に、貫通部３５の底面を塞ぐ第１の封止樹脂８６を形成する（第１の封止樹脂形成工程）。
これにより、貫通部３５から露出された部分の第１の封止樹脂８６の面８６Ａが貫通部３５の底面となる。また、貫通部３５から露出されていない部分の第１の封止樹脂８６の面８６Ａは、多層配線構造体３１の面３１Ｂと接触する。第１の封止樹脂８６は、図２において説明した封止樹脂２３の一部を構成する封止樹脂である。
このように、貫通部３５及び多層配線構造体３１の面３１Ａを封止する前に、第１の封止樹脂８６により、貫通部３５の底面を塞ぐように、多層配線構造体３１の面３１Ｂを封止することにより（言い換えれば、２回に分けて貫通部３５及び多層配線構造体３１の面３１Ａ，３１Ｂを封止することにより）、貫通部３５及び多層配線構造体３１の面３１Ａ，３１Ｂを確実に封止することができる（微細な隙間でも確実に封止することができる）。
特に、後述する図１５に示す第２の封止樹脂８８の母材として樹脂シートや粘土の高い樹脂材を用いた場合に有効である。
次いで、図１４に示す工程では、接続面４５Ａを有した電極パッド４５、電極パッド４５が形成される電極パッド形成面２２Ａ、及び電極パッド形成面２２Ａの反対側に位置する背面２２Ｂを有する電子部品２２を準備する。次いで、接続面４５Ａと第１の接続面４１Ａとが略面一となるように、貫通部３５から露出された部分の第１の封止樹脂８６の面８６Ａと電子部品２２の背面２２Ｂとを接触させることで、貫通部３５に電子部品２２を配置する（電子部品配置工程）。
このように、接続面４５Ａと第１の接続面４１Ａとが略面一となるように、貫通部３５から露出された部分の第１の封止樹脂８６の面８６Ａ上に電子部品２２を配置することにより、電子部品２２が貫通電極３３の第１及び第２の接続面４１Ａ，４２Ａから突出することがなくなるため、半導体装置１１−１の厚さ方向のサイズを小型化することができる。
この場合、電子部品２２の厚さは、例えば、３００μｍとすることができる。
また、電子部品２２としては、例えば、ＣＰＵ用の半導体チップを用いることができる。
次いで、図１５に示す工程では、貫通部３５、電極パッド形成面２２Ａ、及び多層配線構造体３１の面３１Ａに、電子部品２２を封止すると共に、第１の接続面４１Ａ及び接続面４５Ａを露出する面８８Ａ（第１の平面）を有した第２の封止樹脂８８を形成する（第２の封止樹脂形成工程）。
具体的には、第２の封止樹脂８８は、例えば、樹脂シートや粘土の高い樹脂材（第２の封止樹脂８８の母材）を加熱及び加圧することで形成する。第２の封止樹脂８８の材料としては、例えば、エポキシ樹脂を用いることができる。
また、第２の封止樹脂形成工程では、第２の封止樹脂８８の面８８Ａが、第１の接続面４１Ａ及び接続面４５Ａを通過する平面上に配置されるように、第２の封止樹脂８８を形成するとよい。
このように、接続面４５Ａ及び第１の接続面４１Ａを通過する平面上に第２の封止樹脂８８の面８８Ａを配置することにより、第２の封止樹脂８８の面８８Ａ、接続面４５Ａ、及び第１の接続面４１Ａに、接続面４５Ａ及び第１の接続面４１Ａと接続される配線パターン２５を精度良く形成することができる。
次いで、図１６に示す工程では、先に説明した図９に示す工程と同様な手法により、第１の接続面４１Ａ、接続面４５Ａ、及び第２の封止樹脂８８の面８８Ａに、電極パッド４５と貫通電極３３とを電気的に接続すると共に、パッド部４７，４８及び配線部４９を有する配線パターン２５を形成する（配線パターン形成工程）。
次いで、先に説明した図１０に示す工程と同様な処理を行うことで、第２の封止樹脂８８の面８８Ａ及び配線パターン２５に、パッド部４７を露出する開口部５１を有したソルダーレジスト層２６を形成する（ソルダーレジスト層形成工程）。
これにより、接着剤８２が形成された支持体８１上に、半導体装置１１−１に相当する構造体が形成される。
次いで、図１７に示す工程では、図１６に示す半導体装置１１−１から接着剤８２及び支持体８１を除去する（接着剤及び支持体除去工程）。これにより、第１の実施の形態の半導体装置１１−１が製造される。なお、半導体装置１１−２は、上記説明した半導体装置１１−１の製造方法（図１２〜図１７に示す工程参照）と同様な手法により製造することができる。
本実施の形態の半導体装置の製造方法の変形例によれば、貫通部３５を有した多層配線構造体３１、及び多層配線構造体３１を貫通するように設けられ、第１及び第２の接続面４１Ａ，４２Ａを有する貫通電極３３を備えた配線基板２１を形成し、次いで、支持体８１の面８１Ａに、接着剤８２と、半硬化状態とされた樹脂シート８５とを順次形成し、次いで、配線基板２１を押圧して、接着剤８２と第２の接続面４２Ａとを接触させ、半硬化状態とされた樹脂シート８５を完全に硬化させることで、多層配線構造体３１の面３１Ｂから突出した部分の貫通電極３３の側面及び多層配線構造体３１の面３１Ｂを封止すると共に、貫通部３５の底面を塞ぐ第１の封止樹脂８６を形成し、次いで、電子部品２２の接続面４５Ａと第１の接続面４１Ａとが略面一となるように、貫通部３５から露出された部分の第１の封止樹脂８６と電子部品２２の背面２２Ｂとを接触させることで、貫通部３５に電子部品２２を配置し、次いで、貫通部３５、電極パッド形成面２２Ａ、及び多層配線構造体３１の面３１Ａに、電子部品２２を封止すると共に、第１の接続面４１Ａ及び接続面４５Ａを露出する面８８Ａを有した第２の封止樹脂８８を形成することにより、貫通部３５及び多層配線構造体３１の面３１Ａ，３１Ｂを確実に封止することができる。
また、貫通電極３３の第１及び第２の接続面４１Ａ，４２Ａから電子部品２２が突出することがなくなるため、半導体装置１１−１の厚さ方向の小型化を図ることができる。
さらに、第２の封止樹脂８８を形成後、第１の接続面４１Ａ、接続面４５Ａ、及び第２の封止樹脂８８の面８８Ａに、電極パッド４５と貫通電極３３とを電気的に接続する配線パターン２５を形成することにより、バンプを介することなく、配線パターン２５と電極パッド４５とを電気的に接続することが可能となるため、貫通電極３３と電子部品２２との間の電気的接続信頼性を向上させることができる。
（第２の実施の形態）
図１８は、本発明の第２の実施の形態に係る電子装置の断面図である。図１８において、第１の実施の形態の電子装置１０と同一構成部分には、同一符号を付す。
図１８を参照するに、第２の実施の形態の電子装置９０は、半導体装置９１−１と、半導体装置９１−２と、内部接続端子１３とを有する。なお、半導体装置９１−２は、半導体装置９１−１と同様な構成とされている。よって、以下の説明では、主に、半導体装置９１−１の構成について説明する。
半導体装置９１−１は、第１の実施の形態の半導体装置１１−１に設けられた配線基板２１の代わりに配線基板９３を設けると共に、貫通部３５と及び電極パッド形成面２２Ａのみに封止樹脂２３を設けた以外は、半導体装置１１−１と同様に構成される。
配線基板９３は、第１の実施の形態で説明した配線基板２１に設けられた貫通電極３３の代わりに導体パターン９５を設けると共に、積層体３１の厚さを電子部品２２の厚さと略等しくした以外は、配線基板２１と同様に構成される。
導体パターン９５は、積層体３１に内設されており、パッド１０１，１０２と、ビア１０３，１０４と、配線１０５とを有する。
パッド１０１は、第１の接続面１０１Ａを有する。パッド１０１は、第１の接続面１０１Ａが多層配線構造体３１の面３１Ａから露出された状態で積層体３１に内設されている。第１の接続面１０１Ａは、封止樹脂２３の面２３Ａ、多層配線構造体３１の面３１Ａ、及び接続面４５Ａを通過する平面上に配置されている。第１の接続面１０１Ａは、配線パターン２５に設けられたパッド部４７と接続されている。これにより、導体パターン９５は、配線パターン２５を介して、電子部品２２と電気的に接続されている。
パッド１０２は、第２の接続面１０２Ａを有する。パッド１０２は、第２の接続面１０２Ａが多層配線構造体３１の面３１Ｂから露出された状態で積層体３１に内設されている。第２の接続面１０２Ａは、電子部品２２の背面２２Ｂ、封止樹脂２３の面２３Ｂ、及び多層配線構造体３１の面３１Ｂを通過する平面上に配置されている。第２の接続面１０２Ａは、電子装置９０が実装基板１５に実装される際、実装基板１５と電気的に接続された外部接続端子１６（例えば、はんだボール）と接続される面である。
ビア１０３は、パッド１０１と配線１０５との間に位置する部分の積層体３１を貫通するように配設されている。ビア１０３の一方の端部は、パッド１０１と接続されており、ビアの他方の端部は、配線１０５と接続されている。
ビア１０４は、パッド１０２と配線１０５との間に位置する部分の積層体３１を貫通するように配設されている。ビア１０３の一方の端部は、配線１０５と接続されており、ビアの他方の端部は、パッド１０２と接続されている。
配線１０５は、積層体３１に内設されており、ビア１０３，１０４と接続されている。これにより、パッド１０１，１０２は、ビア１０３，１０４及び配線１０５を介して、電気的に接続されている。
配線基板９３は、例えば、金属板上にビルドアップ法により絶縁層と導体層とを積層して導体パターン９５を有する積層体３１を形成し、次いで、打ち抜き加工により積層体３１に貫通部３５を形成することで得ることができる。
上記構成とされた第２の実施の形態の半導体装置９１−１は、第１の実施の形態の半導体装置１１−１，１１−２と同様な効果を得ることができる。また、半導体装置９１−１は、先に説明した第１の実施の形態の半導体装置１１−１の製造方法と同様な手法により製造することができる。
半導体装置９１−２は、半導体装置９１−１と同様な構成とされているため、半導体装置９１−１と同様な効果を得ることができる。半導体装置９１−２は、半導体装置９１−１に設けられたパッド部４７と半導体装置９１−２に設けられたパッド部１０２とが対向するように、半導体装置９１−１の上方に配置されている。半導体装置９１−１と対向する側の半導体装置９１−２の面は、平坦な面とされている。
内部接続端子１３は、半導体装置９１−１と半導体装置９１−２との間に配置されている。内部接続端子１３は、半導体装置９１−１に設けられたパッド部４７及び半導体装置９１−２に設けられたパッド部１０２と接続されている。これにより、半導体装置９１−１，９１−２は、内部接続端子１３を介して、電気的に接続されている。
上記構成とされた第２の実施の形態の電子装置９０は、第１の実施の形態の電子装置１０と同様な効果を得ることができる。
図１９は、本発明の第２の実施の形態の第１変形例に係る電子装置の断面図である。図１９において、第２の実施の形態の半導体装置９１−１、及び図３に示す半導体装置６１と同一構成部分には、同一符号を付す。
図１９を参照するに、第２の実施の形態の第１変形例に係る電子装置１１０は、第２の実施の形態の半導体装置９１−１の上方に、図３に示す半導体装置６１を配置し、内部接続端子１３により半導体装置９１−１に設けられたパッド部４７と半導体装置６１に設けられたパッド７４とを電気的に接続した構成とされている。
このように、上下に異なる構成とされた半導体装置９１−１，６１を積み重ね、内部接続端子１３を介して、半導体装置９１−１，６１を電気的に接続してもよい。上記構成とされた第２の実施の形態の第１変形例に係る電子装置１１０は、半導体装置６１上にさらに半導体装置を積み重ねられないこと以外は、第２の実施の形態の電子装置９０と同様な効果を得ることができる。
図２０は、本発明の第２の実施の形態の第２変形例に係る電子装置の断面図である。図２０において、第１の実施の形態の半導体装置１１−２及び第２の実施の形態の半導体装置９１−１と同一構成部分には、同一符号を付す。
図２０を参照するに、第２の実施の形態の第２変形例に係る電子装置１１５は、第２の実施の形態の半導体装置９１−１の上方に、第１の実施の形態の半導体装置１１−２を配置し、内部接続端子１３により半導体装置９１−１に設けられたパッド部４７と半導体装置１１−２に設けられた第２の接続面４２Ａとを電気的に接続した構成とされている。
このように、上下に異なる構成とされた半導体装置１１−２，９１−１を積み重ね、内部接続端子１３を介して、半導体装置１１−２，９１−１を電気的に接続してもよい。上記構成とされた第２の実施の形態の第２変形例に係る電子装置１１５は、第２の実施の形態の電子装置９０と同様な効果を得ることができる。
（第３の実施の形態）
図２１は、本発明の第３の実施の形態に係る電子装置の断面図である。図２１において、第２の実施の形態の電子装置９０と同一構成部分には、同一符号を付す。
図２１を参照するに、第３の実施の形態の電子装置１２０は、半導体装置１２１−１と、半導体装置１２１−２と、内部接続端子１３とを有する。なお、半導体装置１２１−２は、半導体装置１２１−１と同様な構成とされているので、以下の説明では、主に、半導体装置１２１−１の構成について説明する。
半導体装置１２１−１は、第２の実施の形態の半導体装置９１−１に設けられた配線基板９３の代わりに配線基板１２３を設けた以外は、半導体装置９１−１と同様に構成される。
配線基板１２３は、シリコン基板１２５と、絶縁膜１２６と、貫通電極１２８とを有する。シリコン基板１２５は、電子部品２２を収容する貫通部１３１と、貫通部１３１の周囲に形成された複数の貫通孔１３２とを有する。シリコン基板１２５の厚さは、電子部品２２の厚さと略等しくなるように構成されている。電子部品の厚さが３００μｍの場合、シリコン基板１２５の厚さは、例えば、３００μｍとすることができる。この場合、貫通孔１３２の直径は、例えば、１５０μｍとすることができる。
このように、シリコン基板１２５に電子部品２２が収容される貫通部１３１を形成すると共に、シリコン基板１２５の厚さを電子部品２２の厚さと略等しくしりことにより、シリコン基板１２５の両面１２５Ａ，１２５Ｂから電子部品２２が突出することがなくなるため、半導体装置１２１−１の厚さ方向のサイズを小型化することができる。
また、電子部品２２と材料としてシリコンを用いることにより、シリコン基板１２５と電子部品２２との間の熱膨張係数の差が小さくなるため、半導体装置１２１−１に発生する反りを低減することができる。
絶縁膜１２６は、シリコン基板１２５の両面１２５Ａ，１２５Ｂ、貫通部１３１及び貫通孔１３２を構成する部分のシリコン基板１２５の面を覆うように設けられている。シリコン基板１２５の面１２５Ａ（第１の面）に設けられた部分の絶縁膜１２６の上面１２６Ａは、電極パッド４５の接続面４５Ａ及び封止樹脂２３の面２３Ａに対して略面一となるように構成されている。シリコン基板１２５の面１２５Ｂ（第２の面）に設けられた部分の絶縁膜１２６の下面１２６Ｂは、電子部品２２の背面２２Ｂ及び封止樹脂２３の面２３Ｂに対して略面一となるように構成されている。
絶縁膜１２６としては、例えば、酸化膜（ＳｉＯ２膜）を用いることができる。絶縁膜１２６の厚さは、例えば、１〜２μｍとすることができる。絶縁膜１２６として酸化膜（ＳｉＯ２膜）を用いる場合、絶縁膜１２６は、例えば、ＣＶＤ法や熱酸化法により形成することができる。
貫通電極１２８は、絶縁膜１２６が形成された貫通孔１３２に設けられている。貫通電極１２８の深さは、電子部品２２の厚さと略等しくなるように構成されている。貫通電極１２８の上端面１２８Ａ（第１の接続面）は、封止樹脂２３の面２３Ａ、接続面４５Ａ、及び絶縁膜１２６の上面１２６Ａに対して略面一となるように構成されている。貫通電極１２８の上端は、配線パターン２５を構成するパッド部４７と直接接続されている。これにより、貫通電極１２８は、配線パターン２５を介して、電子部品２２と電気的に接続されている。
このように、バンプを介することなく、配線パターン２５と電極パッド４５とを直接接続することにより、貫通電極１２８と電子部品２２との間の電気的接続信頼性を向上させることができる。
貫通電極１２８の下端面１２８Ｂ（第２の接続面）は、封止樹脂２３の面２３Ｂ、電子部品２２の背面２２Ｂ、及び絶縁膜１２６の下面１２６Ｂに対して略面一となるように構成されている。貫通電極１２８の下端面１２８Ｂは、電子装置１２０を実装基板１５に実装する際、実装基板１５と接続された外部接続端子１６が接続される部分である。
上記構成とされた貫通電極１２８の材料としては、例えば、Ｃｕを用いることができる。
配線基板１２３は、例えば、シリコン基板１２５にエッチングにより貫通孔１３２と貫通部１３１を形成後、貫通孔１３２内壁と貫通部１３１内壁とを含むシリコン基板１２５の表面に絶縁膜１２６を形成し、次いで、めっき膜により貫通孔１３２を充填して貫通電極１２８を形成することで得ることができる。
配線パターン２５は、封止樹脂２３の面２３Ａ、接続面４５Ａ、絶縁膜１２６の上面１２６Ａ、及び第１の接続面１２８Ａに設けられている。配線パターン２５を構成するパッド部４７は、貫通電極１２８の上端面１２８Ａと接続されている。また、配線パターン２５を構成するパッド部４８は、電極パッド４５の接続面４５Ａと直接接続されている。これにより、貫通電極１２８及び電子部品２２は、配線パターン２５を介して、電気的に接続されている。
本実施の形態の半導体装置によれば、電子部品２２が収容される貫通部１３１、及び貫通孔１３２を有し、電子部品２２と略等しい厚さとされたシリコン基板１２５と、封止樹脂２３の面２３Ａ、接続面４５Ａ、及び絶縁膜１２６の上面１２６Ａに対して略面一とされた上端面１２８Ａ、及び封止樹脂２３の面２３Ｂ、電子部品２２の背面２２Ｂ、及び絶縁膜１２６の下面１２６Ｂに対して略面一とされた下端面１２８Ｂを有する貫通電極１２８と、電子部品２２が収容された貫通部１３１及び電極パッド形成面２２Ａに設けられた封止樹脂２３と、貫通電極１２８と電子部品２２を電気的に接続する配線パターン２５と、を設けることにより、シリコン基板１２５の両面１２５Ａ，１２５Ｂ、及び貫通電極１２８の両端面１２８Ａ，１２８Ｂから電子部品２２が突出することがなくなるため、半導体装置１２１−１の厚さ方向のサイズを小型化することができる。
また、バンプを介することなく、配線パターン２５と電極パッド４５とを直接接続することにより、貫通電極１２８と電子部品２２との間の電気的接続信頼性を向上させることができる。
さらに、電子部品２２と材料としてシリコンを用いることにより、シリコン基板１２５と電子部品２２との間の熱膨張係数の差が小さくなるため、半導体装置１２１−１に発生する反りを低減することができる。
半導体装置１２１−２は、半導体装置１２１−１と同様な構成とされているので、先に説明した半導体装置１２１−１と同様な効果を得ることができる。半導体装置１２１−２は、半導体装置１２１−１に設けられたパッド部４７と半導体装置１２１−２に設けられた貫通電極１２８の下端面１２８Ｂとが対向するように、半導体装置１２１−１の上方に配置されている。半導体装置１２１−１と対向する側の半導体装置１２１−２の面は、平坦な面とされている。
内部接続端子１３は、半導体装置１２１−１と半導体装置１２１−２との間に設けられている。半導体装置１２１−２と対向する部分の半導体装置１２１−１は、平坦な面に配線パターン２５及びソルダーレジスト層２６が形成されているため、段差が小さい（例えば、５０μｍ）。
また、半導体装置１２１−１と対向する側の半導体装置１２１−２の面は、平坦な面とされている。内部接続端子１３は、半導体装置１２１−１に設けられたパッド部４７と半導体装置１２１−２に設けられた貫通電極１２８の下端面１２８Ｂと接続されている。これにより、半導体装置１２１−１，１２１−２は、内部接続端子１３を介して、電気的に接続されている。
このように、段差が小さい部分の半導体装置１２１−１と半導体装置１２１−２の平坦な面との間に、半導体装置１２１−１と半導体装置１２１−２とを電気的に接続する内部接続端子１３を設けることにより、内部接続端子１３の直径を小さくすることが可能となるため、電子装置１２０の厚さ方向のサイズを小型化することができる。
また、内部接続端子１３の直径を小さくすることにより、貫通電極１２８を狭ピッチで配置することが可能となるため、半導体装置１２１−１と半導体装置１２１−２との間の電気的接続箇所を増加させることができる。言い換えれば、半導体装置１２１−１，１２１−２間に配置される内部接続端子１３の数を増加させることができる。
また、厚さ方向のサイズが小型化された半導体装置１２１−１，１２１−２を積み重ねることにより、電子装置１２０の厚さ方向のサイズを小型化することができる。
（第４の実施の形態）
図２２は、本発明の第４の実施の形態に係る電子装置の断面図である。図２２において、第１及び第３の実施の形態の電子装置１０，１２０と同一構成部分には、同一符号を付す。
図２２を参照するに、第４の実施の形態の電子装置１４０は、半導体装置１４１−１と、半導体装置１４１−２と、接着剤１４３と、ピン端子１４５とを有する。
なお、半導体装置１４１−２は、半導体装置１４１−１と同様な構成とされている。よって、以下の説明では、主に、半導体装置１４１−１の構成について説明する。
半導体装置１４１−１は、第３の実施の形態の半導体装置１２１−１に設けられた貫通電極１２８の代わりに貫通電極１５１を設け、パッド部４７に貫通孔１５４を設けると共に、シリコン基板１２５の厚さを電子部品２２の厚さよりも薄くし、かつ貫通部１３１、電極パッド形成面２２Ａ，及び絶縁膜１２６の上面１２６Ａに封止樹脂２３を設け、さらに、はんだ１５５を設けた以外は、半導体装置１２１−１と同様に構成される。
貫通電極１５１は、絶縁膜１２６が形成された貫通孔１３２に設けられている。貫通電極１５１は、第１の実施の形態で説明した貫通電極３３（図２参照）の構成からパッド部４１，４２を除いた以外は、貫通電極３３と同様な構成とされている。貫通電極１５１は、絶縁膜１２６の上面１２６Ａ及び下面１２６Ｂから突出したビア部３８と、ビア部３８の中央部を貫通する貫通孔４０とを有する。貫通孔４０は、ピン端子１４５を挿入するための孔である。貫通孔４０の直径は、例えば、２５０μｍとすることができる。
ビア部３８は、第１の接続面３８Ａと、第２の接続面３８Ｂとを有する。第１の接続面３８Ａは、絶縁膜１２６の上面１２６Ａから突出した部分のビア部３８に設けられている。第１の接続面３８Ａは、封止樹脂２３の面２３Ａ及び接続面４５Ａに対して略面一となるように構成されている。第１の接続面３８Ａは、封止樹脂２３の面２３Ａ、第１の接続面３８Ａ、及び接続面４５Ａに設けられた配線パターン２５を構成するパッド部４７と接続されている。これにより、貫通電極１５１は、配線パターン２５を介して、電子部品２２と電気的に接続されている。
第２の接続面３８Ｂは、絶縁膜１２６の下面１２６Ｂから突出した部分のビア部３８に設けられている。第２の接続面３８Ｂは、封止樹脂２３の面２３Ｂ及び電子部品２２の背面２２Ｂに対して略面一となるように構成されている。第２の接続面３８Ｂは、電子装置１４０を実装基板１５に実装する際、実装基板１５と接続された外部接続端子１６と接続される面である。
貫通孔１５４は、貫通孔４０と対向する部分のパッド部４７を貫通するように形成されている。貫通孔１５４は、貫通孔４０と一体的に構成されている。貫通孔１５４は、ピン端子１４５を挿入するための孔である。貫通孔１５４の直径は、貫通孔４０の直径と略等しい。貫通孔１５４の直径は、例えば、２５０μｍとすることができる。貫通孔４０，１５４は、ピン端子挿入孔を構成している。
はんだ１５５は、貫通孔４０の側面に対応する部分のビア部３８、及び開口部５１に露出された部分のビア部３８に設けられている。はんだ１５５は、貫通孔４０，１５４に挿入されたピン端子１４５を固定するためのものである。
本実施の形態の半導体装置によれば、シリコン基板１２５に形成された貫通部１３１に収容された電子部品２２が、貫通電極１５１の第１及び第２の接続面３８Ａ，３８Ｂから突出することがないため、半導体装置１４０の厚さ方向のサイズを小型化することができる。
また、バンプを介することなく、配線パターン２５と電極パッド４５とを直接接続することにより、貫通電極１５１と電子部品２２との間の電気的接続信頼性を向上させることができる。
さらに、電子部品２２と材料としてシリコンを用いることにより、シリコン基板１２５と電子部品２２との間の熱膨張係数の差が小さくなるため、半導体装置１４１−１に発生する反りを低減することができる。
半導体装置１４１−２は、半導体装置１４１−１と同様な構成とされているため、先に説明した半導体装置１４１−１と同様な効果を得ることができる。半導体装置１４１−２は、半導体装置１４１−１に形成された貫通孔１５４と半導体装置１４１−２に形成された貫通孔４０とが対向するように、半導体装置１４１−１の上方に配置されている。半導体装置１４１−２は、接着剤１４３（例えば、塩化ビニル系接着剤）を介して、半導体装置１４１−１と接着されている。
ピン端子１４５は、頭部１５７と、ピン部１５８とを有する。頭部１５７は、ピン部１５８よりも大きな直径とされており、はんだ１５５が形成された開口部５１に収容されている。頭部１５７は、はんだ１５５により半導体装置１４１−２に固定されている。
ピン部１５８は、頭部１５７と一体的に構成されている。ピン部１５８は、半導体装置１４１−１，１４１−２に形成された貫通部４０，１５４（ピン端子挿入孔）に挿入されている。ピン部１５８は、貫通部４０，１５４に形成されたはんだ１５５により、半導体装置１４１−１，１４１−２に形成された貫通電極１５１に固定されている。これにより、ピン端子１４５は、半導体装置１４１−１と半導体装置１４１−２とを電気的に接続している。
本実施の形態の電子装置によれば、接着剤１４３により半導体装置１４１−１と半導体装置１４１−２とを接着し、半導体装置１４１−１と半導体装置１４１−２との間に内部接続端子１３を設けることなく、半導体装置１４１−１と半導体装置１４１−２とを電気的に接続することが可能となるため、電子装置１４０の厚さ方向のサイズを小型化することができる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０，６０，９０，１１０，１１５，１２０，１４０ 電子装置
１１−１，１１−２，６１，９１−１，９１−２，１２１−１，１２１−２，１４１−１，１４１−２ 半導体装置
１３ 内部接続端子
１５ 実装基板
１６ 外部接続端子
２１，６３，９３，１２３ 配線基板
２２，６５ 電子部品
２２Ａ 電極パッド形成面
２２Ｂ 背面
２３ 封止樹脂
２５ 配線パターン
２６，７６，７７ ソルダーレジスト層
３１ 多層配線構造体
２３Ａ，２３Ｂ，３１Ａ，３１Ｂ，６５Ａ，８１Ａ，８２Ａ，８５Ａ，８６Ａ，８８Ａ，１２５Ａ，１２５Ｂ 面
３３，１２８，１５１ 貫通電極
３５，１３１ 貫通部
３６，４０，１３２，１５４ 貫通孔
３８ ビア部
３８Ａ，４１Ａ，１０１Ａ 第１の接続面
３８Ｂ，４２Ａ，１０２Ａ 第２の接続面
４１，４２，４７，４８ パッド部
４５，７９ 電極パッド
４５Ａ 接続面
４９ 配線部
５１，７６Ａ，７７Ａ 開口部
６７ モールド樹脂
６８ 金属ワイヤ
７１ 基板本体
７１Ａ 上面
７１Ｂ 下面
７３，７４，１０１，１０２ パッド
８１ 支持体
８２，１４３ 接着剤
８５ 樹脂シート
８６ 第１の封止樹脂
８８ 第２の封止樹脂
９５ 導体パターン
１０３，１０４ ビア
１０５ 配線
１２５ シリコン基板
１２６ 絶縁膜
１２６Ａ 上面
１２６Ｂ 下面
１２８Ａ 上端面
１２８Ｂ 下端面
１４５ ピン端子
１５５ はんだ
１５７ 頭部
１５８ ピン部

Claims (18)

  1. 貫通部を有した多層配線構造体と、
    前記貫通部の周囲に位置する部分の前記多層配線構造体に内設され、前記多層配線構造体の第１の面から露出された第１の接続面、及び前記第１の面の反対側に位置する前記多層配線構造体の第２の面から露出された第２の接続面を有した導体パターンと、
    接続面を有した電極パッド、該電極パッドが形成された電極パッド形成面、及び該電極パッド形成面の反対側に配置された背面を有し、前記第１の接続面と前記接続面とが略面一となるように、前記貫通部に収容された電子部品と、
    前記貫通部、前記電極パッド形成面、及び前記多層配線構造体の第１の面に設けられ、前記電子部品を封止すると共に、前記第１の接続面及び前記接続面を露出する第１の平面を有する封止樹脂と、
    前記第１の接続面、前記接続面、及び前記封止樹脂の第１の平面に設けられ、前記電極パッドと前記導体パターンとを電気的に接続すると共に、パッド部を有する配線パターンと、を備えたことを特徴とする半導体装置。
  2. 前記封止樹脂の第１の平面と前記第１の接続面及び前記接続面とが略面一となるように構成したことを特徴とする請求項１記載の半導体装置。
  3. 前記封止樹脂は、前記多層配線構造体の第２の面にも設けられており、
    前記電子部品の背面は、前記封止樹脂から露出されており、
    前記第１の平面の反対側に位置する前記封止樹脂の第２の平面、前記電子部品の背面、及び前記第２の接続面を同一平面上に配置したことを特徴とする請求項１または２記載の半導体装置。
  4. 前記封止樹脂の第１の平面及び前記配線パターンに、前記パッド部を露出する開口部を有したソルダーレジスト層を設けたことを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
  5. 前記導体パターンは、貫通電極であることを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置。
  6. 前記導体パターンは、前記多層配線構造体の厚さ方向に配置され、電気的に接続されたパッド、ビア、及び配線により構成されることを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置。
  7. 貫通部及び該貫通部の周囲に形成された貫通孔を有するシリコン基板と、
    前記貫通孔の側面、前記シリコン基板の第１の面、及び該第１の面とは反対側に位置する前記シリコン基板の第２の面に設けられた絶縁膜と、
    前記絶縁膜を介して、前記貫通孔に設けられ、前記シリコン基板の第１の面に設けられた部分の前記絶縁膜の第１の面と略面一となるように構成された第１の接続面と、前記シリコン基板の第２の面に設けられた部分の前記絶縁膜の第２の面と略面一となるように構成された第２の接続面とを有する貫通電極と、
    接続面を有した電極パッド、該電極パッドが形成された電極パッド形成面、及び該電極パッド形成面の反対側に配置された背面を有し、前記第１の接続面と前記接続面とが略面一となるように、前記貫通部に収容された電子部品と、
    前記貫通部及び前記電極パッド形成面に設けられ、前記接続面を露出する第１の平面を有する封止樹脂と、
    前記絶縁膜の第１の面、前記第１の接続面、前記接続面、及び前記封止樹脂の第１の平面に設けられ、前記電極パッドと前記貫通電極とを電気的に接続すると共に、パッド部を有する配線パターンと、を備えたことを特徴とする半導体装置。
  8. 前記封止樹脂の第１の平面と前記第１の接続面及び前記接続面とが略面一となるように構成したことを特徴とする請求項７記載の半導体装置。
  9. 前記封止樹脂は、前記第１の平面の反対側に位置する第２の平面を有し、
    前記封止樹脂の第２の平面と前記第２の接続面及び前記電子部品の背面とを略面一にしたことを特徴とする請求項７または８記載の半導体装置。
  10. 貫通部及び該貫通部の周囲に形成された貫通孔を有するシリコン基板と、
    前記貫通孔の側面、前記シリコン基板の第１の面、及び該第１の面とは反対側に位置する前記シリコン基板の第２の面に設けられた絶縁膜と、
    前記絶縁膜を介して、前記貫通孔に設けられ、前記シリコン基板の第１の面側に配置された第１の接続面と、前記シリコン基板の第２の面側に配置された第２の接続面とを有する貫通電極と、
    接続面を有した電極パッド、該電極パッドが形成された電極パッド形成面、及び該電極パッド形成面の反対側に配置された背面を有し、前記第１の接続面と前記接続面とが略面一となるように、前記貫通部に収容された電子部品と、
    前記貫通部、前記電極パッド形成面、及び前記シリコン基板の第１の面に形成された前記絶縁膜に設けられ、前記電子部品を封止すると共に、前記第１の接続面及び前記接続面を露出する第１の平面を有する封止樹脂と、
    前記第１の接続面、前記接続面、及び前記封止樹脂の第１の平面に設けられ、前記電極パッドと前記貫通電極とを電気的に接続すると共に、パッド部を有する配線パターンと、を備え、
    前記貫通電極の中央部、及び該貫通電極の中央部と対向する部分の前記配線パターンを貫通すると共に、ピン端子を挿入可能なピン端子挿入用孔を設けたことを特徴とする半導体装置。
  11. 前記封止樹脂の第１の平面と前記第１の接続面及び前記接続面とが略面一となるように構成したことを特徴とする請求項１０記載の半導体装置。
  12. 前記封止樹脂は、前記シリコン基板の第２の面に形成された前記絶縁膜に設けられており、
    前記封止樹脂は、前記第１の平面の反対側に位置する第２の平面を有し、
    前記電子部品の背面は、前記封止樹脂から露出されており、
    前記封止樹脂の第２の平面と前記第２の接続面及び前記電子部品の背面とを略面一にしたことを特徴とする請求項１０または１１記載の半導体装置。
  13. 請求項１ないし６のうち、いずれか１項記載の半導体装置と、
    前記半導体装置上に配置された他の半導体装置と、
    前記半導体装置と前記他の半導体装置との間に配置され、前記半導体装置と前記他の半導体装置とを電気的に接続する内部接続端子と、を備えたことを特徴とする電子装置。
  14. 請求項１ないし６のうち、いずれか１項記載の半導体装置を複数有し、
    複数の前記半導体装置を積み重ねて配置し、内部接続端子を介して、前記半導体装置間を電気的に接続したことを特徴とする電子装置。
  15. 請求項７ないし９のうち、いずれか１項記載の半導体装置を複数有し、
    複数の前記半導体装置を積み重ねて配置し、内部接続端子を介して、前記半導体装置間を電気的に接続したことを特徴とする電子装置。
  16. 請求項１０ないし１２のうち、いずれか１項記載の半導体装置を２つ有し、
    ２つの前記半導体装置を積み重ねて配置し、２つの前記半導体装置に設けられた前記ピン端子挿入用孔に前記ピン端子を挿入することで、２つの前記半導体装置を電気的に接続したことを特徴とする電子装置。
  17. 貫通部を有した多層配線構造体と、前記多層配線構造体を貫通するように設けられ、前記多層配線構造体の第１の面から露出された第１の接続面、及び前記第１の面の反対側に位置する前記多層配線構造体の第２の面から露出された第２の接続面を有した貫通電極と、を備えた配線基板を形成する配線基板形成工程と、
    支持体の面に接着剤を形成する接着剤形成工程と、
    前記第２の接続面と前記接着剤とが接触するように、前記接着剤により、前記配線基板を前記支持体に接着する配線基板接着工程と、
    接続面を有した電極パッド、該電極パッドが形成された電極パッド形成面、及び該電極パッド形成面の反対側に配置された背面を有する電子部品を準備した後、前記接続面と前記第１の接続面とが略面一となるように、前記貫通部から露出された部分の前記接着剤と前記電子部品の背面とを接着させる電子部品接着工程と、
    前記貫通部、前記電極パッド形成面、及び前記多層配線構造体の第１の面に、前記電子部品を封止すると共に、前記第１の接続面及び前記接続面を露出する第１の平面を有した封止樹脂を形成する封止樹脂形成工程と、
    前記第１の接続面、前記接続面、及び前記封止樹脂の第１の平面に、前記電極パッドと前記貫通電極とを電気的に接続すると共に、パッド部を有する配線パターンを形成する配線パターン形成工程と、
    前記封止樹脂の第１の平面及び前記配線パターンに、前記パッド部を露出する開口部を有したソルダーレジスト層を形成するソルダーレジスト層形成工程と、
    前記ソルダーレジスト層形成工程後に、前記接着剤及び前記支持体を除去する接着剤及び支持体除去工程と、を含むことを特徴とする半導体装置の製造方法。
  18. 貫通部を有した多層配線構造体と、前記多層配線構造体を貫通するように設けられ、前記多層配線構造体の第１の面から露出された第１の接続面、及び前記第１の面の反対側に位置する前記多層配線構造体の第２の面から露出された第２の接続面を有し、前記多層配線構造体の前記第１及び第２の面から突出する貫通電極と、を備えた配線基板を形成する配線基板形成工程と、
    支持体の面に、接着剤と、半硬化状態とされた樹脂シートとを順次形成する接着剤及び樹脂シート形成工程と、
    前記配線基板を押圧して、前記接着剤と前記第２の接続面とを接触させ、前記半硬化状態とされた樹脂シートを完全に硬化させることで、前記多層配線構造体の第２の面から突出した部分の前記貫通電極の側面及び前記多層配線構造体の第２の面を封止すると共に、前記貫通部の底面を塞ぐ第１の封止樹脂を形成する第１の封止樹脂形成工程と、
    接続面を有した電極パッド、該電極パッドが形成された電極パッド形成面、及び該電極パッド形成面の反対側に配置された背面を有する電子部品を準備した後、前記接続面と前記第１の接続面とが略面一となるように、前記貫通部から露出された部分の前記第１の封止樹脂と前記電子部品の背面とを接触させることで、前記貫通部に前記電子部品を配置する電子部品配置工程と、
    前記貫通部、前記電極パッド形成面、及び前記多層配線構造体の第１の面に、前記電子部品を封止すると共に、前記第１の接続面及び前記接続面を露出する第１の平面を有した第２の封止樹脂を形成する第２の封止樹脂形成工程と、
    前記第１の接続面、前記接続面、及び前記第２の封止樹脂の第１の平面に、前記電極パッドと前記貫通電極とを電気的に接続すると共に、パッド部を有する配線パターンを形成する配線パターン形成工程と、
    前記第２の封止樹脂の第１の平面及び前記配線パターンに、前記パッド部を露出する開口部を有したソルダーレジスト層を形成するソルダーレジスト層形成工程と、
    前記ソルダーレジスト層形成工程後に、前記接着剤及び前記支持体を除去する接着剤及び支持体除去工程と、を含むことを特徴とする半導体装置の製造方法。
JP2009077033A 2009-03-26 2009-03-26 半導体装置及びその製造方法、並びに電子装置 Active JP5106460B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009077033A JP5106460B2 (ja) 2009-03-26 2009-03-26 半導体装置及びその製造方法、並びに電子装置
US12/730,455 US8669653B2 (en) 2009-03-26 2010-03-24 Semiconductor device having electronic component in through part, electronic device, and manufacturing method of semiconductor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009077033A JP5106460B2 (ja) 2009-03-26 2009-03-26 半導体装置及びその製造方法、並びに電子装置

Publications (3)

Publication Number Publication Date
JP2010232333A true JP2010232333A (ja) 2010-10-14
JP2010232333A5 JP2010232333A5 (ja) 2012-03-29
JP5106460B2 JP5106460B2 (ja) 2012-12-26

Family

ID=42783089

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009077033A Active JP5106460B2 (ja) 2009-03-26 2009-03-26 半導体装置及びその製造方法、並びに電子装置

Country Status (2)

Country Link
US (1) US8669653B2 (ja)
JP (1) JP5106460B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101236798B1 (ko) * 2011-02-16 2013-02-25 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨 적층형 반도체 패키지 제조 방법
KR101515777B1 (ko) * 2013-04-22 2015-05-04 주식회사 네패스 반도체 패키지 제조방법
JP2016531437A (ja) * 2013-08-21 2016-10-06 インテル・コーポレーション バンプレスビルドアップ層（ｂｂｕｌ）用のバンプレスダイ−パッケージインターフェース
US10356907B2 (en) 2015-08-31 2019-07-16 Olympus Corporation Endoscope, electronic unit and method for manufacturing electronic unit

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5136632B2 (ja) * 2010-01-08 2013-02-06 大日本印刷株式会社 電子部品
US8604614B2 (en) * 2010-03-26 2013-12-10 Samsung Electronics Co., Ltd. Semiconductor packages having warpage compensation
US8669651B2 (en) * 2010-07-26 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structures with reduced bump bridging
US8963310B2 (en) 2011-08-24 2015-02-24 Tessera, Inc. Low cost hybrid high density package
US10115671B2 (en) * 2012-08-03 2018-10-30 Snaptrack, Inc. Incorporation of passives and fine pitch through via for package on package
US9691726B2 (en) * 2014-07-08 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming fan-out package structure
KR102565119B1 (ko) * 2016-08-25 2023-08-08 삼성전기주식회사 전자 소자 내장 기판과 그 제조 방법 및 전자 소자 모듈
WO2018116799A1 (ja) * 2016-12-21 2018-06-28 株式会社村田製作所 電子部品内蔵基板の製造方法、電子部品内蔵基板、電子部品装置及び通信モジュール
US20200027728A1 (en) * 2018-07-23 2020-01-23 Intel Corporation Substrate package with glass dielectric
TW202201673A (zh) * 2020-03-17 2022-01-01 新加坡商安靠科技新加坡控股私人有限公司 半導體裝置和製造半導體裝置的方法
US11715699B2 (en) 2020-03-17 2023-08-01 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01256161A (ja) * 1988-04-05 1989-10-12 Toshiba Corp 印刷配線板装置
JPH09199537A (ja) * 1996-01-17 1997-07-31 Nec Corp 集積回路の実装構造
JP2003218282A (ja) * 2002-01-18 2003-07-31 Ibiden Co Ltd 半導体素子内蔵基板および多層回路基板
JP2003309243A (ja) * 2002-04-15 2003-10-31 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2004356649A (ja) * 2004-08-16 2004-12-16 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2005033141A (ja) * 2003-07-11 2005-02-03 Sony Corp 半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びに半導体装置の実装構造
JP2006202997A (ja) * 2005-01-20 2006-08-03 Sharp Corp 半導体装置およびその製造方法
JP2008047917A (ja) * 2006-08-17 2008-02-28 Samsung Electro Mech Co Ltd 電子部品内蔵型多層印刷配線基板及びその製造方法
JP2008078596A (ja) * 2006-09-20 2008-04-03 Irvine Sensors Corp 貫通接続構造物を高密度に備えた積層可能な層構造体及び積層体

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5222014A (en) 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
US5306670A (en) * 1993-02-09 1994-04-26 Texas Instruments Incorporated Multi-chip integrated circuit module and method for fabrication thereof
KR100208053B1 (ko) * 1994-07-04 1999-07-15 모리시타 요이찌 집적회로장치
US6909054B2 (en) * 2000-02-25 2005-06-21 Ibiden Co., Ltd. Multilayer printed wiring board and method for producing multilayer printed wiring board
US20020020898A1 (en) * 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6734534B1 (en) 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
AU2001283257A1 (en) 2000-08-16 2002-02-25 Intel Corporation Direct build-up layer on an encapsulated die package
JP3967108B2 (ja) * 2001-10-26 2007-08-29 富士通株式会社 半導体装置およびその製造方法
KR101162522B1 (ko) * 2003-04-07 2012-07-09 이비덴 가부시키가이샤 다층프린트배선판
JP4955935B2 (ja) * 2004-05-25 2012-06-20 キヤノン株式会社 貫通孔形成方法および半導体装置の製造方法
JP4916241B2 (ja) * 2006-07-28 2012-04-11 パナソニック株式会社 半導体装置及びその製造方法
JP5120266B6 (ja) * 2007-01-31 2018-06-27 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5284155B2 (ja) * 2008-03-24 2013-09-11 日本特殊陶業株式会社 部品内蔵配線基板

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01256161A (ja) * 1988-04-05 1989-10-12 Toshiba Corp 印刷配線板装置
JPH09199537A (ja) * 1996-01-17 1997-07-31 Nec Corp 集積回路の実装構造
JP2003218282A (ja) * 2002-01-18 2003-07-31 Ibiden Co Ltd 半導体素子内蔵基板および多層回路基板
JP2003309243A (ja) * 2002-04-15 2003-10-31 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2005033141A (ja) * 2003-07-11 2005-02-03 Sony Corp 半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びに半導体装置の実装構造
JP2004356649A (ja) * 2004-08-16 2004-12-16 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2006202997A (ja) * 2005-01-20 2006-08-03 Sharp Corp 半導体装置およびその製造方法
JP2008047917A (ja) * 2006-08-17 2008-02-28 Samsung Electro Mech Co Ltd 電子部品内蔵型多層印刷配線基板及びその製造方法
JP2008078596A (ja) * 2006-09-20 2008-04-03 Irvine Sensors Corp 貫通接続構造物を高密度に備えた積層可能な層構造体及び積層体

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101236798B1 (ko) * 2011-02-16 2013-02-25 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨 적층형 반도체 패키지 제조 방법
KR101515777B1 (ko) * 2013-04-22 2015-05-04 주식회사 네패스 반도체 패키지 제조방법
JP2016531437A (ja) * 2013-08-21 2016-10-06 インテル・コーポレーション バンプレスビルドアップ層（ｂｂｕｌ）用のバンプレスダイ−パッケージインターフェース
US10356907B2 (en) 2015-08-31 2019-07-16 Olympus Corporation Endoscope, electronic unit and method for manufacturing electronic unit

Also Published As

Publication number Publication date
JP5106460B2 (ja) 2012-12-26
US20100244230A1 (en) 2010-09-30
US8669653B2 (en) 2014-03-11

Similar Documents

Publication Publication Date Title
JP5106460B2 (ja) 半導体装置及びその製造方法、並びに電子装置
JP4361826B2 (ja) 半導体装置
JP5193898B2 (ja) 半導体装置及び電子装置
JP5188426B2 (ja) 半導体装置及びその製造方法、電子装置
JP4298559B2 (ja) 電子部品実装構造及びその製造方法
JP4830120B2 (ja) 電子パッケージ及びその製造方法
JP5280945B2 (ja) 半導体装置及びその製造方法
KR101085733B1 (ko) 전자소자 내장 인쇄회로기판 및 그 제조방법
JP5372579B2 (ja) 半導体装置及びその製造方法、並びに電子装置
JP5289832B2 (ja) 半導体装置および半導体装置の製造方法
JP2010153505A (ja) 微細配線パッケージ及びその製造方法
WO2011024939A1 (ja) 半導体装置およびその製造方法
JP4070470B2 (ja) 半導体装置用多層回路基板及びその製造方法並びに半導体装置
KR102117477B1 (ko) 반도체 패키지 및 반도체 패키지의 제조방법
KR100923501B1 (ko) 패키지 기판 제조방법
KR102205195B1 (ko) 반도체 칩 적층 패키지 및 그 제조 방법
TWI407542B (zh) 嵌埋半導體元件之電路板及其製法
KR100743653B1 (ko) 적층 반도체 패키지 및 그 제조 방법
KR101257457B1 (ko) 집적회로 칩이 내장된 인쇄회로기판의 제조 방법
JP2010103290A (ja) 半導体装置の製造方法
JP2000174440A (ja) 多層回路基板及びその製造方法
JP2021036574A (ja) プリント配線板の製造方法及びプリント配線板
TW201813012A (zh) 積層型基板及其製造方法
JP2001148443A (ja) 多層配線基板及び半導体装置
JP2017201674A (ja) プリント配線板およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120210

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120210

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120925

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121002

R150 Certificate of patent or registration of utility model

Ref document number: 5106460

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151012

Year of fee payment: 3