JP2008047917A - 電子部品内蔵型多層印刷配線基板及びその製造方法 - Google Patents

電子部品内蔵型多層印刷配線基板及びその製造方法 Download PDF

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Abstract

【課題】電子部品を内蔵した配線基板を個別に製作した後にこれらを積層して多層印刷配線基板を製造することにより、多層印刷配線基板が完成する前に個々の配線基板の不良状態などを予め検査することのできる電子部品内蔵型多層印刷配線基板を提供する。
【解決手段】本発明の電子部品内蔵型多層印刷配線基板は、電子部品が内蔵された第１配線基板１０と、第１配線基板１０の表面に形成された配線パターン１２に対応した位置で、絶縁基板３４を導電性バンプ３２が貫通して形成された中間積層用層３０と、導電性バンプ３２の位置に対応して表面に配線パターン２２が形成された第２配線基板２０とを備えていることを特徴とする。
【選択図】図２

Description

本発明は、電子部品内蔵型多層印刷配線基板及びその製造方法に関する。
多層の配線パターン層を有する印刷配線基板内に電子部品が内蔵された構造の電子部品内蔵型印刷配線基板は、小型化、多機能化が要求されるモバイル（ｍｏｂｉｌｅ）機器などの先端電子製品に使用するための検討及び開発が活発に行われており、利益率の確保及び検査技術を容易に適用するために、現在まで主に表面実装用パッケージ基板またはシステムインパッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）の基板用として検討されてきた。
しかし、基板内に電子部品を内蔵することによって得られる効果を極大化できるのは、一般的にモバイル機器のメインボード（ｍａｉｎ ｂｏａｒｄ）などの印刷配線基板（Ｐｒｉｎｔｅｄ Ｗｉｒｉｎｇ Ｂｏａｒｄ）に電子部品を内蔵する場合であり、これによりモバイル機器の小型化、多機能化に寄与することが最も大きいと言える。
図１は、従来技術による電子部品内蔵型の多層印刷配線基板を示す断面図である。従来技術によれば、多層の配線パターン層に渡ってキャビティ（ｃａｖｉｔｙ）を加工し、ここに電子部品を内蔵する方式で内蔵プロセスが行われている。このような従来の内蔵プロセスの場合には、印刷配線基板の製造が完了した後にしか基板に対する検査を行うことができないので、既存の印刷配線基板の製作方式にキャビティ加工工程を追加したに過ぎないという限界がある。
さらに、従来の印刷配線基板の製造方式は、静電気対策などの新しい要求事項が追加された環境で、電子部品内蔵基板に適用されるべき特有の工程を経ないで行われるため、製品の利益率が低くなる可能性があり、事後検査だけが可能なので不良に対する対策を立てることが困難であるという問題がある。また、内蔵される電子部品の電気的接続のために、印刷配線基板のアクティブ（ａｃｔｉｖｅ）回路として機能しなくてはならないコア層以外にビルドアップ（ｂｕｉｌｄ−ｕｐ）層を用いるので、配線パターンの設計を最適化することにも難しさがある。
本発明は、前述のような問題を解決するために案出されたものであり、本発明の目的は、多層の印刷配線基板に電子部品を内蔵する技術において、利益率を向上させ、事後検査しか行えない問題を解決し、配線パターンを最適化できるように、全体の工程を複数の単位工程に分けて行えるようにし、その後に続く積層工程で最終製品を完成するようにした電子部品内蔵型多層印刷配線基板及びその製造方法を提供することにある。
本発明の一実施形態によれば、電子部品を内蔵した第１配線基板と、第１配線基板に積層され、第１配線基板の表面に形成された配線パターンに対応した位置で、絶縁基板を導電性バンプが貫通して形成された中間積層用層と、中間積層用層に積層され、導電性バンプの位置に対応して表面に配線パターンが形成された第２配線基板とを備えたことを特徴とする電子部品内蔵型多層印刷配線基板が提供される。
ここで、第１配線基板には、一方の側面に電極が結合された複数の電子部品が内蔵され、複数の電子部品のうちの少なくとも一つは電極が第１配線基板の一方の面を向くように内蔵され、複数の電子部品のうちの少なくとも他の一つは電極が第１配線基板の他方の面を向くように内蔵されている。この場合、電極が第１配線基板の一方の面を向くように内蔵された電子部品の数と、電極が第１配線基板の他方の面を向くように内蔵された電子部品の数とが等しくなることが好ましい。また、配線を用いる電子部品の入出力端子の密度や部品の数に応じて上部及び下部をそれぞれ向いている電子部品の配置を最適化できるようにすることが好ましい。
また、本発明の他の実施形態によれば、（ａ）電子部品が内蔵され、表面に配線パターンが形成された第１配線基板及び第２配線基板を製造する段階と、（ｂ）配線パターンの位置に対応させて絶縁基板に導電性バンプを貫通させて中間積層用層を製造する段階と、（ｃ）中間積層用層を介在させて第１配線基板に第２配線基板を積層する段階とを含むことを特徴とする電子部品内蔵型多層印刷配線基板の製造方法が提供される。
ここで、段階（ａ）は、（ａ１）コア基板の表面に内層回路を形成し、コア基板の電子部品を内蔵する位置にキャビティ（ｃａｖｉｔｙ）を加工する段階と、（ａ２）コア基板の一方の面にテープを積層し、コア基板の他方の面からキャビティに電子部品を挿入してテープに実装する段階と、（ａ３）コア基板の他方の面に絶縁層を積層し、テープを除去した後のコア基板の一方の面に絶縁層を積層する段階と、（ａ４）絶縁層の表面に配線パターンを形成する段階とを含むことができる。
段階（ｂ）は、（ｂ１）支持板にベーストバンプを印刷して導電性バンプを形成する段階と、（ｂ２）導電性バンプが絶縁基板を貫通するように支持板に絶縁基板を積層する段階と、（ｂ３）支持板を除去する段階とを含むことができる。
段階（ｃ）は、（ｃ１）配線パターンと導電性バンプとが電気的に接続されるように第１配線基板、中間積層用層及び第２配線基板を整列する段階と、（ｃ２）中間積層用層を介在させて第１配線基板と第２配線基板とを互いに圧着する段階と、（ｃ３）第１配線基板と第２配線基板との表面にソルダレジストを塗布する段階とを含むことができる。
また、本発明のまた他の実施形態によれば、（ａ）電子部品が内蔵され、表面に配線パターンが形成された第１配線基板及び第２配線基板を製造する段階と、（ｂ）配線パターンの位置に対応させて第１配線基板に導電性ペーストを印刷して導電性バンプを形成する段階と、（ｃ）導電性バンプが絶縁基板を貫通するように第１配線基板に絶縁基板を積層する段階と、（ｄ）絶縁基板に第２配線基板を積層して第１配線基板と第２配線基板とを導電性バンプによって電気的に接続する段階とを含むことを特徴とする電子部品内蔵型多層印刷配線基板の製造方法が提供される。
前述した以外の別の実施形態、特徴、利点が本発明の図面、特許請求の範囲及び発明の詳細な説明によって明確になるだろう。
本発明の好ましい実施形態によれば、電子部品を印刷配線基板に内蔵することによって電子機器の小型化、多機能化に寄与することができ、電子部品を内蔵した配線基板を個別に製作した後、これらを中間積層用層を介在させて積層することにより各配線基板の不良状態などを予め検査することができるので、利益率を極大化することができる。一方、各個別内蔵基板の場合、インターポーザ（Ｉｎｔｅｒｐｏｓｅｒ）としても機能することができる。
また、配線基板の内部に多数の電子部品をフェースアップ（ｆａｃｅ ｕｐ）及びフェースダウン（ｆａｃｅ ｄｏｗｎ）方式によって対称に内蔵し、各電子部品の電極に該当する部位に配線パターンを形成することにより、配線パターンの配置を最適化して配線基板の反り現象（ｗａｒｐａｇｅ）を最小化することができる。
以下、本発明に係る電子部品内蔵型多層印刷配線基板及びその製造方法の好ましい実施形態を添付した図面に基づいて詳しく説明するが、添付図面において同一または対応する構成要素には同一の符号を付しており、重複した説明は省略する。
図２は本発明の好ましい一実施形態に係る電子部品内蔵型多層印刷配線基板を示す断面図である。図２を参照すると、第１配線基板１０、配線パターン１２、２２、電子部品１４、１６、第２配線基板２０、中間積層用層３０、導電性バンプ３２、絶縁基板３４を示している。
本実施形態では、電子部品を内蔵した配線基板をそれぞれ個別に製作し、これらをいわゆる‘Ｂ２ｉｔ（Ｂｕｒｉｅｄ Ｂｕｍｐ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ）’工法、またはその他の工法を用いて積層することによって電子部品内蔵型多層印刷配線基板を製造することを特徴としている。
‘Ｂ２ｉｔ'工法とは、銅箔（Ｃｕ ｆｏｉｌ）などの支持板にペーストを印刷してバンプを形成し、ここに絶縁基板を積層してペーストバンプ基板を製造することによって簡単で容易に積層工程を行えるようにした工法であり、多層基板のビルドアップ工程に適用できることは勿論であり、本実施形態のように基板と基板とを積層する際に介在させる中間積層用層３０の製造工程にも適用できる。
一方、各配線基板に内蔵される電子部品１４、１６は、一部をフェースアップ（ｆａｃｅ ｕｐ）、すなわち電極の方向が上方を向くように内蔵され、その他の一部をフェースダウン（ｆａｃｅ ｄｏｗｎ）、すなわち電極の方向が下方を向くように内蔵されることにより、電子部品１４、１６との間の電気的な接続のために形成される配線パターンを基板の両面に均一に配置できるので、最適な配線設計が可能であり、内蔵基板の剛性や反り性能などの機械的性能も改善することができる。
すなわち、本実施形態に係る印刷配線基板は、電子部品１４、１６が内蔵された２枚の基板、すなわち第１配線基板１０と第２配線基板２０とをそれぞれ製造した後に、その間に中間積層用層３０を介在させて積層することにより製造される。中間積層用層３０は両配線基板１０、２０の間に介在して第１配線基板１０の表面に形成された配線パターン１２と第２配線基板２０の表面に形成された配線パターン２２とを互いに電気的に絶縁すると共に、必要な部分では電気の通路を提供する役割も果たしている介在層である。
従って、中間積層用層３０は、絶縁基板３４を基材とし、その一部には絶縁基板３４を貫通する導電性バンプ（ｂｕｍｐ）３２が結合した構造で形成されている。ここで、導電性バンプ３２が貫通する位置は、第１配線基板１０と第２配線基板２０との間に電気的な接続が必要な位置である。すなわち、中間積層用層３０を貫通する導電性バンプ３２は、第１配線基板１０及び第２配線基板２０の表面に形成された配線パターン１２、２２に対応し、配線パターン１２、２２間で電気的な接続が必要な位置で絶縁基板３４を貫通して結合している。
導電性バンプ３２は、導電性物質から構成された一種の‘柱’形状の構造物であって、絶縁材から形成された絶縁基板３４を貫通して絶縁基板３４の両面に露出するように形成されている。このように絶縁基板３４を貫通する導電性バンプ３２は、電子部品の電極に銅バンプを形成して電気的な導通を具現するための工法である、いわゆる、銅ポスト（Ｃｕ ｐｏｓｔ）工法などを適用して形成することができる。
一方、配線基板に内蔵されたＩＣなどの電子部品１４、１６は、一方の面に電極が形成されている構造であり、これを基板に内蔵する場合には電子部品１４、１６の電極と対応した面に電子部品１４、１６との電気的な接続のための配線パターンを設計しなくてはならない。従って、配線基板に電子部品１４、１６を内蔵する過程において、電極がどの方向を向くように内蔵させるかに応じて配線基板に形成される配線パターンの設計が変わってくる。例えば、すべての電子部品の電極が下方を向くように電子部品を内蔵した場合、配線基板の下の面に配線パターンが集中するように設計され、反対に、すべての電子部品の電極が上方を向くように電子部品を内蔵した場合には、配線基板の上面に配線パターンが集中するように設計される。
本実施形態では、第１配線基板１０及び／または第２配線基板２０に複数の電子部品１４、１６を内蔵する場合、その複数の電子部品１４、１６の中の一部は電極が配線基板の一方の面を向くように内蔵され、その他の一部は電極が配線基板の他方の面を向くように内蔵される。これにより配線基板の両面に電子部品１４、１６と電気的な接続をするための配線パターンが均一に配置されるように設計できるので、配線パターンの設計を最適化することができる。さらに、このように配線パターンが配線基板の両面に均一に配置されていることにより、基板の反り（ｗａｒｐａｇｅ）など機械的な剛性も向上する可能性が高くなる。
例えば、図２に示したように第１配線基板１０及び第２配線基板２０にそれぞれ二つずつの電子部品１４、１６が内蔵されている場合には、一つの電子部品１４が配線基板の一方の面を向くように内蔵され、他の一つの電子部品１６が配線基板の他方の面を向くように内蔵されることにより、すなわち、配線基板のそれぞれの面を向くように内蔵された電子部品の数を同一にすることにより、前述した最適配線及び剛性増大の効果を極大化することができる。
図３ａは、本発明の好ましい一実施形態に係る電子部品内蔵型多層印刷配線基板の製造方法を示すフローチャートであり、図３ｂは、本発明の好ましい別の実施形態に係る電子部品内蔵型多層印刷配線基板の製造方法を示すフローチャートであり、図４ａは、本発明の好ましい一実施形態に係る電子部品内蔵型多層印刷配線基板の製造工程を示す図であり、図４ｂは、本発明の好ましい他の実施形態に係る電子部品内蔵型多層印刷配線基板の製造工程を示す図である。図４ａ及び図４ｂを参照すると、第１配線基板１０、配線パターン１２、２２、電子部品１４、１６、第２配線基板２０、中間積層用層３０、導電性バンプ３２、絶縁基板３４、ソルダレジスト４０を示している。
前述したように、各配線基板１０、２０を個別に製造した後に、これらを積層して全体基板を製造すると、各配線基板１０、２０の製造が完了した中間状態において各配線基板の性能を検査することができ、さらに製品が完成した後に最終的に再び検査することができるので、これによって製品の最終的な不良を最小化することができ、利益率を極大化することができる。
ここで、配線基板は、静電気などの電子部品１４、１６に有害な影響を及ぼす要素を充分に除去した工程ラインでそれぞれ個別に製造される。すなわち、電子部品１４、１６をコア（ｃｏｒｅ）層に内蔵し、基板の反り（ｗａｒｐａｇｅ）を最小化するために両面にビルドアップされた配線パターン層を形成するので、前述したように最適な配線パターン設計を行うことができ、これにより有害な影響を及ぼす要素を除去することができる。
本実施形態に係る印刷配線基板を製造するために、まず段階１００において、図４ａの（ａ）及び（ｂ）に示すように電子部品１４、１６を内蔵し、表面に配線パターン１２、２２が形成された第１配線基板１０及び第２配線基板２０をそれぞれ製造する。ただし、各配線基板１０、２０に電子部品１４、１６を内蔵し、配線パターン１２、２２を形成する単位工程については後述する。
次に、段階１１０では、導電性バンプ３２が結合された中間積層用層３０を製造する。この中間積層用層３０は、第１配線基板１０及び第２配線基板２０に形成された配線パターン１２、２２の間の電気的な接続が必要な位置に絶縁基板３４を貫通した導電性バンプ３２が形成されている。ここで、この導電性バンプ３２を別途の支持板の上に形成し、さらに、その上に絶縁基板３４を積層させて導電性バンプ３２が絶縁基板３４を貫通するように形成した後、支持板をエッチングして除去するという過程を行うことによって製造してもよい。絶縁基板３４に導電性バンプ３２を貫通させて中間積層用層３０を製造する単位工程については後述する。
一方、中間積層用層３０を別に製造するのではなく、図３ｂ及び図４ｂに示したように、段階２００において電子部品を内蔵して表面に配線パターンが形成された第１、第２配線基板を製造し、段階２１０で、そのうちのいずれか一つの表面に導電性ペーストを印刷して導電性バンプを形成し、段階２２０で、導電性バンプが絶縁基板を貫通するように絶縁基板を積層させて前述した中間積層用層に該当する中間層を形成し、段階２３０で、第１または第２配線基板のうちのもう一方の配線基板を積層させて二つの配線基板を電気的に接続させることも可能である。
次に、図３ａの段階１１０が完了して第１配線基板１０、第２配線基板２０及び中間積層用層３０の製造が完了した後には、図４ａの（ｃ）に示すように、段階１２０で、中間積層用層３０を間に介在させた状態で第１配線基板１０に第２配線基板２０を積層する。また、前述したように第１配線基板１０及び第２配線基板２０の上に配線パターンに対応するように導電性バンプ３２を形成し、その後に絶縁基板を貫通させて中間積層用層３０を形成し、これに位置整合を考慮して積層工程を行うことも可能である。第１配線基板１０と第２配線基板２０の表面に形成された配線パターン１２、２２の配置を考慮して中間積層用層３０に導電性バンプ３２を貫通させたので、この過程で第１配線基板１０と第２配線基板２０とは互いに電気的に接続される。
ここで、段階１２０の各工程を以下に説明する。まず、段階１２２では、第１配線基板１０と、第２配線基板２０と、配線パターン１２、２２と、中間積層用層３０と、導電性バンプ３２とが互いに電気的に接続されるように第１配線基板１０、中間積層用層３０及び第２配線基板２０の位置を整列させる。各配線基板１０、２０及び中間積層用層３０は、個別の製造過程で電気的な接続を考慮して製造されているので、所定の基準位置に従って各配線基板１０、２０及び中間積層用層３０を整列させることにより、全体的な整列を具現することができる。
次に、段階１２４では、第１配線基板１０と第２配線基板２０とを互いに圧着して、各配線基板の表面に形成された配線パターン１２、２２と、中間積層用層３０を貫通する導電性バンプ３２とを電気的に接続させる。この過程において、導電性バンプ３２の形態は図４ａの（ｄ）に示したように変形して、電気的な接続の信頼性を高めることができる。
最後に、段階１２６では、図４ａの（ｄ）に示すように印刷配線基板の表面、すなわち、第１配線基板１０と第２配線基板２０のそれぞれの表面にソルダレジスト４０を塗布し、外部との電気的な接続が必要な部位は開放して金メッキするなどの表面処理工程が行われる。これにより、本実施形態に係る電子部品内蔵型多層印刷配線基板の製造が完了する。
図５は、本発明の好ましい一実施形態に係る第１または第２配線基板の製造工程を示す図である。図５を参照すると、コア基板１、内層回路３、キャビティ５、テープ７、絶縁層９、配線パターン１２、電子部品１６を示している。
前述した第１または第２配線基板、すなわち、本実施形態に係る印刷配線基板を製造するために、それぞれ個別に電子部品１６を内蔵し、表面に配線パターン１２が形成された単位基板を製造するためには、図３ａの段階１０２において、まず図５の（ａ）に示すようにコア基板１の表面に内層回路３を形成し、電子部品１６が内蔵される位置に一種の貫通ホールであるキャビティ（ｃａｖｉｔｙ）５を加工する。
次に、段階１０４では、図５の（ｂ）に示すようにコア基板１の一方の面にテープ７を付着させて積層し、反対側の面からキャビティ５に電子部品１６を挿入して電子部品１６をテープ７に付着させる。テープ７はコア基板１の一方の面に付着してキャビティ５の一方の面を閉鎖する役割を果たす構成要素であり、ビルドアップ過程中にコア基板１に加えられる熱に耐えることができ、テープ７を除去する過程中に電子部品１６とコア基板１との表面に異物が残存しないように、耐熱性無塵テープを用いることが可能である。
次に、段階１０６では、図５の（ｃ）に示すようにコア基板１の他方の面に絶縁層９を積層して硬化させ、電子部品１６が実装されたキャビティ５の空間を閉鎖し、コア基板１に外層回路を形成するためのビルドアップ層が積層される。次に、図５の（ｄ）に示すようにコア基板１の一方の面に付着しているテープ７を除去した後に、絶縁層９を積層して硬化させ、コア基板１の一方の面にもビルドアップ層を積層させる。テープ７を除去した後、絶縁層９を積層する前にコア基板１の表面に残存しうる異物などを除去するために、クリーニング（ｃｌｅａｎｉｎｇ）工程を行ってもよい。
最後に、段階１０８では、図５の（ｅ）に示すように電子部品１６を内蔵したコア基板１の両面に積層されている絶縁層９の表面に配線パターン１２を形成して配線基板の製造を完了する。
前述した配線基板製造工程、すなわち、コア基板１に電子部品１６を内蔵して表面に配線パターン１２を形成する工程において、コア基板１の両面に積層される絶縁層９の厚さを均一にし、電子部品１６が図４ａの（ａ）及び（ｂ）に示すように水平で複数内蔵され、電子部品１６の一部はフェースアップ（Ｆａｃｅ ｕｐ）に、他の一部はフェースダウン（Ｆａｃｅ ｄｏｗｎ）に内蔵されていることにより、コア基板１の両面に形成される配線パターン１２が均一に分布するように設計することができる。
例えば、図５の場合では、電子部品１６がフェースダウンで内蔵されているので、追加して内蔵される電子部品はフェースアップで内蔵することにより、図４ａに示すような本実施形態に係る印刷配線基板を製造することができる。
一方、内蔵される電子部品の数が増加するに従い電子部品１６と電気的に接続される配線パターン１２の設計も複雑になる。したがって、このように配線パターン１２が複雑になるにつれてコア基板１の両面に積層されるビルドアップ層の数も増加する。最終的に配線基板の製造が完了した後に、配線パターン１２の形成過程で用いられたパッド（ｐａｄ）などを活用して基板内に内蔵した各電子部品に対する電気検査ができることは前述した通りである。
図６ａは、本発明の好ましい一実施形態に係る中間積層用層の製造工程を示す図であり、図６ｂは、本発明の好ましい他の実施形態に係る中間積層用層の製造工程を示す図である。図６ａ及び図６ｂを参照すると、支持板２８、中間積層用層３０、導電性バンプ３２、絶縁基板３４を示している。
図５で説明した配線基板、すなわち、本実施形態に係る印刷配線基板を製造するために用いられる単位基板を個別に製造した後に、このように個別に作られた電子部品内蔵配線基板を互いに積層して電気的に接続することで、最終的に本実施形態に係る印刷配線基板を製造することができる。
本実施形態では、配線基板を積層して電気的に接続する過程において中間積層用層３０が使用され、中間積層用層３０は前述したように絶縁基板３４に導電性バンプ３２を貫通させて結合した構造を備えている。中間積層用層３０の製造工法としては、絶縁材に硬化した導電性ペーストを貫通させる、いわゆる、‘Ｂ２ｉｔ’工法や、ソルダレジストを塗布した後にソルダバンプを活用する方法、または銅層を柱のように成長させて電気的な通路を具現する、いわゆる、銅ポスト（Ｃｕ ｐｏｓｔ）工法などが活用できることは前述した通りである。以下、‘Ｂ２ｉｔ’工法を適用して中間積層用層３０を製造する過程を例にあげて説明する。
先ず、図３ａの段階１１２において、図６ａの（ａ）に示すように支持板２８にペーストバンプを印刷して硬化させ、導電性バンプ３２を形成する。導電性バンプ３２は、前述したように、配線基板の間の電気的な接続が必要である位置に形成することが好ましい。
支持板２８は、後に配線パターンとして使用できるように銅箔板などから形成することも可能であるが、本実施形態では絶縁基板３４を積層させた後に除去する構成要素となるので、導電性ペーストが印刷される下地を提供する構造的な支持機能を備えた材質から形成されていればよい。
次に、段階１１４では、図６ａの（ｂ）に示すように支持板２８に絶縁基板３４を積層する。この過程でペーストバンプ、すなわち、導電性バンプ３２が絶縁基板３４を貫通して絶縁基板３４の表面上に一部突出する。このように導電性バンプ３２が絶縁基板３４を貫通して露出することにより、中間積層用層３０はその両面に積層された配線基板を互いに電気的に接続する機能を果たすことができる。
導電性バンプ３２が絶縁基板３４を貫通するためには、導電性ペーストの材質が絶縁基板３４の材質より強度が大きいものがよい。
このように導電性バンプ３２が絶縁基板３４を貫通して結合されるようにした後に、段階１１６において、ペーストバンプを印刷するために用いた支持板２８を除去することにより中間積層用層３０の製造を完了する。
一方、前述したように、支持板２８を用いる工程を省略するために、図６ｂの（ａ）に示すように、第１配線基板１０や第２配線基板２０の配線パターン上に導電性ペーストを印刷して導電性バンプ３２を形成し、これに図６ｂの（ｂ）に示すように絶縁基板３４を積層させて中間積層用層３０の製造を完了させることもできる。
前述した実施形態以外にも、多くの実施形態が本発明の特許請求の範囲内に存在することは言うまでもない。
従来技術の電子部品内蔵型多層印刷配線基板を示す断面図である。 本発明の好ましい一実施形態に係る電子部品内蔵型多層印刷配線基板を示す断面図である。 本発明の好ましい一実施形態に係る電子部品内蔵型多層印刷配線基板の製造方法を示すフローチャートである。 本発明の好ましい別の実施形態に係る電子部品内蔵型多層印刷配線基板の製造方法を示すフローチャートである。 本発明の好ましい一実施形態に係る電子部品内蔵型多層印刷配線基板の製造工程を示す図である。 本発明の好ましい他の実施形態に係る電子部品内蔵型多層印刷配線基板の製造工程を示す図である。 本発明の好ましい一実施形態に係る配線基板の製造工程を示す図である。 本発明の好ましい一実施形態に係る中間積層用層の製造工程を示す図である。 本発明の好ましい他の実施形態に係る中間積層用層の製造工程を示す図である。
符号の説明
１ コア基板
３ 内層回路
５ キャビティ
７ テープ
９ 絶縁層
１０ 第１配線基板
１２、２２ 配線パターン
１４、１６ 電子部品
２０ 第２配線基板
２８ 支持板
３０ 中間積層用層
３２ 導電性バンプ
３４ 絶縁基板
４０ ソルダレジスト

Claims (9)

  1. 電子部品を内蔵した第１配線基板と、
    前記第１配線基板に積層され、前記第１配線基板の表面に形成された配線パターンに対応した位置で、絶縁基板を導電性バンプが貫通して形成された中間積層用層と、
    前記中間積層用層に積層され、前記導電性バンプの位置に対応して表面に配線パターンが形成された第２配線基板と
    を備えたことを特徴とする電子部品内蔵型多層印刷配線基板。
  2. 前記第２配線基板に電子部品が内蔵されていることを特徴とする請求項１に記載の電子部品内蔵型多層印刷配線基板。
  3. 前記第１配線基板には一方の側面に電極が結合された複数の電子部品が内蔵され、前記複数の電子部品のうちの少なくとも一つは前記電極が前記第１配線基板の一方の面を向くように内蔵され、前記複数の電子部品のうちの少なくとも他の一つは前記電極が前記第１配線基板の他方の面を向くように内蔵されていることを特徴とする請求項１または請求項２に記載の電子部品内蔵型多層印刷配線基板。
  4. 前記電極が前記第１配線基板の一方の面を向くように内蔵された電子部品の数と、前記電極が前記第１配線基板の他方の面を向くように内蔵された電子部品の数とが等しいことを特徴とする請求項３に記載の電子部品内蔵型多層印刷配線基板。
  5. （ａ）電子部品が内蔵され、表面に配線パターンが形成された第１配線基板及び第２配線基板を製造する段階と、
    （ｂ）前記配線パターンの位置に対応させて絶縁基板に導電性バンプを貫通させて中間積層用層を製造する段階と、
    （ｃ）前記中間積層用層を介在させて前記第１配線基板に前記第２配線基板を積層する段階と
    を含むことを特徴とする電子部品内蔵型多層印刷配線基板の製造方法。
  6. 前記段階（ａ）は、
    （ａ１）コア基板の表面に内層回路を形成し、前記コア基板の前記電子部品を内蔵する位置にキャビティ（ｃａｖｉｔｙ）を加工する段階と、
    （ａ２）前記コア基板の一方の面にテープを積層し、前記コア基板の他方の面から前記キャビティに前記電子部品を挿入して前記テープに実装する段階と、
    （ａ３）前記コア基板の他方の面に絶縁層を積層し、前記テープを除去した後の前記コア基板の一方の面に絶縁層を積層する段階と、
    （ａ４）前記絶縁層の表面に前記配線パターンを形成する段階と
    を含むことを特徴とする請求項５に記載の電子部品内蔵型多層印刷回路基板の製造方法。
  7. 前記段階（ｂ）は、
    （ｂ１）支持板にペーストバンプを印刷して前記導電性バンプを形成する段階と、
    （ｂ２）前記導電性バンプが前記絶縁基板を貫通するように前記支持板に前記絶縁基板を積層する段階と、
    （ｂ３）前記支持板を除去する段階と
    を含むことを特徴とする請求項５または請求項６に記載の電子部品内蔵型多層印刷回路基板の製造方法。
  8. 前記段階（ｃ）は、
    （ｃ１）前記配線パターンと前記導電性バンプとが電気的に接続されるように前記第１配線基板、前記中間積層用層及び前記第２配線基板を整列する段階と、
    （ｃ２）前記中間積層用層を介在させて前記第１配線基板と前記第２配線基板とを互いに圧着する段階と、
    （ｃ３）前記第１配線基板と前記第２配線基板との表面にソルダレジストを塗布する段階と
    を含むことを特徴とする請求項５乃至請求項７のいずれか１項に記載の電子部品内蔵型の多層印刷配線基板の製造方法。
  9. （ａ）電子部品が内蔵され、表面に配線パターンが形成された第１配線基板及び第２配線基板を製造する段階と、
    （ｂ）前記配線パターンの位置に対応させて前記第１配線基板に導電性ペーストを印刷して導電性バンプを形成する段階と、
    （ｃ）前記導電性バンプが絶縁基板を貫通するように前記第１配線基板に前記絶縁基板を積層する段階と、
    （ｄ）前記絶縁基板に前記第２配線基板を積層して前記第１配線基板と前記第２配線基板とを前記導電性バンプによって電気的に接続する段階と
    を含むことを特徴とする電子部品内蔵型多層印刷配線基板の製造方法。
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FI (1) FI20075572L (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009253262A (ja) * 2008-04-03 2009-10-29 Samsung Electro Mech Co Ltd 多層プリント回路基板およびその製造方法
WO2010038489A1 (ja) * 2008-09-30 2010-04-08 イビデン株式会社 電子部品内蔵配線板及びその製造方法
JP2010232333A (ja) * 2009-03-26 2010-10-14 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法、並びに電子装置
WO2011058879A1 (ja) * 2009-11-12 2011-05-19 日本電気株式会社 機能素子内蔵基板、機能素子内蔵基板の製造方法、及び、配線基板
JP2011187919A (ja) * 2010-03-05 2011-09-22 Samsung Electro-Mechanics Co Ltd 電子素子内蔵型印刷回路基板及びその製造方法
JP2014056925A (ja) * 2012-09-12 2014-03-27 Shinko Electric Ind Co Ltd 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
US8794499B2 (en) 2009-06-01 2014-08-05 Murata Manufacturing Co., Ltd. Method for manufacturing substrate
JP2015065400A (ja) * 2013-09-25 2015-04-09 サムソン エレクトロ−メカニックス カンパニーリミテッド． 素子内蔵型印刷回路基板及びその製造方法
JP2016054222A (ja) * 2014-09-03 2016-04-14 太陽誘電株式会社 多層配線基板
US10867931B2 (en) 2018-09-27 2020-12-15 Tdk Corporation MOS transistor embedded substrate and switching power supply using the same

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941245B2 (en) * 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate
KR101009176B1 (ko) 2008-03-18 2011-01-18 삼성전기주식회사 다층 인쇄회로기판의 제조방법
KR100972431B1 (ko) 2008-03-25 2010-07-26 삼성전기주식회사 임베디드 인쇄회로기판 및 그 제조방법
TWI363585B (en) * 2008-04-02 2012-05-01 Advanced Semiconductor Eng Method for manufacturing a substrate having embedded component therein
KR100996914B1 (ko) * 2008-06-19 2010-11-26 삼성전기주식회사 칩 내장 인쇄회로기판 및 그 제조방법
KR101095244B1 (ko) * 2008-06-25 2011-12-20 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
KR101005491B1 (ko) 2008-07-31 2011-01-04 주식회사 코리아써키트 전자소자 실장 인쇄회로기판 및 인쇄회로기판 제조 방법
JP5001395B2 (ja) * 2010-03-31 2012-08-15 イビデン株式会社 配線板及び配線板の製造方法
KR101084776B1 (ko) 2010-08-30 2011-11-21 삼성전기주식회사 전자소자 내장 기판 및 그 제조방법
US8649183B2 (en) 2011-02-10 2014-02-11 Mulpin Research Laboratories, Ltd. Electronic assembly
US20130044448A1 (en) * 2011-08-18 2013-02-21 Biotronik Se & Co. Kg Method for Mounting a Component to an Electric Circuit Board, Electric Circuit Board and Electric Circuit Board Arrangement
JP2013074178A (ja) * 2011-09-28 2013-04-22 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
US9281260B2 (en) * 2012-03-08 2016-03-08 Infineon Technologies Ag Semiconductor packages and methods of forming the same
US8658473B2 (en) * 2012-03-27 2014-02-25 General Electric Company Ultrathin buried die module and method of manufacturing thereof
US8803323B2 (en) * 2012-06-29 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods for forming the same
JP5236826B1 (ja) * 2012-08-15 2013-07-17 太陽誘電株式会社 電子部品内蔵基板
US10383231B2 (en) * 2013-02-08 2019-08-13 Fujikura Ltd. Component-embedded board and method of manufacturing same
JP6293436B2 (ja) * 2013-08-09 2018-03-14 新光電気工業株式会社 配線基板の製造方法
KR101636386B1 (ko) 2013-12-04 2016-07-07 한국콜마주식회사 고형 화장료 조성물의 표면에 코팅층이 형성되어 있는 화장품
JP6371583B2 (ja) * 2014-05-20 2018-08-08 ローム株式会社 半導体パッケージ、ｐｃｂ基板および半導体装置
US9653322B2 (en) * 2014-06-23 2017-05-16 Infineon Technologies Austria Ag Method for fabricating a semiconductor package
US10217724B2 (en) 2015-03-30 2019-02-26 Mediatek Inc. Semiconductor package assembly with embedded IPD
US20170040266A1 (en) * 2015-05-05 2017-02-09 Mediatek Inc. Fan-out package structure including antenna
CN107306511B (zh) * 2015-08-20 2020-06-02 瑞萨电子株式会社 半导体器件
CN108076584B (zh) * 2016-11-15 2020-04-14 鹏鼎控股(深圳)股份有限公司 柔性电路板、电路板元件及柔性电路板的制作方法
CN207022275U (zh) * 2017-04-01 2018-02-16 奥特斯(中国)有限公司 部件承载件
US10847869B2 (en) * 2017-06-07 2020-11-24 Mediatek Inc. Semiconductor package having discrete antenna device
KR102351676B1 (ko) * 2017-06-07 2022-01-17 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US11509038B2 (en) 2017-06-07 2022-11-22 Mediatek Inc. Semiconductor package having discrete antenna device
EP3633721A1 (en) * 2018-10-04 2020-04-08 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with face-up and face-down embedded components
KR102595864B1 (ko) * 2018-12-07 2023-10-30 삼성전자주식회사 반도체 패키지
US10624213B1 (en) * 2018-12-20 2020-04-14 Intel Corporation Asymmetric electronic substrate and method of manufacture
CN211045436U (zh) * 2019-07-07 2020-07-17 深南电路股份有限公司 线路板
CN112770495B (zh) * 2019-10-21 2022-05-27 宏启胜精密电子(秦皇岛)有限公司 全向内埋模组及制作方法、封装结构及制作方法
KR20210050741A (ko) * 2019-10-29 2021-05-10 삼성전기주식회사 인쇄회로기판
CN110957269A (zh) * 2019-11-08 2020-04-03 广东佛智芯微电子技术研究有限公司 一种改善埋入式扇出型封装结构电镀性能的制作方法
CN118102575A (zh) * 2019-12-31 2024-05-28 奥特斯(中国)有限公司 部件承载件
CN113133202B (zh) * 2020-01-15 2022-05-27 碁鼎科技秦皇岛有限公司 埋容电路板及其制作方法
EP3996473A1 (en) * 2020-11-05 2022-05-11 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with electronic components and thermally conductive blocks on both sides
EP4040926A1 (en) * 2021-02-09 2022-08-10 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carriers connected by staggered interconnect elements
WO2023155199A1 (zh) * 2022-02-21 2023-08-24 京东方科技集团股份有限公司 线路板及其制备方法和功能背板

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1145955A (ja) * 1997-07-28 1999-02-16 Kyocera Corp 素子内蔵多層配線基板およびその製造方法
JP2001119147A (ja) * 1999-10-14 2001-04-27 Sony Corp 電子部品内蔵多層基板及びその製造方法
JP2002271038A (ja) * 2001-03-12 2002-09-20 Matsushita Electric Ind Co Ltd 複合多層基板およびその製造方法ならびに電子部品
JP2003069229A (ja) * 2001-08-27 2003-03-07 Ngk Spark Plug Co Ltd 多層プリント配線板
JP2003197849A (ja) * 2001-10-18 2003-07-11 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法
JP2003209201A (ja) * 2002-01-15 2003-07-25 Sony Corp 半導体ユニット、半導体ユニット製造方法及び半導体装置
JP2004063583A (ja) * 2002-07-25 2004-02-26 Dt Circuit Technology Co Ltd 半導体装置及びその製造方法
JP2005109307A (ja) * 2003-10-01 2005-04-21 Matsushita Electric Ind Co Ltd 回路部品内蔵基板およびその製造方法
JP2005268378A (ja) * 2004-03-17 2005-09-29 Sony Chem Corp 部品内蔵基板の製造方法
JP2005285849A (ja) * 2004-03-26 2005-10-13 North:Kk 多層配線基板製造用層間部材とその製造方法
JP2005302991A (ja) * 2004-04-12 2005-10-27 Yamaichi Electronics Co Ltd 多層配線基板の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0647090B1 (en) * 1993-09-03 1999-06-23 Kabushiki Kaisha Toshiba Printed wiring board and a method of manufacturing such printed wiring boards
FI115285B (fi) * 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
JP4175824B2 (ja) * 2002-03-29 2008-11-05 松下電器産業株式会社 多層配線板ならびにその製造方法および製造装置
JP2004214393A (ja) * 2002-12-27 2004-07-29 Clover Denshi Kogyo Kk 多層配線基板の製造方法
JP3998139B2 (ja) * 2003-02-04 2007-10-24 横河電機株式会社 多層プリント配線板とその製造方法
TWI241007B (en) 2004-09-09 2005-10-01 Phoenix Prec Technology Corp Semiconductor device embedded structure and method for fabricating the same
JP4283753B2 (ja) 2004-10-26 2009-06-24 パナソニックエレクトロニックデバイス山梨株式会社 電気部品内蔵多層プリント配線板及びその製造方法
KR100688769B1 (ko) * 2004-12-30 2007-03-02 삼성전기주식회사 도금에 의한 칩 내장형 인쇄회로기판 및 그 제조 방법

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1145955A (ja) * 1997-07-28 1999-02-16 Kyocera Corp 素子内蔵多層配線基板およびその製造方法
JP2001119147A (ja) * 1999-10-14 2001-04-27 Sony Corp 電子部品内蔵多層基板及びその製造方法
JP2002271038A (ja) * 2001-03-12 2002-09-20 Matsushita Electric Ind Co Ltd 複合多層基板およびその製造方法ならびに電子部品
JP2003069229A (ja) * 2001-08-27 2003-03-07 Ngk Spark Plug Co Ltd 多層プリント配線板
JP2003197849A (ja) * 2001-10-18 2003-07-11 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法
JP2003209201A (ja) * 2002-01-15 2003-07-25 Sony Corp 半導体ユニット、半導体ユニット製造方法及び半導体装置
JP2004063583A (ja) * 2002-07-25 2004-02-26 Dt Circuit Technology Co Ltd 半導体装置及びその製造方法
JP2005109307A (ja) * 2003-10-01 2005-04-21 Matsushita Electric Ind Co Ltd 回路部品内蔵基板およびその製造方法
JP2005268378A (ja) * 2004-03-17 2005-09-29 Sony Chem Corp 部品内蔵基板の製造方法
JP2005285849A (ja) * 2004-03-26 2005-10-13 North:Kk 多層配線基板製造用層間部材とその製造方法
JP2005302991A (ja) * 2004-04-12 2005-10-27 Yamaichi Electronics Co Ltd 多層配線基板の製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009253262A (ja) * 2008-04-03 2009-10-29 Samsung Electro Mech Co Ltd 多層プリント回路基板およびその製造方法
US8466372B2 (en) 2008-09-30 2013-06-18 Ibiden Co., Ltd. Wiring board with built-in electronic component and method for manufacturing the same
WO2010038489A1 (ja) * 2008-09-30 2010-04-08 イビデン株式会社 電子部品内蔵配線板及びその製造方法
JPWO2010038489A1 (ja) * 2008-09-30 2012-03-01 イビデン株式会社 電子部品内蔵配線板及びその製造方法
JP2010232333A (ja) * 2009-03-26 2010-10-14 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法、並びに電子装置
US8794499B2 (en) 2009-06-01 2014-08-05 Murata Manufacturing Co., Ltd. Method for manufacturing substrate
WO2011058879A1 (ja) * 2009-11-12 2011-05-19 日本電気株式会社 機能素子内蔵基板、機能素子内蔵基板の製造方法、及び、配線基板
US8284562B2 (en) 2010-03-05 2012-10-09 Samsung Electro-Mechanics Co., Ltd. Electro device embedded printed circuit board and manufacturing method thereof
JP2011187919A (ja) * 2010-03-05 2011-09-22 Samsung Electro-Mechanics Co Ltd 電子素子内蔵型印刷回路基板及びその製造方法
JP2014056925A (ja) * 2012-09-12 2014-03-27 Shinko Electric Ind Co Ltd 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
JP2015065400A (ja) * 2013-09-25 2015-04-09 サムソン エレクトロ−メカニックス カンパニーリミテッド． 素子内蔵型印刷回路基板及びその製造方法
JP2016054222A (ja) * 2014-09-03 2016-04-14 太陽誘電株式会社 多層配線基板
US10867931B2 (en) 2018-09-27 2020-12-15 Tdk Corporation MOS transistor embedded substrate and switching power supply using the same

Also Published As

Publication number Publication date
CN101128091A (zh) 2008-02-20
FI20075572L (fi) 2008-02-18
US20080041619A1 (en) 2008-02-21
CN101128091B (zh) 2012-05-09
JP2011023751A (ja) 2011-02-03
FI20075572A0 (fi) 2007-08-15
KR100796523B1 (ko) 2008-01-21

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