JP2008060573A - 電子素子内蔵型印刷回路基板の製造方法 - Google Patents

Abstract

【課題】基板の厚さを薄くすることのできる電子素子内蔵型印刷回路基板の製造方法を提供する。
【解決手段】本発明の電子素子内蔵型印刷回路基板は、（ａ）パターン２２が形成された第１銅箔２１に、パターン２２と電気的に接続されるように電子素子２３を実装する段階と、（ｂ）伝導性突起２７が形成された第２銅箔２５に、電子素子２３と対応した位置にキャビティ２８が形成された絶縁層２６を積層する段階と、（ｃ）電子素子２３がキャビティ２８に内蔵され、第１銅箔２１と第２銅箔２５とが伝導性突起２７によって電気的に接続されるように第１銅箔２１と第２銅箔２５とを積層する段階と、（ｄ）第１銅箔２１と第２銅箔２５の一部を除去して回路パターン２９を形成する段階とを含むことを特徴とする。
【選択図】図２ａ

Description

本発明は、印刷回路基板の製造方法に関するもので、より詳細には、電子素子内蔵型印刷回路基板の製造方法に関する。

現在、電子電気技術は２１世紀の高度情報通信社会の実現に向けて、より多くの容量の情報を保存し、より迅速な情報処理と伝送及びより簡便な情報通信網の構築を実現させるために急速に発展している。

特に、与えられた情報伝送速度の有限性という条件下において、このような条件を満たすことのできる一つの方法として、複数の構成素子をできるだけ小さく具現し、尚且つ信頼性を高めて新しい機能性を付与するという方法が提示されている。

一般的なボールグリッドアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ、ＢＧＡ）基板、特に、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）のように高密度薄型実装基板が要求される分野では、高性能化と高密度化とを実現するためにフリップチップ（Ｆｌｉｐ ｃｈｉｐ）を実装化する傾向がある。この場合に半導体製造業社はバンプ（Ｂｕｍｐ）の配列をエリアアレイタイプ（Ａｒｅａ ａｒｒａｙ ｔｙｐｅ）に転換することは可能であるが、ソルダリング（ｓｏｌｄｅｒｉｎｇ）などのバンピング（Ｂｕｍｐｉｎｇ）工程の費用が高くなり、負担が大きくなる。したがって、パッケージ業社が保有しているワイヤポンディング装備を活用して容易にバンピング（Ｂｕｍｐｉｎｇ）工程を行えるスタッドバンプ（Ｓｔｕｄ Ｂｕｍｐ）を用いた実装方法が広く活用されている。電子部品を実装する場合には、このようなスタッドバンプを活用して実装した後に内蔵を進める方法と、ソルダリング（ｓｏｌｄｅｒｉｎｇ）の後に内蔵させる方法などが提案されて現在活発に研究開発されており、一部では小規模であるが既に量産されている。

このような内蔵基板に関する研究において、各技術に共通する課題はチップサイズパッケージ型として開発されるので、内蔵基板の厚みを最小化し、尚且つ信頼性を保障すると共に低価格のプロセス（ｐｒｏｃｅｓｓ）にしなければならないという点である。

本発明は内蔵基板の厚みを薄型化するだけではなく、基板の厚みを基本的に薄くすることができ、さらに信頼性を保障して低価格の工程でフリップチップを内蔵することのできる方法を提供することを目的としている。

本発明の一実施形態によれば、（ａ）パターンが形成された第１銅箔に、パターンと電気的に接続されるように電子素子を実装する段階と、（ｂ）伝導性突起が形成された第２銅箔に、電子素子と対応した位置にキャビティ（ｃａｖｉｔｙ）が形成された絶縁層を積層する段階と、（ｃ）電子素子がキャビティに内蔵され、第１銅箔と第２銅箔とが伝導性突起によって電気的に接続されるように第１銅箔と第２銅箔とを積層する段階と、（ｄ）第１銅箔と第２銅箔の一部を除去して回路パターンを形成する段階とを含むことを特徴とする電子素子内蔵型印刷回路基板の製造方法を提供する。

前記電子素子は、フリップチップ（ｆｌｉｐ ｃｈｉｐ）タイプであり、前記段階（ａ）は、（ａ１）第１銅箔に感光性フィルムを積層する段階と、（ａ２）感光性フィルムの一部を除去する段階と、（ａ３）第１銅箔にメッキでパターンを形成する段階と、（ａ４）パターンとフリップチップとが電気的に接続されるようにフリップチップを第１銅箔に実装する段階とを含むようにすることができる。

一方、前記段階（ｄ）は、（ｄ１）第２銅箔に感光性フィルムを積層する段階と、（ｄ２）感光性フィルムの一部を除去する段階と、（ｄ３）第１銅箔と第２銅箔の露出している部分を除去して回路パターンを形成する段階とを含むようにすることができる。このような工程を実施することにより、第１銅箔に形成された回路パターンを埋め込むことができる。

前記伝導性突起は、絶縁層から突出した導電性ペーストバンプとすることにより、積層工程の際に第１銅箔と第２銅箔との間で良好な電気的接続を得ることができる。このような伝導性突起は、導電性ペーストだけではなく金属スパイク（ｓｐｉｋｅ）などの形態でも可能であり、伝導性突起が金属スパイク（ｓｐｉｋｅ）である場合には、前記段階（ｃ）は、金属スパイクと第１銅箔との間に導電性物質を介在させる段階をさらに含むようにすることができる。

本発明によれば、電子素子を内蔵する際に製造工程の数を最小化できるので、費用を節減することができる。

さらに、電子素子を内蔵する際に一層の回路パターンを埋め込み型で形成することができるので、微細な回路の形成が簡便になるだけではなく、印刷回路基板全体の厚さを減らすことができ、剛性を高めることもできる。

以下、本発明に係る電子素子内蔵型印刷回路基板の実施形態を添付した図面に基づいて詳しく説明する。添付図面において、同一の構成要素には同一の参照符号を付して重複した説明は省略する。

図１は、本発明の好ましい第１実施形態に係る電子素子内蔵型印刷回路基板の製造方法を示すフローチャートであり、図２ａは、本発明の好ましい第１実施形態に係る電子素子内蔵型印刷回路基板の製造工程を示す図である。図２ａを参照すると、第１銅箔２１、パターン２２、電子素子２３、スタッドバンプ２４、第２銅箔２５、絶縁層２６、伝導性突起２７、キャビティ（ｃａｖｉｔｙ）２８、回路パターン２９、コア基板１００を示している。

図１の段階Ｓ１１は、パターン２２が形成された第１銅箔２１に、パターン２２と電気的に接続されるように電子素子２３を実装する段階であって、図２ａの（ａ）はこの工程に対応する図である。図２ａの（ａ）に示したように、パターン２２が形成された第１銅箔２１に電子素子２３を実装する。電子素子２３は、フリップチップ形態を用いる。したがって、下部の端子（図示せず）にスタッドバンプ２４を形成して第１銅箔２１に形成されたパターン２２と電気的に接続する。この際、電子素子２３と第１銅箔２１との間には、非伝導性ペースト２０などを介在させて接着力を高めるようにすることが好ましい。スタッドバンプ２４の代わりに一般的なバンプを用いてもよい。一方、第１銅箔２１にパターン２２を形成する場合に、スタッドバンプ２４と対応するように微細パターン２２を形成する必要がある。

そこで、このような微細パターン２２を形成する方法を、図２ｂに基づいて説明する。図２ｂは、第１銅箔２１にパターン２２を形成する工程を示した図である。図２ｂの（ａ）に示すように、先ず、第１銅箔２１を準備する。ここで、第１銅箔２１の厚みは、後に行われる第２銅箔２５の回路形成工程において除去される量を考慮して決定する必要がある。これは、より簡単な工程で回路を実現するためである。第１銅箔２１は、電子部品が実装される面であり、メッキ及び実装工程に充分に耐えられる程度の厚みがなくてはならない。ここで、部品実装時の剛性及びエッチング性を考慮して銅箔を支持できるキャリア（ｃａｒｒｉｅｒ）を介在させてもよい。第１銅薄２１はエッチング工程で除去される部分なので、できるだけ薄いものを用いることも必要である。

この後、第１銅箔２１にドライフィルム２８ａを積層し、パターン２２が形成される部分を考慮して露光及び現像工程を行うと、図２ｂの（ｂ）に示すようにドライフィルム２８ａの一部が除去される。

最後に図２ｂの（ｃ）及び（ｄ）に示すように、メッキした後にドライフィルム２８ａを除去すると、第１銅箔２１にパターン２２が形成される。このような方法は、一種のセミ−アディティブ（ｓｅｍｉ−ａｄｄｉｔｉｖｅ）工法であって、微細なパターン２２を容易に形成できるという長所があるので、現在では印刷回路基板を製造する工程に広く用いられている。しかし、特に本実施形態ではシード層（ｓｅｅｄ ｌａｙｅｒ）にメッキするのではなく、第１銅箔２１にメッキ工程を行ってパターン２２を形成するので、より容易にパターン２２を形成することができる。

次に、図１の段階Ｓ１２は、伝導性突起２７が形成された第２銅箔２５に、電子素子２３と対応した位置にキャビティ２８が形成された絶縁層２６を一枚、あるいは複数枚積層させる段階であり、図２ａの（ｂ）は、この工程に対応する図である。

図２の（ｂ）に示したように、絶縁層２６を貫通して第２銅箔２５と結合した伝導性突起２７が突出している。本実施形態の伝導性突起２７としては、ペーストバンプや導電性スパイク、その他の伝導性物質を用いる。このようなペーストバンプなどの形成過程については、一般的に知られているＢ２ｉｔ（Ｂｕｒｉｅｄ Ｂｕｍｐ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ）方法などを用いることができ、導電性スパイク（ｓｐｉｋｅ）などは前述したようにセミ−アディティブ方法によって形成することができる。ここで、ペーストバンプ、あるいは導電性スパイクは、後に実施される積層工程において容易に第１銅箔２１と電気的に接続できるように、上下部の連結部品を整合させて電気的に完全に接続できるように加圧して連結される。

一方、絶縁層２６にはキャビティ２８が形成されている。キャビティ２８は、第１銅箔２１と第２銅箔２５とを積層した場合に、第１銅箔２１に実装された電子素子２３に対応した位置に形成され、電子素子２３を内蔵できるだけの空間を備えている。キャビティ２８は、絶縁層２６に形成された後に第２銅箔２５に予備積層されてもよく、また絶縁層２６を第２銅箔２５に予備積層した後に形成されてもよい。本実施形態では、図１の段階Ｓ１１を行った後に段階Ｓ１２を行っているが、段階Ｓ１１と段階Ｓ１２を実施する順序は、これに限定されるわけではなく、逆に実施してもよい。

次に、図１の段階Ｓ１３は、電子素子２３をキャビティ２８に内蔵し、第１銅箔２１と第２銅箔２５を伝導性突起２７によって電気的に接続するように第１銅箔２１と第２銅箔２５を積層する段階であり、図２ａの（ｃ）は、この工程に対応する図である。

伝導性突起２７は、図２ａの（ｂ）に示したように導電性ペーストバンプなどの形態であり、一部が絶縁層２６から突出した形状を備えている。したがって、図２ａの（ｃ）に示すように第１銅箔２１と第２銅箔２５を積層すると、電気的に接続される。この際、第１銅箔２１と第２銅箔２５との間に空隙が発生しないように積層することが好ましい。

図１の段階Ｓ１４は、第１銅箔２１と第２銅箔２５の一部を除去して回路パターン２９を形成する段階であって、図２ａの（ｄ）及び（ｅ）は、この工程に対応する図である。図２ａの（ｄ）に示すように第２銅箔２５の上部に感光性フィルム２８ｂを積層し、回路パターン２９が形成される部分を考慮して露光及び現像を行う。この後エッチングすれば、図２ａの（ｅ）に示すように第２銅箔２５の露出した部分が除去されると共に、第１銅箔２１の回路部分以外の表面すべてが除去される。このような過程を通じて結果的に図２ａの（ｅ）に示すように電子素子を内蔵したコア基板１００が完成する。このようなコア基板１００は、単独で印刷回路基板にもなる。一方、第１銅箔２１の除去されなかった回路パターン２９は絶縁層２６の内部に埋め込まれた埋め込み型回路パターン２９になる。これにより、基板全体の厚みを減らすことができ、剛性も増加させることができる。

次に、図３は、本発明の好ましい第２実施形態に係る電子素子内蔵型印刷回路基板の製造工程を示す図である。図３を参照すると、第１銅薄３１、パターン３２、電子素子３３、スタッドバンプ３４、第２銅薄３５、絶縁層３６、金属スパイク３７、キャビティ（ｃａｖｉｔｙ）３８、感光性フィルム３８ｂ、回路パターン３９、コア基板３００を示している。

本実施形態は、伝導性突起として導電性ペーストバンプを用いずに、金属スパイク（Ｓｐｉｋｅ）３７を用いており、この点を除けば図２ａに示した第１実施形態と全般的に同様である。ここで、金属スパイク３７を形成する金属としては、銅（Ｃｕ）を用いることが好ましいが、これに限定されるわけではない。金属スパイク３７を形成する場合に、図３の（ｃ）の積層工程において第１銅箔３１のパターン３２との電気的な接続を良好にするために、図３の（ｃ）工程を行う時に金属スパイク３７とパターン３２との間に導電性物質を介在させることが好ましい。このような導電性物質は、積層工程だけで上下の電気的な接続を可能とする物質であり、一般的に前述した導電性ペーストなどを用いることができる。導電性物質は金属スパイク３７とパターン３２との間の信頼性を向上させて連結する。

図４は、本発明の好ましい第３実施形態に係る電子素子内蔵型印刷回路基板の製造工程を示す図である。図４を参照すると、第１銅箔４１、電子素子４３、スタッドバンプ４４、第２銅薄４５、絶縁層４６、金属スパイク４７、回路パターン４９、コア基板３００を示している。

図４は多層印刷回路基板を製造するための工程図であり、図４に示す本実施形態では、図３の工程で得られたコア基板３００の両面に絶縁層と回路層とを積層し、多層印刷回路基板を製造することができる。このような積層工程は、一般的な工法であるので詳細な説明は省略する。

図５は本発明の好ましい第４実施形態に係る電子素子内蔵型印刷回路基板の製造工程を示す図である。図５を参照すると、電子素子５３、回路パターン５９、コア基板３００、バンプ基板６０、印刷回路基板３０００を示している。

本実施形態は、コア基板３００において、電子素子５３と電気的に接続された回路パターン５９の方向に多層の積層工程を行う場合の一例を示している。一般的に、電子素子５３が電気的に接続される部分には、接続されない部分と比較して相対的に多くの回路パターン５９が必要であり、回路パターン５９の電気的信号が良好に外部へ伝達されるためには、その下面には多くのパターン層が必要である。したがって、図５に示すように、電子素子５３が連結される回路パターン５９の下面に多層の積層工程を行うようにすることができる。この際、バンプ基板６０を介在させて一括して積層すれば、より簡便に多層の印刷回路基板を製造することができる。結果として、図５の（ｃ）に示すようにコア基板３００を基準として非対称な形状の電子素子内蔵型印刷回路基板３０００を製造することができる。

本発明の技術思想を前述した実施形態によって具体的に記述したが、前述した実施形態はその説明のためのものに過ぎず、なんら本発明を限定するものではない。また、本発明の技術分野において通常の専門家であれば、本発明の技術思想の範囲内で多様な実施形態を実現できることが理解できるであろう。

本発明の好ましい第１実施形態に係る電子素子内蔵型印刷回路基板の製造方法を示すフローチャートである。 本発明の好ましい第１実施形態に係る電子素子内蔵型印刷回路基板の製造工程を示す図である。 本発明の好ましい第１実施形態に係る第１銅箔にパターンを形成する方法の工程図である。 本発明の好ましい第２実施形態に係る電子素子内蔵型印刷回路基板の製造工程を示す図である。 本発明の好ましい第３実施形態に係る電子素子内蔵型印刷回路基板の製造工程を示す図である。 本発明の好ましい第４実施形態に係る電子素子内蔵型印刷回路基板の製造工程を示す図である。

符号の説明

２１ 銅箔
２２ パターン
２３ 電子素子
２４ スタッドバンプ
２５ 第２銅箔
２６ 絶縁層
２７ 伝導性突起
２８ キャビティ
２９ 回路パターン

Claims (5)

1. （ａ）パターンが形成された第１銅箔に、前記パターンと電気的に接続されるように電子素子を実装する段階と、
   （ｂ）伝導性突起が形成された第２銅箔に、前記電子素子と対応した位置にキャビティ（ｃａｖｉｔｙ）が形成された絶縁層を積層する段階と、
   （ｃ）前記電子素子が前記キャビティに内蔵され、前記第１銅箔と前記第２銅箔とが前記伝導性突起によって電気的に接続されるように前記第１銅箔と前記第２銅箔とを積層する段階と、
   （ｄ）前記第１銅箔と前記第２銅箔の一部を除去して回路パターンを形成する段階と
   を含むことを特徴とする電子素子内蔵型印刷回路基板の製造方法。
2. 前記電子素子がフリップチップ（ｆｌｉｐ ｃｈｉｐ）であり、
   前記段階（ａ）が、
   （ａ１）前記第１銅箔に感光性フィルムを積層する段階と、
   （ａ２）前記感光性フィルムの一部を除去する段階と、
   （ａ３）前記第１銅箔にメッキで前記パターンを形成する段階と、
   （ａ４）前記パターンと前記フリップチップとが電気的に接続されるように前記フリップチップを前記第１銅箔に実装する段階と
   を含むことを特徴とする請求項１に記載の電子素子内蔵型印刷回路基板の製造方法。
3. 前記段階（ｄ）が、
   （ｄ１）前記第２銅箔に感光性フィルムを積層する段階と、
   （ｄ２）前記感光性フィルムの一部を除去する段階と、
   （ｄ３）前記第１銅箔と前記第２銅箔の露出している部分を除去して前記回路パターンを形成する段階と
   を含むことを特徴とする請求項１または請求項２に記載の電子素子内蔵型印刷回路基板の製造方法。
4. 前記伝導性突起が、前記絶縁層から突出した導電性ペーストバンプであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の電子素子内蔵型印刷回路基板の製造方法。
5. 前記伝導性突起が、金属スパイク（ｓｐｉｋｅ）であり、
   前記段階（ｃ）が、
   前記金属スパイクと前記第１銅箔との間に導電性物質を介在させる段階をさらに含んでいることを特徴とする請求項１乃至請求項３のいずれか１項に記載の電子素子内蔵型印刷回路基板の製造方法。

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