KR100969438B1 - 전자소자 내장 인쇄회로기판의 제조방법 - Google Patents

전자소자 내장 인쇄회로기판의 제조방법 Download PDF

Info

Publication number
KR100969438B1
KR100969438B1 KR1020080064318A KR20080064318A KR100969438B1 KR 100969438 B1 KR100969438 B1 KR 100969438B1 KR 1020080064318 A KR1020080064318 A KR 1020080064318A KR 20080064318 A KR20080064318 A KR 20080064318A KR 100969438 B1 KR100969438 B1 KR 100969438B1
Authority
KR
South Korea
Prior art keywords
electronic device
printed circuit
circuit board
base substrate
external connection
Prior art date
Application number
KR1020080064318A
Other languages
English (en)
Other versions
KR20100004248A (ko
Inventor
이상철
정율교
이재걸
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020080064318A priority Critical patent/KR100969438B1/ko
Publication of KR20100004248A publication Critical patent/KR20100004248A/ko
Application granted granted Critical
Publication of KR100969438B1 publication Critical patent/KR100969438B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

본 발명은 전자소자 내장 인쇄회로기판의 제조방법에 관한 것이고, 보다 상세하게는 투시장치를 갖는 위치검출수단을 사용하여 전자소자를 배치하는 인쇄회로기판의 제조방법에 관한 것이다. 본 발명에 따른 전자소자 내장 인쇄회로기판의 제조방법은 투시장치를 포함하는 위치검출수단을 사용하여 베이스기판의 상부회로패턴과 전자소자의 외부접속범프를 정렬하여 페이스업 방식으로 실장하기 때문에 전자소자의 외부접속범프와 양호하게 접속하는 외층 비아를 형성할 수 있는 장점이 있다.
전자소자, 인쇄회로기판, 투시장치, 적외선 카메라

Description

전자소자 내장 인쇄회로기판의 제조방법{METHOD OF MANUFACTURING A PRINTED CIRCUIT BOARD COMPRISING EMBEDDED ELECTRONIC COMPONENT WITHIN}
본 발명은 전자소자 내장 인쇄회로기판의 제조방법에 관한 것이고, 보다 상세하게는 투시장치를 갖는 위치검출수단을 사용하여 전자소자를 배치하는 인쇄회로기판의 제조방법에 관한 것이다.
반도체 패키지에서 프로파일 감소와 다양한 기능을 요구하는 경향의 시장에 있어 인쇄회로기판 구현에 있어 다양한 기술이 요구된다.
예를 들어, FCBGA(Flip Chip Ball Grid Array) 패키지의 제조에 있어서, IC 부품의 전기적 도전성 단자 또는 랜드는 리플로우 가능한 솔더 범프 또는 볼을 사용하여 기판의 표면 상에 다이 본드 영역의 대응 랜드에 직접 솔더링된다. 이때, 전자 부품 또는 부품들은 기판 트레이스를 포함하는 전기적 도전성 경로의 계층을 통해 전자 시스템의 다른 소자에 기능적으로 접속되고, 기판 트레이스는 일반적으로 시스템의 IC 등의 전자 부품 사이에서 전송되는 신호를 운반한다. FCBGA의 경우 기판 상단의 IC와 하단의 커패시터(Capacitor)가 각각 표면 실장될 수 있는데, 이 경우 기판의 두께 만큼 IC와 커패시터를 연결하는 회로의 경로(Path), 즉 연결 회 로의 길이가 늘어나, 임피던스 값이 증가하여 전기적 성능에 좋지 않은 영향을 미친다. 또한, 하단 면의 일정 면적을 칩실장을 위해 사용할 수밖에 없기 때문에, 예를 들어, 하단의 모든 면에 볼 어레이를 원하는 사용자의 경우에는 요구를 만족시킬 수 없는 등, 설계자유도가 제한된다.
이에 대한 해결 방안으로서 부품을 기판 안에 삽입하여 회로의 경로를 줄이는 부품 내장 기술이 대두되고 있다.
도 1a 내지 도 1c는 종래의 전자소자 내장 인쇄회로기판의 제조방법을 도시하는 도면이며, 이를 참조하여 종래기술의 문제점을 설명한다.
먼저, 도 1a에는 전자소자(30)가 실장될 수 있는 공동(20)이 형성된 절연재를 갖는 기판본체(10)가 도시된다. 통상적으로, 기판본체(10)의 상부에 형성된 회로패턴(13)과 하부에 형성된 회로패턴(15)은 일정한 정합오차(d0)를 가지고 형성된다. 즉, 상부에 형성된 회로패턴(13)과 하부에 형성된 회로패턴(15)이 서로 대응하는 위치에 오도록 설계한다 하더라도, 레지스트의 노광 공정의 오차 등 회로형성 공정상의 오차에 기인하여 상부에 형성된 회로패턴(13)과 하부에 형성된 회로패턴(15)이 완전히 정합할 수 없음을 보인 것이다.
도 1b는 기판본체(10)에 전자소자를 배치하는 공정을 도시하는 도면이다. 전자소자(30)는 헤더(70)에 진공흡착방식으로 결합하여 이송되어 기판본체(10)에 실장되게 된다. 이때, 전자소자(30)를 기판본체(10)에 배치함에 있어서, 종래에는 양방향 CCD 카메라(50)를 사용하여 전자소자(30)의 외부접속범프(30)와 기판본체(10)의 상부에 형성되는 회로패턴(13)의 위치를 검출하여 배치하는 방식을 사용하였다.
그러나, 전자소자(30)의 외부접속범프(33)는 기판본체(10)의 상부에 형성되는 회로패턴(13)이 아닌 하부에 형성되는 회로패턴(15)에 정렬되어야 하기 때문에 도 1c에 도시된 바와 같이, 전자소자(30)의 외부접속범프(33)가 외부 회로층(60)의 비아(65)와 정렬 오차(d0)가 발생하게 된다.
상술한 바와 같은, 페이스다운 실장 방식뿐만 아니라 페이스업 실장방식에서도 이와 유사한 문제점이 있었다. 즉, 페이스업 방식으로 전자소자를 실장하는 경우 전자소자를 운반하는 헤더는 전자소자의 외부접속범프가 형성된 면에 결합하게 되므로 통상의 CCD 카메라로는 외부접속범프의 위치를 검출할 수 없었다. 따라서 페이스업 실장방식에서는, 전자소자의 외부 형상과 기판본체의 상부회로패턴을 기준으로 전자소자를 배치하는 방식을 사용하였다. 그러나 반도체칩의 경우 그 외형은 다이싱 공정상의 오차 등에 일정한 형상을 가지는 것이 아니기 때문에 전자소자의 외형을 기준으로 실장하는 경우 외부접속범프의 위치가 외부 회로층의 비아와 정합되지 않는 문제가 있었다.
따라서, 기판본체(10)의 외측에 형성되는 비아(65)와 전자소자(30)의 외부접속범프(33)를 정합시킬 수 있는 전자소자 내장 인쇄회로기판의 제조방법이 제안될 것이 요구되었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하고자 창출된 것으로서, 전자소자의 외부접속범프가 베이스 기판의 외부 회로층에 형성되는 비아와 위치 정합될 수 있는 인쇄회로기판의 제조방법을 제안한다.
본 발명에 따른 전자소자 내장 인쇄회로기판의 제조방법은, (A) 전자소자 내장용 공동 및 상부에 형성된 정렬마크를 포함하는 베이스기판을 제공하는 단계, (B) 투시장치를 사용하여 상기 전자소자의 일면에 형성된 외부접속범프의 위치를 검출하고, 상기 투시장치를 포함하는 위치검출수단을 사용하여 상기 정렬마크의 위치를 검출하는 단계, 및 (C) 상기 외부접속범프와 상기 정렬마크가 정렬되도록 상기 베이스기판에 상기 전자소자를 실장하는 단계를 포함하고, 상기 위치검출수단은 카메라 및 센서이고, 상기 투시장치로부터 발생된 광은 상기 외부접속범프를 비투과하는 것을 특징으로 한다.
삭제
본 발명의 바람직한 한 특징으로서, 상기 베이스기판은 단면 인쇄회로기판, 양면 인쇄회로기판 또는 다층 인쇄회로기판인 것에 있다.
본 발명의 바람직한 다른 특징으로서, 상기 정렬마크는 상기 베이스기판의 상부에 형성된 회로패턴인 것에 있다.
본 발명의 바람직한 또 다른 특징으로서, 상기 투시장치는 적외선 카메라 또는 적외선 센서인 것에 있다.
본 발명의 바람직한 또 다른 특징으로서, 상기 위치검출수단은 상기 정렬마크와 상기 전자소자의 상기 외부접속범프가 형성되지 않은 면 사이에 위치하는 것에 있다.
본 발명의 바람직한 또 다른 특징으로서, 상기 베이스 기판을 제공하는 단계 이후에, (ⅰ) 상기 베이스기판의 하면에 테이프를 접착하는 단계를 더 포함하는 것에 있다.
본 발명의 바람직한 또 다른 특징으로서, 상기 전자소자를 실장하는 단계는, (ⅰ) 상기 테이프 상에 상기 정렬마크와 상기 외부접속범프가 정렬되도록 상기 전자소자를 배치하는 단계; (ⅱ) 상기 베이스기판의 상면에 상부 절연층을 적층하는 단계; 및 (ⅲ) 상기 테이프를 제거하고 상기 베이스기판의 하면에 하부 절연층을 적층하는 단계;필 포함하는 것에 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명에 따른 전자소자 내장 인쇄회로기판의 제조방법은 투시장치를 포함하는 위치검출수단을 사용하여 베이스기판의 상부회로패턴과 전자소자의 외부접속범프를 정렬하여 페이스업 방식으로 실장하기 때문에 전자소자의 외부접속범프와 양호하게 접속하는 외층 비아를 형성할 수 있는 장점이 있다.
이하, 본 발명에 따른 전자소자 내장 인쇄회로기판의 제조방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 첨부된 도면의 전체에 걸쳐, 동일하거나 대응하는 구성요소는 동일한 도면부호로 지칭되며, 중복되는 설명은 생략한다.
도 2 내지 도 12는 본 발명의 실시예에 따른 전자소자 내장 인쇄회로기판의 제조방법을 공정순서대로 도시한 도면이다.
먼저, 전자소자(300)가 내장될 베이스기판(100)을 제공하는 단계이다. 도 2 및 도 3은 베이스기판(100)을 제공하는 단계를 도시한다. 도시되지는 않았지만, 베이스기판(100)은 상부회로패턴(130)과 하부회로패턴(150)을 전기적으로 연결하는 내층 비아를 포함할 수 있다.
한편 본 실시예에서는 베이스기판(100)으로 양면인쇄회로기판을 사용하지만 이에 제한되는 것이 아니고, 베이스기판(100)은 단면 인쇄회로기판 또는 다층인쇄회로기판이 될 수 있다. 또한, 여기서는 서브트렉티브공법(subtractive)을 적용하여 양면기판을 제공하는 방법에 대해 도시 및 서술하지만, 이는 예시적인 것이고, 다른 공지된 기판제조공정 예를 들면, 어디티브공정(Additive), 세미어디티브공정(SAP, MSAP)으로 기판을 제조할 수 있음을 미리 밝혀둔다.
도 2에 도시된 바와 같이, 절연재(110)의 양면에 동박(113, 115)이 적층된 동박적층판(CCL)이 제공된다. 절연재(110)는 상부회로패턴(130)과 하부회로패턴(150)을 전기적으로 절연시키는 재료로 구성되며 예를 들면, 열경화성 수지, 열가소성 수지, 기재 보강된 열경화성 수지 및 기재 보강된 열가소성 수지 중 단독 또는 2종 이상을 조합한 수지로 구성될 수 있다.
다음, 도 3에 도시된 바와 같이, 동박(113, 115) 위에 레지스트를 적층하고 동박(113, 115)을 에칭하여 상부 및 하부회로패턴(150)을 형성하고, 전자소자(300)가 실장될 공동(170)을 CNC 드릴링 또는 레이저(CO2 또는 YAG 레이저) 드릴링으로 가공한다. 상기 공정에 의해 본 실시예에서 사용되는 베이스기판(100)을 제조할 수 있다.
여기서, 공동(170)은 전자소자(300)가 실장될 위치에 전자소자(300)의 크기보다 크게 형성하는 것이 바람직하다. 공동(170)이 전자소자(300)의 위치정렬을 수용할 수 있을 만큼의 공간을 구비하도록 형성하는 것이 중요하다. 한편, 공동(170) 은 상부 및 하부회로패턴(150)의 형성 전에 가공하는 것도 가능하다.
다음, 도 4에 도시된 바와 같이, 베이스기판(100)의 일면에 테이프(200)를 부착하여 공동(170)을 폐쇄한다. 테이프(200)는 절연층(410, 430)이 적층되어 전자소자(300)의 위치가 고정되기 전에 임시적으로 사용되는 부재로서, 제거시 기판의 표면에 잔류물이 남지 않는 접착제가 사용되는 것이 좋다. 또한 테이프(200)에 전자소자(300)를 고정시킨 후 절연층(410, 430)을 적층하는 과정에서 기판에 열이 가해지기 때문에 테이프(200)의 재질은 내열성이 우수한 것이 좋다. 예를 들어 실리 콘 접착제가 도포된 폴리이미드(PI) 재질의 필름으로 제작된 테이프(200)가 사용될 수 있다.
한편, 본 실시예에서는 테이프(200)를 사용하여 공동(170)을 폐쇄하고 전자소자(300)를 임시고정하는 방법에 대해 도시 및 서술하지만, 이는 예시적인 것이고, 공동(170) 형성시 절연재(110)를 일부 남겨두거나, 테이프(200) 이외의 캐리어 등의 고정부재를 사용하여 전자소자(300)를 임시 고정할 수 있음을 당업자라면 쉽게 이해할 수 있을 것이다.
다음, 도 5에 도시된 바와 같이, 전자소자(300)를 베이스기판(100)의 공동(170) 상부에 배치한다.
전자소자(300)는 인쇄회로기판과 전기적으로 연결되어 특정기능을 수행하는 부품으로 예를 들면 커패시터 소자 또는 반도체 소자가 될 수 있으며, 전자소자(300)의 일면에는 인쇄회로기판과 전기적으로 연결될 수 있는 외부접속범프(330)를 구비된다. 본 실시예에서는 전자소자(300)로 내부에 전자회로가 집적된 반도체칩을 사용하며 반도체칩의 일면에는 전자회로에 전기 신호를 인출하는 외부접속범프(330)가 형성되어 있다.
전자소자(300)는 헤더(600)(미도시)에 진공흡착방식으로 부착되어 공동(170) 상부로 이동된다. 본 실시예에서 헤더(600)는 전자소자(300)의 외부접속범프(330)가 형성된 면에 결합하여 전자소자(300)를 이동시킨다.
이때 전자소자(300)와 베이스기판(100) 사이에 배치되는 위치검출수단(500)에 의해 전자소자(300)의 외부접속범프(330)의 위치 및 베이스기판(100)의 정렬마 크의 위치가 검출된다. 여기서 베이스기판(100)의 정렬마크는 예를 들면, 베이스기판(100)의 상부에 형성된 별도의 금속패턴 또는 비아홀 등이 될 수 있으나, 본 실시예에서는 베이스기판(100)의 상부에 형성된 상부회로패턴(130)을 정렬마크로 사용한다.
본 실시예에서 위치검출수단(500)은 베이스기판(100)의 정렬마크와 전자소자(300)의 외부접속범프(330)가 형성되지 않은 면 사이에 배치되는 위치검출수단(500)에 의해 전자소자(300)의 외부접속범프(330)의 위치 및 베이스기판(100)의 상부회로패턴(130)의 위치가 검출된다.
여기서, 위치검출수단(500)은 상부회로패턴(130)의 위치를 직접검출할 수 있는 위치에 위치하기 때문에 통상의 CCD(ChargeCouple Device) 카메라 및 센서를 사용하여 상부회로패턴(130)의 위치를 검출할 수 있다. 그러나, 외부접속범프(330)의 위치를 검출함에 있어서, 위치검출수단(500)은 전자소자(300)의 외부접속범프(330)가 형성되지 않은 면에서 전자소자(300)를 바라보는 위치에 있기 때문에 통상의 카메라 및 센서로는 외부접속범프(330)의 위치를 직접 검출할 수 없다. 따라서, 본 실시예의 위치검출수단(500)은 전자소자(300) 방향으로 설치된 투시장치를 구비한다.
여기서, 투시장치는 예를 들어, 적외선 카메라(IR CAMERA) 또는 적외선 센서가 될 수 있다. 도 6에 도시된 바와 같이, 예를 들어, 전자소자(300)가 반도체칩인 경우 실리콘층은 화살표로 표시된 적외선광이 투과할 수 있고, 구리, 또는 금 등의 금속 소재로 이루어지는 외부접속범프(330)는 적외선광을 투과하지 않는 원리를 이 용하여 외부접속범프(330)의 위치를 검출하는 것이다. 이때, 반도체칩이 재배선층을 포함하는 경우에도 재배선층은 얇은 금속층이기 때문에 적외선을 일부 투과하여 외부접속범프(330)의 위치를 검출하는데 문제가 되지 않는다.
이후, 위치검출수단(500)에 의해 수집된 위치정보는 헤더(600)의 이동을 제어하는 제어부(미도시)로 전송되고 제어부는 헤더(600)가 전자소자(300)의 외부접속범프(330)가 상부회로패턴(130)과 정렬되는 위치에 배치되도록 전자소자(300)를 이동한다.
일반적으로 내부 회로층을 형성할 때에는 내부 회로층 상부에 빌드업되는 외부 회로층과의 층간 도통 및 정합을 위한 얼라인 마크가 마련되며 이는 통상 관통샤프트가 삽입될 수 있는 관통공의 형상을 갖는다. 따라서, 내부 회로층 상부에 절연층을 적층하고 절연층에 블라인드 외층 비아홀을 형성함에 있어서, 이러한 얼라인 마크를 기준으로 비아홀의 위치를 특정하게 된다. 본 실시예에서 외부접속범프(330)가 상부회로패턴(130)에 정렬하는 위치에 형성된다는 의미는 상부회로패턴(130)의 얼라인 마크를 기준으로 배치된다는 것을 의미한다.
다음, 도 7에 도시된 바와 같이, 전자소자(300)를 베이스기판(100)에 실장한다. 전자소자(300)가 정 위치에 배치되면 위치검출수단(500)은 수평방향으로 이동하여 치워지고 헤더(600)는 전자소자(300)를 베이스기판(100)의 테이프(200) 상에 실장한다.
다음, 도 8에 도시된 바와 같이, 상부 절연층(410)을 적층한다. 전자소자(300)가 테이프(200)상에 실장되면 베이스기판(100)의 상부에서 상부 절연 층(410)을 적층한다. 상부 절연층(410)을 적층하는 것에 의해 전자소자(300)가 베이스기판(100)에 고정된다. 상부 절연층(410)의 적층에 의해 공동(170)의 빈 공간이 상부 절연층(410)으로 충전된다.
다음, 도 9에 도시된 바와 같이, 테이프(200)를 제거한 다음, 도 10에 도시된 바와 같이, 하부 절연층(430)을 적층한다. 하부 절연층(430)을 적층하는 것에 의해 전자소자(300)는 절연층(410, 430)으로 완전히 감싸지게 된다.
다음, 도 11에 도시된 바와 같이, 절연층(410, 430)에 상부회로패턴(130), 하부회로패턴(150), 및 외부접속범프(330)를 노출하는 블라인드 비아홀(450)을 가공한다. 이때, 절연층(410, 430)의 상부에 형성되는 블라인드 비아홀(450)은 상부회로패턴(130)의 얼라인 마크를 기준으로 특정된 위치에 형성된다. 상술한 바와 같이, 전자소자(300)의 외부접속범프(330)는 상부회로패턴(130)의 배치와 정렬 형성되기 때문에 상부회로패턴(130)의 정렬마크를 기준으로 블라인드 비아홀(450)을 형성하더라도 외부접속범프(330)를 양호하게 노출시킬 수 있다.
다음, 도 12에 도시된 바와 같이, 외부접속범프(330), 상부회로패턴(130) 및 하부회로패턴(150)과 전기적으로 접속할 수 있는 외층회로층(800)을 형성한다. 외층회로층(800)은 통상의 회로형성공정으로 형성될 수 있다.
상술한 바와 같이, 본 실시예에 따른 전자소자 내장 인쇄회로기판의 제조방법은 베이스기판(100)의 상부회로패턴(130)에 대해 전자소자(300)의 외부접속범프(330)가 정렬되도록 전자소자(300)를 정렬 및 실장 하기 때문에 전자소자(300)의 외부접속범프(330)와 양호하게 접속하는 비아를 갖는 외층회로층(800)을 형성할 수 있는 장점이 있다.
한편, 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.
도 1은 종래기술로 전자소자 내장 인쇄회로기판을 제조하는 공정을 도시하는 도면이다.
도 2 내지 도 12는 는 본 발명의 바람직한 실시예에 따른 전자소자 내장 인쇄회로기판을 제조하는 방법을 공정순서대로 도시하는 도면이다.

Claims (7)

  1. (A) 전자소자 내장용 공동 및 상부에 형성된 정렬마크를 포함하는 베이스기판을 제공하는 단계;
    (B) 투시장치를 사용하여 상기 전자소자의 일면에 형성된 외부접속범프의 위치를 검출하고, 상기 투시장치를 포함하는 위치검출수단을 사용하여 상기 정렬마크의 위치를 검출하는 단계; 및
    (C) 상기 외부접속범프와 상기 정렬마크가 정렬되도록 상기 베이스기판에 상기 전자소자를 실장하는 단계;
    를 포함하고,
    상기 위치검출수단은 카메라 및 센서이고, 상기 투시장치로부터 발생된 광은 상기 외부접속범프를 비투과하는 것을 특징으로 하는 전자소자 내장 인쇄회로기판의 제조방법.
  2. 제1항에 있어서,
    상기 베이스기판은 단면 인쇄회로기판, 양면 인쇄회로기판 또는 다층 인쇄회로기판인 것을 특징으로 하는 전자소자 내장 인쇄회로기판의 제조방법.
  3. 제1항에 있어서,
    상기 정렬마크는 상기 베이스기판의 상부에 형성된 회로패턴인 것을 특징으로 하는 인쇄회로기판의 제조방법.
  4. 제1항에 있어서,
    상기 투시장치는 적외선 카메라 또는 적외선 센서인 것을 특징으로 하는 전자소자 내장 인쇄회로기판의 제조방법.
  5. 제1항에 있어서,
    상기 위치검출수단은 상기 정렬마크와 상기 전자소자의 상기 외부접속범프가 형성되지 않은 면 사이에 위치하는 것을 특징으로 하는 전자소자 내장 인쇄회로기판의 제조방법.
  6. 제1항에 있어서,
    상기 베이스 기판을 제공하는 단계 이후에,
    (ⅰ) 상기 베이스기판의 하면에 테이프를 접착하는 단계를 더 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  7. 제6항에 있어서,
    상기 전자소자를 실장하는 단계는,
    (ⅰ) 상기 테이프 상에 상기 정렬마크와 상기 외부접속범프가 정렬되도록 상기 전자소자를 배치하는 단계;
    (ⅱ) 상기 베이스기판의 상면에 상부 절연층을 적층하는 단계; 및
    (ⅲ) 상기 테이프를 제거하고 상기 베이스기판의 하면에 하부 절연층을 적층하는 단계;
    를 포함하는 것을 특징으로 하는 전자소자 내장 인쇄회로기판의 제조방법.
KR1020080064318A 2008-07-03 2008-07-03 전자소자 내장 인쇄회로기판의 제조방법 KR100969438B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080064318A KR100969438B1 (ko) 2008-07-03 2008-07-03 전자소자 내장 인쇄회로기판의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080064318A KR100969438B1 (ko) 2008-07-03 2008-07-03 전자소자 내장 인쇄회로기판의 제조방법

Publications (2)

Publication Number Publication Date
KR20100004248A KR20100004248A (ko) 2010-01-13
KR100969438B1 true KR100969438B1 (ko) 2010-07-14

Family

ID=41813841

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080064318A KR100969438B1 (ko) 2008-07-03 2008-07-03 전자소자 내장 인쇄회로기판의 제조방법

Country Status (1)

Country Link
KR (1) KR100969438B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102004764B1 (ko) * 2013-06-20 2019-07-29 삼성전기주식회사 부품 실장 방법 및 내장 기판 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100300586B1 (ko) 1998-06-15 2002-01-09 구자홍 X－ray를이용한인쇄회로기판의단층검사장치및검사방법
JP2008060573A (ja) 2006-08-30 2008-03-13 Samsung Electro Mech Co Ltd 電子素子内蔵型印刷回路基板の製造方法
JP2008131039A (ja) 2006-11-21 2008-06-05 Samsung Electro-Mechanics Co Ltd 電子素子内蔵型印刷回路基板の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100300586B1 (ko) 1998-06-15 2002-01-09 구자홍 X－ray를이용한인쇄회로기판의단층검사장치및검사방법
JP2008060573A (ja) 2006-08-30 2008-03-13 Samsung Electro Mech Co Ltd 電子素子内蔵型印刷回路基板の製造方法
JP2008131039A (ja) 2006-11-21 2008-06-05 Samsung Electro-Mechanics Co Ltd 電子素子内蔵型印刷回路基板の製造方法

Also Published As

Publication number Publication date
KR20100004248A (ko) 2010-01-13

Similar Documents

Publication Publication Date Title
KR101077410B1 (ko) 방열부재를 구비한 전자부품 내장형 인쇄회로기판 및 그 제조방법
US7506437B2 (en) Printed circuit board having chip package mounted thereon and method of fabricating same
KR101095130B1 (ko) 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP5101542B2 (ja) チップ内蔵印刷回路基板及びその製造方法
KR102425753B1 (ko) 인쇄회로기판, 인쇄회로기판의 제조 방법 및 이를 포함하는 반도체 패키지
US20110314667A1 (en) Method of manufacturing printed circuit board including electronic component embedded therein
KR20110045098A (ko) 전자 부품 내장 배선판 및 그의 제조 방법
JP7074409B2 (ja) 素子内蔵型印刷回路基板
KR102333091B1 (ko) 인쇄회로기판 및 인쇄회로기판의 제조 방법
KR102194721B1 (ko) 인쇄회로기판 및 그 제조 방법
US9793250B2 (en) Package board, method for manufacturing the same and package on package having the same
KR102194718B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
US20120176751A1 (en) Electronic component module and manufacturing method therefor
KR101701380B1 (ko) 소자 내장형 연성회로기판 및 이의 제조방법
US20150156882A1 (en) Printed circuit board, manufacturing method thereof, and semiconductor package
KR101095244B1 (ko) 전자소자 내장 인쇄회로기판 및 그 제조방법
US20180014407A1 (en) Wiring board
KR102281460B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
KR100969438B1 (ko) 전자소자 내장 인쇄회로기판의 제조방법
KR20110039879A (ko) 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR102281458B1 (ko) 소자 내장형 인쇄회로기판, 반도체 패키지 및 그 제조방법
KR101130608B1 (ko) 반도체 패키지 및 그 제조방법
KR100906447B1 (ko) 전자소자 내장형 인쇄회로기판의 제조방법
JP2008181921A (ja) 電子部品内蔵基板とこれを用いた電子機器、およびその製造方法
JP2010141029A (ja) プリント配線板及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130624

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160701

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee