JP4146864B2 - 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法 - Google Patents

配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は支持基板上に形成される配線基板及びその製造方法、及び配線基板に半導体チップが実装されてなる半導体装置及びその製造方法に関する。
近年、半導体装置の高速化、高集積化に伴い、半導体チップの高密度化・薄型化が進められており、半導体チップが接続される配線基板にも同様に高密度化・薄型化が求められている。
このような配線基板の配線の高密度化や、薄型化に対応するために、近年はいわゆるビルドアップ法により配線基板を形成する方法が主流になってきている。ビルドアップ法により多層配線基板を形成する場合には、以下のようにして形成する。
まず、適宜な剛性を有する支持基板（コア基板）上に絶縁樹脂層よりなるビルドアップ層を形成し、当該ビルドアップ層にビアホールを形成した後、当該ビアホールにメッキ法によりビアプラグを形成すると共に当該ビアプラグに接続されるパターン配線を形成する。以下、これらの工程を繰り返すことで、ビルドアップ法による多層配線基板を形成することができる。
上記のビルドアップ層（絶縁樹脂層）は、例えば熱硬化性のエポキシ樹脂などの柔らかい材料よりなるため、ビルドアップ層の平面度を維持するために、当該ビルドアップ層は適宜な剛性を有する支持基板上に形成される方法がとられていた。
特開２００２−１９８４６２号公報
しかし、上記のビルドアップ法を用いて形成される配線基板をさらに薄型化する要求があったため、上記の支持基板を除去した構造、いわゆるコアレス構造を有する配線基板が提案されていた。
しかし、配線基板をコアレス構造とした場合には配線基板の剛性が小さくなる。そのため、支持基板を除去、または配線基板を支持基板より剥離した後で配線基板に対して必要な層を積層し、また加工を加える工程を設ける場合に、困難となる問題があった。このような工程の例について以下に説明する。
例えば、ビルドアップ層は、吸水性が高く、表面が露出した状態では長期の絶縁信頼性に懸念が生じる場合があり、表面はソルダーレジスト層などの保護層で覆われていることが好ましい。しかし、従来のビルドアップ法では、支持基板直上に形成されるビルドアップ層の表面を覆うソルダーレジスト層を形成する場合には支持基板を除去するか、または当該ビルドアップ層を支持基板より剥離する必要があった。
この場合、支持基板が除去されて剛性が小さくなった加工途中の配線基板を搬送する必要があり、配線基板を損傷する懸念が大きくなる問題がある。また、支持基板を除去した後にビルドアップ層にソルダーレジスト層を形成する場合には、剛性が不十分なため、配線基板の平面度が問題になる場合があった。
そのため、ソルダーレジスト層の加工精度を良好に維持することが困難となる場合があった。このようなソルダーレジスト層の加工精度の問題は、特に高密度・高集積化された近年の高性能半導体チップに対応する配線基板を形成する場合に顕著になる。
そこで、本発明では上記の問題を解決した、新規で有用な配線基板の形成方法を提供することを統括的課題としている。
本発明の具体的な課題は、薄型化が可能であって、高密度配線に対応可能な配線基板及びその製造方法、および当該配線基板に半導体チップが実装されてなる半導体装置及びその製造方法を提供することである。
本発明の第１の観点では、上記の課題を、支持基板上に第１の開口部を有する第１のソルダーレジスト層を形成する第１の工程と、前記第１の開口部に電極を形成する第２の工程と、前記電極上に絶縁層を形成し、当該絶縁層に前記電極に接続される配線部を形成する第３の工程と、当該配線部上に第２の開口部を有する第２のソルダーレジスト層を形成する第４の工程と、前記支持基板を除去する第５の工程と、を有することを特徴とする配線基板の製造方法を用いて解決する。
当該配線基板の製造方法によれば、薄型化が可能であって、高密度配線に対応可能な配線基板の製造方法を提供することが可能となる。
また、前記支持基板は導電性材料よりなり、前記電極は電解メッキ法により形成されると、容易な方法でかつ良好な加工精度で前記電極を形成することが可能となる。
また、前記第２の工程は、前記支持基板をエッチングして凹部を形成する工程を含み、前記電極は前記凹部に対応するように形成されると、前記電極を前記第１のソルダーレジスト層より突出した構造とすることができる。
また、前記第２の工程は、前記第１の開口部に電極高さ調整層を形成する工程を含み、前記電極は前記電極高さ調整層上に形成されると、前記電極を前記第１のソルダーレジスト層より凹んだ構造とすることができる。
また、前記第５の工程では前記支持基板と共に前記電極高さ調整層が除去されることを特徴とすると、前記電極高さ調整層を除去する工程が単純となり、好適である。
また、前記支持基板および前記高さ調整層はＣｕまたはＣｕ合金よりなると、前記支持基板と前記高さ調整層を同じエッチング液で除去することが可能となる。
また、前記電極高さ調整層の厚さが前記第１のソルダーレジスト層の厚さ以上であると、前記電極が前記絶縁層に埋設された構造とすることができる。
また、前記電極の面積が前記第１の開口部の面積より大きいと、前記電極の強度が良好となる。
また、前記支持基板は別の支持基板と貼り合わせられており、前記別の支持基板に第３の開口部を有する第３のソルダーレジスト層を形成する第６の工程と、前記第３の開口部に別の電極を形成する第７の工程と、前記別の電極を覆うように別の絶縁層を形成し、当該別の絶縁層に、前記別の電極に接続される別の配線部を形成する第８の工程と、前記別の配線部を覆うように第４の開口部を有する第４のソルダーレジスト層を形成する第９の工程と、前記別の支持基板を除去する第１０の工程と、をさらに有することを特徴とすると、前記支持基板と前記別の支持基板の双方に配線基板を形成することが可能となる。
また、本発明の第２の観点では、上記の配線基板の製造方法を用いた半導体装置の製造方法であって、前記第４の工程の後に、前記第２の開口部から前記配線部に電気的に接続されるように半導体チップを実装する実装工程をさらに有することを特徴とする半導体装置の製造方法により、解決する。
当該半導体装置の製造方法によれば、薄型化が可能であって、高密度配線に対応可能な半導体装置の製造方法を提供することが可能となる。
また、前記第１の工程の後に、前記第１の開口部から露出する前記支持基板をエッチングするとともに、エッチングされた該支持基板に外部接続端子を形成する工程をさらに有すると、半導体装置と接続対象との接続部分の形成が容易となる。
また、本発明の第３の観点では、上記の課題を、上記の配線基板の製造方法を用いた半導体装置の製造方法であって、前記第５の工程の後に、前記電極を介して前記配線部に電気的に接続されるように半導体チップを実装する実装工程をさらに有することを特徴とする半導体装置の製造方法により、解決する。
当該半導体装置の製造方法によれば、薄型化が可能であって、高密度配線に対応可能な半導体装置の製造方法を提供することが可能となる。
また、前記第１の工程の後に、前記第１の開口部から露出する前記支持基板をエッチングするとともに、エッチングされた該支持基板に半導体チップ接続端子を形成する工程をさらに有し、前記半導体チップは前記半導体チップ接続端子上に実装されると、半導体チップの実装が容易となる。
本発明によれば、薄型化が可能であって、高密度配線に対応可能な配線基板及びその製造方法、および当該配線基板に半導体チップが実装されてなる半導体装置及びその製造方法を提供することができる。
本発明による配線基板の製造方法は、支持基板上に第１の開口部を有する第１のソルダーレジスト層を形成する第１の工程と、前記第１の開口部に電極を形成する第２の工程と、前記電極上に絶縁層を形成し、当該絶縁層に前記電極に接続される配線部を形成する第３の工程と、当該配線部上に第２の開口部を有する第２のソルダーレジスト層を形成する第４の工程と、前記支持基板を除去する第５の工程と、を有することを特徴としている。
このため、コアレス構造であって配線基板の両側がソルダーレジスト層で覆われた、ビルドアップ法により形成される配線基板を提供することが可能となる。
また、上記の製造方法よれば、コアレス構造で薄型化した配線基板が形成可能である上に、前記第１のソルダーレジスト層の平面度が良好な状態で前記第１の開口部が形成されるために当該第１の開口部の加工精度が良好となる。そのため、高密度配線に対応可能な配線基板、さらに当該配線基板に半導体装置が実装されてなる半導体装置を製造することができる。
次に、本発明の実施例に関して図面に基づき、説明する。
図１Ａ〜図１Ｅは、本発明の実施例１による配線基板の製造方法を手順を追って示した図である。
まず、図１Ａに示す工程では、例えばＣｕなどの導電材料よりなる支持基板１０１上に、例えばスクリーン印刷法により、感光性樹脂材料よりなるソルダーレジスト層１０２を形成する。この場合、前記ソルダーレジスト層１０２は、例えばフィルム状のレジスト材料のラミネートや塗布法などにより形成することも可能である。
次に、前記ソルダーレジスト層１０２に対して、マスクパターン（図示せず）を介して紫外線を照射し、露光させることでパターニングを行い、開口部１０２Ａを形成する。当該開口部１０２Ａからは前記支持基板１０１が露出した状態となる。
次に、図１Ｂに示す工程において、前記支持基板１０１を導電経路にした電解メッキにより、前記支持基板１０１上に、前記開口部１０２Ａに埋設するように、例えばＡｕ／Ｎｉよりなる電極１０３を形成する。なお、Ａｕ／Ｎｉよりなる電極とは、配線基板が完成した際にＡｕが表面側（接続面）となるように形成された、Ａｕ層とＮｉ層が積層されてなる電極を意味している（以下同じ）。この場合、前記支持基板１０１が導電材料よりなると電解メッキで前記電極１０３を形成することが可能であり、前記支持基板１０１がＣｕなどの低抵抗の導電材料よりなるとさらに好適である。
次に、図１Ｃに示す工程において、前記ソルダーレジスト層１０２上、および前記電極１０３上に、例えば、熱硬化性のエポキシ樹脂などよりなる絶縁層（ビルドアップ層）１０４を形成する。次に、前記絶縁層１０４に、例えばレーザによりビアホールを形成する。
次に、当該ビアホールにビアプラグ１０５を形成するとともに、前記絶縁層１０４上に、当該ビアプラグ１０５に接続されるパターン配線１０６を、例えばセミアディティブ法により形成する。この場合、前記絶縁層１０４上に無電解メッキでシード層を形成した後、電解メッキにより、前記ビアプラグ１０５と前記パターン配線１０６を形成することが好ましい。このようにして、前記ビアプラグ１０５と前記パターン配線１０６よりなる配線部が形成される。
次に、図１Ｄに示す工程において、前記絶縁層１０４上に、前記パターン配線１０６を覆うようにソルダーレジスト層１０７を、例えばスクリーン印刷法により形成する。次に、前記ソルダーレジスト層１０７に対して、マスクパターン（図示せず）を介して紫外線を照射し、露光させることでパターニングを行い、開口部１０７Ａを形成する。当該開口部１０７Ａからは前記パターン配線１０６の一部が露出した状態となる。
次に、図１Ｅに示す工程において、前記支持基板１０１を、例えばウェットエッチングにより除去し、配線基板１００を形成する。
上記の配線基板１００は、前記電極１０３が、例えばマザーボードなどの外部接続機器に接続される側（いわゆるランド側）であり、前記開口部１０７Ａより露出する前記パターン配線１０６には、例えば半導体チップが接続される。この場合、前記電極１０３には、例えばソルダーボールなどが形成されていてもよい。また、前記前記開口部１０７Ａより露出する前記パターン配線１０６には、例えばＡｕ／Ｎｉなどよりなる電極や、またはソルダーボール、またはリフロー用のハンダ層などが形成されていてもよい。
本実施例では、前記絶縁層１０４の形成に先立ち、前記支持基板１０１上に前記ソルダーレジスト層１０２を形成していることが特徴の一つである。このため、コアレス構造であって配線基板の両側がソルダーレジスト層で覆われたビルドアップ法による配線基板を形成することが可能となっている。
この場合、前記絶縁層１０４の両側をソルダーレジスト層で保護することが可能となると共に、前記絶縁層１０４の両側にかかるストレスの差が小さくなり、配線基板の反りが抑制される効果を奏する。
さらに本実施例の場合、前記ソルダーレジスト層１０７が前記支持基板１０１に支持された状態で前記開口部１０７Ａが形成されるため、前記開口部１０７Ａを形成する場合に前記ソルダーレジスト層１０７の平面度が良好である。そのため、前記開口部１０７Ａの加工精度が良好となり、微細な形状や微細なピッチで前記開口部１０７Ａを形成することが可能となる。
近年の半導体チップは高集積化・高密度配線化が進んでおり、半導体チップと配線基板の接続部も狭ピッチ化や高密度配線化が進んでいるため、特に前記開口部１０７Ａの位置決め精度や形状の加工精度が必要とされる。本実施例による配線基板の製造方法によれば、これらの要求に対応し、狭ピッチ化・高密度配線化に対応した配線基板を形成することが可能となる。
また、本実施例による配線基板の製造方法では、上記の高密度配線に対応しつつ、前記支持基板を除去していわゆるコアレス構造を実現し、配線基板の薄型化を実現している。
また、本実施例による配線基板では、前記電極１０３が、マザーボードなどの外部機器接続側（いわゆるランド側）となっている。そのため、前記開口部１０２Ａの面積（開口径）が、前記開口部１０７Ａの面積（開口径）よりも大きくなっている。例えば、前記半導体チップが接続される前記開口部１０７Ａの開口径は、８０μｍ〜１００μｍ程度、マザーボードなどに接続される前記開口部１０２Ａの開口径は、０．５ｍｍ〜１ｍｍ程度とその開口径に大きな差が有る。
例えば、大きな開口部を形成する場合にレーザを用いた場合、時間を要する問題がある。本実施例では、開口部１０２Ａのパターニングを感光により行っており、レーザの場合に比べて速やかに開口部を形成することが可能となっている。
また、前記ソルダーレジスト層１０７を形成する前に、図１Ｃに示す工程を繰り返し実施することで多層配線構造を有する配線基板を形成することができる。
例えば、上記のソルダーレジスト層１０２、１０７を構成する材料としては、エポキシアクリル系樹脂、エポキシ系樹脂、アクリル系樹脂を用いることができる。また、前記ソルダーレジスト層１０２、１０７のパターニング方法としては、上記に示した露光・現像による方法に限定されるものではない。例えば、スクリーン印刷法により、開口部が形成（パターニング）されたソルダーレジスト層を形成するようにしてもよい。この場合、ソルダーレジスト層に感光性のもの以外の材料を用いることが可能である。
また、本実施例では前記電極１０３と前記ソルダーレジスト層１０２の厚さが略同じであるが、本発明はこれに限定されるものではなく、必要に応じて以下に示すように様々に前記電極１０３を変形・変更することが可能である。
図２Ａ〜図２Ｆは、本発明の実施例２による配線基板の製造方法を手順を追って示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、特に説明しない部分は実施例１の場合と同様の方法で形成が可能である。
まず、図２Ａに示す工程は、図１Ａに示した工程と同様であり、前記支持基板１０１上に前記ソルダーレジスト層１０２を形成し、当該ソルダーレジスト層１０２に前記開口部１０２Ａを形成する。
次に、図２Ｂに示す工程において、前記開口部１０２Ａより露出する前記支持基板１０１をエッチングして凹部１０１Ａを形成する。
次に、図２Ｃに示す工程において、実施例１の図１Ｂに示した工程と同様にして、前記支持基板１０１を導電経路にした電解メッキにより、前記支持基板１０１の前記凹部１０１Ａと前記開口部１０２Ａの一部に、埋設するように、例えばＡｕ／Ｎｉよりなる電極１０３Ａを形成する。この場合、前記支持基板１０１が導電材料よりなると電解メッキで前記電極１０３Ａを形成することが可能であり、前記支持基板１０１がＣｕなどの低抵抗の導電材料よりなるとさらに好適である。
次に、図２Ｄ〜図２Ｆに示す工程において、実施例１の図１Ｃ〜図１Ｅに示した工程と同様にして、前記絶縁層１０４、前記ビアプラグ１０５、前記パターン配線１０６、前記ソルダーレジスト層１０７、および前記開口部１０７Ａを形成し、前記支持基板１０１を除去して配線基板１００Ａを形成する。本実施例の場合、前記電極１０３Ａが前記凹部１０１Ａに形成される以外は、実施例１と同様にして配線基板を形成することが可能であり、実施例１の場合と同様の効果を奏する。
本実施例による配線基板１００Ａでは、前記電極１０３Ａが、前記ソルダーレジスト層１０２より突出した構造となっている。このため、例えば前記電極１０３Ａとマザーボードの接続部などをソルダーボールにより接続する場合、当該ソルダーボールと前記電極１０３Ａの接触面積が大きくなるため、電気的な接続信頼性が良好となる効果を奏する。
また、図３Ａ〜図３Ｆは、本発明の実施例３による配線基板の製造方法を手順を追って示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、特に説明しない部分は実施例１の場合と同様の方法で形成が可能である。
まず、図３Ａに示す工程は、図１Ａに示した工程と同様であり、前記支持基板１０１上に前記ソルダーレジスト層１０２を形成し、当該ソルダーレジスト層１０２に前記開口部１０２Ａを形成する。
次に、図３Ｂに示す工程において、前記開口部１０２Ａより露出する前記支持基板１０１上に、電極高さ調整層１０３Ｂを、例えば電解メッキ法により形成する。この場合、前記支持基板１０１が導電材料よりなると電解メッキで前記電極高さ調整層１０３Ｂを形成することが可能であり、前記支持基板１０１がＣｕなどの低抵抗の導電材料よりなるとさらに好適である。
次に、図３Ｃに示す工程において、実施例１の図１Ｂに示した工程と同様にして、前記支持基板１０１および前記電極高さ調整層１０３Ｂを導電経路にした電解メッキにより、前記電極高さ調整層１０３Ｂ上に例えばＡｕ／Ｎｉよりなる電極１０３Ｃを形成する。
次に、図３Ｄ〜図３Ｆに示す工程において、実施例１の図１Ｃ〜図１Ｅに示した工程と同様にして、前記絶縁層１０４、前記ビアプラグ１０５、前記パターン配線１０６、前記ソルダーレジスト層１０７、および前記開口部１０７Ａを形成し、前記支持基板１０１を除去して配線基板１００Ｂを形成する。
本実施例の場合、図３Ｆに示す工程においては、前記支持基板１０１がウェットエッチングにより除去される場合に、前記電極高さ調整層１０３Ｂが同様に除去される。このため、前記支持基板１０１と前記電極高さ調整層１０３Ｂは、同じ材料、例えばＣｕまたはＣｕ合金よりなるようにすることが好ましい。
本実施例の場合、前記電極１０３Ｃの形成方法以外は、実施例１と同様にして配線基板を形成することが可能であり、実施例１の場合と同様の効果を奏する。
本実施例による配線基板１００Ｂでは、前記電極１０３Ｃが、前記ソルダーレジスト層１０２の外側の面より凹んだ構造となっている。
このため、前記電極１０３Ｃの機械的な強度が良好となる効果を奏する。また、前記電極１０３Ｃと、接続端子などが半田付けにより接続される場合、半田が流出して隣接する電極が短絡されることが抑制される効果を奏する。また、前記電極１０３Ｃにソルダーボール接合する場合、ソルダーボールの載置を好適に行える効果を奏する。
また、本実施例に示した電極がソルダーレジスト層より凹んだ構造は、次に実施例４に示すような構造に変形することも可能である。
図４Ａ〜図４Ｆは、本発明の実施例４による配線基板の製造方法を手順を追って示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、特に説明しない部分は実施例３の場合と同様の方法で形成が可能である。
まず、図４Ａに示す工程は、図３Ａに示した工程と同様であり、前記支持基板１０１上に前記ソルダーレジスト層１０２を形成し、当該ソルダーレジスト層１０２に前記開口部１０２Ａを形成する。
次に、図４Ｂに示す工程において、前記開口部１０２Ａより露出する前記支持基板１０１上に、電極高さ調整層１０３Ｄを、例えば電解メッキ法により形成する。実施例３の場合は、例えば前記電極高さ調整層１０３Ｂの厚さが前記ソルダーレジスト層１０２の厚さより薄くなっているが、本実施例の場合には前記電極高さ調整層１０３Ｄの厚さが前記ソルダーレジスト層１０２の厚さと略同じになっている。
次に、図４Ｃに示す工程において、実施例３の図３Ｃに示した工程と同様にして、前記支持基板１０１と前記電極高さ調整層Ｄを導電経路にした電解メッキにより、前記電極高さ調整層１０３Ｄ上に例えばＡｕ／Ｎｉよりなる電極１０３Ｅを形成する。
次に、図４Ｄ〜図４Ｆに示す工程において、実施例３の図３Ｄ〜図３Ｆに示した工程と同様にして、前記絶縁層１０４、前記ビアプラグ１０５、前記パターン配線１０６、前記ソルダーレジスト層１０７、および前記開口部１０７Ａを形成し、配線基板１００Ｃを形成する。
本実施例の場合、実施例３の図３Ｆに示した工程と同様に、前記支持基板１０１がウェットエッチングにより除去される場合に、前記電極高さ調整層１０３Ｄが同様に除去される。このため、前記支持基板１０１と前記電極高さ調整層１０３Ｄは、同じ材料、例えばＣｕよりなるようにすることが好ましい。
本実施例の場合、前記電極１０３Ｅの形成方法以外は、実施例３と同様にして配線基板を形成することが可能であり、実施例３の場合と同様の効果を奏する。
本実施例による配線基板１００Ｃでは、前記電極１０３Ｅが、前記ソルダーレジスト層１０２の外側の面より凹んだ構造となっており、当該電極１０３Ｅは、前記絶縁層１０４に略埋設した構造となっている。すなわち、前記電極１０３Ｅの側壁面全体が、前記絶縁層１０４に接するように形成されている。このため、実施例３の場合の効果を奏することに加えて、前記電極１０３Ｃの機械的な強度が実施例３の場合に比べてさらに良好となる効果を奏する。
また、前記電極１０３Ｅの面積は、前記開口部１０２Ａの面積より大きくなっている。これは、電解メッキで前記電極１０３Ｅを形成する場合、略等方的に成長するため、電極の横方向への成長があるためである。このため、電極１０３Ｅの周縁部がソルダーレジスト層１０２に被覆された構造となり、電極１０３Ｅの強度が良好になる効果を奏する。
また、本実施例においては、前記電極高さ調整層の厚さが、前記ソルダーレジスト層１０２の厚さと略同じ場合を例にとって説明したが、前記電極高さ調整層の厚さは前記ソルダーレジスト層１０２の厚さ以上であれば、上記に示した場合と同様の効果を奏する。
また、例えば上記の実施例１〜実施例４の場合において、前記支持基板１０１を２枚貼り合わせた構造を用いて、それぞれの支持基板に配線基板を形成することも可能であり、この場合、配線基板を形成する効率を良好とすることができる。
図５は、本発明の実施例５による配線基板の製造方法を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図５は、本実施例において、実施例１の図１Ｄに示した工程に相当する工程を示している。図５を参照するに、本実施例では、前記支持基板１０１は、支持基板１０１ａと貼り合わせられた構造を有している。当該支持基板１０１ａには、ソルダーレジスト層１０２ａ，電極１０３ａ，絶縁層１０４ａ，ビアプラグ１０５ａ，パターン配線１０６ａ，ソルダーレジスト層１０７ａ、および開口部１０７ｂが形成されている。
前記ソルダーレジスト層１０１ａ，電極１０３ａ，絶縁層１０４ａ，ビアプラグ１０５ａ，パターン配線１０６ａ，ソルダーレジスト層１０７ａ、および開口部１０７ｂは、それぞれ、前記ソルダーレジスト層１０１，電極１０３，絶縁層１０４，ビアプラグ１０５，パターン配線１０６，ソルダーレジスト層１０７、および開口部１０７Ａに相当し、実施例１の場合と同様にして形成することが可能である。
さらに、本図に示す工程の後、支持基板１０１と支持基板１０１ａを分離し、実施例１の図１Ｅに示した工程に相当する工程を実施し、前記支持基板１０１と前記支持基板１０１ａをウェットエッチングにより除去することで、２つの配線基板を形成することが可能となる。
以上、実施例に説明した構造・材料などは一例であり、適宜変形・変更が可能であることは明らかである。例えば、前記電極１０３，１０３Ａ，１０３Ｃ，１０３Ｅ，１０３ａなどを構成する材料は、Ａｕ／Ｎｉに限定されず、例えば、Ａｕ／Ｎｉ／Ｃｕ，Ａｕ／Ｐｄ／Ｎｉ，Ａｕ／Ｐｄ／Ｎｉ／Ｃｕ，Ａｕ／Ｐｄ／Ｎｉ／Ｐｄ，Ａｕ／Ｐｄ／Ｎｉ／Ｐｄ／Ｃｕ，Ｓｎ−Ｐｂ／Ｎｉ，Ｓｎ−Ｐｂ／Ｎｉ／Ｃｕ，Ｓｎ−Ａｇ／Ｎｉ，Ｓｎ−Ａｇ／Ｎｉ／Ｃｕ、などを用いることが可能である。なお、上記の材料は、配線基板が完成した際に、表面（外側）となる金属層から順に記載している。
また、必要に応じて、例えば配線基板の周縁部に補強板を設けるなどして配線基板の剛性を高める構造としてもよい。
次に、上記の配線基板に対して、半導体チップを実装して半導体装置を製造する例を、図６Ａ〜６Ｂを用いて手順を追って説明する。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。なお、以下の例では、実施例１に記載した実装基板に半導体チップを実装する場合を例にとって、説明するが、実施例２〜実施例５に記載した実装基板にも同様の手順で半導体チップを実装して半導体装置を製造することができる。
本実施例による半導体装置の製造方法では、まず、実施例１に示した、図１Ａ〜図１Ｄに示した工程を実施する。
次に、図６Ａに示す工程で、前記ソルダーレジスト層１０７の前記開口部１０７Ａから露出した前記パターン配線１０６上に、Ａｕ／Ｎｉよりなる電極１０８を、例えばスパッタリング法、電解メッキ法、または無電解メッキ法などにより形成する。
次に、図６Ｂに示す工程において、半導体チップ接続端子（例えば半田ボール）２０２が形成された半導体チップ２０１を、前記半導体チップ接続端子２０２と前記電極１０８が電気的に接続されるようにして、フリップチップ実装する。前記半導体チップ２０１は、前記電極１０８を介して前記パターン配線１０６に電気的に接続される。
次に、前記半導体チップ２０１と前記ソルダーレジスト層１０７の間に、アンダーフィル２０３を浸透させて硬化させることで、実装部分の絶縁と信頼性を確保する。
次に、図６Ｃに示す工程において、図１Ｅに示した工程と同様にして、前記支持基板１０１を、例えばウェットエッチングにより除去する。
次に、図６Ｄに示す工程において、前記支持基板１０１を除去したことで露出した前記電極１０３に、外部接続端子（例えば半田ボール）１０９を形成する。なお、本実施例の場合には、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造を有する半導体装置を製造する場合を例にとって説明しているため、前記電極１０３には半田ボールを形成するが、これに限定されるものではない。
例えば、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）構造を有する半導体装置では、前記電極１０３には外部接続端子としてピンが形成される。また、外部接続端子の形成を省略し、配線基板（半導体装置）の電極自体を外部接続端子として用いるＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）構造としてもよい。
次に、図６Ｅに示す工程において、前記基板１０４、ソルダーレジスト層１０２、１０７を切断し、個片化することで、図６Ｆに示す半導体装置２００を形成することができる。この場合、前記基板１０４上に、複数の半導体チップ２０１が実装された構造を形成し、その後基板１０４（ソルダーレジスト層１０２、１０７）を切断して個片化することで、複数の半導体装置を形成することができる。なお、本実施例では半導体装置を１個のみ図示している。
本実施例による半導体装置の製造方法によれば、実施例１に記載した効果と同様の効果を奏し、薄型化が可能であって、高密度配線に対応可能な半導体装置を製造することができる。
また、半導体チップの実装方法は、実施例６に記載した場合に限定されるものではない。図７は、実施例７による半導体装置の製造方法を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
本実施例による半導体装置の製造方法では、まず、実施例６の図６Ａまでの工程を実施する。
次に、図７に示す工程（実施例６の図６Ｂの工程に対応）において、半導体チップ２０１Ａを前記ソルダーレジスト層１０７上に搭載し、さらに前記半導体チップ２０１Ａと前記電極１０８を、ワイヤ２０２Ａで接続する。この場合、前記半導体チップ２０１Ａと前記ソルダーレジスト層１０７の間には樹脂製のフィルムを挿入し接着するようにしてもよい。さらに、前記半導体チップ２０１Ａを、樹脂層２０３Ａで封止する。
図７の工程の後は、実施例６に示した図６Ｃ〜図６Ｆに相当する工程を実施すれば実施例６の場合と同様にして半導体装置を製造することができる。このように、半導体チップの実装は、ワイヤボンディングによって行うことも可能である（以下の例においても同様）。
また、上記の実施例６または実施例７において、外部接続端子（半田ボール）１０９の形成方法を変更してもよい。
図８Ａ〜図８Ｂは、実施例８による半導体装置の製造方法を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
本実施例による半導体装置の製造方法では、まず、実施例１の図１Ａに示した工程を実施する。
次に、図８Ａに示す工程において、前記開口部１０２Ａより露出する前記支持基板１０１を、例えば前記ソルダーレジスト層１０２をマスクにしてエッチングし、凹部１０１Ｈを形成する。
次に、図８Ｂに示す工程において、前記支持基板１０１を導電経路にしたはんだ等の電解メッキにより、前記凹部１０１Ｈを埋設するように、外部接続端子１０９を形成する。さらに、当該外部接続端子１０９上に、電解メッキにより、図１Ｂに示した工程と同様にして、例えばＡｕ／Ｎｉよりなる電極１０３を形成する。
以下の工程は、実施例７または実施例８と同様の工程を実施すればよい。すなわち、図１Ｃ〜図１Ｄに示した工程と、図６Ａ〜図６Ｆに示した工程を実施すればよい。また、図６Ｂの工程は図７の工程に置き換えてもよい。この場合、図６Ｄに示した外部接続端子を形成する工程は不要となる。このようにして、外部接続端子を形成する方法・工程を変更してもよい。
また、上記の実施例６〜実施例８では、半導体チップをソルダーレジスト層１０７の側に実装したが、本発明による半導体装置の製造方法は、これに限定されるものではない。例えば、以下に説明するように、半導体チップを、支持基板を除去したことで露出する電極に接続されるように実装してもよい。
図９Ａ〜図９Ｆは、実施例９による半導体装置の製造方法を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
本実施例による半導体装置の製造方法では、まず、実施例１に示した、図１Ａ〜図１Ｄに示した工程に相当する工程を実施する。
次に、図９Ａに示す工程で、前記ソルダーレジスト層１０７の前記開口部１０７Ａから露出した前記パターン配線１０６上に、Ａｕ／Ｎｉよりなる電極１０８Ｆを、例えばスパッタリング法、電解メッキ法または無電解メッキ法などにより形成する。
なお、本実施例の場合、電極１０３Ｆ（実施例６〜８の場合の電極１０３に相当）に半導体チップが実装されるため、実施例６〜８の電極１０３に比べて電極１０３Ｆの面積が小さくなっている。また、前記電極１０８Ｆ（実施例６〜８の場合の電極１０８に相当）に後の工程において外部接続端子（例えば半田ボールなど）が形成されるため、実施例６〜８の電極１０８に比べて電極１０８Ｆの面積が大きくなっている。ここまでの工程においては、これらの電極の形状（電極に応じたソルダーレジストの開口部）以外は、実施例６〜８の場合と同様にする。
次に、図９Ｂに示す工程において、図１Ｅに示した工程と同様にして、前記支持基板１０１を、例えばウェットエッチングにより除去する。ここで、前記電極１０３Ｆが露出する。
次に、図９Ｃに示す工程において、半導体チップ接続端子（例えば半田ボール）２０２Ｆが形成された半導体チップ２０１Ｆを、前記半導体チップ接続端子２０２Ｆと前記電極１０３Ｆが電気的に接続されるようにして、フリップチップ実装する。前記半導体チップ２０１Ｆは、前記電極１０３Ｆを介して前記パターン配線１０６に電気的に接続される。すなわち本実施例の場合には、前記支持基板１０１を除去したことで露出する前記電極１０３Ｆの側に半導体チップを実装している。
次に、前記半導体チップ２０１Ｆと前記ソルダーレジスト層１０２の間に、アンダーフィル２０３Ｆを浸透させて硬化させることで、実装部分の絶縁と信頼性を確保する。
次に、図９Ｄに示す工程において、前記電極１０８Ｆに、外部接続端子（半田ボール）１０９Ｆを形成する。なお、実施例６の場合と同様に、前記外部接続端子１０９Ｆの形成を省略するか、または前記電極１０８Ｆに外部接続端子としてピンを形成してもよい。
次に、図９Ｅに示し工程において、前記基板１０４、ソルダーレジスト層１０２、１０７を切断し、個片化することで、図９Ｆに示す半導体装置２００Ａを形成することができる。
本実施例による半導体装置の製造方法によれば、実施例６に記載した効果と同様の効果を奏し、薄型化が可能であって、高密度配線に対応可能な半導体装置を製造することができる。また、半導体チップの実装は、実施例７に示したようにワイヤボンディングと樹脂封止により行ってもよい。
また、上記の実施例９において、半導体チップを実装するための半導体チップ接続端子（例えば半田ボール）を、以下に説明するように基板側に設けるようにしてもよい。
図１０Ａ〜図１０Ｆは、実施例１０による半導体装置の製造方法を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
本実施例による半導体装置の製造方法では、まず、実施例１の図１Ａに示した工程に相当する工程を実施する。但し、実施例９で説明したように、ソルダーレジスト層１０２の開口部１０２Ａは、半導体チップの実装に対応して、実施例１の場合よりも小さくする。
次に、図１０Ａに示す工程において、前記開口部１０２Ａより露出する前記支持基板１０１を、例えば前記ソルダーレジスト層１０２をマスクにしてエッチングし、凹部１０１ｈを形成する。
次に、図１０Ｂに示す工程において、前記支持基板１０１を導電経路にしたはんだ等の電解メッキにより、前記凹部１０１ｈを埋設するように、半導体チップ接続端子（例えば半田ボール）２０２Ｇを形成する。さらに、当該半導体チップ接続端子２０２Ｇ上に、電解メッキにより、例えばＡｕ／Ｎｉよりなる電極１０３Ｆを形成する。
次に、図１０Ｃに示す工程では、実施例１の図１Ｃに示した工程と同様にして、絶縁層１０４、ビアプラグ１０５、およびパターン配線１０６を形成する。
次に、図１０Ｄに示す工程において、実施例１の図１Ｄの工程と同様にしてパターン配線１０６の一部が露出する開口部１０７Ａを有するソルダーレジスト層１０７を形成する。
次に、実施例９の図９Ａの工程と同様にして、前記ソルダーレジスト層１０７の前記開口部１０７Ａから露出した前記パターン配線１０６上に、Ａｕ／Ｎｉよりなる電極１０８Ｆを形成する。
次に、図１０Ｅに示す工程において、前記支持基板１０１を、例えばウェットエッチングにより除去する。ここで、前記半田ボール２０２Ｇが露出することになる。
次に、図１０Ｆに示す工程において、半導体チップ２０１Ｇを、露出した前記半導体チップ接続端子２０２Ｇ上に実装する。この場合、半導体チップ接続端子が基板側に形成されているため、半導体チップ接続端子を半導体チップ側に形成しておく必要がなくなる。
さらに、前記半導体チップ２０１Ｇと前記ソルダーレジスト層１０２の間に、アンダーフィル２０３Ｇを浸透させて硬化させることで、実装部分の絶縁と信頼性を確保する。
図１０Ｆ以降の工程は、実施例９の図９Ｅの工程に相当する工程を実施することで、半導体装置を形成することができる。
このように、半導体チップと基板を接続するための半導体チップ接続端子（例えば半田ボール）を、基板側に形成しておくことも可能である。
また、実施例６〜実施例１０に示した半導体装置の製造方法では、配線部が１層である場合を例にとって説明したが、本発明はこれに限定されるものではない。例えば、ビアプラグ１０５とパターン配線１０６よりなる配線部が、多層に積層されて形成された、多層配線構造を有する半導体装置（配線基板）の製造の場合に対しても、本発明を適用可能であることは明らかである。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
本発明によれば、薄型化が可能であって、高密度配線に対応可能な配線基板及びその製造方法、および当該配線基板に半導体チップが実装されてなる半導体装置及びその製造方法を提供することができる。
実施例１による配線基板の製造方法を示す図（その１）である。 実施例１による配線基板の製造方法を示す図（その２）である。 実施例１による配線基板の製造方法を示す図（その３）である。 実施例１による配線基板の製造方法を示す図（その４）である。 実施例１による配線基板の製造方法を示す図（その５）である。 実施例２による配線基板の製造方法を示す図（その１）である。 実施例２による配線基板の製造方法を示す図（その２）である。 実施例２による配線基板の製造方法を示す図（その３）である。 実施例２による配線基板の製造方法を示す図（その４）である。 実施例２による配線基板の製造方法を示す図（その５）である。 実施例２による配線基板の製造方法を示す図（その６）である。 実施例３による配線基板の製造方法を示す図（その１）である。 実施例３による配線基板の製造方法を示す図（その２）である。 実施例３による配線基板の製造方法を示す図（その３）である。 実施例３による配線基板の製造方法を示す図（その４）である。 実施例３による配線基板の製造方法を示す図（その５）である。 実施例３による配線基板の製造方法を示す図（その６）である。 実施例４による配線基板の製造方法を示す図（その１）である。 実施例４による配線基板の製造方法を示す図（その２）である。 実施例４による配線基板の製造方法を示す図（その３）である。 実施例４による配線基板の製造方法を示す図（その４）である。 実施例４による配線基板の製造方法を示す図（その５）である。 実施例４による配線基板の製造方法を示す図（その６）である。 実施例５による配線基板の製造方法を示す図である。 実施例６による半導体装置の製造方法を示す図（その１）である。 実施例６による半導体装置の製造方法を示す図（その２）である。 実施例６による半導体装置の製造方法を示す図（その３）である。 実施例６による半導体装置の製造方法を示す図（その４）である。 実施例６による半導体装置の製造方法を示す図（その５）である。 実施例６による半導体装置の製造方法を示す図（その６）である。 実施例７による半導体装置の製造方法を示す図である。 実施例８による半導体装置の製造方法を示す図（その１）である。 実施例８による半導体装置の製造方法を示す図（その２）である。 実施例９による半導体装置の製造方法を示す図（その１）である。 実施例９による半導体装置の製造方法を示す図（その２）である。 実施例９による半導体装置の製造方法を示す図（その３）である。 実施例９による半導体装置の製造方法を示す図（その４）である。 実施例９による半導体装置の製造方法を示す図（その５）である。 実施例９による半導体装置の製造方法を示す図（その６）である。 実施例１０による半導体装置の製造方法を示す図（その１）である。 実施例１０による半導体装置の製造方法を示す図（その２）である。 実施例１０による半導体装置の製造方法を示す図（その３）である。 実施例１０による半導体装置の製造方法を示す図（その４）である。 実施例１０による半導体装置の製造方法を示す図（その５）である。 実施例１０による半導体装置の製造方法を示す図（その６）である。
符号の説明
１００，１００Ａ，１００Ｂ，１００Ｃ 配線基板
１０１，１０１ａ 支持基板
１０２，１０７，１０７ａ ソルダーレジスト層
１０３，１０３ａ，１０３Ａ，１０３Ｃ，１０３Ｅ 電極
１０４，１０４ａ 絶縁層
１０５，１０５ａ ビアプラグ
１０６，１０６ａ パターン配線
１０２Ａ，１０７Ａ 開口部
２０１，２０１Ｆ，２０１Ｇ 半導体チップ
２０２Ｆ，２０２Ｇ 半田ボール
２０３Ｆ，２０３Ｇ アンダーフィル

Claims (15)

  1. 支持基板上に第１の開口部を有する第１のソルダーレジスト層を形成する第１の工程と、
    前記第１の開口部に露出された部分の前記支持基板上に、第１の電極を形成する第２の工程と、
    前記第１の電極上及び前記第１のソルダーレジスト層上に絶縁層を形成し、当該絶縁層に前記第１の電極に接続される配線部を形成する第３の工程と、
    前記配線部に第２の開口部を有する第２のソルダーレジスト層を形成する第４の工程と、
    前記支持基板を除去する第５の工程と、を有し、
    前記第２の工程は、前記第１の開口部に電極高さ調整層を形成する工程を含み、前記第１の電極は前記電極高さ調整層上に形成されることを特徴とする配線基板の製造方法。
  2. 前記支持基板は導電性材料よりなり、前記第１の電極は、前記支持基板を導電経路とする電解メッキ法により形成されることを特徴とする請求項１記載の配線基板の製造方法。
  3. 前記第５の工程では前記支持基板と共に前記電極高さ調整層が除去されることを特徴とする請求項１または２記載の配線基板の製造方法。
  4. 前記支持基板および前記高さ調整層はＣｕまたはＣｕ合金よりなることを特徴とする請求項１ないし３のうち、いずれか１項記載の配線基板の製造方法。
  5. 前記電極高さ調整層の厚さが前記第１のソルダーレジスト層の厚さ以上であることを特徴とする請求項１ないし４のうち、いずれか１項記載の配線基板の製造方法。
  6. 前記第１の電極の面積が前記第１の開口部の面積より大きいことを特徴とする請求項５記載の配線基板の製造方法。
  7. 前記第２の開口部に露出された部分の前記配線部上に、第２の電極を形成する工程を設けたことを特徴とする請求項１ないし６のうち、いずれか１項記載の配線基板の製造方法。
  8. 前記絶縁層と、前記配線部とが多層に積層された多層配線構造を形成する工程を設けたことを特徴とする請求項１ないし７のうち、いずれか１項記載の配線基板の製造方法。
  9. 前記支持基板を２枚準備し、２枚の前記支持基板を貼り合わせ、貼り合わされた面とは反対側に位置する前記２枚の支持基板のそれぞれの面に、前記第１の工程、前記第２の工程、前記第３の工程、前記第４の工程、及び前記第５の工程の処理を行うことを特徴とする請求項１乃至８のうち、いずれか１項記載の配線基板の製造方法。
  10. 請求項１乃至９のうち、いずれか１項記載の配線基板の製造方法を用いた半導体装置の製造方法であって、
    前記第４の工程の後に、前記第２の電極を介して、前記配線部と電気的に接続されるように半導体チップを実装する実装工程をさらに有することを特徴とする半導体装置の製造方法。
  11. 請求項１乃至９のうち、いずれか１項記載の配線基板の製造方法を用いた半導体装置の製造方法であって、
    前記第５の工程の後に、前記第１の電極を介して前記配線部に電気的に接続されるように半導体チップを実装する実装工程をさらに有することを特徴とする半導体装置の製造方法。
  12. 請求項１乃至９のうち、いずれか１項記載の配線基板の製造方法を用いた半導体装置の製造方法であって、
    前記第５の工程の後に、前記第２の電極を介して前記配線部に電気的に接続されるように半導体チップを実装する実装工程をさらに有することを特徴とする半導体装置の製造方法。
  13. 請求項１乃至９のうち、いずれか１項記載の配線基板の製造方法により製造されたことを特徴とする配線基板。
  14. 請求項１３に記載の配線基板と、
    前記配線基板に実装される半導体チップと、を備え、
    前記半導体チップと前記第１の電極とを電気的に接続したことを特徴とする半導体装置。
  15. 請求項１３に記載の配線基板と、
    前記配線基板に実装される半導体チップと、を備え、
    前記半導体チップと前記第２の電極とを電気的に接続したことを特徴とする半導体装置。
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