JP3949849B2 - チップサイズパッケージ用インターポーザーの製造方法およびチップサイズパッケージ用インターポーザー - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 238000000034 method Methods 0.000 claims description 88
- 239000012212 insulator Substances 0.000 claims description 86
- 239000004020 conductor Substances 0.000 claims description 80
- 229910052751 metal Inorganic materials 0.000 claims description 70
- 239000002184 metal Substances 0.000 claims description 70
- 238000007747 plating Methods 0.000 claims description 46
- 239000010409 thin film Substances 0.000 claims description 46
- 238000009713 electroplating Methods 0.000 claims description 21
- 238000000151 deposition Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims 1
- 229920005989 resin Polymers 0.000 description 51
- 239000011347 resin Substances 0.000 description 51
- 229920005575 poly(amic acid) Polymers 0.000 description 43
- 239000004065 semiconductor Substances 0.000 description 26
- 239000010408 film Substances 0.000 description 23
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 20
- 229910052802 copper Inorganic materials 0.000 description 20
- 239000010949 copper Substances 0.000 description 20
- 238000005530 etching Methods 0.000 description 17
- 239000004642 Polyimide Substances 0.000 description 12
- 230000000052 comparative effect Effects 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 12
- 229920001721 polyimide Polymers 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 11
- GTDPSWPPOUPBNX-UHFFFAOYSA-N ac1mqpva Chemical compound CC12C(=O)OC(=O)C1(C)C1(C)C2(C)C(=O)OC1=O GTDPSWPPOUPBNX-UHFFFAOYSA-N 0.000 description 9
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 8
- 229910052804 chromium Inorganic materials 0.000 description 8
- 239000011651 chromium Substances 0.000 description 8
- 239000002253 acid Substances 0.000 description 7
- 150000004985 diamines Chemical class 0.000 description 7
- QQGYZOYWNCKGEK-UHFFFAOYSA-N 5-[(1,3-dioxo-2-benzofuran-5-yl)oxy]-2-benzofuran-1,3-dione Chemical compound C1=C2C(=O)OC(=O)C2=CC(OC=2C=C3C(=O)OC(C3=CC=2)=O)=C1 QQGYZOYWNCKGEK-UHFFFAOYSA-N 0.000 description 6
- SECXISVLQFMRJM-UHFFFAOYSA-N N-Methylpyrrolidone Chemical compound CN1CCCC1=O SECXISVLQFMRJM-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000000203 mixture Substances 0.000 description 6
- 238000007740 vapor deposition Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 5
- 239000000654 additive Substances 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 239000003960 organic solvent Substances 0.000 description 4
- 239000003504 photosensitizing agent Substances 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- CBCKQZAAMUWICA-UHFFFAOYSA-N 1,4-phenylenediamine Chemical compound NC1=CC=C(N)C=C1 CBCKQZAAMUWICA-UHFFFAOYSA-N 0.000 description 3
- HLBLWEWZXPIGSM-UHFFFAOYSA-N 4-Aminophenyl ether Chemical compound C1=CC(N)=CC=C1OC1=CC=C(N)C=C1 HLBLWEWZXPIGSM-UHFFFAOYSA-N 0.000 description 3
- APXJLYIVOFARRM-UHFFFAOYSA-N 4-[2-(3,4-dicarboxyphenyl)-1,1,1,3,3,3-hexafluoropropan-2-yl]phthalic acid Chemical compound C1=C(C(O)=O)C(C(=O)O)=CC=C1C(C(F)(F)F)(C(F)(F)F)C1=CC=C(C(O)=O)C(C(O)=O)=C1 APXJLYIVOFARRM-UHFFFAOYSA-N 0.000 description 3
- ZMXDDKWLCZADIW-UHFFFAOYSA-N N,N-Dimethylformamide Chemical compound CN(C)C=O ZMXDDKWLCZADIW-UHFFFAOYSA-N 0.000 description 3
- 230000002378 acidificating effect Effects 0.000 description 3
- 230000000996 additive effect Effects 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 238000003486 chemical etching Methods 0.000 description 3
- -1 polyethernitrile Polymers 0.000 description 3
- WZCQRUWWHSTZEM-UHFFFAOYSA-N 1,3-phenylenediamine Chemical compound NC1=CC=CC(N)=C1 WZCQRUWWHSTZEM-UHFFFAOYSA-N 0.000 description 2
- YNGDWRXWKFWCJY-UHFFFAOYSA-N 1,4-Dihydropyridine Chemical class C1C=CNC=C1 YNGDWRXWKFWCJY-UHFFFAOYSA-N 0.000 description 2
- FCSSPCOFDUKHPV-UHFFFAOYSA-N 2-Propenyl propyl disulfide Chemical compound CCCSSCC=C FCSSPCOFDUKHPV-UHFFFAOYSA-N 0.000 description 2
- DKKYOQYISDAQER-UHFFFAOYSA-N 3-[3-(3-aminophenoxy)phenoxy]aniline Chemical compound NC1=CC=CC(OC=2C=C(OC=3C=C(N)C=CC=3)C=CC=2)=C1 DKKYOQYISDAQER-UHFFFAOYSA-N 0.000 description 2
- DLFVBJFMPXGRIB-UHFFFAOYSA-N Acetamide Chemical compound CC(N)=O DLFVBJFMPXGRIB-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 239000004695 Polyether sulfone Substances 0.000 description 2
- 239000002585 base Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- HDMWJDPKCBUQGL-UHFFFAOYSA-N dimethyl 1-ethyl-4-(2-nitrophenyl)-4h-pyridine-3,5-dicarboxylate Chemical compound COC(=O)C1=CN(CC)C=C(C(=O)OC)C1C1=CC=CC=C1[N+]([O-])=O HDMWJDPKCBUQGL-UHFFFAOYSA-N 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 230000004927 fusion Effects 0.000 description 2
- 230000009477 glass transition Effects 0.000 description 2
- 229940018564 m-phenylenediamine Drugs 0.000 description 2
- 229920006393 polyether sulfone Polymers 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- CYIDZMCFTVVTJO-UHFFFAOYSA-N pyromellitic acid Chemical compound OC(=O)C1=CC(C(O)=O)=C(C(O)=O)C=C1C(O)=O CYIDZMCFTVVTJO-UHFFFAOYSA-N 0.000 description 2
- 239000011342 resin composition Substances 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 229910001220 stainless steel Inorganic materials 0.000 description 2
- 239000010935 stainless steel Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- VQVIHDPBMFABCQ-UHFFFAOYSA-N 5-(1,3-dioxo-2-benzofuran-5-carbonyl)-2-benzofuran-1,3-dione Chemical compound C1=C2C(=O)OC(=O)C2=CC(C(C=2C=C3C(=O)OC(=O)C3=CC=2)=O)=C1 VQVIHDPBMFABCQ-UHFFFAOYSA-N 0.000 description 1
- 229910000851 Alloy steel Inorganic materials 0.000 description 1
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 1
- PEEHTFAAVSWFBL-UHFFFAOYSA-N Maleimide Chemical compound O=C1NC(=O)C=C1 PEEHTFAAVSWFBL-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 150000008064 anhydrides Chemical class 0.000 description 1
- WKDNYTOXBCRNPV-UHFFFAOYSA-N bpda Chemical compound C1=C2C(=O)OC(=O)C2=CC(C=2C=C3C(=O)OC(C3=CC=2)=O)=C1 WKDNYTOXBCRNPV-UHFFFAOYSA-N 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- ACXIAEKDVUJRSK-UHFFFAOYSA-N methyl(silyloxy)silane Chemical compound C[SiH2]O[SiH3] ACXIAEKDVUJRSK-UHFFFAOYSA-N 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- GPIUUMROPXDNRH-UMRXKNAASA-N molport-035-395-376 Chemical compound O=C1NC(=O)[C@@H]2[C@H]1[C@]1([H])C=C[C@@]2([H])C1 GPIUUMROPXDNRH-UMRXKNAASA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229920003207 poly(ethylene-2,6-naphthalate) Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000011112 polyethylene naphthalate Substances 0.000 description 1
- 229920000139 polyethylene terephthalate Polymers 0.000 description 1
- 239000005020 polyethylene terephthalate Substances 0.000 description 1
- 229920000915 polyvinyl chloride Polymers 0.000 description 1
- 239000004800 polyvinyl chloride Substances 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
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- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
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- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
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Description
【発明の属する技術分野】
本発明は、チップサイズパッケージ用インターポーザーの製造方法、詳しくは、半導体チップを実装する際に、半導体チップと外部の回路基板とを電気的に接続するためのチップサイズパッケージ用インターポーザーの製造方法、およびその製造方法によって製造されるチップサイズパッケージ用インターポーザーに関する。
【0002】
【従来の技術】
近年、電子部品の軽薄化、短小化に伴って、半導体チップを実装するパッケージも、薄型化、小型化が進んでおり、高密度化された半導体チップを、ほぼそのサイズのままで実装する、チップサイズパッケージ(チップスケールパッケージとも呼ばれる。)の開発が進められている。
【0003】
チップサイズパッケージでは、例えば、図9に示すように、半導体チップ1と外部の回路基板2との間に、インターポーザー3を介在させて、このインターポーザー3を介して、半導体チップ1の電極(図示せず)と外部の回路基板2の電極とを電気的に接続するようにしている。
【0004】
このようなインターポーザー3は、アウター側絶縁体層4上に、所定の回路パターン5に形成された導電体層6が形成され、その上に、インナー側絶縁体層7が形成される3層構造をなしており、アウター側絶縁体層4には、外部の回路基板2の電極と対向する位置にアウター側ビアホール8が形成され、このアウター側ビアホール8には、導電通路9が形成され、さらにこの導電通路9に接してバンプ状のアウター側電極10が形成されるとともに、インナー側絶縁体層7には、半導体チップ1の電極と対向する位置にインナー側ビアホール11が形成され、このインナー側ビアホール11に、フラット状のインナー側電極12が形成されている。
【0005】
そして、このインターポーザー3のインナー側絶縁体層7を半導体チップ1に接合して、インナー側電極12と半導体チップ1の電極とを接続するとともに、アウター側電極10を外部の回路基板2の電極と接続することにより、半導体チップ1の電極と外部の回路基板2の電極とを、このインターポーザー3の、インナー側電極12、導電体層6、導電通路9およびアウター側電極10を介して電気的に接続するようにしている。なお、この半導体チップ1は、封止材13によって封止されている。
【0006】
【発明が解決しようとする課題】
このようなインターポーザー3の製造においては、例えば、次のような方法によって、導電体層6と導電通路9とをめっきによって簡単に形成できると考えられる。すなわち、例えば、電解めっきによる形成を例にとって説明すると、図11(a)に示すように、まず、電解めっきの陰極14上に、アウター側絶縁体層4を形成し、このアウター側絶縁体層4にアウター側ビアホール8を形成する。次いで、図11(b)に示すように、スパッタ蒸着法などによって、アウター側絶縁体層4の上面の全面と、アウター側ビアホール8内の壁面および底面とに、金属薄膜15を形成した後、図11(c)に示すように、その金属薄膜15上に、所定の回路パターンの隙間に対応させて、めっきレジスト16を形成する。そして、電解めっきによって、図11(d)に示すように、アウター側ビアホール8内に金属を析出させて導電通路9を形成するとともに、その導電通路9上およびアウター側絶縁体層4上に金属を析出させて所定の回路パターン5の導電体層6を形成する。その後、図11(e)に示すように、めっきレジスト16およびそのめっきレジスト16が形成されていた部分の金属薄膜15をエッチングして除去することにより、導電体層6と導電通路9とを形成する。
【0007】
しかし、このような方法によってめっきを行なうと、例えば、アウター側ビアホール8の底面から析出する金属と、アウター側絶縁体層4の上面から析出する金属とが、ほぼ同じように成長するため、めっきが終了した時点では、アウター側ビアホール8の底面から析出した金属によって形成される部分、言い換えれば、導電通路9およびその導電通路9と接している導電体層6の部分が、アウター側絶縁体層4の上面から析出した金属によって形成される部分、言い換えれば、導電体層6における導電通路9と接していない部分、に対して、へこみを生じてしまうことが考えられる。
【0008】
このようなへこみを生じると、その上に形成されるインナー側絶縁体層7が、その導電体層6のへこみに対応してへこんでしまい、例えば、図10に示すように、その表面に凹凸を生じ、半導体チップ1とインナー側絶縁体層7との間の密着性が低下したり、あるいは、凹凸により形成される隙間17に空気溜まりを生じて、熱膨張により剥離が生じるなど、信頼性を低下させる原因になると考えられる。
【0009】
本発明は、上記した事情に鑑みなされたもので、その目的とするところは、導電体層の上面に凹凸が生じることを防止して、その導電体層上に積層されるインナー側絶縁体層を良好に接合することができ、信頼性を向上させることのできる、チップサイズパッケージ用インターポーザーの製造方法、およびその方法によって製造されるチップサイズパッケージ用インターポーザーを提供することにある。
【0010】
【課題を解決するための手段】
上記目的を達成するために、本発明の回路基板の製造方法では、支持板上に、厚さ方向を貫通するアウター側ビアホールが形成されるアウター側絶縁体層を形成する工程、前記アウター側ビアホール内に、前記アウター側絶縁体層の上面と実質的に同じ高さとなるまでめっきによって金属を析出させて、導電通路を形成する工程、前記導電通路上を含む前記アウター側絶縁体層上に、金属薄膜を形成する工程、前記金属薄膜上に、所定の回路パターンに形成される導電体層をめっきによって形成する工程、前記導電体層が形成されていない前記金属薄膜を除去する工程、前記導電体層上に、接着性を有するインナー側絶縁体層を形成する工程、および前記支持板を除去する工程を含んでいることを特徴としている。
【0011】
また、この方法においては、前記支持板が、電解めっきの陰極となり得る材料により形成されていることが好ましい。さらには、前記金属薄膜上に、所定の回路パターンに形成される導電体層をめっきによって形成する工程において、前記導電体層の回路パターンの間隔を、30μm以下として形成することが好ましい。
【0012】
また、本発明は、このような方法によって製造されるチップサイズパッケージ用インターポーザーを含むものである。
【0013】
【発明の実施の形態】
本発明のチップサイズパッケージ用インターポーザーの製造方法の一実施形態について、詳細に説明する。
【0014】
この方法では、まず、図1(a)に示すように、支持板32上に、厚さ方向を貫通するアウター側ビアホール24が形成される、アウター側絶縁体層22を形成する。
【0015】
支持板32は、アウター側絶縁体層22を支持して、その上に積層される導電体層21およびインナー側絶縁体層23の剛性を確保することにより、それらを形成する時の作業性を向上させるとともに、アウター側絶縁体層22およびインナー側絶縁体層23を、樹脂を塗工した後に硬化させることより形成する場合においては、その硬化時の熱収縮を阻止するものである。また、後述するように、電解めっきにより、導電体層21および導電通路31を形成する場合には、その電解めっきの陰極として使用される。
【0016】
このような支持板32は、ある程度の剛性を必要とするため、金属フィルムを用いることが好ましく、とりわけ、スティフネス(腰の強さ)、線膨張係数の低さ、除去の容易性、および、電解めっきの陰極となり得るなどの点から、42アロイ、ステンレスが好ましく用いられる。また、支持板32の厚みは、特に制限されないが、例えば、10〜100μm程度が適当である。
【0017】
アウター側絶縁体層22としては、絶縁性を有するものであれば特に限定されることはなく、例えば、ポリイミド、ポリエーテルスルホン、ポリエーテルニトリル、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリ塩化ビニルなど、回路基板の絶縁体として用いられる公知の樹脂を用いて形成することができる。また、アウター側絶縁体層22の厚みは、特に制限されないが、例えば、5〜50μm程度が適当である。
【0018】
これらの樹脂のうち、例えば、感光性ポリイミドや感光性ポリエーテルスルホンなどの感光性の樹脂を用いて形成することが好ましい。感光性の樹脂を用いて形成すれば、アウター側絶縁体層22の形成と同時にアウター側ビアホール24を形成することができる。
【0019】
すなわち、例えば、感光性ポリイミドによりアウター側絶縁体層22を形成する場合では、図2(a)に示すように、まず、支持板32上に、感光性ポリイミドの前駆体である感光性ポリアミック酸(ポリアミド酸)樹脂層22pを形成する。感光性ポリアミック酸樹脂は、酸二無水物とジアミンとを反応させることによって得られるポリアミック酸樹脂に、感光剤が配合されてなるものである。
【0020】
酸二無水物としては、例えば、3,3’,4,4' −オキシジフタル酸二無水物(ODPA)、3,3’,4,4' −ビフェニルテトラカルボン酸二無水物、ピロメリット酸二無水物、2,2−ビス(3,4−ジカルボキシフェニル)へキサフルオロプロパン二無水物(6FDA)、3,3' ,4,4' −ベンゾフェノンテトラカルボン酸二無水物(BTDA)を用いることが好ましく、また、ジアミンとして、例えば、p−フェニレンジアミン(PPD)、ビスアミノプロピルテトラメチルジシロキサン(APDS)、4,4' −ジアミノジフェニルエーテル(DDE)を用いることが好ましい。
【0021】
そして、ポリアミック酸樹脂は、これら酸二無水物とジアミンとを、実質的に等モル比となるような割合で、適宜の有機溶媒、例えば、N−メチル−2−ピロリドン、N,N−ジメチルアセトアミド、N,N−ジメチルホルムアミドなどの有機溶媒中で、常温常圧の下、所定の時間反応させることよって、ポリアミック酸樹脂の溶液として得ることができる。
【0022】
また、ポリアミック酸樹脂に配合される感光剤としては、例えば、1,4−ジヒドロピリジン誘導体を用いることが好ましく、とりわけ、1−エチル−3,5−ジメトキシカルボニル−4−(2−ニトロフェニル)−1,4−ジヒドロピリジンを用いることが好ましい。
【0023】
このような感光剤は、酸二無水物とジアミンとの合計、すなわち、ポリアミック酸1モルに対して、通常、0.1〜1.0モルの範囲で配合される。1.0モルより多いと、硬化後のアウター側絶縁体層22の物性が低下する場合があり、0.1モルより少ないと、アウター側ビアホール24の形成性が低下する場合がある。さらに、このようにして得られる感光性ポリアミック酸樹脂には、必要に応じて、エポキシ樹脂、ビスアリルナジックイミド、マレイミドなどを配合してもよい。このようなアウター側の感光性ポリアミック酸樹脂は、そのイミド化後のガラス転移温度(Tg)が、250℃以上、さらには、300℃以上であることが好ましい。
【0024】
そして、このようにして得られる感光性ポリアミック酸樹脂を、例えば、支持板32上に、一定の厚さで公知の方法により塗工した後、乾燥させるようにするか、あるいは、予め、一定の厚さでドライフィルムとして形成しておき、このドライフィルムを支持板32に接合することにより、アウター側のポリアミック酸樹脂層22pを支持板32上に形成する。
【0025】
次いで、このように形成されたアウター側のポリアミック酸樹脂層22pを、フォトマスクを介して露光させ、必要により露光部分を所定の温度に加熱した後、現像することにより、アウター側ビアホール24を形成する。フォトマスクを介して照射する照射線は、紫外線、電子線、あるいはマイクロ波など、感光性ポリアミック酸樹脂を感光させ得る光であればいずれの照射線であってもよく、照射されたポリアミック酸樹脂層22pの露光部分は、例えば、130℃以上150℃未満で加熱することにより、次の現像処理において可溶化(ポジ型)し、また、例えば、150℃以上180℃以下で加熱することにより、次の現像処理において不溶化(ネガ型)する。現像処理は、例えば、アルカリ現像液などの公知の現像液を用いて、浸漬法やスプレー法などの公知の方法により行なえばよい。
【0026】
このような、露光、加熱および現像の一連の処理によって、ポジ型またはネガ型のパターンで、アウター側ビアホール24を形成することができる。これらのうち、ネガ型のパターンでアウター側ビアホール24を形成することが好ましい。図2(b)および図2(c)には、ネガ型のパターンでアウター側ビアホール24を形成する例を示している。すなわち、まず、図2(b)に示すように、フォトマスク28を、ポリアミック酸樹脂層22pにおける外部の回路基板35の電極36(図7参照)に対応する位置と、対向する位置に配置して、このフォトマスク28を介してポリアミック酸樹脂層22pに照射線を照射する。次いで、上記したように、ネガ型となる所定の温度で加熱した後、所定の現像処理を行なえば、図2(c)に示すように、ポリアミック酸樹脂層22pの未露光部分、すなわち、フォトマスク28によりマスクされた部分が現像液に溶解することにより、アウター側ビアホール24が形成される。
【0027】
そして、図2(d)に示すように、アウター側ビアホール24が形成されたポリアミック酸樹脂層22pを、例えば、最終的に250℃以上に加熱することによって、硬化(イミド化)させ、これによって、感光性ポリイミドからなるアウター側絶縁体層22を形成する。
【0028】
なお、感光性の樹脂を用いない場合には、図3(a)に示すように、まず、支持板32上に、樹脂を、塗工またはドライフィルムとして接合することにより、アウター側絶縁体層22を形成した後、図3(b)に示すように、例えば、レーザ法やプラズマ法など公知の穿孔方法によって、アウター側ビアホール24を形成すればよい。また、具体的に図示はしないが、例えば、予めアウター側ビアホール24を形成したアウター側絶縁体層22のドライフィルムを、支持板32上に接合してもよい。
【0029】
ただし、感光性の樹脂を用いてアウター側絶縁体層22の形成と同時にアウター側ビアホール24を形成すれば、アウター側絶縁体層22の形成後にレーザ法などによってアウター側ビアホール24を形成する場合に比べて、一度にファインピッチで多数のアウター側ビアホール24を形成することができるため、作業時間を大幅に短縮でき、作業性の向上および効率的な生産によるコストの低減を図ることができる。
【0030】
次に、図1(b)に示すように、アウター側ビアホール24内に、アウター側絶縁体層22の上面と実質的に同じ高さとなるまでめっきによって金属を析出させて、導電通路31を形成する。めっきの方法としては、無電解めっき、電解めっきのいずれでもよいが、電解めっきにより形成することが好ましい。電解めっきにより導電通路31を形成するには、例えば、最初の工程から、ステンレスなど、電解めっきの陰極となり得る材料からなる支持板32を用いておき、この支持板32を陰極として、アウター側ビアホール24内に金属を析出させて、アウター側絶縁体層22の上面と実質的に同じ高さとなるまで、電解めっきを行なえばよい。電解めっきに用いる金属としては、例えば、金、銅、ニッケル、はんだなどが好ましく用いられ、とりわけ、導電通路31の形成の容易性および電気的特性の点から、銅が好ましく用いられる。このようにして導電通路31を形成すると、アウター側ビアホール24の底面のみから、ほぼ同じように析出する金属によって、導電通路31を形成することができるので、導電通路31の上面に凹凸を生じることもなく、ほぼ平らな上面の導電通路31を形成することができる。
【0031】
そして、図1(c)に示すように、導電通路32の上面を含むアウター側絶縁体層22の上面の全面に、金属薄膜29を形成する。金属薄膜29の形成は、例えば、めっき法や真空蒸着法などの公知の薄膜形成法を用いることができるが、例えば、スパッタ蒸着法、抵抗加熱蒸着法、電子ビーム加熱蒸着法などの真空蒸着法が好ましく用いられ、さらに好ましくは、スパッタ蒸着法が用いられる。また、金属薄膜29となる金属は、特に制限されるものではないが、例えば、導電体層21が銅である場合には、クロムや銅などが好ましく用いられる。また、金属薄膜29の厚みは、特に制限されないが、例えば、300〜4000Å程度が適当であり、1層に限らず、2層などの多層構造として形成してもよい。例えば、クロム/銅の2層構造として形成する場合には、クロム層の厚みが、300〜700Å、銅層の厚みが、1000〜3000Åであることが好ましい。
【0032】
次いで、図1(d)に示すように、金属薄膜29上に、所定の回路パターン19に形成される導電体層21をめっきによって形成する。金属薄膜29上に、所定の回路パターン19として導電体層21を形成するには、例えば、サブトラクティブ法、アディティブ法など公知の方法を用いることができ、アディティブ法が好ましく用いられる。アディティブ法によって、所定の回路パターン19に形成されている導電体層21を形成するには、図4(a)に示すように、まず、金属薄膜29上に、所定の回路パターンの隙間に対応させてめっきレジスト34を形成する。めっきレジスト34は、例えば、ドライフィルムレジストなどを用いて公知の方法により、所定のレジストパターンとして形成すればよい。次いで、図4(b)に示すように、めっきレジスト34が形成されていない金属薄膜29上に、めっきによって導電体層21を形成する。めっきの方法としては、導電通路31の形成と同様に、無電解めっき、電解めっきのいずれでもよいが、電解めっきにより形成することが好ましい。電解めっきにより導電体層21を形成するには、導電通路31の形成と同様に、支持板32を陰極として用い、金属薄膜29上に金属を析出させて、めっきレジスト34の上面と実質的に同じ高さとなるまで、電解めっきを行なえばよい。また、電解めっきに用いる金属も、導電通路31の形成に用いる金属と同じ種類の金属を用いることができ、例えば、導電通路31と同一または異なる金属によって形成することができる。好ましくは、回路パターン19の形成の容易性および電気的特性の点から、銅が用いられる。また、導電体層21の厚みは、特に制限されないが、例えば、5〜15μm程度が適当である。そして、図4(c)に示すように、めっきレジスト34を、例えば、化学エッチング(ウエットエッチング)などの公知のエッチング法によって除去すれば、所定の回路パターン19として導電体層21を形成することができる。このようにして導電体層21を形成すると、金属薄膜29の上面のみから、ほぼ同じように析出する金属によって、導電体層21を形成することができるので、導電体層21の上面に凹凸を生じることもなく、ほぼ平らな上面の導電体層21を形成することができる。
【0033】
なお、このような導電体層21の形成においては、導電体層21の回路パターン19の間隔(回路パターンとして形成された各導電体層21間の隙間)30(図4(c)のみに示す)を、30μm以下、さらには、10〜30μm以下とすることが好ましい。30μm以下とすることによって、その上にインナー側絶縁体層23を形成しても、インナー側絶縁体層23がその回路パターン19の間でへこんでその表面に凹凸が生じることを有効に防止することができる。
【0034】
なお、具体的に図示はしないが、サブトラクティブ法によって、所定の回路パターン19の導電体層21を形成するには、まず、金属薄膜29上に、めっきによって導電体層21を形成し、次いで、この導電体層21上に、所定の回路パターン19に対応させてエッチングレジストを形成し、このエッチングレジストをレジストとして、導電体層21をエッチングして、その後に、エッチングレジストを除去するようにすればよい。
【0035】
次いで、図1(e)に示すように、導電体層21が形成されていない金属薄膜29を除去する。金属薄膜29の除去は、例えば、化学エッチング(ウエットエッチング)など公知のエッチング法により行なえばよい。
【0036】
そして、図1(f)に示すように、所定の回路パターン19として形成された導電体層21上に、厚さ方向を貫通するインナー側ビアホール25が形成される、インナー側絶縁体層23を形成する。インナー側絶縁体層23は、アウター側絶縁体層22と同様の樹脂を用いて、同様の方法によって形成することができる。なお、インナー側絶縁体層23の厚みは、特に制限されないが、例えば、5〜30μm程度が適当である。また、インナー側絶縁体層23は、半導体チップ37とそのまま接着(熱融着)できるように、接着性(熱融着性)を有しており、このため、接着性を有する感光性の樹脂、とりわけ、接着性を有する感光性ポリイミドが好ましく用いられる。
【0037】
すなわち、例えば、感光性ポリイミドによりインナー側絶縁体層23を形成する場合には、アウター側絶縁体層22を形成する場合と同様に、ネガ型のパターンで形成することが好ましく、まず、図5(a)に示すように、導電体層21上に、感光性ポリアミック酸樹脂層23pを形成した後、図5(b)に示すように、フォトマスク33を、ポリアミック酸樹脂層23pにおける半導体チップ37(図7参照)の電極に対応する位置と、対向する位置に配置して、このフォトマスク33を介してポリアミック酸樹脂層23pに照射線を照射し、次いで、ネガ型となる所定の温度で加熱した後、所定の現像処理を行なえば、図5(c)に示すように、感光性ポリアミック酸樹脂層23pの未露光部分、すなわち、フォトマスク33によりマスクされた部分が現像液に溶解することにより、インナー側ビアホール25が形成される。
【0038】
なお、インナー側の感光性ポリアミック酸樹脂の組成は、酸二無水物としては、例えば、3,3’,4,4’−オキシジフタル酸二無水物(ODPA)、2,2−ビス(3,4−ジカルボキシフェニル)へキサフルオロプロパン二無水物(6FDA)などを用いることが好ましく、また、ジアミンとして、例えば、1,3−ビス(3−アミノフェノキシ)ベンゼン(APB)、ビスアミノプロピルテトラメチルジシロキサン(APDS)、m−フェニレンジアミン(MPD)などを用いることが好ましい。なお、感光剤としては、アウター側の感光性ポリアミック酸樹脂と同様のものを用いることができる。また、上記したように、イミド化後に接着性を有しているため、イミド化後の溶融粘度(250℃)が、1000〜1000000Pa・S、さらには、5000〜500000Pa・Sであり、そのガラス転移温度(Tg)が、50〜250℃、さらには、100〜200℃であることが好ましい。
【0039】
そして、図5(d)に示すように、インナー側ビアホール25が形成されたポリアミック酸樹脂層23pを、例えば、最終的に250℃以上に加熱することによって、硬化(イミド化)させ、これによって、感光性ポリイミドからなるインナー側絶縁体層23を形成する。
【0040】
なお、感光性の樹脂を用いない場合には、アウター側絶縁体層22を形成する場合と同様に、図6(a)に示すように、まず、導電体層21上に、樹脂を、塗工またはドライフィルムとして接合することにより、インナー側絶縁体層23を形成した後、図6(b)に示すように、例えば、レーザ法やプラズマ法など公知の穿孔方法によって、インナー側ビアホール25を形成すればよい。また、具体的に図示はしないが、例えば、予めインナー側ビアホール25を形成したインナー側絶縁体層23のドライフィルムを、支持板32上に接合してもよい。
【0041】
ただし、感光性の樹脂を用いてインナー側絶縁体層23の形成と同時にインナー側ビアホール25を形成すれば、インナー側絶縁体層23の形成後にレーザ法などによってインナー側ビアホール25を形成する場合に比べて、一度にファインピッチで多数のインナー側ビアホール25を形成することができるため、作業時間を大幅に短縮でき、作業性の向上および効率的な生産によるコストの低減を図ることができる。
【0042】
そして、図1(g)に示すように、インナー側ビアホール25にフラット状(またはバンプ状)のインナー側電極27を、金、銅、およびはんだなどをめっきするなど公知の方法によって形成した後に、図1(h)に示すように、支持板32を除去することによって、インターポーザー20を得ることができる。この支持板32の除去は、例えば、化学エッチング(ウエットエッチング)などの公知のエッチング法により除去すればよい。なお、導電体層21をセミアディティブ法によって形成した場合には、図には示さないが、支持板32の除去により下地29がアウター側絶縁体層22に露出するが、この下地29も、化学エッチング(ウエットエッチング)などの公知のエッチング法により除去すればよい。
【0043】
このようにして得られたインターポーザー20は、図7に示すように、アウター側絶縁体層22の導電通路31に接するバンプ状のアウター側電極26を形成した後、半導体チップ37と熱融着などにより接合することによって、半導体チップ37を、ほぼそのサイズのままで実装するために使用される。すなわち、このインターポーザー20を、半導体チップ37と外部の回路基板35との間に介在させることにより、半導体チップ37の電極(図示せず)と外部の回路基板35の電極36とを、このインターポーザー3の、インナー側電極27、導電体層21、導電通路31およびアウター側電極26を介して電気的に接続する。
【0044】
なお、アウター側電極26の形成は、はんだボールを接続する、あるいは、金、銅、およびはんだなどをめっきするなど公知の方法によって形成すればよく、また、その形状も、目的および用途によって適宜選択すればよい。また、半導体チップ37は、封止材38によって封止されている。
【0045】
そして、このようにして得られたインターポーザー20は、図8に示すように、凹凸のないほぼ平らな導電体層21上に、インナー側絶縁体層23が形成されているので、インナー側絶縁体層23が、その導電体層21の凹凸に対応してへこみを生じてしまうようなことはなく、そのインナー側絶縁体層23の表面に凹凸が生じることを有効に防止することができる。そのため、インナー側絶縁体層23を半導体チップ37と隙間なく良好に接合することができ、信頼性を向上させることができる。とりわけ、インナー側絶縁体層23が接着性(熱融着性)を有しており、半導体チップ37とそのまま圧着できるため、均一に圧がかかることによって、より密着性よく接合することができる。さらに、導電体層21の形成において、導電体層21の回路パターン19の間隔30を、30μm以下とした場合には、インナー側絶縁体層23がその回路パターン19の間でへこんでその表面に凹凸を生じるようなことも少なくできるため、より一層、インナー側絶縁体層23の上面を平滑にすることができ、半導体チップ37との接合をより一層良好に行なうことができる。そのため、より一層、信頼性を向上させることができる。
【0047】
また、本発明の製造工程は、その具体的な目的や用途により、例えば、電極を形成する工程などの他の工程を含んでもよく、また、例えば、導電体層上にインナー側絶縁体層を形成する工程の前に、支持板を除去する工程を行なうなど、その順序を適宜変更してもよい。
【0048】
【実施例】
以下に実施例および比較例を示し本発明をさらに具体的に説明するが、本発明は、何ら実施例および比較例に限定されることはない。また、参照される図は、工程の手順を示すためのものであって、その大小関係を正確に表現しているものではない。
【0049】
実施例1
まず、厚さ25μmのSUS板を支持板32として用い、図2(a)で示すように、以下の組成からなる感光性ポリアミック酸樹脂を、その支持板32上に塗布し、100℃で20分間乾燥させることにより、アウター側ポリアミック酸樹脂層22pを形成した。
(アウター側ポリアミック酸樹脂組成)
酸二無水物成分:3,3’,4,4’−オキシジフタル酸二無水物(0.5モル)、2,2−ビス(3,4−ジカルボキシフェニル)へキサフルオロプロパン二無水物(0.5モル)
ジアミン成分 :4,4’−ジアミノジフェニルエーテル(0.5モル)、p−フェニレンジアミン(0.5モル)
感光剤:1−エチル−3,5−ジメトキシカルボニル−4−(2−ニトロフェニル)−1,4−ジヒドロピリジン(0.26モル)
有機溶剤:N−メチル−2−ピロリドン
次いで、図2(b)で示すように、露光用の照射線(i線)を、フォトマスク28を介してアウター側ポリアミック酸樹脂層22pに照射し、170℃で3分間加熱した後、アルカリ現像液を用いて現像処理を行ない、これによって、図2(c)に示すように、孔径400μmのアウター側ビアホール24を、外部の回路基板35の電極36に対応する位置に形成した。その後、これを400℃で30分間加熱することによって硬化(イミド化)させ、これによって、図2(d)に示すように、厚さ10μmの感光性ポリイミドからなるアウター側絶縁体層22を形成した。
【0050】
次に、図1(b)に示すように、支持板32を陰極として、電解めっきによって、アウター側ビアホール24内に、アウター側絶縁体層22の上面と実質的に同じ高さとなるまで銅を析出させて、導電通路31を形成した後、図1(c)に示すように、導電通路32の上面を含むアウター側絶縁体層22の上面の全面に、スパッタ蒸着法によって、厚さ約300Åのクロム皮膜と、そのクロム皮膜上に厚さ約1000Åの銅皮膜とを、金属薄膜29として形成した。
【0051】
そして、図4(a)に示すように、金属薄膜29上に、厚さ15μmのドライフィルムからなるめっきレジスト34を、回路パターン19の間隔30が25μmとなるようなレジストパターンで形成した後、図4(b)に示すように、支持板32を陰極として、電解めっき法によって、金属薄膜29上にめっきレジスト34の上面と実質的に同じ高さとなるまで銅を析出させて、導電体層21を形成し、その後、図4(c)に示すように、アルカリエッチング液によって、めっきレジスト34を除去することにより、その回路パターン19の間隔30が25μmとなる導電体層21を形成した。
【0052】
次に、図1(e)に示すように、導電体層21が形成されていない金属薄膜29、すなわち、銅皮膜およびクロム皮膜を、それぞれ、酸性エッチング液およびアルカリエッチング液によって除去した。
【0053】
そして、図5(a)で示すように、以下の組成からなる感光性ポリアミック酸樹脂を、導電体層21上に塗布し、100℃で20分間乾燥させることにより、インナー側ポリアミック酸樹脂層23pを形成した。
(インナー側ポリアミック酸樹脂組成)
酸二無水物成分:3,3’,4,4’−オキシジフタル酸二無水物(1.0モル)
ジアミン成分 :1,3−ビス(3−アミノフェノキシ)ベンゼン(0.8モル)、ビスアミノプロピルテトラメチルジシロキサン(0.2モル)
感光剤:1−エチル−3,5−ジメトキシカルボニル−4−(2−ニトロフェニル)−1,4−ジヒドロピリジン(0.26モル)
有機溶剤:N−メチル−2−ピロリドン
次いで、図5(b)で示すように、露光用の照射線(i線)を、フォトマスク33を介してインナー側ポリアミック酸樹脂層23pに照射し、170℃で3分間加熱した後、アルカリ現像液を用いて現像処理を行ない、これによって、図5(c)に示すように、孔径50μmのインナー側ビアホール25を、半導体チップ37の電極に対応する位置に形成した。その後、これを300℃で30分間加熱することによって硬化(イミド化)させ、これによって、図5(d)に示すように、厚さ10μmの感光性ポリイミドからなるインナー側絶縁体層23を形成した。
【0054】
次に、図1(g)に示すように、インナー側ビアホール25にフラット状のインナー側電極27を金めっきにより形成した後に、ロールラミネータを用いて、保護フィルム(弱粘着タイプであって、耐酸性および耐アルカリ性を有するもの)によりインナー側電極27を覆い、塩化第二鉄を含むエッチング液によって、図1(h)に示すように、支持板32を全て除去し、さらに、アウター側絶縁体層22に露出する下地29、すなわち、銅皮膜およびクロム皮膜を、それぞれ、酸性エッチング液およびアルカリエッチング液によって除去することにより、チップサイズパッケージ用のインターポーザー20を得た。
【0055】
実施例2
図4(a)に示す工程において、めっきレジスト34を、回路パターンの間隔30が35μmとなるようなレジストパターンで形成して、その回路パターン19の間隔30が35μmとなる導電体層21を形成した以外は、実施例1と同様の方法によって、チップサイズパッケージ用のインターポーザー20を得た。
【0056】
比較例1
実施例1と同様の方法によって、図11(a)に示すように、支持板14上に、アウター側ビアホール8が形成されるアウター側絶縁体層4を形成した後、図11(b)に示すように、アウター側絶縁体層4の上面の全面と、アウター側ビアホール8内の壁面および底面とに、スパッタ蒸着法によって、厚さ約300Åのクロム皮膜と、そのクロム皮膜上に厚さ約1000Åの銅皮膜とを、金属薄膜15として形成した。次いで、図11(c)に示すように、厚さ15μmのドライフィルムからなるめっきレジスト16を、回路パターンの間隔が25μmとなるようなレジストパターンで形成した後、図11(d)に示すように、支持板14を陰極として、電解めっき法によって、アウター側ビアホール8内に銅を析出させて導電通路9を形成するとともに、その導電通路9上およびアウター側絶縁体層4上に銅を析出させて、所定の回路パターン5の導電体層6を形成した。なお、この導電体層6の厚みは、めっきレジスト16の厚みと同様15μmであった。その後、図11(e)に示すように、アルカリエッチング液によって、めっきレジスト16を除去し、次いで、導電体層6が形成されていない金属薄膜15、すなわち、銅皮膜およびクロム皮膜を、それぞれ、酸性エッチング液およびアルカリエッチング液によって除去した後、実施例1と同様の方法によって、インナー側絶縁体層7およびインナー側電極12を形成することによって、インターポーザー3を得た。
【0057】
比較例2
金属薄膜15を形成せずに、支持板14を陰極として、電解めっき法によって、アウター側ビアホール8内に銅を析出させて導電通路9を形成するとともに、その導電通路9上およびアウター側絶縁体層4上に銅を析出させて、所定の回路パターン5の導電体層6を形成したこと以外は、比較例1と同様の方法によって、インターポーザー3を得た。なお、この方法では、金属薄膜15を形成していないため、導電体層6の形成後に金属薄膜15を除去する工程はない。
【0058】
評価
実施例1、2および比較例1、2のインターポーザーを、以下の条件によって半導体チップに熱融着させた。
【0059】
温度:325℃
圧力:20kg/cm2
時間:10秒
次いで、実施例1、2および比較例1、2のインターポーザーの半導体チップに対する接着性を評価した。その結果を表1に示す。
【0060】
なお、この接着性は、以下のように評価した。
【0061】
接着性評価:
1)各サンプルを、30℃、湿度70%の環境条件下で168時間吸湿させた後、240℃のIRリフロー炉に投入して、インターポーザの膨れの有無を目視評価した。
2)吸湿前の各サンプルにつき、180°ピール強度を測定した。
【0062】
【表1】
【0063】
表1から明らかなように、実施例1、2は、比較例1、2に比べて、インターポーザー20と半導体チップ37との接着性が良好であることがわかる。また、回路パターン19の間隔30が25μmである実施例1は、回路パターン19の間隔30が35μmである実施例2よりも、接着性が良好であることがわかる。
【0064】
なお、比較例1が実施例1、2と比べて、接着性が劣っているのは、上記したように、アウター側ビアホール8の底面とアウター側絶縁体層4の上面とが、いずれも金属薄膜15を介して陰極としての支持板14と通電状態にあるため、アウター側ビアホール8の底面から析出する金属と、アウター側絶縁体層14の上面から析出する金属とが、ほぼ同じように成長し、その結果、めっきが終了した時点で、導電通路9と接している導電体層6の部分がへこんでしまい、その上に形成されるインナー側絶縁体層7が、その導電体層6のへこみに対応してへこんでしまうためと考えられる。
【0065】
また、比較例2が比較例1と比べて、接着性が劣っているのは、アウター側ビアホール8の底面は、陰極としての支持板14に接して通電状態にあるが、一方、アウター側絶縁体層4の上面と陰極としての支持板14とは通電状態にはなく、アウター側ビアホール8の底面から析出する金属は、導電通路9を形成した後も、順調に析出して導電体層6を形成することができるが、一方、アウター側絶縁体層4の上面に形成される導電体層6は、導電通路9を形成した後に析出する金属が流れ込むようにして形成されるため、その結果、めっきが終了した時点で、例えば、図12で示すように、導電通路9と接していない導電体層6の部分が周状にへこんでしまい、その上に形成されるインナー側絶縁体層7が、その導電体層6のへこみに対応してへこんでしまうためと考えられる。
【0066】
【発明の効果】
以上述べたように、本発明のチップサイズパッケージ用インターポーザーの製造方法によれば、凹凸のないほぼ平らな導電体層上に、インナー側絶縁体層が形成されているので、インナー側絶縁体層が、その導電体層の凹凸に対応してへこみを生じてしまうようなことがなく、そのインナー側絶縁体層の表面に凹凸が生じることを有効に防止することができる。そのため、インナー側絶縁体層を隙間なく良好に接合することができ、信頼性を向上させることができる。なお、インナー側絶縁体層が、接着性を有しているため、そのまま均一に圧をかけることによって、密着性よく接合することができる。そのため、より一層信頼性を向上させることができる。さらに、導電体層の形成において、導電体層の回路パターンの間隔を、30μm以下とした場合には、インナー側絶縁体層がその回路パターンの間でへこんでその表面に凹凸を生じるようなことも少なくできるため、より一層、インナー側絶縁体層の表面を平滑にすることができ、より一層、良好な接合を確保して、信頼性を向上させることができる。
【0067】
そして、このような製造方法によって製造されるチップサイズパッケージ用インターポーザーは、例えば、半導体チップと接合される。
【図面の簡単な説明】
【図1】 本発明のチップサイズパッケージ用インターポーザーの製造方法の一実施形態を示す工程図であって、
(a)は、支持板上にアウター側ビアホールが形成されるアウター側絶縁体層を形成する工程を示す断面図、
(b)は、アウター側ビアホール内に、アウター側絶縁体層の上面と実質的に同じ高さとなるまでめっきによって金属を析出させて,導電通路を形成する工程を示す断面図、
(c)は、導電通路の上面を含むアウター側絶縁体層の上面の全面に、金属薄膜を形成する工程を示す断面図、
(d)は、金属薄膜上に、所定の回路パターンに形成される導電体層をめっきによって形成する工程を示す断面図、
(e)は、導電体層が形成されていない金属薄膜を除去する工程を示す断面図、
(f)は、導電体層上に、インナー側ビアホールが形成されるインナー側絶縁体層を形成する工程を示す断面図、
(g)は、インナー側ビアホールにインナー側電極を形成する工程を示す断面図、
(h)は、支持板を除去する工程を示す断面図である。
【図2】 図1(a)において、支持板上にアウター側ビアホールが形成されるアウター側絶縁体層を形成するための工程図であって、
(a)は、支持板にアウター側ポリアミック酸樹脂層を形成する工程を示す断面図、
(b)は、アウター側ポリアミック酸樹脂層をフォトマスクを介して露光させる工程を示す断面図、
(c)は、現像処理によってアウター側ポリアミック酸樹脂層にアウター側ビアホールを形成する工程を示す断面図、
(d)は、アウター側ポリアミック酸樹脂層を硬化させることによって感光性ポリイミドからなるアウター側絶縁体層を形成する工程を示す断面図である。
【図3】 図1(a)において、支持板上にアウター側ビアホールが形成されるアウター側絶縁体層を形成するための、他の手順を示す工程図であって、
(a)は、支持板上にアウター側絶縁体層を形成する工程を示す断面図、
(b)は、形成されたアウター側絶縁体層を穿孔することによりアウター側ビアホールを形成する工程を示す断面図である。
【図4】 図1(d)において、金属薄膜上に、所定の回路パターンに形成される導電体層をめっきによって形成するための工程図であって、
(a)は、金属薄膜上にめっきレジストを形成する工程を示す断面図、
(b)は、金属薄膜上に導電体層を形成する工程を示す断面図、
(c)は、めっきレジストを除去する工程を示す断面図である。
【図5】 図1(f)において、導電体層上に、インナー側ビアホールが形成されるインナー側絶縁体層を形成するための工程図であって、
(a)は、導電体層上にインナー側ポリアミック酸樹脂層を形成する工程を示す断面図、
(b)は、インナー側ポリアミック酸樹脂層をフォトマスクを介して露光させる工程を示す断面図、
(c)は、現像処理によってインナー側ポリアミック酸樹脂層にインナー側ビアホールを形成する工程を示す断面図、
(d)は、インナー側ポリアミック酸樹脂層を硬化させることによって感光性ポリイミドからなるインナー側絶縁体層を形成する工程を示す断面図である。
【図6】 図1(f)において、導電体層上に,インナー側ビアホールが形成されるインナー側絶縁体層を形成するための、他の手順を示す工程図であって、
(a)は、導電体層上にインナー側絶縁体層を形成する工程を示す断面図、
(b)は、形成されたインナー側絶縁体層を穿孔することによりインナー側ビアホールを形成する工程を示す断面図である。
【図7】 本発明のチップサイズパッケージ用インターポーザーの一実施形態を示す断面図である。
【図8】 図7に示すインターポーザーの要部拡大断面図である。
【図9】 一般的な説明に使用するためのチップサイズパッケージ用インターポーザーを示す断面図である。
【図10】 図9に示すインターポーザーの、導電体層および導電通路をめっきによって連続して形成した形態を示す要部拡大断面図である。
【図11】 図9に示すインターポーザーにおいて、めっきによって導電体層および導電通路を形成するための工程図であって、
(a)は、支持板上にアウター側ビアホールが形成されるアウター側絶縁体層を形成する工程を示す断面図、
(b)は、アウター側絶縁体層の上面の全面と、アウター側ビアホール内の壁面および底面とに、金属薄膜を形成する工程を示す断面図、
(c)は、金属薄膜上にめっきレジストを形成する工程を示す断面図、
(d)は、金属薄膜上に導電通路および導電体層を形成する工程を示す断面図、
(e)は、めっきレジストそのめっきレジストが形成されていた部分の金属薄膜を除去する工程を示す断面図である。
【図12】 比較例2のインターポーザーの製造途中を示す要部拡大断面図である。
Claims (4)
- 支持板上に、厚さ方向を貫通するアウター側ビアホールが形成されるアウター側絶縁体層を形成する工程、
前記アウター側ビアホール内に、前記アウター側絶縁体層の上面と実質的に同じ高さとなるまでめっきによって金属を析出させて、導電通路を形成する工程、
前記導電通路上を含む前記アウター側絶縁体層上に、金属薄膜を形成する工程、
前記金属薄膜上に、所定の回路パターンに形成される導電体層をめっきによって形成する工程、
前記導電体層が形成されていない前記金属薄膜を除去する工程、
前記導電体層上に、接着性を有するインナー側絶縁体層を形成する工程、および
前記支持板を除去する工程を含んでいることを特徴とする、チップサイズパッケージ用インターポーザーの製造方法。 - 前記支持板が、電解めっきの陰極となり得る材料により形成されていることを特徴とする、請求項1に記載のチップサイズパッケージ用インターポーザーの製造方法。
- 前記金属薄膜上に、所定の回路パターンに形成される導電体層をめっきによって形成する工程において、
前記導電体層の回路パターンの間隔を、30μm以下として形成することを特徴とする、請求項1または2に記載のチップサイズパッケージ用インターポーザーの製造方法。 - 請求項1〜3のいずれかの方法により製造されることを特徴とする、チップサイズパッケージ用インターポーザー。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20406699A JP3949849B2 (ja) | 1999-07-19 | 1999-07-19 | チップサイズパッケージ用インターポーザーの製造方法およびチップサイズパッケージ用インターポーザー |
US09/619,502 US6662442B1 (en) | 1999-07-19 | 2000-07-19 | Process for manufacturing printed wiring board using metal plating techniques |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20406699A JP3949849B2 (ja) | 1999-07-19 | 1999-07-19 | チップサイズパッケージ用インターポーザーの製造方法およびチップサイズパッケージ用インターポーザー |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001036238A JP2001036238A (ja) | 2001-02-09 |
JP3949849B2 true JP3949849B2 (ja) | 2007-07-25 |
Family
ID=16484207
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20406699A Expired - Fee Related JP3949849B2 (ja) | 1999-07-19 | 1999-07-19 | チップサイズパッケージ用インターポーザーの製造方法およびチップサイズパッケージ用インターポーザー |
Country Status (2)
Country | Link |
---|---|
US (1) | US6662442B1 (ja) |
JP (1) | JP3949849B2 (ja) |
Families Citing this family (76)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1318274A (zh) * | 1998-09-17 | 2001-10-17 | 伊比登株式会社 | 多层叠合电路板 |
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US8928344B2 (en) | 2009-06-02 | 2015-01-06 | Hsio Technologies, Llc | Compliant printed circuit socket diagnostic tool |
WO2010141303A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Resilient conductive electrical interconnect |
WO2012074963A1 (en) | 2010-12-01 | 2012-06-07 | Hsio Technologies, Llc | High performance surface mount electrical interconnect |
US9276339B2 (en) | 2009-06-02 | 2016-03-01 | Hsio Technologies, Llc | Electrical interconnect IC device socket |
US9184145B2 (en) | 2009-06-02 | 2015-11-10 | Hsio Technologies, Llc | Semiconductor device package adapter |
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WO2012078493A1 (en) | 2010-12-06 | 2012-06-14 | Hsio Technologies, Llc | Electrical interconnect ic device socket |
WO2012061008A1 (en) | 2010-10-25 | 2012-05-10 | Hsio Technologies, Llc | High performance electrical circuit structure |
US9603249B2 (en) | 2009-06-02 | 2017-03-21 | Hsio Technologies, Llc | Direct metalization of electrical circuit structures |
WO2010147934A1 (en) | 2009-06-16 | 2010-12-23 | Hsio Technologies, Llc | Semiconductor die terminal |
WO2011002712A1 (en) | 2009-06-29 | 2011-01-06 | Hsio Technologies, Llc | Singulated semiconductor device separable electrical interconnect |
US8987886B2 (en) | 2009-06-02 | 2015-03-24 | Hsio Technologies, Llc | Copper pillar full metal via electrical circuit structure |
WO2010141316A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit wafer probe diagnostic tool |
WO2014011226A1 (en) | 2012-07-10 | 2014-01-16 | Hsio Technologies, Llc | Hybrid printed circuit assembly with low density main core and embedded high density circuit regions |
US9414500B2 (en) | 2009-06-02 | 2016-08-09 | Hsio Technologies, Llc | Compliant printed flexible circuit |
US9277654B2 (en) | 2009-06-02 | 2016-03-01 | Hsio Technologies, Llc | Composite polymer-metal electrical contacts |
WO2010141297A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit wafer level semiconductor package |
US8618649B2 (en) | 2009-06-02 | 2013-12-31 | Hsio Technologies, Llc | Compliant printed circuit semiconductor package |
US9613841B2 (en) | 2009-06-02 | 2017-04-04 | Hsio Technologies, Llc | Area array semiconductor device package interconnect structure with optional package-to-package or flexible circuit to package connection |
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1999
- 1999-07-19 JP JP20406699A patent/JP3949849B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-19 US US09/619,502 patent/US6662442B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6662442B1 (en) | 2003-12-16 |
JP2001036238A (ja) | 2001-02-09 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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