KR100956632B1 - 초박형 반도체 패키지 기판, 반도체 패키지 기판의제조방법, 및 이를 이용한 반도체 소자의 제조방법 - Google Patents

초박형 반도체 패키지 기판, 반도체 패키지 기판의제조방법, 및 이를 이용한 반도체 소자의 제조방법 Download PDF

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Abstract

CCL이나 PPG(Prepreg)를 필요로 하지 않으며, 80㎛ 이하의 초박형 반도체 패키지 기판의 제조가 가능하고, 또한 별도의 도금인입선을 형성할 필요도 없으며, 스테인리스 캐리어를 사용할 필요도 없는 초박형 반도체 패키지 기판, 반도체 패키지 기판의 제조방법, 및 이를 이용한 반도체 소자의 제조방법이 제공된다.
초박형, 반도체, 패키지, 기판

Description

초박형 반도체 패키지 기판, 반도체 패키지 기판의 제조방법, 및 이를 이용한 반도체 소자의 제조방법{Ultra-thin substrate for semiconductor package, and fabrication method of the same, fabrication method for semiconductor device thereby}
본 발명은 반도체 패키지 기판, 반도체 패키지 기판의 제조방법, 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 동박적층판(CCL)을 사용하지 않음으로서 최종적으로 제조되는 기판의 두께를 획기적으로 낮출 수 있고 도금인입선을 별도로 형성하지 않아 평면 집적도를 획기적으로 향상시킬 수 있는 반도체 패키지 기판, 반도체 패키지 기판의 제조방법, 및 이를 이용한 반도체 소자의 제조방법에 관한 것이다.
대용량 메모리 반도체소자의 제조를 위해서는 반도체 칩의 단위면적당 셀의 갯수를 최대화하는 질적 집적방법과, 패키징 단계에서 단위높이당 적층되는 반도체 칩의 갯수를 최대화하는 양적 집적방법으로 나눌 수 있다.
이중, 질적 집적방법은 최근 30 나노 공정이 개발되어 점차 그 한계인 원자크기의 수준까지 접근하고 있으며, 양적 집적방법은 반도체 칩의 두께면에서 50㎛ 정도의 두께까지, 그리고 패키지 기판의 두께에 있어서는 CCL(copper clad laminate)를 사용할 경우엔 100㎛, 가장 최근에 등장한 방법인 PPG(prepreg)를 이용하더라도 80㎛ 이하로는 두께를 조절하기가 어렵다는 것이 일반적인 한계로 받아들여 지고 있다.
이에 비하여 현재 반도체 메모리를 이용하는 모바일 기기 분야에서는 더욱더 얇고 고용량의 반도체 소자를 요구하고 있는데 이에 대응하기 위하여 반도체 칩의 집적도와 두께를 줄이는 것도 중요하지만, 이에 못지 않게 반도체 패키지 기판의 두께도 현재 한계점인 80㎛ 보다 얇은 두께를 가진 패키지 기판의 개발이 필요하다.
종래 CCL을 사용하여 반도체 패키지 기판을 제조한 예로는 대한민국 공개특허 제2004-110531호, 대한민국 공개특허 제2000-23414호 등이 있으며, PPG 방법을 이용한 경우는 대한민국 공개특허 제2007-0000644호, 제2007-0000645호 등이 있다.
이러한 종래 반도체 패키지 기판의 제조방법에서는 CCL방식, PPG 방식 모두 기본적으로 절연층을 포함하는 베이스 기판을 필요로 하여 이로 인한 두께 감소에 한계가 있었고, 또한 솔더볼 패드와 와이어 본딩 패드를 형성하기 위하여 전해 금도금 공정을 실시하기 위하여 도금인입선을 별도로 형성해야 했으므로 패키지 기판 자체의 평면적 집적도를 향상시키는데에도 여러 가지 한계가 있었다.
다만, 상기에서 언급한 대한민국 공개특허 제2004-110531호와 대한민국 공개 특허 제2000-23414호에서는 도금인입선을 중앙부로 배치하고 중앙부에 반도체 칩이 접착되는 윈도우부를 형성하기 위하여 기판 중앙부를 절삭하면서 중앙부의 도금인입선을 동시에 절삭하는 방법을 이용하기도 하였으나, 이 발명 또한 비록 제거되기는 하지만 기판제조 공정 중에 회로패턴 형성공정에서 별도의 도금인입선을 형성하는 공정을 필요로 하게 된다는 점에서 다른 발명보다 진보되기는 하였으나 여전히 개선의 여지가 남아 있다.
또한, 반도체 패키지 기판이 얇아짐에 따라 기판의 강성(strength)이 떨어져 실제 패키징 공정에 이용시 쉽게 구부러지게 되어 패키징 공정에서 정확한 위치에 배열(align)하고 제어하기가 매우 어렵다는 문제가 있었다.
이를 위하여 반도체 패키지 기판에 스테인리스 재질의 캐리어를 별도로 장착하여 사용하는 방법을 사용하였는데, 이는 별도의 공정을 필요로 하게 되어 반도체 소자의 제조단가 상승의 요인으로 작용하고 있다.
본 발명이 해결하고자 하는 과제는 CCL과 같은 베이스 기판을 사용하지 않으며, 80㎛ 이하의 초박형 반도체 패키지 기판의 제조가 가능하고, 또한 별도의 도금인입선을 형성할 필요도 없으며, 스테인리스 캐리어를 사용할 필요도 없는 초박형 반도체 패키지 기판, 그리고 이의 제조방법을 제공하는데에 있다.
또한, 본 발명은 더 나아가 이러한 기판을 이용하여 실제 반도체 장치를 제조하는 방법까지 제공함을 목적으로 한다.
본 발명이 이루고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기의 과제를 해결하기 위한 본 발명의 제1 실시예에 따른 초박형 반도체 패키지 기판의 제조방법은 (a) 일면에 이형층이 형성된 캐리어 플레이트의 이형층 상에 제1 포토레지스트층을 형성하고 노광-현상 공정을 통해 이형층의 일부를 노출시키도록 제1 포토레지스트층의 일부를 제거하는 공정;(b) 제1 포토레지스트층이 제거된 영역이 채워지도록 금도금과 니켈도금 공정을 순차적으로 실시하여 제1 니켈도금층과 제1 금도금층을 형성하는 공정;(c) 잔존하는 제1 포토레지스트층과 제1 니켈도금층 상에 제2 포토레지스트층을 형성하고, 노광-현상 공정을 통해 상기 제2 포토레지스트층의 일부를 제거하여 상기 제1 니켈도금층을 노출시키는 공정;(d) 동도금을 실시하여 제거된 상기 제2 포토레지스트 영역을 통해 노출된 상기 제1 니켈도금층과 전기적으로 통전되도록 상기 제2 포토레지스트가 형성된 면을 덮고 있으며 평탄한 상부면을 가지는 동도금층을 형성하는 공정;(e) 상기 동도금층 상에 제3 포토지스트층을 형성하고 노광-현상 공정을 통해 회로패턴에 대응되는 영역을 남기고 나머지 제3 포토레지스트 영역을 제거해주는 공정;(f) 잔존하는 상기 제3 포토레지스트를 식각마스크로 식각공정을 실시하여 노출된 동도금층을 제거하여 회로패턴을 형성하는 공정;(g) 잔존하는 상기 제3 포토레지스트를 제거한 후, 상기 회로패턴 사이의 영역을 채우도록 상기 회로패턴을 덮고 있으며 평탄한 상부면을 가지는 제4 포토레지스트층을 형성하는 공정;(h) 노광-현상 공정을 통해 상기 회로패턴의 일부가 노출되도록 상기 제4 포토레지스트층의 일부를 제거해주는 공정;(i) 니켈도금과 금도금 공정을 순차적으로 실시하여 노출된 상기 회로패턴과 통전되도록 상기 제4 포토레지스트가 제거된 영역 내부에 제2 니켈도금층과 제2 금도금층을 형성하는 공정을 포함한다.
상기의 과제를 해결하기 위한 본 발명의 제2 실시예에 따른 초박형 반도체 패키지 기판의 제조방법은 (a) 일면에 이형층이 형성된 캐리어 플레이트의 이형층 상에 제1 포토레지스트층을 형성하고 노광-현상 공정을 통해 이형층의 일부를 노출시키도록 제1 포토레지스트층의 일부를 제거하는 공정;(b) 제1 포토레지스트층의 제거된 영역이 채워지도록 금도금과 니켈도금 공정을 순차적으로 실시하여 제1 니켈도금층과 제1 금도금층을 형성하는 공정;(c) 잔존하는 제1 포토레지스트층과 제1 니켈도금층 상에 제2 포토레지스트층을 형성하고, 노광-현상 공정을 통해 상기 제2 포토레지스트층의 일부를 제거하여 상기 제1 니켈도금층을 노출시키는 공정;(d) 전해동도금을 실시하여 제거된 상기 제2 포토레지스트 영역에 전해동도금층을 형성한 후, 전해 또는 무전해 동도금을 실시하여 상기 제2 포토레지스트 상부와 전해동도금층 상부에 전해 또는 무전해 동도금층을 형성하는 공정;(e) 동도금층 상에 제3 포토레지스트를 형성하고, 노광-현상 공정을 통해 상기 동도금층을 노출시키면서 회로패턴이 형성될 영역을 남기고 나머지 상기 제3 포토레지스트 영역을 제거해주는 공정;(f) 전해동도금을 실시하여 노출된 상기 동도금층과 통전되도록 제거된 상기 제3 포토레지스트 영역에 회로패턴을 형성하는 공정;(g) 잔존하는 제3 포토레지스트를 제거하고, 에칭공정을 실시하여 본 공정에서 제거되는 제3 포토레지스트 하부의 동도금층을 제거하고 그 하부의 제2 포토레지스트층을 노출시킴으로써 회로패턴을 서로 전기적으로 분리시켜주는 공정;(h) 노출된 제2 포토레지스트층과 상기 회로패턴 상에 제4 포토레지스트층을 형성하고 노광-현상 공정을 통해 상기 회로패턴의 일부가 노출되도록 상기 제4 포토레지스트층의 일부를 제거해 주는 공정; 및 (i) 니켈도금과 금도금 공정을 순차적으로 실시하여 제거된 상기 제4 포토레지스트 영역에 상기 회로패턴과 통전되는 제2 니켈도금층과 제2 금도금층을 형성하는 공정;을 포함한다.
본 발명의 실시예에 따른 초박형 반도체 패키지 기판 및 그 제조방법은 CCL 이나 PPG(Prepreg)를 필요로 하지 않으며, 80㎛ 이하의 초박형 반도체 패키지 기판의 제조가 가능하고, 또한 별도의 도금인입선을 형성할 필요도 없으며, 스테인리스 캐리어를 사용할 필요도 없는 획기적인 반도체 패키지 기판의 제조방법을 제공할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 초박형 반도체 패키지 기판의 제조방법에 대하여 설명하기로 한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
또한, 도면에서 층과 막 또는 영역들의 크기 두께는 명세서의 명확성을 위하여 과장되어 기술된 것이며, 어떤 막 또는 층이 다른 막 또는 층의 "상에" 형성된다라고 기재된 경우, 상기 어떤 막 또는 층이 상기 다른 막 또는 층의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막 또는 층이 개재될 수도 있다.
도 1a 내지 도 1o는 본 발명의 제1 실시예에 따른 초박형 반도체 패키지 기 판의 제조방법을 설명하기 위한 공정단면도들이다.
본 발명의 제1 실시예에 따른 초박형 반도체 패키지 기판을 제조하기 위해서는 먼저, 캐리어 플레이트(carrier plate; 100)를 마련하고(도 1a 참조), 상기 캐리어 플레이트(100) 상에 이형층(110)을 형성한다(도 1b 참조).
이때 캐리어 플레이트(100)는 도전성을 가지는 금속물질, 예컨대 구리(Cu)로 된 호일(foil)이 덮여있는 것을 사용하는 것이 바람직하며, 그 전체 두께는 제조되는 기판의 캐리어로서의 역할을 고려할 때 100 ㎛ 이상 두께를 가지는 것이 바람직하다.
캐리어 플레이트(100)는 본 발명에서 최종적으로 제조되는 80㎛ 이하의 두께를 가지는 패키지 기판이 실제 패키지 공정에서 적용될 때 쉽게 구부러지는 것으로 부터 지지해주는 역할을 수행한다.
또한, 캐리어 플레이트(100)는 본 발명에서 추후 전해도금공정(동도금, 금도금)이 수행될 때에 전극으로서의 역할을 수행한다.
이형층(separation layer; 110)은 추후 이형층(110) 상에 형성되는 패키지 기판이 캐리어 플레이트(100)로부터 쉽게 이형(separation)되도록 해주는 역할과, 추후 이루어질 금도금 공정에서 캐리어 플레이트(100)의 구리성분이 금도금층으로 확산되는 것을 방지하기 위한 일종의 확산방지막으로서의 역할을 하는 것이다.
이형층(110)을 형성하기 위한 물질로는 캐리어 플레이트(100)와의 결합력이 다음공정에서 형성될 제1 포토레지스트 및 금도금층과의 결합력보다 큰 것이어야 하며(캐리어 플레이트를 떼어 낼 때 이형층도 캐리어 플레이트와 함께 떨어져 나와 야함), 캐리어 플레이트(100)의 구리성분이 금도금층으로 확산되는 것을 방지할 수 있는 성분이면서 자신 또한 금도금층으로 확산되지 않는 물질이어야 하고, 전기전도성을 가지는 물질이어야 한다.
본 발명에서는 이형층(110)으로 크롬(Cr)막을 형성하였으나, 상기 성질을 만족시킬 수 있는 물질이라면 어떤 것을 사용하여도 무방하며, 그 예로서는 니켈(Ni), 혹은 구리(Cu) 등의 물질이 있다.
이형층(110)의 두께는 상기의 기능을 수행할 수 있는 정도로 결정되어야 하며, 바람직하게는 10㎛ 이하 이다.
다음으로, 이형층(110) 상에 제1 포토레지스트층(120)을 형성하고(도 1c 참조), 노광(exposure) 및 현상(development) 공정을 실시하여 상기 제1 포토레지스트층(120)의 일부영역을 제거한다(도 1d 참조).
제1 포토레지스트층(120)이 제거된 영역에는 그 하부의 이형층(110)이 노출되게 된다. 참고로, 도 1d에서 도면부호 125는 제1 포토레지스트층(120)의 일부가 제거되고 하부의 이형층(110)이 노출된 영역을 나타낸다.
제1 포토레지스트층(120)을 형성하는 방법으로는 액상형태의 포토레지스트 를 도포하고 건조하는 공정을 통하거나, 드라이 필름(dry film) 형태의 포토레지스트를 이형층(110) 상에 일정한 압력으로 라미네이션(lamination) 하는 방법을 택할 수 있는데, 첫번째 방법도 무난하나, 형성되는 제1 포토레지스트층(120)의 두께 균일성과 노광시 해상도를 고려할 때 후자의 방법을 택하는 것이 바람직하다.
다음으로, 상기 제1 포토레지스트(120)가 제거된 영역(125)의 이형층(110)상 에 상기 캐리어 플레이트(100)를 통해 전류를 인가하면서 전해도금(electro-plating)을 통해 금도금(Au plating)을 해주고, 순차적으로 니켈도금(Ni-plating)을 해주게 된다(도 1e 참조).
이때, 도금되는 층의 두께는 각각 1~15㎛로 해주는 것이 바람직하다.
상기 전해도금 공정을 통하여 제1 금도금층(126)과 제1 니켈도금층(127)이 제1 포토레지스트가 제거된 영역(125) 내부에 형성되는데, 제1 금도금층(126)은 추후 반도체 패키징 공정에서 솔더볼(solder ball)이 형성되는 영역이다.
상기에서 설명한 바와 같이 종래 패키지 기판 제조공정은 솔더볼이 형성되는 영역을 회로패턴 형성 시에 먼저 형성하고 금도금 공정을 실시함에 비해 본 발명에서는 금도금 공정을 먼저 실시하여 기판의 하부부터 상부까지 하나하나 형성해나가는 것을 특징으로 한다.
도 1e에 도시된 바와 같이 금도금-니켈도금 공정을 수행하게 되면 상부의 제1 니켈도금층(127)의 상부면은 제1 포토레지스트층(120)의 상부면과 거의 평탄하게 된다.
다음으로, 제1 포토레지스트층(120) 및 제1 니켈도금층(127) 상부에 제2 포토레지스트층(130)을 형성하고(도 1f 참조), 노광 및 현상 공정을 통해 제1 니켈도금층(127)을 전부 또는 일부 노출시키도록 제2 포토레지스트층(130)의 일부영역을 제거해준다(도 1g 참조). 참고로, 도면부호 135는 제2 포토레지스트층(130)이 제거되어 하부의 제1 니켈도금층(127)이 노출되어 있는 영역을 나타낸다.
제2 포토레지스트층(130)을 형성하는 방법은 앞서 설명한 제1 포토레지스트 층(120)의 형성방법(용액-건조법, 드라이필름 압착법)과 동일하다.
이때, 제2 포토레지스트층(130)에서 제거된 영역(135)은 종래 기술에서 솔더볼 패드(solder ball pad)와 대응되는 영역으로 생각할 수도 있으나, 본 발명에서는 신호전달부 회로패턴과 패드영역 회로패턴이 서로 다른 차원(높이)에 형성되므로 완전히 대응하기에는 부적합한 면이 있다.
다음으로, 동도금(Cu plating) 공정을 실시하여 제2 포토레지스트가 제거된 영역(135)의 제1 도금층(127)과 통전되며, 제2 포토레지스트가 제거된 영역(135)을 전부 또는 대부분 채우고 상기 제2 포토레지스트층(130) 상부를 덮을 수 있으며, 평탄한 상부면을 가지는 동도금층(140)을 형성한다.(도 1h 참조)
이때, 동도금층(140)은 전해도금 또는 무전해도금을 선택적으로 또는 병행하여 실시하면서 형성되는데, 바람직하게는 캐리어플레이트(100)에 전류를 인가하면서 전해도금을 실시하여 제2 포토레지스트가 제거된 영역(135) 내부를 동으로 메워준 후(filling), 무전해 동도금을 실시하여 제2 포토레지스트층(130) 상부가 모두 덮이도록(covering) 무전해 동도금을 실시해준다.
도 3a과 도 3b는 상기 제1 실시예의 동도금층(140)을 형성하기 위한 다른 방법을 나타내는 도면이다.
이를 설명하면, 도 1g 단계 이후에 제2 포토레지스트(130) 상부와 노출된 제1 니켈도금층(127) 상부에 콘포말(conformal)하게 얇은 두께로 무전해 동도금층(136)을 형성한 후(도 3a), 전해도금으로 전해도금층(137)을 형성하여 동도금층(140)을 형성할 수도 있다(도 3b).
다음으로, 상기 동도금층(140) 상에 제3 포토레지스트층(150)을 형성하고(도 1i 참조), 노광 및 현상 공정을 통해 형성하고자 하는 회로패턴에 대응되는 제3 포토레지스트(150) 부분만을 남기고 나머지 제3 포토레지스트(150)을 제거해 준다(도 1j 참조). 이때, 도 1j에 있어서 도면 부호 155는 제3 포토레지스트(150)가 제거되어 하부의 동도금층(140)이 노출되어 있는 영역을 나타낸다.
이때, 제3 포토레지스트(150)을 형성하는 방법은 상기에서 설명한 제1 포토레지스트층(120)을 형성하는 방법과 동일하다.(액상타입 또는 필름타입)
다음으로, 잔존하는 제3 포토레지스트(150)를 식각마스크(etching mask)로 하여 식각공정(etching)을 실시하여 노출된 상기 동도금층(140)을 그 하부의 제2 포토레지스트층(130)이 노출될 때까지 식각해준다(도 1k 참조). 참고로, 도 1k에 있어서 도면 부호 145는 동도금층(140)이 식각에 의해 제거된 영역을 나타낸다.
본 공정에서 식각공정은 습식식각 또는 건식식각 중에서 선택될 수 있는데, 바람직하게는 습식식각(wet etching)으로 수행한다.
본 공정을 통해 노출된 동도금층(140)은 모두 식각되고, 잔존하는 동도금층(141)은 회로패턴이 된다.
구체적으로, 잔존하는 동도금층(140)의 상부영역은 신호전달부 회로패턴이 되고, 제2 포토레지스트층(130)이 제거된 영역 내부를 채우고 있으며 니켈도금층(127)과 접촉하고 있는 동도금층은 상기 신호전달부 회로패턴과 하부의 니켈도금층(127)을 전기적으로 통전시키는 콘택층으로서의 역할을 하게 된다.
다음으로, 잔존하는 제3 포토레지스트층(150)을 제거하고(ashing)(도 1ℓ참 조), 동도금층이 제거된 영역(145)과 상기 잔존하는 동도금층(141), 즉 회로패턴 상부가 모두 덮이도록 제4 포토레지스트층(160)을 형성한다(도 1m 참조).
이때, 제4 포토레지스트층(160)을 형성하는 방법은 상기 제1 포토레지스트층(120)을 형성하는 방법과 동일하다.
다음으로, 노광-현상 공정을 통해 잔존하는 동도금층(141)의 일부영역(와이어본딩패드부에 대응되는 영역)이 노출되도록 상기 제4 포토레지스트층(160)의 일부영역을 제거해준다(도 1n 참조). 참고로, 도 1n에서 도면부호 165는 제4 포토레지스트(160)가 제거된 영역을 나타낸다.
다음으로, 전해도금 공정을 실시하여 상기 제4 포토레지스트가 제거된 영역(165)의 노출된 회로패턴(141) 상에 제2 니켈도금층(167)과 제2 금도금층(166)을 순차적으로 형성해준다(도 1o 참조)
본 공정에서 형성되는 제2 금도금층(166)은 추후 반도체 칩과 와이어 본딩되는 영역으로 그 두께 및 형성방법은 앞서 도 1e에서 설명한 바와 유사하다.
본 공정에서의 니켈도금 및 금도금 공정은 전해도금으로 실시되는데, 즉 캐리어플레이트(100)상에 전류를 가해주게 되면, 전류는 캐리어플레이트(100) → 크롬이형층(110) → 제1 금도금층(126) → 제1 니켈도금층(127) → 회로패턴(141)으로 흐르게 되어 전해도금이 가능하게 된다.
지금까지 설명한 도금공정, 즉 도 1e의 전해도금공정, 도 1o의 전해도금 공정을 살펴보면, 본 발명에서는 종래와 같이 전해도금을 위한 도금인입선을 필요로 하지 않고, 기판 내부에 존재하는 도전성 패턴을 통해 전기도금을 수행할 수 있다 는 것을 알 수 있다.
지금까지 도 1a 내지 도 1o를 이용하여 본 발명의 제1 실시예에 따른 초박형 반도체 패키지 기판의 제조방법에 대하여 설명하였으며, 이하에서는 추가 도면을 사용하여 상기 초박형 반도체 패키지 기판을 이용하여 반도체 장치를 제조하는 공정, 즉 패키징 공정에 대하여 설명하기로 한다.
도 1p 내지 도 1s는 상기 방법에 의해 제조되는 초박형 반도체 패키지 기판을 이용하여 실제 패키지 공정, 즉 반도체 장치를 제조하는 공정을 설명하기 위한 공정단면도들이다.
반도체 장치를 제조하기 위해서는 상기 도 1o 공정에 이어서, 상기 제4 포토레지스트층(160) 상에 반도체칩(170)을 접착시킨다(도 1p 참조). 이때 반도체칩(170)이 접착되는 영역은 제2 금도금층(166)이 형성된 영역 이외의 영역이 될 것이다.
이후, 반도체칩(170)의 패드부와 상기 제2 금도금층(166) 간에 본딩 와이어(175)를 이용하여 와이어 본딩(wire bonding)을 해주고, 상기 반도체칩(170)과 본딩 와이어(175)가 모두 덮이도록(covering) EMC(epoxy molding compound) 등과 같은 고분자 수지를 이용하여 패키징 해주게 된다(도 1q 참조)
마지막으로, 캐리어 플레이트(100)를 이형층(110)과 함께 제거해 주고 제1 금도금층(126)을 노출시킨 후(도 1r 참조), 솔더볼(190)을 제1 금도금층(126)에 대응되도록 배치하여 주게 되면(도 1s참조), 패키징 공정이 완료된 반도체 장치의 제조공정이 완성되게 된다.
이하에서는 본 발명의 제2 실시예에 따른 초박형 반도체 패키지 기판의 제조방법에 대하여 설명하기로 한다.
도 2a 내지 도 2n은 본 발명의 제2 실시예에 따른 초박형 반도체 패키지 기판의 제조방법을 설명하기 위한 공정 단면도들이다.
다만, 도 2a 내지 도 2g 공정은 상기에서 설명한 제1 실시예의 도 1a 내지 도 1g의 공정과 동일하므로 그 설명을 생략하기로 하고, 이하에서는 그 이후의 공정에 대해서만 설명하기로 한다.
본 발명의 제2 실시예에 따른 초박형 반도체 패키지 기판의 제조를 위해서는 도 2g 공정의 다음공정으로, 제2 포토레지스트층이 제거된 영역(135)을 전해 동도금(251)으로 채우고(도 2h), 무전해 동도금 또는/및 전해 동도금을 통하여 기지 동도금층(Base Cu Layer)(252)를 형성한다(도 2i). 상기 기지 동도금층(252)이 모두 덮이도록 하며 평탄한 상부면을 가지는 제3 포토레지스트층(250)을 형성한다(도 2j 참조).
이때, 제3 포토레지스트(250)를 형성하는 방법은 앞서 제1 실시예에서 설명한 것과 동일하다.
이후, 노광 및 현상공정을 통해 회로패턴이 형성될 영역(255)의 제3 포토레지스트(250) 영역을 제거해 주게 된다(도 2k 참조). 도 2k에서 도면부호 255는 제3 포토레지스트가 제거된 영역을 나타낸다.
다음으로, 전해 동도금 공정을 실시하여 상기 제3 포토레지스트가 제거된 영 역(255) 내부에 회로패턴(260)을 형성한다(도 2l).
그 후, 제3 포토레지스트(250)를 제거하고(도 2m; 제거되는 영역은 도면부호 256로 표시됨) 플래시 에칭공정을 실시하여 회로패턴 표면의 이물질과 도 2m 공정에 의해 제거되는 제3 포토레지스트(25) 하부의 기지 동도금층(Base Cu Layer; 252)을 제거해주게 된다(도 2n). 그 결과 하부의 제2 포토레지스트층(130)이 노출된다.
다음으로, 상기 도면부호 256부분과 회로패턴(260) 상부가 덮이도록 제4 포토레지스트층(270)을 형성한다(도 2o).
이때, 형성되는 제4 포토레지스트층(270)의 형성방법은 앞서 제1 실시예에서 설명한 바와 동일하다.
다음으로, 노광-현상 공정을 통해 회로패턴(260) 일부영역(와이어본딩패드부에 대응되는 영역)이 노출되도록 상기 제4 포토레지스트층(260)의 일부영역을 제거해준다(도 2p 참조). 참고로, 도 2p에서 도면부호 275는 제4 포토레지스트(270)가 제거된 영역을 나타낸다.
다음으로, 전해도금 공정을 실시하여 상기 제4 포토레지스트가 제거된 영역(275)의 노출된 회로패턴(260) 상에 제2 니켈도금층(267)과 제2 금도금층(266)을 순차적으로 형성해준다(도 1q 참조)
본 공정에서 형성되는 금도금층(266)은 추후 반도체 칩과 와이어 본딩되는 영역으로 그 두께 및 형성방법은 앞서 도 1e에서 설명한 바와 유사하다.
지금까지 도 2a 내지 도 2n를 이용하여 본 발명의 제2 실시예에 따른 초박형 반도체 패키지 기판의 제조방법에 대하여 설명하였으며, 상기 제2 실시예에 따라 제조되는 패키지 기판을 이용하여 반도체 장치를 제조하는 공정, 즉 패키지 공정은 앞서 도 1p ~ 도 1s에 도시된 것과 동일한 공정으로 수행된다.
지금까지 설명했던 본 발명에서의 제1 포토레지스트 ~ 제4 포토레지스트의 두께는 각각 1~20㎛, 동도금층의 두께는 1~20㎛, 니켈도금층+금도금층의 두께는 1~15㎛로서, 그 최대두께들을 합치더라도 약 80㎛에 불과함을 알 수 있으며, 이로서 종래 80㎛를 한계로 여기던 반도체 패키지 기판의 두께 한계를 크게 뛰어 넘은 반도체 패키지 기판의 제조가 가능함을 알 수 있다.
그리고, 본 발명에서 사용된 제1 ~ 제4 포토레지스트는 기판의 제조공정에서 솔더레지스트, 드라이필름레지스트라는 용어로 사용될 수도 있으며, 노광-현상공정에 의해 일정한 패터닝이 가능한 물질을 통칭하여 사용되는 용어로 이해 되어야 한다.
이상 첨부된 도면 및 표를 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1a 내지 도 1s는 본 발명의 제1 실시예에 따른 초박형 반도체 패키지 기판의 제조방법 및 이를 이용한 반도체 장치의 제조방법을 설명하기 위한 공정단면도들이다.
도 2a 내지 도 2q은 본 발명의 제2 실시예에 따른 초박형 반도체 패키지 기판의 제조방법 및 이를 이용한 반도체 장치의 제조방법을 설명하기 위한 공정 단면도들이다.
도 3a과 도 3b는 상기 제1 실시예의 동도금층(140)을 형성하기 위한 다른 방법을 나타내는 도면이다.

Claims (16)

  1. (a) 일면에 이형층이 형성된 캐리어 플레이트의 상기 이형층 상에 제1 포토레지스트층을 형성하고 노광-현상 공정을 통해 상기 이형층의 일부를 노출시키도록 상기 제1 포토레지스트층의 일부를 제거하는 공정;
    (b) 상기 제1 포토레지스트층이 제거된 영역이 채워지도록 금도금과 니켈도금 공정을 순차적으로 실시하여 제1금도금층과 제1니켈도금층을 형성하는 공정;
    (c) 상기 제1 포토레지스트층의 일부가 제거된 후 잔존하는 부분과 상기 제1니켈도금층 상에 제2 포토레지스트층을 형성하고, 노광-현상 공정을 통해 상기 제2 포토레지스트층의 일부를 제거하여 상기 제1니켈도금층을 노출시키는 공정;
    (d) 동도금을 실시하여 제거된 상기 제2 포토레지스트 영역을 통해 노출된 상기 제1니켈도금층과 전기적으로 통전되도록 상기 제2 포토레지스트가 형성된 면을 덮고 있으며 평탄한 상부면을 가지는 동도금층을 형성하는 공정;
    (e) 상기 동도금층 상에 제3 포토레지스트층을 형성하고 노광-현상 공정을 통해 회로패턴에 대응되는 영역을 남기고 나머지 제3 포토레지스트 영역을 제거해주는 공정;
    (f) 상기 제3 포토레지스트의 잔존하는 부분을 식각마스크로 식각공정을 실시하여 노출된 동도금층을 제거하여 회로패턴을 형성하는 공정;
    (g) 잔존하는 상기 제3 포토레지스트를 제거한 후, 상기 회로패턴 사이의 영역을 채우도록 상기 회로패턴을 덮고 있으며 평탄한 상부면을 가지는 제4 포토레지스트층을 형성하는 공정;
    (h) 노광-현상 공정을 통해 상기 회로패턴의 일부가 노출되도록 상기 제4 포토레지스트층의 일부를 제거해주는 공정;
    (i) 니켈도금과 금도금 공정을 순차적으로 실시하여 노출된 상기 회로패턴과 통전되도록 상기 제4 포토레지스트가 제거된 영역 내부에 제2니켈도금층과 제2금도금층을 형성하는 공정을 포함하는 초박형 반도체 패키지 기판의 제조방법.
  2. (a) 일면에 이형층이 형성된 캐리어 플레이트의 상기 이형층 상에 제1 포토레지스트층을 형성하고 노광-현상 공정을 통해 상기 이형층의 일부를 노출시키도록 상기 제1 포토레지스트층의 일부를 제거하는 공정;
    (b) 상기 제1 포토레지스트층의 제거된 영역이 채워지도록 금도금과 니켈도금 공정을 순차적으로 실시하여 제1금도금층과 제1니켈도금층을 형성하는 공정;
    (c) 상기 제1 포토레지스트층의 일부가 제거된 후 잔존하는 부분과 상기 제1니켈도금층 상에 제2 포토레지스트층을 형성하고, 노광-현상 공정을 통해 상기 제2 포토레지스트층의 일부를 제거하여 상기 제1니켈도금층을 노출시키는 공정;
    (d) 전해동도금을 실시하여 제거된 상기 제2 포토레지스트 영역에 전해동도금층을 형성한 후, 전해 또는 무전해 동도금을 실시하여 상기 제2 포토레지스트 상부와 전해동도금층 상부에 전해 또는 무전해 동도금층을 형성하는 공정;
    (e) 상기 동도금층 상에 제3 포토레지스트를 형성하고, 노광-현상 공정을 통해 상기 동도금층을 노출시키면서 회로패턴이 형성될 영역을 남기고 나머지 상기 제3 포토레지스트 영역을 제거해주는 공정;
    (f) 전해동도금을 실시하여 노출된 상기 동도금층과 통전되도록 제거된 상기 제3 포토레지스트 영역에 회로패턴을 형성하는 공정;
    (g) 상기 제3 포토레지스트의 일부가 제거된 후 잔존하는 부분을 제거하고, 식각공정을 실시하여 본 공정에서 제거되는 상기 제3 포토레지스트 하부의 동도금층을 제거하고 그 하부의 제2 포토레지스트층을 노출시킴으로써 회로패턴을 서로 전기적으로 분리시켜주는 공정;
    (h) 노출된 상기 제2 포토레지스트층과 상기 회로패턴 상에 제4 포토레지스트층을 형성하고 노광-현상 공정을 통해 상기 회로패턴의 일부가 노출되도록 상기 제4 포토레지스트층의 일부를 제거해 주는 공정; 및
    (i) 니켈도금과 금도금 공정을 순차적으로 실시하여 제거된 상기 제4 포토레지스트 영역에 상기 회로패턴과 통전되는 제2니켈도금층과 제2금도금층을 형성하는 공정;을 포함하는 초박형 반도체 패키지 기판의 제조방법.
  3. 제 2 항에 있어서,
    상기 이형층은 크롬(Cr), 니켈(Ni) 혹은 구리(Cu)로 되어 있는 것을 특징으로 하는 초박형 반도체 패키지 기판의 제조방법.
  4. 제 2 항에 있어서,
    상기 캐리어 플레이트는 100㎛ 이상의 두께를 가지는 것을 특징으로 하는 초박형 반도체 패키지 기판의 제조방법.
  5. 제 2 항에 있어서,
    상기 캐리어 플레이트는 구리(Cu) 금속호일(foil)로 덮인 것을 특징으로 하는 초박형 반도체 패키지 기판의 제조방법.
  6. 제 2 항에 있어서,
    상기 제1 포토레지스트, 제2 포토레지스트, 제4 포토레지스트층은 각각 용액 도포 및 건조공정을 통해 형성하거나, 필름형태로 된 것을 적층하는 방식으로 형성하는 것을 특징으로 하는 초박형 반도체 패키지 기판의 제조방법.
  7. 제 2 항에 있어서,
    상기 니켈도금과 금도금 공정은 전해도금으로 수행되는 것을 특징으로 하는 반도체 패키지 기판의 제조방법.
  8. 삭제
  9. 제 2 항에 있어서,
    상기 제3 포토레지스트층은 각각 용액 도포 및 건조공정을 통해 형성하거나, 필름형태로 된 것을 적층하는 방식으로 형성하는 것을 특징으로 하는 반도체 패키지 기판의 제조방법.
  10. 제 2 항에 있어서,
    상기 식각공정은 습식식각 또는 건식식각 공정인 것을 특징으로 하는 초박형 반도체 패키지 기판의 제조방법.
  11. 제 7 항에 있어서,
    상기 전해도금은 상기 캐리어 플레이트부에 전류를 인가함으로써 실시되는 것을 특징으로 하는 초박형 반도체 패키지 기판의 제조방법.
  12. 제 2 항에 있어서,
    상기 전해동도금은 상기 캐리어 플레이트부에 전류를 인가함으로써 실시되는 것을 특징으로 하는 초박형 반도체 패키지 기판의 제조방법.
  13. (a) 일면에 이형층이 형성된 캐리어 플레이트의 상기 이형층 상에 제1 포토레지스트층을 형성하고 노광-현상 공정을 통해 상기 이형층의 일부를 노출시키도록 상기 제1 포토레지스트층의 일부를 제거하는 공정;
    (b) 상기 제1 포토레지스트층이 제거된 영역이 채워지도록 금도금과 니켈도금 공정을 순차적으로 실시하여 제1금도금층과 제1니켈도금층을 형성하는 공정;
    (c) 상기 제1 포토레지스트층의 일부가 제거된 후 잔존하는 부분과 상기 제1니켈도금층 상에 제2 포토레지스트층을 형성하고, 노광-현상 공정을 통해 상기 제2 포토레지스트층의 일부를 제거하여 상기 제1니켈도금층을 노출시키는 공정;
    (d) 동도금을 실시하여 제거된 상기 제2 포토레지스트 영역을 통해 노출된 상기 제1니켈도금층과 전기적으로 통전되도록 상기 제2 포토레지스트가 형성된 면을 덮고 있으며 평탄한 상부면을 가지는 동도금층을 형성하는 공정;
    (e) 상기 동도금층 상에 제3 포토레지스트층을 형성하고 노광-현상 공정을 통해 회로패턴에 대응되는 영역을 남기고 나머지 제3 포토레지스트 영역을 제거해주는 공정;
    (f) 상기 제3 포토레지스트의 잔존하는 부분을 식각마스크로 식각공정을 실시하여 노출된 동도금층을 제거하여 회로패턴을 형성하는 공정;
    (g) 잔존하는 상기 제3 포토레지스트를 제거한 후, 상기 회로패턴 사이의 영역을 채우도록 상기 회로패턴을 덮고 있으며 평탄한 상부면을 가지는 제4 포토레지스트층을 형성하는 공정;
    (h) 노광-현상 공정을 통해 상기 회로패턴의 일부가 노출되도록 상기 제4 포토레지스트층의 일부를 제거해주는 공정;
    (i) 니켈도금과 금도금 공정을 순차적으로 실시하여 노출된 상기 회로패턴과 통전되도록 상기 제4 포토레지스트가 제거된 영역 내부에 제2니켈도금층과 제2금도금층을 형성하는 공정;
    (j) 상기 제2금도금층 부분과 오버랩 되지 않는 상기 제4 포토레지스트 상에 반도체 칩을 접착하는 공정;
    (k) 상기 제2금도금층 부분과 상기 반도체칩을 본딩와이어로 접속시키는 공정
    (l) 상기 반도체칩과 본딩와이어를 고분자 수지를 이용하여 패키징하는 공정
    (m) 상기 캐리어 플레이트를 이형층과 함께 상기 제1 포토레지스트로부터 이형시켜 상기 제1금도금층 부분을 노출시키는 공정;
    (n) 노출된 상기 제1금도금층 부분에 솔더볼을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  14. (a) 일면에 이형층이 형성된 캐리어 플레이트의 상기 이형층 상에 제1 포토레지스트층을 형성하고 노광-현상 공정을 통해 상기 이형층의 일부를 노출시키도록 상기 제1 포토레지스트층의 일부를 제거하는 공정;
    (b) 상기 제1 포토레지스트층의 제거된 영역이 채워지도록 금도금과 니켈도금 공정을 순차적으로 실시하여 제1금도금층과 제1니켈도금층을 형성하는 공정;
    (c) 상기 제1 포토레지스트층의 일부가 제거된 후 잔존하는 부분과 상기 제1니켈도금층 상에 제2 포토레지스트층을 형성하고, 노광-현상 공정을 통해 상기 제2 포토레지스트층의 일부를 제거하여 상기 제1니켈도금층을 노출시키는 공정;
    (d) 전해동도금을 실시하여 제거된 상기 제2 포토레지스트 영역에 전해동도금층을 형성한 후, 전해 또는 무전해 동도금을 실시하여 상기 제2 포토레지스트 상부와 전해동도금층 상부에 전해 또는 무전해 동도금층을 형성하는 공정;
    (e) 상기 동도금층 상에 제3 포토레지스트를 형성하고, 노광-현상 공정을 통해 상기 동도금층을 노출시키면서 회로패턴이 형성될 영역을 남기고 나머지 상기 제3 포토레지스트 영역을 제거해주는 공정;
    (f) 전해동도금을 실시하여 노출된 상기 동도금층과 통전되도록 제거된 상기 제3 포토레지스트 영역에 회로패턴을 형성하는 공정;
    (g) 상기 제3 포토레지스트의 일부 제거 후 잔존하는 부분을 제거하고, 식각공정을 실시하여 본 공정에서 제거되는 상기 제3 포토레지스트 하부의 동도금층을 제거하고 그 하부의 제2 포토레지스트층을 노출시킴으로써 회로패턴을 서로 전기적으로 분리시켜주는 공정;
    (h) 노출된 상기 제2 포토레지스트층과 상기 회로패턴 상에 제4 포토레지스트층을 형성하고 노광-현상 공정을 통해 상기 회로패턴의 일부가 노출되도록 상기 제4 포토레지스트층의 일부를 제거해 주는 공정; 및
    (i) 니켈도금과 금도금 공정을 순차적으로 실시하여 제거된 상기 제4 포토레지스트 영역에 상기 회로패턴과 통전되는 제2니켈도금층과 제2금도금층을 형성하는 공정;
    (j) 상기 제2금도금층 부분과 오버랩 되지 않는 상기 제4 포토레지스트 상에 반도체 칩을 접착하는 공정;
    (k) 상기 제2금도금층 부분과 상기 반도체칩을 본딩와이어로 접속시키는 공정
    (l) 상기 반도체칩과 본딩와이어를 고분자 수지를 이용하여 패키징하는 공정
    (m) 상기 캐리어 플레이트를 이형층과 함께 상기 제1 포토레지스트로부터 이형시켜 상기 제1금도금층 부분을 노출시키는 공정;
    (n) 노출된 상기 제1금도금층 부분에 솔더볼을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  15. 삭제
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