KR101302380B1 - 박형 인쇄회로기판 및 이의 제조 방법 - Google Patents
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Abstract
일 실시 예에 따르는 박형 인쇄회로기판의 제조 방법에 있어서, 이형층의 양쪽 면에 순차적으로 배치되는 코어층, 캐리어층 및 구리 박막층을 포함하는 베이스 기판을 제공한다. 상기 베이스 기판의 양쪽 면에 위치하는 상기 구리 박막층 상에 제1 회로 패턴층을 형성한다. 상기 제1 회로 패턴층을 커버하는 층간 절연층을 상기 베이스 기판 상에 형성하고 상기 층간절연층을 선택적으로 식각하여 상기 제1 회로 패턴층을 부분적으로 노출하는 컨택 패턴을 형성한다. 상기 컨택 패턴의 내부를 채우며 상기 층간절연층의 상면에 형성되는 제2 회로 패턴층을 형성한다. 상기 제2 회로 패턴층 및 상기 층간절연층 상에 솔더 레지스트 코팅층을 형성하고, 상기 솔더 레지스트 코팅층을 패터닝하여 상기 제2 회로 패턴층을 부분적으로 노출시키는 솔더 레지스트 패턴을 형성한다. 상기 이형층을 기준으로 상기 예비 기판을 서로 분리시켜, 일 면에 상기 제1 회로 패턴층, 상기 층간절연층, 상기 제2 회로 패턴층 및 상기 솔더 레지스트 패턴을 구비하는 패키지 기판을 형성한다.
Description
본 출원은 대체로 인쇄회로기판에 관한 것으로서, 보다 상세하게는 박형 인쇄회로기판 및 이의 제조 방법에 관한 것이다.
최근 전자산업의 발달에 따라 전자 부품의 고기능화 및 소형화가 가속되고 있다. 이러한 추세의 일환으로, 반도체 소자의 제조에 있어서도 고집적화를 위해 반도체 칩의 생산 단계에서 단위면적당 셀의 갯수를 최대화하는 질적 집적방법과 패키징 단계에서 단위높이당 적층되는 반도체 칩의 갯수를 최대화하는 양적 집적방법이 적용되고 있다. 질적 집적방법은 최근 30 나노 공정이 개발되어 점차 그 한계인 원자크기의 수준까지 접근하고 있으며, 양적 집적방법은 반도체 칩의 두께 면에서 50㎛ 정도의 두께까지 축소되고 있으며, 인쇄회로기판의 두께에 있어서는 CCL(copper clad laminate)를 사용할 경우 약 100um 수준까지 두께를 감소시킬 수 있게 되었다.
도 1은 종래의 기술에 따르는 인쇄회로기판을 개략적으로 도시하는 단면도이다. 도 1을 참조하면, 인쇄회로기판(100)은 절연막인 코어 절연층(110), 코어 절연층(110)의 양면에 각각 배치되는 회로 패턴(120) 및 코어 절연층(110) 및 회로 패턴(120) 상에 배치되는 솔더 레지스트층(150)을 구비한다. 인쇄회로기판(100)은 코어 절연층(110)을 관통하는 관통홀(130)의 내부에 형성되는 도전성 비아층(140)을 포함한다. 도전성 비아층(140)은 코어 절연층(110)의 상하면의 회로 패턴(120)을 전기적으로 연결하는 기능을 수행할 수 있다.
도시된 인쇄회로기판(100)을 형성하기 위한 종래의 기술은 다음과 같다. 먼저, 코어 절연층(110)의 양면에 배치되는 구리층을 포함하는 동박적층판(Copper Clad Laminate, 이하, CCL)을 준비한다. 상기 CCL 내부를 관통하는 관통홀을 가공한다. 상기 관통홀의 내부 및 상기 구리층의 상부에 구리도금층을 형성한다. 공지의 텐팅(tenting) 공법 또는 MSAP (Modified Semi Additive Process)을 이용하여 상기 구리도금층을 패터닝함으로써, 회로 패턴층을 코어 절연층(110)의 상면 및 하면에 형성한다. 상기 회로 패턴 상에 솔더 레지스트층을 형성한다. 그리고, 인쇄회로기판(100)의 상면 및 하면 중 어느 한 면에 칩을 실장하거나, 솔더볼과 같은 접속 구조물을 형성할 수 있다.
이와 같이 종래의 공정에 따라 인쇄회로기판을 제조하는 동안, 공정의 신뢰성을 유지시킬 수 있는 코어 절연층(110)의 임계 두께가 존재할 수 있다. 코어 절연층(110)의 두께가 상기 임계 두께 미만인 경우, 제조 공정시 상기 CCL의 휨현상, 또는 이로 인한 적층 구조물의 파손이 발생할 수 있다. 종래의 경우, 약 100um의 두께를 가지는 박형 인쇄회로기판을 제조할 때, 약 40 um의 두께를 가지는 코어 절연층(110)을 채용하고 있다. 만약, 박형 인쇄회로기판의 두께를 보다 감소하기 위해서 코어 절연층(110)의 두께를 감소시키는 경우, 상술한 CCL의 휨현상이 발생할 수 있으므로, 이를 방지하기 위한 별도의 부수적인 장치 또는 공정이 부가되는 어려움이 존재한다.
본 출원이 이루고자 하는 기술적 과제는, 코어 절연층을 채용하지 않는 박형 인쇄회로기판을 제공하는 것이다.
본 출원이 이루고자 하는 다른 기술적 과제는 코어 절연층을 채용하지 않는 박형 인쇄회로기판을 제조하는 방법을 제공하는 것이다.
상기의 기술적 과제를 이루기 위한 본 출원의 일 측면에 따른 박형 인쇄회로기판의 제조 방법을 제공한다. 상기 박형 인쇄회로기판의 제조 방법에 있어서, 이형층의 양쪽 면에 순차적으로 배치되는 코어층, 캐리어층 및 구리 박막층을 포함하는 베이스 기판을 제공한다. 상기 베이스 기판의 양쪽 면에 위치하는 상기 구리 박막층 상에 제1 회로 패턴층을 형성한다. 상기 제1 회로 패턴층을 커버하는 층간 절연층과 구리박막층을 형성하고 상기 층간절연층과 구리박막층을 선택적으로 식각하여 상기 제1 회로 패턴층을 부분적으로 노출하는 컨택 패턴을 형성한다. 상기 컨택 패턴의 내부를 채우며 상기 층간절연층의 상면에 형성되는 제2 회로 패턴층을 형성한다. 상기 제2 회로 패턴층 및 상기 층간절연층 상에 솔더 레지스트 코팅층을 형성하고, 상기 솔더 레지스트 코팅층을 패터닝하여 상기 제2 회로 패턴층을 부분적으로 노출시키는 솔더 레지스트 패턴을 형성한다. 상기 이형층을 기준으로 상기 예비 기판을 서로 분리시켜, 일 면에 상기 제1 회로 패턴층, 상기 층간절연층, 상기 제2 회로 패턴층 및 상기 솔더 레지스트 패턴을 구비하는 패키지 기판을 형성한다.
상기의 기술적 과제를 이루기 위한 본 출원의 다른 측면에 따른 박형 인쇄회로기판이 개시된다. 상기 박형 인쇄회로기판은 외부로 노출되는 하면을 구비하는 제1 회로 패턴층, 상기 제1 회로 패턴층을 커버하는 층간절연층, 상기 층간절연층의 상면에 배치되는 제2 회로패턴층, 상기 제2 회로패턴층을 커버하는 솔더 레지스트 패턴 및 상기 솔더 레지스트 패턴 상에 실장되는 칩을 포함한다. 이때, 상기 층간절연층은 상기 제1 회로 패턴층의 상면을 부분적으로 노출하는 제1 컨택 패턴을 포함한다. 상기 제2 회로패턴층은 상기 컨택 패턴의 내부를 채우도록 배치된다. 상기 솔더 레지스트 패턴은 상기 제2 회로 패턴층의 상면을 부분적으로 노출시킨다. 그리고, 상기 칩은 상기 제2 컨택 패턴에 의해 노출되는 상기 제2 회로 패턴층과 전기적으로 연결된다.
본 출원의 일 실시 예에 의하면, 인쇄회로기판의 제조 공정에 있어서, 종래의 코어 절연층에 대응되는 코어층의 총 두께를 종래의 임계 두께 이상으로 유지한 채로, 베이스 기판의 휨 현상 없이 상기 베이스 기판에 공정을 진행한다. 일 예로서, 상기 휨 현상 없이 상기 공정을 진행할 수 있는 종래의 코어 절연층의 임계 두께는 약 40 um 이었다. 그리고, 상기 베이스 기판의 양쪽 면에 공정을 진행하고 이형층을 제거하여 상기 코어층을 분리함으로써, 각각의 일면에 회로패턴층이 구현된 패키지 기판을 각각 제조한다. 즉, 본 출원의 일 실시 예에 의하면, 상기 코어층의 두께를 종래의 코어 절연층의 임계 두께 이상으로 유지함으로써, 공정 신뢰도를 유지한 채로 패키지 기판을 제조할 수 있다. 그리고, 칩이 실장된 후 최종적으로 상기 코어층을 제거하여, 박형의 인쇄회로기판을 구현할 수 있다. 본 출원의 실시 예에 의한 인쇄회로기판은 종래의 인쇄회로기판과는 달리 코어 절연층을 적용하지 않음으로써 보다 박형의 인쇄회로 기판을 구현할 수 있는 장점이 있다. 즉, 일 예로서, 최종 두께가 55 내지 75 um인 인쇄회로기판을 구현할 수 있다.
또한, 상술한 바와 같이 공정의 신뢰성을 확보한 채로, 상기 베이스 기판의 양쪽 면에 상기 회로패턴층을 구현하고 이를 분리시켜 한 쌍의 패키지 기판을 제조할 수 있다. 이로서, 종래에 비해 인쇄회로기판 제조시의 생산성을 향상시킬 수 있다.
도 1은 종래의 기술에 따르는 인쇄회로기판을 개략적으로 도시하는 단면도이다.
도 2 내지 도 12는 본 출원의 일 실시 예에 따르는 박형 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다.
도 2 내지 도 12는 본 출원의 일 실시 예에 따르는 박형 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 출원에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 출원의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 또한, 설명의 편의를 위하여 구성요소의 일부만을 도시하기도 하였으나, 당업자라면 구성요소의 나머지 부분에 대하여도 용이하게 파악할 수 있을 것이다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 또한, 해당 분야에서 통상의 지식을 가진 자라면 본 출원의 기술적 사상을 벗어나지 않는 범위 내에서 본 출원의 사상을 다양한 다른 형태로 구현할 수 있을 것이다. 그리고, 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. “제1 ” 또는 “제2 ” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수도 있다.
또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, “포함하다” 또는 “가지다”등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 2 내지 도 12는 본 출원의 일 실시 예에 따르는 박형 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다. 도 2를 참조하면, 본 출원의 일 실시 예에 따르는 박형 인쇄회로기판의 제조 방법에 있어서, 먼저, 베이스 기판(200)을 준비한다. 베이스 기판(200)은 이형층(210), 코어층(212), 캐리어층(214) 및 구리 박막층(216)을 포함할 수 있다. 코어층(212), 캐리어층(214) 및 구리 박막층(216)은 이형층(210)의 양쪽 면에 순차적으로 적층되어 배치될 수 있다.
이형층(210)은 후속 공정에서 적절하게 제거됨으로써, 이형층(210)을 기준으로 베이스 기판(200)을 서로 분리시키는 기능을 수행할 수 있다. 이형층(210)은 일 예로서, 접착 필름일 수 있다. 다르게는 이형층(210)은 니켈과 같은 금속층을 포함하여 이루어질 수 있다.
코어층(212)은 공지의 에폭시 레진과 같은 절연 수지를 포함할 수 있다. 일 예로서, 코어층(212)은 이형층(210)의 각각의 면에 약 100 um 이상의 두께로 형성될 수 있다. 발명자에 따르면 종래의 CCL에서 코얼 절연층의 두께가 40um 미만인 경우에 인쇄회로공정 중에 CCL의 휨현상이 발생하였다. 따라서, 본 출원의 실시예에 의한 코어층(212)은 상술한 인쇄회로공정 중의 휨현상을 방지할 수 있는 충분한 두께를 가진다. 본 출원의 일 실시 예에서는 이형층(210)의 양쪽 면에 적층되는 코어층(212)은 합계 400 um의 두께를 가질 수 있다. 이에 따라, 이형층(210)의 한쪽 면에 적층되는 코어층(212)은 약 200 um의 두께로 형성한다.
코어층(212) 상에는 캐리어층(214)이 배치된다. 캐리어층(214)은 일 예로서, 구리층을 포함하여 이루어질 수 있다. 상기 구리층은 약 10 um 이상의 두께를 가질 수 있다. 캐리어층(214)은 박형 인쇄회로기판이 형성되는 과정에서, 상부에 형성되는 구조물을 지지(support)하는 기능을 수행할 수 있다.
캐리어층(214) 상부에는 구리 박막층(216)이 형성된다. 구리 박막층(216)은 일 예로서, 약 1 um 내지 5 um의 두께를 가지는 박형 동박이 적용될 수 있다. 구리 박막층(216)은 후속 도금 공정에서 시드층의 역할을 수행할 수 있다.
이하, 상술한 베이스 기판(200)을 이용하는 박형 인쇄회로기판의 제조 방법을 설명하기로 한다. 단, 설명의 편의를 위하여, 이형층(210)을 기준으로 하여 한쪽 면상의 구리 박막층(216)에서 진행되는 공정을 기술하나, 다른 한쪽면의 구리 박막층에서도 동일한 공정이 진행된다.
도 3을 참조하면, 베이스 기판(200)의 양쪽 면에 위치하는 구리 박막층(216) 상에 제1 회로 패턴층(220)을 형성한다. 일 실시 예에 있어서, 제1 회로 패턴층(220)를 형성하는 방법은, 먼저 구리 박막층(216) 상에 전기 도금법에 의하여 구리층을 형성한다. 그리고, 상기 구리층 상에 감광성 드라이 필름(미도시)을 도포한다. 상기 드라이 필름 상에 제1 회로 패턴층(220)에 대응되는 구현 회로 패턴을 가지는 작업 필름(미도시)을 배치하고, 상기 작업 필름을 이용하여 상기 감광성 드라이 필름을 노광 및 현상하여 드라이 필름 패턴을 상기 구리층 상에 형성한다. 상기 드라이 필름 패턴을 이용하여 상기 구리층을 선택적으로 식각하여 제1 회로 패턴층(220)을 형성하고, 상기 드라이 필름 패턴을 베이스 기판(200)으로부터 제거한다.
도 4를 참조하면, 제1 회로 패턴층(220)을 커버하는 층간 절연층(230)을 베이스 기판(200) 상에 형성한다. 일 실시 예에 있어서, 층간 절연층(230)을 형성하는 방법은, 먼저, 제1 회로 패턴층(220)과 대면하는 방향으로 절연성 필름을 배치시킨다. 상기 절연성 필름은 일 예로서, 프리프레그와 같은 절연성 수지 필름일 수 있다. 그리고, 제1 회로 패턴층(220)이 형성된 베이스 기판(200)과 상기 절연성 필름을 압착하여 접착시킨다. 일 실시 예에 있어서, 상기 접착공정은 상기 절연성 필름이 유동성을 가질 수 있는 온도로 가열한 후에, 프레스와 같이 압력을 인가할 수 있는 장치를 사용하여 상기 절연성 필름을 제1 회로 패턴층(220)에 압착함으로써 진행할 수 있다. 이로서, 도시된 바와 같이, 층간 절연층(230)은 베이스 기판(200) 상에서 제1 회로 패턴층(220) 사이를 메우며, 동시에 제1 회로 패턴층(220)을 덮도록 형성될 수 있다. 그리고, 도시된 바와 같이, 층간 절연층(230) 상에는 구리 박막층(240)이 추가적으로 형성될 수 있다.
도 5를 참조하면, 층간 절연층(230)을 선택적으로 식각하여 제1 회로 패턴층(220)을 부분적으로 노출하는 컨택 패턴(250)을 형성한다. 일 실시 예에 있어서, 컨택 패턴(250)을 형성하는 방법은, 먼저, 층간 절연층(230) 상에 형성된 구리 박막층(240) 상에 감광성 드라이 필름(미도시)을 도포한다. 상기 감광성 드라이 필름 상에 컨택 패턴(250)에 대응되는 구현 패턴을 가지는 작업 필름(미도시)을 배치하고, 상기 작업 필름을 이용하여 상기 감광성 드라이 필름을 노광 및 현상하여, 구리 박막층(240) 상에 드라이 필름 패턴을 형성한다. 상기 드라이 필름 패턴을 이용하여 구리 박막층(240) 및 층간 절연층(230)을 선택적으로 식각하여 컨택 패턴(250)을 형성한다. 일 실시 예에 있어서, 구리 박막층(240) 및 층간 절연층(230)을 선택적으로 식각하는 방법은 다음과 같다. 먼저, 상기 드라이 필름 패턴을 이용하여, 구리 박막층(240)을 선택적으로 식각하여 하부의 층간 절연층(230)을 부분적으로 노출시킨다. 그리고, 레이저를 사용하여 상기 부분적으로 노출된 층간 절연층(230)을 드릴링(drilling)함으로써, 컨택 패턴(250)을 형성한다. 이때, 상기 레이저는 일 예로서, 이산화탄소(CO2) 레이저일 수 있다. 상기 CO2 레이저는 특성상 구리 박막층(240)을 절삭하지 못하기 때문에, 구리 박막층(240)은 레이저 드릴링(laser drilling)시 식각의 대상인 아닌 층간 절연층(230)을 보호하는 기능을 수행한다. 상술한 일 실시 예에서는 컨택 패턴(250)의 형성을 위하여, 드라이 필름 패턴을 이용하는 구리 박막층(240)의 식각 방법 및 레이저를 이용한 층간 절연층(230)의 드릴링 방법을 결합하는 2단계 식각 방법을 기술하였지만, 반드시 이에 한정되는 것은 아니고, 통상의 습식 및 건식 식각 방법이 적용되어 1단계의 과정을 거쳐 식각될 수도 있다. 몇몇 다른 실시 예들에 있어서, 1단계의 과정이 적용되는 경우, 구리 박막층(240)은 생략될 수도 있다.
도 6을 참조하면, 컨택 패턴(250)의 내부를 채우며 층간 절연층(230)의 상면에 형성되는 제2 회로 패턴층(260)을 형성한다. 일 실시 예에 있어서, 제2 회로 패턴층(260)을 형성하는 방법은, 먼저, 제1 회로 패턴층(220) 상에서 컨택 패턴(250)을 따라 화학 구리 도금층(미도시)을 형성한다. 상기 화학 구리 도금층은 화학 도금법에 의하여 증착될 수 있다. 그리고, 상기 화학 구리 도금층을 시드층으로 하여, 전기 도금법에 의하여 전해 구리 도금층을 형성한다. 그리고, 층간 절연층(230) 상에 형성된 상기 화학 구리 도금층 및 상기 전해 구리 도금층을 패터닝하여 제2 회로 패턴층(260)을 형성한다.
도 7을 참조하면, 제2 회로 패턴층(260) 및 층간 절연층(230) 상에 솔더 레지스트 코팅층을 형성한다. 그리고, 상기 솔더 레지스트 코팅층을 패터닝하여 제2 회로 패턴층(260)을 부분적으로 노출시키는 솔더 레지스트 패턴(270)을 형성한다. 일 예로서, 상술한 솔더 레지스트 패턴(270)이 형성된 후에, 제1 회로 패턴층(220)의 바닥면으로부터 솔러 레지스트 패턴(270)의 상면까지의 총 높이는 약 55 um 내지 75 um이 될 수 있다. 일 예로서, 제1 회로 패턴층(220)의 두께는 약 15 um 내지 20 um, 제1 회로 패턴층(220)의 상면에서 층간 절연층(230)의 상면까지의 높이는 약 17 um 내지 25 um, 층간 절연층(230)의 상면에서 제2 회로 패턴층(260)의 상면까지의 높이는 약 15um 내지 20 um, 및 제2 회로 패턴층(260)의 상면으로부터 솔더 레지스트 패턴(260)의 상면까지의 높이는 약 8um 내지 10 um일 수 있다. 이와 같이, 제1 회로 패턴층(220)의 바닥면으로부터 솔러 레지스트 패턴(270)의 상면까지의 총 높이는 전기적 구조적 신뢰성을 유지하는 한도 내에서 상술한 바와 같은 층간 절연층(230)의 두께 선택 및 제1 회로 패턴층(220)과 제2 회로 패턴층(260)의 두께 조절로 55um 까지도 축소하는 것이 가능하다.
몇몇 실시 예들에 의하면, 도 8에 도시된 바와 같이, 솔더 레지스트 패턴(270)에 의해 노출되는 제2 회로 패턴층(260)을 표면 처리할 수 있다. 노출된 제2 회로 패턴층(260)의 부분은 후속 공정에서 칩과 같은 외부 장치와의 전기적 배선을 위한 전도성 패드로서 기능할 수 있다. 상술한 표면 처리에 의해 형성되는 표면처리층(280)은 후속 패키지 공정이 진행될 때 상기 전도성 패드를 보호하며, 칩이 베이스 기판(200) 상에 실장되는 경우 상기 칩과의 와이어 본드 또는 플립 칩 접합이 용이하게 이루어지도록 기능할 수 있다. 상기 표면 처리층(280)은 일 예로서, NiAu, NiPdAu, Au, Ag, Sn, OSP(Organic Solderability Preservative), SOP(Solder On Pad), ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold), ENEP(Electroless Nickel Electroless Palladium), ENAG(Electroless Ni Auto-catalytic Au), ENA2(Electroless Ni Electroless Au & Ag Immersion Au), ENIG(Electroless Nickel and Immersion Gold) 등으로 이루어질 수 있다.
도 9를 참조하면, 이형층(210)을 기준으로 베이스 기판(200)을 서로 분리시킨다. 이로서, 일 면에 제1 회로 패턴층(220), 층간 절연층(230), 제2 회로 패턴층(260) 및 솔더 레지스트 패턴(270)을 구비하는 한 쌍의 패키지 기판(910, 920)을 형성할 수 있다. 패키지 기판(910, 920)의 제1 회로 패턴층(220) 하부에는 구리 박막층(216), 캐리어층(214) 및 코어층(212)이 잔존할 수 있다. 일 실시 예에 의하면, 공지의 물리적 또는 화학적 방법을 적절히 이용하여 이형층(210)을 제거함으로써, 베이스 기판(200)을 서로 분리시킬 수 있다.
이와 같이, 제조 공정 상의 휨 방지를 담보할 수 있는, 일 예로서 총 두께 약 400 um 이상의 두께를 가지는 코어층(212)을 적용하여 제1 회로 패턴층(220), 제2 회로 패턴층(260)을 포함하는 구조물을 형성하고, 이형층(210)을 제거하여 베이스 기판(200)을 서로 분리시킴으로써, 한 쌍의 패키지 기판(910, 920)을 형성할 수 있다. 이로서, 상술한 방법은 패키지 기판 제조의 생산성을 향상시킬 수 있다. 또한, 패키지 기판(910, 920)은 베이스 기판(200)의 분리를 통해, 일 예로서, 각각 200 um의 코어층(212)을 가지는데, 후속 공정 진행시에 여전히 휨 현상이 없는 공정을 진행할 수 있다.
도 10을 참조하면, 패키지 기판(910, 920)의 솔더 레지스트 패턴(270) 상에 칩(290)을 실장하고, 칩(290)을 노출된 제2 회로 패턴층(260)을 커버하는 표면처리층(280)과 전기적으로 연결시킨다. 일 실시 예로서, 표면 처리층(280)이 형성된 제2 회로 패턴층(260)의 일부분을 본딩 와이어(292)을 이용하여 칩(290)과 연결시킬 수 있다. 다른 실시 예로서, 도시되지는 않았지만, 공지의 플립칩 본딩 방법을 이용하여 칩(290)을 제2 회로 패턴층(260)을 커버하는 표면처리층(280)과 전기적으로 연결시킬 수 있다. 그리고, 칩(290)이 실장된 패키지 기판(910, 920)의 일면을 몰딩하는 몰드층(294)를 형성한다.
몇몇 다른 실시 예들에 의하면, 상술한 도 10과 관련된 칩(290)의 실장 및 몰드층(294)의 형성 공정을 발명자가 직접 진행하지 않고, 다른 패키징 업체로 하여금 진행하게 할 수 있다. 즉, 도 2 내지 도 9의 공정을 거친 패키지 기판(910, 920)을 상기 패키징 업체에 제공하고, 상기 패키징 업체가 패키지 기판(910, 920)의 솔더 레지스트 패턴(270) 상에 칩(290)을 실장하고, 칩(290)이 실장된 패키지 기판(910, 920)의 일면을 몰딩하도록 할 수 있다. 이 경우, 발명자는 상기 패키지 업체로부터 상기 칩(290)이 실장되고 몰드층(294)이 형성된 패키지 기판을 상기 패키징 업체로부터 수령하고, 이하의 공정을 수행한다.
도 11을 참조하면, 칩(290)의 실장 및 몰드층(294) 형성까지 끝낸 다음, 패키지 기판(910, 920)으로부터 캐리어층(214) 및 코어층(212)을 제거한다. 일 실시 예에 있어서, 패키지 기판(910, 920)의 구리 박막층(216)과 캐리어층(214)의 계면을 경계로 하여, 캐리어층(214) 및 코어층(212)을 분리하여 제거할 수 있다.
도 12를 참조하면, 패키지 기판(910, 920)의 구리 박막층(216)을 제거하여, 제1 회로 패턴층(220) 및 층간 절연층(230)을 노출시킨다. 몇몇 실시 예들에 있어서, 노출된 제1 회로 패턴층(220)에 대하여 표면 처리하는 단계를 추가적으로 실시할 수 있다. 상기 표면 처리는 도전성 패턴인 제1 회로 패턴층(220)을 외부 환경으로부터 보호하는 기능을 수행할 수 있다. 상술한 표면 처리에 의해 표면 처리층(미도시)이 형성될 수 있으며, 상기 표면 처리층은 일 예로서, NiAu, NiPdAu, Au, Ag, Sn, OSP(Organic Solderability Preservative), SOP(Solder On Pad), ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold), ENEP(Electroless Nickel Electroless Palladium), ENAG(Electroless Ni Auto-catalytic Au), ENA2(Electroless Ni Electroless Au & Ag Immersion Au), ENIG(Electroless Nickel and Immersion Gold) 등으로 이루어질 수 있다.
몇몇 실시 예들에 있어서, 상기 노출된 제1 회로 패턴층(220)의 일부분 상에 별도의 회로기판과의 접속을 위한 접속 구조물을 형성할 수도 있다. 상기 접속 구조물은 일 예로서, 솔더볼 일 수 있다.
상술한 공정을 거쳐서, 도 12에 도시된 것과 같은 박형 인쇄회로기판을 형성할 수 있다. 상기 박형 인쇄회로기판은 제1 회로 패턴층(220)의 바닥면으로부터 솔러 레지스트 패턴(270)의 상면까지의 두께는 약 55 um 내지 75 um 일 수 있다. 일 예로서, 제1 회로 패턴층(220)의 두께(H1)는 약 15 um 내지 20 um, 제1 회로 패턴층(220)의 상면에서 층간 절연층(230)의 상면까지의 높이(H2)는 약 17 um 내지 25 um, 층간 절연층(230)의 상면에서 제2 회로 패턴층(260)의 상면까지의 높이(H3)는 약 15 um 내지 20 um, 및 제2 회로 패턴층(260)의 상면으로부터 솔더 레지스트 패턴(260)의 상면까지의 높이(H4)는 약 8um 내지 10 um일 수 있다. 상술한 약 55um 내지 75 um의 두께는 종래의 코어 절연층을 적용하는 공정을 적용하는 경우의 인쇄회로기판의 최저 두께인 100 um보다 얇다. 상기 박형 인쇄회로기판의 제1 회로 패턴층(220)의 바닥면으로부터 솔러 레지스트 패턴(270)의 상면까지의 두께는 전기적 구조적 신뢰성을 유지하는 한도 내에서 상술한 바와 같은 층간 절연층(230)의 두께 선택 및 제1 회로 패턴층(220)과 제2 회로 패턴층(260)의 두께 조절로 55um 까지도 축소하는 것이 가능하다. 이와 같이, 본 출원의 일 실시예에 따르는 제조 방법은 종래의 코어 절연층을 채택하지 않음으로써 종래보다 박형인 인쇄회로기판을 용이하게 제조할 수 있게 된다.
상술한 바와 같이 본 출원의 일 실시 예에 의하면, 박형의 인쇄회로기판을 제조 공정에 있어서, 종래의 코어 절연층에 대응되는 코어층의 두께를 종래의 임계 두께 이상으로 충분히 유지한 채로, 베이스 기판의 휨 현상 없이 상기 베이스 기판에 공정을 진행한다. 일 예로서, 약 100 um의 두께를 가지는 인쇄회로기판을 제조하기 위해, 상기 휨 현상 없이 상기 공정을 진행할 수 있는 종래의 코어 절연층의 임계 두께는 약 40 um 이었다. 그리고, 상기 베이스 기판의 양쪽 면에 공정을 진행하고 이형층을 제거하여 코어층을 분리함으로써, 각각의 일면에 회로패턴층이 구현된 패키지 기판을 각각 제조한다. 즉, 본 출원의 일 실시 예에 의하면, 코어층의 두께를 종래의 코어 절연층의 임계 두께 이상으로 충분히 유지함으로써, 공정 신뢰도를 유지한 채로 패키지 기판을 제조할 수 있다. 그리고, 칩을 상기 패키지 기판에 실장한 후에 최종적으로 상기 코어층을 제거함으로써, 종래보다 박형의 인쇄회로기판을 구현할 수 있다. 즉, 일 예로서, 최종 두께가 55 내지 75 um인 인쇄회로기판을 구현할 수 있다.
또한, 상기 베이스 기판의 양쪽 면에 상기 회로패턴층을 구현하고 이를 분리시켜 한 쌍의 패키지 기판을 제조하는 공정을 채용함으로써, 종래에 비해 인쇄회로기판의 생산성을 향상시킬 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 박형 인쇄회로기판, 110: 코어 절연층, 120: 회로 패턴, 130: 관통홀, 140: 도전성 비아층, 150: 솔더 레지스트층,
200: 베이스 기판, 210: 이형층, 212: 코어층, 214: 캐리어층, 216: 구리 박막층, 220: 제1 회로 패턴층, 230: 층간 절연층, 240: 구리 박막층, 250: 컨택 패턴, 260: 제2 회로 패턴층, 270: 솔더 레지스트 패턴, 280: 표면 처리층,
292: 본딩 와이어, 294: 몰드층,
910, 920: 패키지 기판.
200: 베이스 기판, 210: 이형층, 212: 코어층, 214: 캐리어층, 216: 구리 박막층, 220: 제1 회로 패턴층, 230: 층간 절연층, 240: 구리 박막층, 250: 컨택 패턴, 260: 제2 회로 패턴층, 270: 솔더 레지스트 패턴, 280: 표면 처리층,
292: 본딩 와이어, 294: 몰드층,
910, 920: 패키지 기판.
Claims (17)
- 이형층의 양쪽 면에 순차적으로 배치되는 코어층, 캐리어층 및 구리 박막층을 포함하는 베이스 기판을 제공하되, 상기 코어층은 절연 수지이며 인쇄회로공정 중의 휨현상을 방지하기 위해 100 um 이상의 두께를 가지며, 상기 캐리어층은 상기 구리 박막층보다 두꺼운 구리층이며 인쇄회로공정 중에 형성되는 구조물을 지지하는 역할을 수행하도록 하며, 상기 구리 박막층은 인쇄회로공정 중에 도금 공정의 시드층 역할을 수행하도록 하는 단계;
상기 베이스 기판의 양쪽 면에 위치하는 상기 구리 박막층 상에 제1 회로 패턴층을 형성하는 단계;
상기 제1 회로 패턴층을 커버하는 층간 절연층을 상기 베이스 기판 상에 형성하고 상기 층간절연층을 선택적으로 식각하여 상기 제1 회로 패턴층을 부분적으로 노출하는 컨택 패턴을 형성하는 단계;
상기 컨택 패턴의 내부를 채우며 상기 층간 절연층의 상면에 형성되는 제2 회로 패턴층을 형성하는 단계;
상기 제2 회로 패턴층 및 상기 층간 절연층 상에 솔더 레지스트 코팅층을 형성하고, 상기 솔더 레지스트 코팅층을 패터닝하여 상기 제2 회로 패턴층을 부분적으로 노출시키는 솔더 레지스트 패턴을 형성하는 단계; 및
상기 이형층을 기준으로 상기 베이스 기판을 서로 분리시켜, 상기 코어층, 상기 캐리어층 및 상기 구리 박막층의 적층 구조 상에 상기 제1 회로 패턴층, 상기 층간 절연층, 상기 제2 회로 패턴층 및 상기 솔더 레지스트 패턴을 구비하는 패키지 기판을 형성하는 단계를 포함하는
박형 인쇄회로기판의 제조 방법. - 삭제
- 제1 항에 있어서,
상기 베이스 기판을 이용하여, 상기 제1 회로 패턴층의 바닥면으로부터 상기 솔더 레지스트 패턴의 상면까지의 총 높이가 55 내지 75 um이 되도록 상기 제1 회로 패턴층, 상기 층간 절연층, 상기 제2 회로 패턴층 및 상기 솔더 레지스트 패턴을 형성하는 박형 인쇄회로기판의 제조 방법. - 제1 항에 있어서,
상기 솔더 레지스트 패턴에 의해 노출되는 상기 제2 회로 패턴층을 표면 처리하는 단계를 추가적으로 포함하는 박형 인쇄회로기판의 제조 방법. - 제1 항에 있어서,
상기 제1 회로 패턴층을 형성하는 단계는
상기 구리박막층 상에 전기 도금법에 의하여 구리층을 형성하는 단계;
상기 구리층 상에 상기 제1 회로 패턴층에 대응되는 구현 패턴을 가지는 드라이 필름 패턴을 형성하는 단계; 및
상기 드라이 필름 패턴을 이용하여 상기 구리층을 패터닝하는 단계를 포함하는 박형 인쇄회로기판의 제조 방법. - 제1 항에 있어서,
상기 제1 회로 패턴층을 커버하는 상기 층간 절연층을 형성하는 단계는
상기 제1 회로 패턴층과 대면하는 방향으로 절연성 필름을 배치하는 단계; 및
상기 베이스 기판과 상기 절연성 필름을 압착하여 접착시키는 단계를 포함하는
박형 인쇄회로기판의 제조 방법. - 제1 항에 있어서,
상기 제1 회로 패턴층을 부분적으로 노출하는 상기 컨택 패턴을 형성하는 단계는
상기 층간절연층 상에 상기 컨택 패턴에 대응되는 구현 패턴을 가지는 드라이 필름 패턴을 형성하는 단계;
상기 드라이 필름 패턴을 이용하여 상기 층간절연층을 레이저 식각하는 단계를 포함하는
박형 인쇄회로기판의 제조 방법. - 제1 항에 있어서,
제2 회로 패턴층을 형성하는 단계는
상기 제1 회로 패턴층 상에서 상기 컨택 패턴을 따라 화학 구리 도금층을 형성하는 단계;
상기 화학 구리 도금층 상에 전해 구리 도금층을 형성하는 단계; 및
상기 전해 구리 도금층 상에 상기 제2 회로 패턴층에 대응되는 구현 패턴을 가지는 드라이 필름 패턴을 형성하는 단계; 및
상기 드라이 필름 패턴을 이용하여 상기 전해 구리 도금층을 패터닝하는 단계를 포함하는
박형 인쇄회로기판의 제조 방법. - 제1 항의 제조 방법에 의해 제조된 패키지 기판을 준비하는 단계;
상기 패키지 기판의 상기 솔더 레지스트 패턴 상에 칩을 실장하고, 상기 칩을 상기 노출된 제2 회로 패턴층과 전기적으로 연결시키는 단계;
상기 칩이 실장된 상기 패키지 기판의 일면을 몰딩하는 몰드층을 형성하는 단계;
상기 패키지 기판의 상기 구리 박막층과 상기 캐리어층의 계면을 경계로 하여, 상기 코어층 및 상기 캐리어층을 제거하는 단계; 및
상기 패키지 기판의 상기 구리 박막층을 제거하여, 상기 제1 회로 패턴층 및 상기 층간절연층을 노출시키는 단계를 포함하는
박형 인쇄회로기판의 제조 방법. - 제1 항의 제조 방법에 의해 제조된 패키지 기판을 준비하는 단계;
상기 패키지 기판을 패키징 업체에 제공하여, 상기 패키징 업체가 상기 패키지 기판의 상기 솔더 레지스트 패턴 상에 칩을 실장하고, 상기 칩이 실장된 상기 패키지 기판의 일면을 몰딩하도록 하는 단계;
상기 패키징 업체로부터 상기 칩이 실장된 상기 패키지 기판을 수령하는 단계;
상기 패키지 기판의 상기 구리 박막층과 상기 캐리어층의 계면을 경계로 하여, 상기 코어층 및 상기 캐리어층을 제거하는 단계; 및
상기 패키지 기판의 상기 구리 박막층을 제거하여, 상기 제1 회로 패턴층 및 상기 층간절연층을 노출시키는 단계를 포함하는
박형 인쇄회로기판의 제조 방법. - 제9 항 또는 제10 항에 있어서,
노출된 상기 제1 회로 패턴층에 대하여 표면 처리하는 단계를 추가적으로 포함하는 박형 인쇄회로기판의 제조 방법. - 제9 항 또는 제10 항에 있어서,
상기 제1 회로 패턴층의 두께는 15um 내지 20um, 상기 제1 회로 패턴층의 상면에서 상기 층간 절연층의 상면까지의 높이는 17um 내지 25um, 상기 층간 절연층의 상면에서 상기 제2 회로 패턴층의 상면까지의 높이는 15um 내지 20um 및 상기 제2 회로 패턴층의 상면으로부터 상기 솔더 레지스트 패턴의 상면까지의 높이는 8um 내지 10um 이 되도록 형성하는 박형 인쇄회로기판의 제조 방법. - 삭제
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