TW201407723A - 半導體封裝件及其製法 - Google Patents

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王維賓
林邦群
陳泳良
鄭坤一
邱正文
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矽品精密工業股份有限公司
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Abstract

一種半導體封裝件之製法，係於一表面依序具有第一與第二金屬層之承載結構之第二金屬層上形成複數電性連接墊，再移除該第二金屬層外露之部分，以保留該些電性連接墊下之第二金屬層，接著進行線路增層與置晶製程，之後藉由剝離方式，同時移除該承載結構、第一與第二金屬層，而無需再進行蝕刻製程以移除殘留之金屬材，故能節省製程時間，且可省略蝕刻製程所需之費用。本發明復提供該半導體封裝件。

Description

半導體封裝件及其製法
本發明係有關一種封裝技術，尤指一種半導體封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。為了滿足半導體封裝件微型化(miniaturization)的封裝需求，係朝降低承載晶片之封裝基板的厚度發展。
早期半導體封裝件之製法中，係以具有核心層10之封裝基板1提升整體結構之剛性，如第1圖所示，以利於後續置晶與封裝製程。該封裝基板1復包含：形成於該核心層10之相對兩側上之複數介電層11、形成於該介電層11上之線路層12、形成於該介電層11中且電性連接該線路層12之複數導電盲孔13、形成於該最外側之介電層11上之複數電性接觸墊14、形成於該核心層10中且電性連接該線路層12之複數導電通孔100、及形成於該最外側之介電層11上之防銲層15，且該防銲層15外露該些電性接觸墊14。於後續置晶與封裝製程中，先置放一晶片於該防銲層15上，且該晶片藉由複數銲線電性連接該些電性接觸墊14，再以封裝膠體包覆該晶片與銲線。
然而，因該封裝基板1具有核心層10，故該封裝基板1之厚度增加，導致半導體封裝件之整體厚度增加，而難以符合薄化之需求。再者，因使用該核心層10需製作該導 電通孔100，致使導電路徑增長，導致訊號傳遞較慢，故難以符合電子產品之功能需求。
因此，遂發展出無核心層(coreless)之封裝基板，以縮短導電路徑及降低整體結構厚度，而達到微小化及高頻化之需求。
第2A至2F圖係為習知核心層(coreless)之半導體封裝件2之製法之剖視示意圖。
如第2A圖所示，提供一承載結構20，該承載結構20具有相對之第一側20a與第二側20b，且該第一側20a上依序形成有一第一金屬層21與一第二金屬層22，而該第二側20b上係具有一第三金屬層23。其中，該第二金屬層22係以電鍍方式形成於該第一金屬層21上。
如第2B圖所示，形成複數電性連接墊24於該第二金屬層22上。
如第2C圖所示，形成一線路增層結構25於該第二金屬層22與該些電性連接墊24上。該線路增層結構25係具有至少一介電層250、形成於該介電層250上之線路層251、及形成於該介電層250中之複數導電盲孔252，且該導電盲孔252電性連接該線路層251與電性連接墊24，又該線路層251具有複數電性接觸墊253。
接著，形成一絕緣保護層26於該線路增層結構25，且令該些電性接觸墊253外露於該絕緣保護層26之表面。
如第2D圖所示，設置一半導體元件27於該線路增層結構25上，且該半導體元件27係藉由銲線270電性連接 該些電性接觸墊253。接著，形成封裝膠體28於該絕緣保護層26上，以包覆該半導體元件27。
如第2E圖所示，藉由剝離方式，移除該承載結構20、第一金屬層21與第三金屬層23。
如第2F圖所示，藉由蝕刻方式，移除該第二金屬層22，以外露該些電性連接墊24，俾供後續進行植球製程。實際上，進行蝕刻移除製程中，會蝕刻該電性連接墊24之部分表面，使該電性連接墊24之部分表面形成不規則微凹陷表面。
惟，於習知製法中，該第二金屬層22與電性連接墊24黏接該介電層250之接著力係大於該第二金屬層22與第一金屬層21之接著力，故當剝離移除該承載結構20、第一金屬層21與第三金屬層23之後，仍會留下該第二金屬層22於該介電層250上，之後需再以蝕刻方式移除該第二金屬層22，導致製程時間冗長，且需使用蝕刻製程所需之設備及化學藥液，因而大幅增加製造成本。
因此，如何克服上述習知技術之問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體封裝件，係包括：線路增層結構，係具有相對之第一表面與第二表面，且該線路增層結構包含表面作為該第一與第二表面之至少一介電層、形成於該介電層上之線路層、及形成於該介電層中並電性連接該線路層之複數導電 盲孔，且該第一表面上具有電性連接該導電盲孔之複數電性接觸墊；複數電性連接墊，係嵌設於該線路增層結構之第二表面上並電性連接該導電盲孔，且該些電性連接墊與該第二表面形成有段差；以及至少一半導體元件，係設於該線路增層結構之第一表面上，且該半導體元件電性連接該些電性接觸墊。
本發明復提供一種半導體封裝件之製法，係包括：提供一承載結構，其表面依序具有第一金屬層與第二金屬層；形成複數電性連接墊於該第二金屬層上；移除該第二金屬層未被該電性連接墊覆蓋之部分，以保留該些電性連接墊下之第二金屬層，且外露該第一金屬層；形成一線路增層結構於該第一金屬層與該些電性連接墊上，且該線路增層結構上具有複數電性接觸墊；設置至少一半導體元件於該線路增層結構上，且該半導體元件電性連接該些電性接觸墊；以及藉由剝離方式，同時移除該承載結構、第一金屬層與該電性連接墊下之第二金屬層。
本發明再提供一種半導體封裝件之製法，係包括：提供一承載結構，其表面依序具有第一金屬層與第二金屬層；圖案化該第二金屬層，以形成複數電性連接墊，且外露該第一金屬層；形成一線路增層結構於該第一金屬層與該些電性連接墊上，且該線路增層結構上具有複數電性接觸墊；設置至少一半導體元件於該線路增層結構上，且該半導體元件電性連接該些電性接觸墊；以及藉由剝離方式，移除該承載結構與第一金屬層。
前述之製法中，係以蝕刻方式形成該些電性連接墊。
前述之兩種製法中，該承載結構具有相對之第一側與第二側，且該第一側上具有該第一與第二金屬層，而該第二側上具有第三金屬層。該第一與第三金屬層係為銅箔。
前述之兩種製法中，該第二金屬層係以電鍍方式形成於該第一金屬層上。
前述之兩種製法中，該線路增層結構係具有至少一介電層、形成於該介電層上之線路層、及形成於該介電層中之複數導電盲孔，且該導電盲孔電性連接該線路層與電性連接墊，又該些電性接觸墊係為該最外層之線路層的一部分。
前述之半導體封裝件及兩種製法中，復包括形成絕緣保護層於該線路增層結構之第一表面上，且令該些電性接觸墊外露於該絕緣保護層。又包括形成封裝膠體於該絕緣保護層上，以包覆該半導體元件。
另外，前述之半導體封裝件及兩種製法中，復包括形成封裝膠體於該線路增層結構之第一表面上，以包覆該半導體元件。
由上可知，本發明之半導體封裝件及其製法中，係藉由製作該電性連接墊時一併移除其外之第二金屬層，使該第二金屬層與該介電層之接觸面積極少因而結合力極小，故當剝離該承載結構與該第一金屬層時，能順勢移除該第二金屬層。
再者，僅需以剝離方式移除承載結構、第一與第二金 屬層，而無需如習知技術於後續進行蝕刻製程，故不僅能節省製程時間，且可省略蝕刻製程所需之設備及化學藥液，因而能大幅降低製造成本。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第3A至3E圖係為本發明之半導體封裝件3之製法之剖視示意圖。
如第3A圖所示，提供一承載結構30，該承載結構30具有相對之第一側30a與第二側30b，且該第一側30a上依序形成有一第一金屬層31與一第二金屬層32，而該第二側30b上係具有一第三金屬層33。
於本實施例中，該承載結構30之材質為玻纖材質(如FR4)，且該第一與第三金屬層31,33係為銅箔，使該承載結構30作為銅箔基板(Copper clad laminate,CCL)。有關銅箔基板之種類繁多，且為業界所熟知，故不再贅述。
再者，該第二金屬層32係以電鍍方式形成於該第一金屬層31上。
如第3B圖所示，進行圖案化線路製程，形成複數電性連接墊34於該第二金屬層32上。有關線路製程之種類繁多，並無特別限制。
接著，移除該第二金屬層32未被該電性連接墊34覆蓋之部分，以保留該些電性連接墊34下之第二金屬層32’，且外露該第一金屬層31。
如第3C圖所示，形成一線路增層結構35於該第一金屬層31與該些電性連接墊34上，且該線路增層結構35上具有複數電性接觸墊353。
於本實施例中，該線路增層結構35係具有一介電層350、形成於該介電層350上之線路層351、及形成於該介電層350中之複數導電盲孔352，且該導電盲孔352電性連接該線路層351與電性連接墊34，又該些電性接觸墊353係為該最外層之線路層351的一部分，而該介電層350之材質可例如為預浸材(prepreg,PP)。
再者，該線路增層結構35係具有相對之第一表面35a與第二表面35b，且該第一表面35a與第二表面35b係為該介電層350表面，而且該些電性接觸墊353係形成於該 第一表面35a上，該線路增層結構35並以該第二表面35b結合該第一金屬層31。
本發明係藉由蝕刻製程，移除該些電性連接墊34下方以外的區域之第二金屬層32，以減少該第二金屬層32’與該介電層350之接觸面積(僅該第二金屬層32’之側面)而使兩者之結合力極小，且能增加該介電層350與該電性連接墊34間之附著力。
又，於本實施例中，該線路增層結構35係為單層線路結構，故該介電層350之上、下表面係作為該第一表面35a與第二表面35b。於其它實施例中，該線路增層結構亦可為多層線路結構，而上、下最外側之介電層表面即作為第一與第二表面。
接著，形成一絕緣保護層36於該線路增層結構35之第一表面35a上，且令該些電性接觸墊353外露於該絕緣保護層36之表面。
於本實施例中，該些電性接觸墊353係與該絕緣保護層36之表面齊平，以令該些電性接觸墊353外露於該絕緣保護層36之表面。於其它實施例中，亦可於該絕緣保護層36上形成複數開孔(圖略)，以令該些電性接觸墊353對應外露於該些開孔。
如第3D圖所示，設置一半導體元件37於該線路增層結構35之第一表面35a上(即該絕緣保護層36上)，且該半導體元件37電性連接該些電性接觸墊353。接著，形成封裝膠體38於該絕緣保護層36上，以包覆該半導體元 件37。
於本實施例中，該半導體元件37係藉由複數銲線370電性連接該些電性接觸墊353。於其它實施例中，該半導體元件37亦可藉由覆晶方式(即導電凸塊)(圖略)電性連接該些電性接觸墊353。
如第3E圖所示，藉由剝離方式，一併移除該承載結構30、第一金屬層31、第三金屬層33與該電性連接墊34下之第二金屬層32’，使該些電性連接墊34之外露表面34a與該線路增層結構35之第二表面35b形成一平整的段差，如圖所示之段差高度h。
本發明之製法藉由該承載結構30(如玻纖材料)對該第一金屬層31之接著力大於該第一金屬層31對該介電層350之接著力，故當以剝離方式移除該承載結構30時，能輕易將該第一金屬層31剝離。
再者，藉由製作該電性連接墊34時，一併移除該電性連接墊34以外區域之第二金屬層32，使該第二金屬層32’與該介電層350間之結合力極小，故當剝離該第一金屬層31時，能順勢剝離該第二金屬層32’。
又，本發明之製法中，僅需以剝離方式移除承載結構30及其上之結構，而無需採用蝕刻製程，故不僅能節省製程時間，且可省略蝕刻製程所需之設備及化學藥液費用，因而能大幅降低製造成本。
另外，如第3E’圖所示，於第3B圖之製程中，可直接圖案化該第二金屬層32，即蝕刻該第二金屬層32，以形成 複數電性連接墊34’，且外露該第一金屬層31。於後續移除該承載結構30、第一金屬層31與第三金屬層33時，需輕輕地剝離該承載結構30及第一金屬層31，以避免順勢剝離該些電性連接墊34’。
本發明復提供一種半導體封裝件3，其包括：一線路增層結構35、複數電性連接墊34、一半導體元件37以及封裝膠體38。
所述之線路增層結構35係具有相對之第一表面35a與第二表面35b，且該線路增層結構35包含表面作為該第一與第二表面35a,35b之一介電層350、形成於該介電層350上之線路層351、及形成於該介電層350中以電性連接該線路層351之複數導電盲孔352，且該第一表面35a上具有電性連接該導電盲孔352之複數電性接觸墊353。
所述之電性連接墊34係嵌設於該線路增層結構35之第二表面35b上，且該些電性連接墊34與該第二表面35b形成有段差，並電性連接該導電盲孔352。
所述之半導體元件37係設於該線路增層結構35之第一表面35a上，且藉由複數銲線370電性連接該些電性接觸墊353。
所述之封裝膠體38係形成於該線路增層結構35之第一表面35a上，以包覆該半導體元件37。
所述之半導體封裝件3復包括形成於該線路增層結構35之第一表面35a上之絕緣保護層36，且令該些電性接觸墊353外露於該絕緣保護層36之表面，使該封裝膠體38 形成於該絕緣保護層36上，以包覆該半導體元件37。
綜上所述，本發明半導體封裝件及其製法中，係僅以剝離方式直接移除該承載結構、第一與第二金屬層，而無需於剝離製程後再進行蝕刻移除製程，故不僅能節省製程時間，且能大幅降低製作成本。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1‧‧‧封裝基板
10‧‧‧核心層
100‧‧‧導電通孔
11,250,350‧‧‧介電層
12,251,351‧‧‧線路層
13,252,352‧‧‧導電盲孔
14,253,353‧‧‧電性接觸墊
15‧‧‧防銲層
2,3‧‧‧半導體封裝件
20,30‧‧‧承載結構
20a,30a‧‧‧第一側
20b,30b‧‧‧第二側
21,31‧‧‧第一金屬層
22,32,32’‧‧‧第二金屬層
23,33‧‧‧第三金屬層
24,34,34’‧‧‧電性連接墊
25,35‧‧‧線路增層結構
26,36‧‧‧絕緣保護層
27,37‧‧‧半導體元件
270,370‧‧‧銲線
28,38‧‧‧封裝膠體
34a‧‧‧外露表面
35a‧‧‧第一表面
35b‧‧‧第二表面
h‧‧‧段差高度
第1圖係為習知具有核心層之封裝基板之剖視示意圖；第2A至2F圖係為習知無核心層之半導體封裝件之製法之剖視示意圖；以及第3A至3E圖係為本發明之半導體封裝件之製法之剖視示意圖；其中，第3E’圖係為第3E’圖之另一實施例之剖視示意圖。
3‧‧‧半導體封裝件
34‧‧‧電性連接墊
34a‧‧‧外露表面
35‧‧‧線路增層結構
35a‧‧‧第一表面
35b‧‧‧第二表面
350‧‧‧介電層
351‧‧‧線路層
352‧‧‧導電盲孔
353‧‧‧電性接觸墊
36‧‧‧絕緣保護層
37‧‧‧半導體元件
370‧‧‧銲線
38‧‧‧封裝膠體
h‧‧‧段差高度

Claims (21)

  1. 一種半導體封裝件，係包括：線路增層結構，係具有相對之第一表面與第二表面，且該線路增層結構包含表面作為該第一與第二表面之至少一介電層、形成於該介電層上之線路層、及形成於該介電層中並電性連接該線路層之複數導電盲孔，且該第一表面上具有電性連接該導電盲孔之複數電性接觸墊；複數電性連接墊，係嵌設於該線路增層結構之第二表面上並電性連接該導電盲孔，且該些電性連接墊與該第二表面形成有段差；以及至少一半導體元件，係設於該線路增層結構之第一表面上，且該半導體元件電性連接該些電性接觸墊。
  2. 如申請專利範圍第1項所述之半導體封裝件，復包括絕緣保護層，係形成於該線路增層結構之第一表面上，且令該些電性接觸墊外露於該絕緣保護層。
  3. 如申請專利範圍第2項所述之半導體封裝件，復包括封裝膠體，係形成於該絕緣保護層上，以包覆該半導體元件。
  4. 如申請專利範圍第1項所述之半導體封裝件，復包括封裝膠體，係形成於該線路增層結構之第一表面上，以包覆該半導體元件。
  5. 一種半導體封裝件之製法，係包括：提供一承載結構，其表面依序具有第一金屬層與 第二金屬層；形成複數電性連接墊於該第二金屬層上；移除該第二金屬層未被該電性連接墊覆蓋之部分，以保留該些電性連接墊下之第二金屬層，且外露該第一金屬層；形成一線路增層結構於該第一金屬層與該些電性連接墊上，且該線路增層結構上具有複數電性接觸墊；設置至少一半導體元件於該線路增層結構上，且該半導體元件電性連接該些電性接觸墊；以及藉由剝離方式，同時移除該承載結構、第一金屬層與該電性連接墊下之第二金屬層。
  6. 如申請專利範圍第5項所述之半導體封裝件之製法，其中，該承載結構具有相對之第一側與第二側，且該第一側上具有該第一與第二金屬層，而該第二側上具有第三金屬層。
  7. 如申請專利範圍第6項所述之半導體封裝件之製法，其中，該第一與第三金屬層係為銅箔。
  8. 如申請專利範圍第5項所述之半導體封裝件之製法，其中，該第二金屬層係以電鍍方式形成於該第一金屬層上。
  9. 如申請專利範圍第5項所述之半導體封裝件之製法，其中，該線路增層結構係具有至少一介電層、形成於該介電層上之線路層、及形成於該介電層中之複數導電盲孔，且該導電盲孔電性連接該線路層與電性連接 墊，又該些電性接觸墊係為該最外層之線路層的一部分。
  10. 如申請專利範圍第5項所述之半導體封裝件之製法，復包括形成絕緣保護層於該線路增層結構，且令該些電性接觸墊外露於該絕緣保護層。
  11. 如申請專利範圍第10項所述之半導體封裝件之製法，復包括形成封裝膠體於該絕緣保護層上，以包覆該半導體元件。
  12. 如申請專利範圍第5項所述之半導體封裝件之製法，復包括形成封裝膠體於該線路增層結構上，以包覆該半導體元件。
  13. 一種半導體封裝件之製法，係包括：提供一承載結構，其表面依序具有第一金屬層與第二金屬層；圖案化該第二金屬層，以形成複數電性連接墊，且外露該第一金屬層；形成一線路增層結構於該第一金屬層與該些電性連接墊上，且該線路增層結構上具有複數電性接觸墊；設置至少一半導體元件於該線路增層結構上，且該半導體元件電性連接該些電性接觸墊；以及藉由剝離方式，移除該承載結構與第一金屬層。
  14. 如申請專利範圍第13項所述之封裝基板之製法，其中，該承載結構具有相對之第一側與第二側，且該第一側上具有該第一與第二金屬層，而該第二側上具有 第三金屬層。
  15. 如申請專利範圍第14項所述之封裝基板之製法，其中，該第一與第三金屬層係為銅箔。
  16. 如申請專利範圍第13項所述之封裝基板之製法，其中，該第二金屬層係以電鍍方式形成於該第一金屬層上。
  17. 如申請專利範圍第13項所述之封裝基板之製法，其中，係以蝕刻方式形成該些電性連接墊。
  18. 如申請專利範圍第13項所述之封裝基板之製法，其中，該線路增層結構係具有至少一介電層、形成於該介電層上之線路層、及形成於該介電層中之複數導電盲孔，且該導電盲孔電性連接該線路層與電性連接墊，又該些電性接觸墊係為該最外層之線路層的一部分。
  19. 如申請專利範圍第13項所述之封裝基板之製法，復包括形成絕緣保護層於該線路增層結構上，且令該些電性接觸墊外露於該絕緣保護層。
  20. 如申請專利範圍第19項所述之半導體封裝件之製法，復包括形成封裝膠體於該絕緣保護層上，以包覆該半導體元件。
  21. 如申請專利範圍第13項所述之半導體封裝件之製法，復包括形成封裝膠體於該線路增層結構上，以包覆該半導體元件。
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