CN103579173B - 半导体封装件的制法 - Google Patents
半导体封装件的制法 Download PDFInfo
- Publication number
- CN103579173B CN103579173B CN201210308022.5A CN201210308022A CN103579173B CN 103579173 B CN103579173 B CN 103579173B CN 201210308022 A CN201210308022 A CN 201210308022A CN 103579173 B CN103579173 B CN 103579173B
- Authority
- CN
- China
- Prior art keywords
- metal level
- making
- semiconductor package
- electric connection
- reinforced structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 68
- 238000000034 method Methods 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title description 5
- 239000002184 metal Substances 0.000 claims abstract description 107
- 229910052751 metal Inorganic materials 0.000 claims abstract description 107
- 238000005530 etching Methods 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 114
- 239000011241 protective layer Substances 0.000 claims description 23
- 239000000084 colloidal system Substances 0.000 claims description 13
- 238000012856 packing Methods 0.000 claims description 13
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 238000007747 plating Methods 0.000 claims description 5
- 239000011889 copper foil Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 230000000717 retained effect Effects 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 6
- 239000007769 metal material Substances 0.000 abstract 1
- 239000012792 core layer Substances 0.000 description 8
- 238000004806 packaging method and process Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000003466 welding Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种半导体封装件及其制法，该半导体封装件的制法，通过于一表面依序具有第一与第二金属层的承载结构的第二金属层上形成多个电性连接垫，再移除该第二金属层外露的部分，以保留该些电性连接垫下的第二金属层，接着进行线路增层与置晶工艺，之后借由剥离方式，同时移除该承载结构、第一与第二金属层，而无需再进行蚀刻工艺以移除残留的金属材，所以能节省工艺时间，且可省略蚀刻工艺所需的费用。
Description
技术领域
本发明涉及一种封装技术，尤指一种半导体封装件及其制法。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足半导体封装件微型化(miniaturization)的封装需求，朝降低承载芯片的封装基板的厚度发展。
早期半导体封装件的制法中，以具有核心层10的封装基板1提升整体结构的刚性，如图1所示，以利于后续置晶与封装工艺。该封装基板1还包含：形成于该核心层10的相对两侧上的多个介电层11、形成于该介电层11上的线路层12、形成于该介电层11中且电性连接该线路层12的多个导电盲孔13、形成于该最外侧的介电层11上的多个电性接触垫14、形成于该核心层10中且电性连接该线路层12的多个导电通孔100、及形成于该最外侧的介电层11上的防焊层15，且该防焊层15外露该些电性接触垫14。于后续置晶与封装工艺中，先置放一芯片于该防焊层15上，且该芯片借由多个焊线电性连接该些电性接触垫14，再以封装胶体包覆该芯片与焊线。
然而，因该封装基板1具有核心层10，所以该封装基板1的厚度增加，导致半导体封装件的整体厚度增加，而难以符合薄化的需求。再者，因使用该核心层10需制作该导电通孔100，致使导电路径增长，导致信号传递较慢，所以难以符合电子产品的功能需求。
因此，遂发展出无核心层(coreless)的封装基板，以缩短导电路径及降低整体结构厚度，而达到微小化及高频化的需求。
图2A至图2F为现有核心层(coreless)的半导体封装件2的制法的剖视示意图。
如图2A所示，提供一承载结构20，该承载结构20具有相对的第一侧20a与第二侧20b，且该第一侧20a上依序形成有一第一金属层21与一第二金属层22，而该第二侧20b上具有一第三金属层23。其中，该第二金属层22以电镀方式形成于该第一金属层21上。
如图2B所示，形成多个电性连接垫24于该第二金属层22上。
如图2C所示，形成一线路增层结构25于该第二金属层22与该些电性连接垫24上。该线路增层结构25具有至少一介电层250、形成于该介电层250上的线路层251、及形成于该介电层250中的多个导电盲孔252，且该导电盲孔252电性连接该线路层251与电性连接垫24，又该线路层251具有多个电性接触垫253。
接着，形成一绝缘保护层26于该线路增层结构25，且令该些电性接触垫253外露于该绝缘保护层26的表面。
如图2D所示，设置一半导体组件27于该线路增层结构25上，且该半导体组件27借由焊线270电性连接该些电性接触垫253。接着，形成封装胶体28于该绝缘保护层26上，以包覆该半导体组件27。
如图2E所示，借由剥离方式，移除该承载结构20、第一金属层21与第三金属层23。
如图2F所示，借由蚀刻方式，移除该第二金属层22，以外露该些电性连接垫24，以供后续进行植球工艺。实际上，进行蚀刻移除工艺中，会蚀刻该电性连接垫24的部分表面，使该电性连接垫24的部分表面形成不规则微凹陷表面。
然而，于现有制法中，该第二金属层22与电性连接垫24黏接该介电层250的接着力大于该第二金属层22与第一金属层21的接着力，所以当剥离移除该承载结构20、第一金属层21与第三金属层23之后，仍会留下该第二金属层22于该介电层250上，之后需再以蚀刻方式移除该第二金属层22，导致工艺时间冗长，且需使用蚀刻工艺所需的设备及化学药液，因而大幅增加制造成本。
因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺陷，本发明的主要目的在于提供一种半导体封装件及其制法，能节省工艺时间，且可省略蚀刻工艺所需的费用。
本发明的半导体封装件，包括：线路增层结构，其具有相对的第一表面与第二表面，且该线路增层结构包含表面作为该第一与第二表面的至少一介电层、形成于该介电层上的线路层、及形成于该介电层中并电性连接该线路层的多个导电盲孔，且该第一表面上具有电性连接该导电盲孔的多个电性接触垫；多个电性连接垫，其嵌设于该线路增层结构的第二表面上并电性连接该导电盲孔，且该些电性连接垫与该第二表面形成有段差；以及至少一半导体组件，其设于该线路增层结构的第一表面上，且该半导体组件电性连接该些电性接触垫。
本发明还提供一种半导体封装件的制法，其包括：提供一承载结构，其表面依序具有第一金属层与第二金属层；形成多个电性连接垫于该第二金属层上；移除该第二金属层未被该电性连接垫覆盖的部分，以保留该些电性连接垫下的第二金属层，且外露该第一金属层；形成一线路增层结构于该第一金属层与该些电性连接垫上，且该线路增层结构上具有多个电性接触垫；设置至少一半导体组件于该线路增层结构上，且该半导体组件电性连接该些电性接触垫；以及借由剥离方式，同时移除该承载结构、第一金属层与该电性连接垫下的第二金属层。
本发明再提供一种半导体封装件的制法，其包括：提供一承载结构，其表面依序具有第一金属层与第二金属层；图案化该第二金属层，以形成多个电性连接垫，且外露该第一金属层；形成一线路增层结构于该第一金属层与该些电性连接垫上，且该线路增层结构上具有多个电性接触垫；设置至少一半导体组件于该线路增层结构上，且该半导体组件电性连接该些电性接触垫；以及借由剥离方式，移除该承载结构与第一金属层。
前述的制法中，其以蚀刻方式形成该些电性连接垫。
前述的两种制法中，该承载结构具有相对的第一侧与第二侧，且该第一侧上具有该第一与第二金属层，而该第二侧上具有第三金属层。该第一与第三金属层为铜箔。
前述的两种制法中，该第二金属层以电镀方式形成于该第一金属层上。
前述的两种制法中，该线路增层结构具有至少一介电层、形成于该介电层上的线路层、及形成于该介电层中的多个导电盲孔，且该导电盲孔电性连接该线路层与电性连接垫，又该些电性接触垫为该最外层的线路层的一部分。
前述的半导体封装件及两种制法中，还包括形成绝缘保护层于该线路增层结构的第一表面上，且令该些电性接触垫外露于该绝缘保护层。又包括形成封装胶体于该绝缘保护层上，以包覆该半导体组件。
另外，前述的半导体封装件及两种制法中，还包括形成封装胶体于该线路增层结构的第一表面上，以包覆该半导体组件。
由上可知，本发明的半导体封装件及其制法中，借由制作该电性连接垫时一并移除其外的第二金属层，使该第二金属层与该介电层的接触面积极少因而结合力极小，所以当剥离该承载结构与该第一金属层时，能顺势移除该第二金属层。
此外，仅需以剥离方式移除承载结构、第一与第二金属层，而无需如现有技术于后续进行蚀刻工艺，所以不仅能节省工艺时间，且可省略蚀刻工艺所需的设备及化学药液，因而能大幅降低制造成本。
附图说明
图1为现有具有核心层的封装基板的剖视示意图；
图2A至图2F为现有无核心层的半导体封装件的制法的剖视示意图；以及
图3A至图3E为本发明的半导体封装件的制法的剖视示意图；其中，图3E’为图3E的另一实施例的剖视示意图。
主要组件符号说明
1封装基板
10核心层
100导电通孔
11,250,350介电层
12,251,351线路层
13,252,352导电盲孔
14,253,353电性接触垫
15防焊层
2,3半导体封装件
20,30承载结构
20a,30a第一侧
20b,30b第二侧
21,31第一金属层
22,32,32’第二金属层
23,33第三金属层
24,34,34’电性连接垫
25,35线路增层结构
26,36绝缘保护层
27,37半导体组件
270,370焊线
28,38封装胶体
34a外露表面
35a第一表面
35b第二表面
h段差高度。
具体实施方式
以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图3A至图3E为本发明的半导体封装件3的制法的剖视示意图。
如图3A所示，提供一承载结构30，该承载结构30具有相对的第一侧30a与第二侧30b，且该第一侧30a上依序形成有一第一金属层31与一第二金属层32，而该第二侧30b上具有一第三金属层33。
于本实施例中，该承载结构30的材质为玻纤材质(如FR4)，且该第一与第三金属层31,33为铜箔，使该承载结构30作为铜箔基板(Coppercladlaminate,CCL)。有关铜箔基板的种类繁多，且为业界所熟知，所以不再赘述。
此外，该第二金属层32以电镀方式形成于该第一金属层31上。
如图3B所示，进行图案化线路工艺，形成多个电性连接垫34于该第二金属层32上。有关线路工艺的种类繁多，并无特别限制。
接着，移除该第二金属层32未被该电性连接垫34覆盖的部分，以保留该些电性连接垫34下的第二金属层32’，且外露该第一金属层31。
如图3C所示，形成一线路增层结构35于该第一金属层31与该些电性连接垫34上，且该线路增层结构35上具有多个电性接触垫353。
于本实施例中，该线路增层结构35具有一介电层350、形成于该介电层350上的线路层351、及形成于该介电层350中的多个导电盲孔352，且该导电盲孔352电性连接该线路层351与电性连接垫34，又该些电性接触垫353为该最外层的线路层351的一部分，而该介电层350的材质可例如为预浸材(prepreg,PP)。
此外，该线路增层结构35具有相对的第一表面35a与第二表面35b，且该第一表面35a与第二表面35b为该介电层350表面，而且该些电性接触垫353形成于该第一表面35a上，该线路增层结构35并以该第二表面35b结合该第一金属层31。
本发明借由蚀刻工艺，移除该些电性连接垫34下方以外的区域的第二金属层32，以减少该第二金属层32’与该介电层350的接触面积(仅该第二金属层32’的侧面)而使两者的结合力极小，且能增加该介电层350与该电性连接垫34间的附着力。
此外，于本实施例中，该线路增层结构35为单层线路结构，所以该介电层350的上、下表面作为该第一表面35a与第二表面35b。于其它实施例中，该线路增层结构亦可为多层线路结构，而上、下最外侧的介电层表面即作为第一与第二表面。
接着，形成一绝缘保护层36于该线路增层结构35的第一表面35a上，且令该些电性接触垫353外露于该绝缘保护层36的表面。
于本实施例中，该些电性接触垫353与该绝缘保护层36的表面齐平，以令该些电性接触垫353外露于该绝缘保护层36的表面。于其它实施例中，亦可于该绝缘保护层36上形成多个开孔(图略)，以令该些电性接触垫353对应外露于该些开孔。
如图3D所示，设置一半导体组件37于该线路增层结构35的第一表面35a上(即该绝缘保护层36上)，且该半导体组件37电性连接该些电性接触垫353。接着，形成封装胶体38于该绝缘保护层36上，以包覆该半导体组件37。
于本实施例中，该半导体组件37借由多个焊线370电性连接该些电性接触垫353。于其它实施例中，该半导体组件37也可借由覆晶方式(即导电凸块)(图略)电性连接该些电性接触垫353。
如图3E所示，借由剥离方式，一并移除该承载结构30、第一金属层31、第三金属层33与该电性连接垫34下的第二金属层32’，使该些电性连接垫34的外露表面34a与该线路增层结构35的第二表面35b形成一平整的段差，如图所示的段差高度h。
本发明的制法借由该承载结构30(如玻纤材料)对该第一金属层31的接着力大于该第一金属层31对该介电层350的接着力，所以当以剥离方式移除该承载结构30时，能轻易将该第一金属层31剥离。
此外，借由制作该电性连接垫34时，一并移除该电性连接垫34以外区域的第二金属层32，使该第二金属层32’与该介电层350间的结合力极小，所以当剥离该第一金属层31时，能顺势剥离该第二金属层32’。
再者，本发明的制法中，仅需以剥离方式移除承载结构30及其上的结构，而无需采用蚀刻工艺，所以不仅能节省工艺时间，且可省略蚀刻工艺所需的设备及化学药液费用，因而能大幅降低制造成本。
另外，如图3E’所示，于图3B的工艺中，可直接图案化该第二金属层32，即蚀刻该第二金属层32，以形成多个电性连接垫34’，且外露该第一金属层31。于后续移除该承载结构30、第一金属层31与第三金属层33时，需轻轻地剥离该承载结构30及第一金属层31，以避免顺势剥离该些电性连接垫34’。
本发明还提供一种半导体封装件3，其包括：一线路增层结构35、多个电性连接垫34、一半导体组件37以及封装胶体38。
所述的线路增层结构35具有相对的第一表面35a与第二表面35b，且该线路增层结构35包含表面作为该第一与第二表面35a,35b的一介电层350、形成于该介电层350上的线路层351、及形成于该介电层350中以电性连接该线路层351的多个导电盲孔352，且该第一表面35a上具有电性连接该导电盲孔352的多个电性接触垫353。
所述的电性连接垫34嵌设于该线路增层结构35的第二表面35b上，且该些电性连接垫34与该第二表面35b形成有段差，并电性连接该导电盲孔352。
所述的半导体组件37设于该线路增层结构35的第一表面35a上，且借由多个焊线370电性连接该些电性接触垫353。
所述的封装胶体38形成于该线路增层结构35的第一表面35a上，以包覆该半导体组件37。
所述的半导体封装件3还包括形成于该线路增层结构35的第一表面35a上的绝缘保护层36，且令该些电性接触垫353外露于该绝缘保护层36的表面，使该封装胶体38形成于该绝缘保护层36上，以包覆该半导体组件37。
综上所述，本发明半导体封装件及其制法中，仅以剥离方式直接移除该承载结构、第一与第二金属层，而无需于剥离工艺后再进行蚀刻移除工艺，所以不仅能节省工艺时间，且能大幅降低制作成本。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
Claims (17)
1.一种半导体封装件的制法，其包括：
提供一承载结构，其表面依序具有第一金属层与第二金属层；
形成多个电性连接垫于该第二金属层上；
移除该第二金属层未被该电性连接垫覆盖的部分，以保留该些电性连接垫下的第二金属层，且外露该第一金属层；
形成一线路增层结构于该第一金属层与该些电性连接垫上，且该线路增层结构上具有多个电性接触垫；
设置至少一半导体组件于该线路增层结构上，且该半导体组件电性连接该些电性接触垫；以及
借由剥离方式，同时移除该承载结构、第一金属层与该电性连接垫下的第二金属层。
2.根据权利要求1所述的半导体封装件的制法，其特征在于，该承载结构具有相对的第一侧与第二侧，且该第一侧上具有该第一与第二金属层，而该第二侧上具有第三金属层。
3.根据权利要求2所述的半导体封装件的制法，其特征在于，该第一与第三金属层为铜箔。
4.根据权利要求1所述的半导体封装件的制法，其特征在于，该第二金属层以电镀方式形成于该第一金属层上。
5.根据权利要求1所述的半导体封装件的制法，其特征在于，该线路增层结构具有至少一介电层、形成于该介电层上的线路层、及形成于该介电层中的多个导电盲孔，且该导电盲孔电性连接该线路层与电性连接垫，又该些电性接触垫为最外层的该线路层的一部分。
6.根据权利要求1所述的半导体封装件的制法，其特征在于，该制法还包括形成绝缘保护层于该线路增层结构，且令该些电性接触垫外露于该绝缘保护层。
7.根据权利要求6所述的半导体封装件的制法，其特征在于，该制法还包括形成封装胶体于该绝缘保护层上，以包覆该半导体组件。
8.根据权利要求1所述的半导体封装件的制法，其特征在于，该制法还包括形成封装胶体于该线路增层结构上，以包覆该半导体组件。
9.一种半导体封装件的制法，其包括：
提供一承载结构，其表面依序具有第一金属层与第二金属层；
图案化该第二金属层，以形成多个电性连接垫，且外露该第一金属层；
形成一线路增层结构于该第一金属层与该些电性连接垫上，且该线路增层结构上具有多个电性接触垫；
设置至少一半导体组件于该线路增层结构上，且该半导体组件电性连接该些电性接触垫；以及
借由剥离方式，移除该承载结构与第一金属层。
10.根据权利要求9所述的半导体封装件的制法，其特征在于，该承载结构具有相对的第一侧与第二侧，且该第一侧上具有该第一与第二金属层，而该第二侧上具有第三金属层。
11.根据权利要求10所述的半导体封装件的制法，其特征在于，该第一与第三金属层为铜箔。
12.根据权利要求9所述的半导体封装件的制法，其特征在于，该第二金属层以电镀方式形成于该第一金属层上。
13.根据权利要求9所述的半导体封装件的制法，其特征在于，以蚀刻方式形成该些电性连接垫。
14.根据权利要求9所述的半导体封装件的制法，其特征在于，该线路增层结构具有至少一介电层、形成于该介电层上的线路层、及形成于该介电层中的多个导电盲孔，且该导电盲孔电性连接该线路层与电性连接垫，又该些电性接触垫为最外层的该线路层的一部分。
15.根据权利要求9所述的半导体封装件的制法，其特征在于，该制法还包括形成绝缘保护层于该线路增层结构上，且令该些电性接触垫外露于该绝缘保护层。
16.根据权利要求15所述的半导体封装件的制法，其特征在于，该制法还包括形成封装胶体于该绝缘保护层上，以包覆该半导体组件。
17.根据权利要求9所述的半导体封装件的制法，其特征在于，该制法还包括形成封装胶体于该线路增层结构上，以包覆该半导体组件。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101128917A TWI485815B (zh) | 2012-08-10 | 2012-08-10 | 半導體封裝件及其製法 |
| TW101128917 | 2012-08-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103579173A CN103579173A (zh) | 2014-02-12 |
| CN103579173B true CN103579173B (zh) | 2016-06-08 |
Family
ID=50050620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210308022.5A Active CN103579173B (zh) | 2012-08-10 | 2012-08-27 | 半导体封装件的制法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN103579173B (zh) |
| TW (1) | TWI485815B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI570856B (zh) * | 2014-11-10 | 2017-02-11 | 恆勁科技股份有限公司 | 封裝結構及其製法 |
| CN106229309B (zh) * | 2016-07-20 | 2019-05-07 | 日月光半导体(上海)有限公司 | 封装基板及其制造方法 |
| CN109326569A (zh) * | 2017-07-31 | 2019-02-12 | 群创光电股份有限公司 | 封装元件及其制作方法 |
| CN111354650A (zh) * | 2018-12-21 | 2020-06-30 | 深南电路股份有限公司 | 一种埋入式元件电路板及其制作方法 |
| CN110265365A (zh) * | 2019-06-12 | 2019-09-20 | 江门建滔电子发展有限公司 | 一种高耐热封装载板 |
| CN111586995B (zh) * | 2020-06-16 | 2021-06-25 | 上海泽丰半导体科技有限公司 | 一种多层有机基板及制作方法 |
| TWI830388B (zh) * | 2022-09-19 | 2024-01-21 | 大陸商芯愛科技（南京）有限公司 | 電子封裝件之製法及其承載結構 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1388579A (zh) * | 2002-06-05 | 2003-01-01 | 威盛电子股份有限公司 | 高密度集成电路构装结构及其方法 |
| CN101431031A (zh) * | 2007-11-09 | 2009-05-13 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090170241A1 (en) * | 2007-12-26 | 2009-07-02 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier |
| US8039303B2 (en) * | 2008-06-11 | 2011-10-18 | Stats Chippac, Ltd. | Method of forming stress relief layer between die and interconnect structure |
| EP2485284B1 (en) * | 2009-10-01 | 2017-04-12 | Nichia Corporation | Light emitting device |
-
2012
- 2012-08-10 TW TW101128917A patent/TWI485815B/zh active
- 2012-08-27 CN CN201210308022.5A patent/CN103579173B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1388579A (zh) * | 2002-06-05 | 2003-01-01 | 威盛电子股份有限公司 | 高密度集成电路构装结构及其方法 |
| CN101431031A (zh) * | 2007-11-09 | 2009-05-13 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201407723A (zh) | 2014-02-16 |
| TWI485815B (zh) | 2015-05-21 |
| CN103579173A (zh) | 2014-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103579173B (zh) | 半导体封装件的制法 | |
| CN103458628B (zh) | 多层电路板及其制作方法 | |
| CN103906372B (zh) | 具有内埋元件的电路板及其制作方法 | |
| CN102867807B (zh) | 无核心层的封装基板的制造方法 | |
| CN102867798B (zh) | 无核心层的封装基板及其制造方法 | |
| US7842886B2 (en) | Transmission cable | |
| US9357647B2 (en) | Packaging substrate, method for manufacturing same, and chip packaging body having same | |
| CN103906371B (zh) | 具有内埋元件的电路板及其制作方法 | |
| CN104681531B (zh) | 封装基板及其制法 | |
| CN102117752B (zh) | 引脚框架封装结构及其制作方法 | |
| CN102573278A (zh) | 多层布线基板 | |
| US20140085833A1 (en) | Chip packaging substrate, method for manufacturing same, and chip packaging structure having same | |
| CN103796451A (zh) | 印刷布线板及印刷布线板的制造方法 | |
| CN103094223B (zh) | 封装基板及其制法 | |
| CN104427740B (zh) | 电路板及其制作方法 | |
| US20090316329A1 (en) | Chip component and method for producing the same and component built-in module and method for producing the same | |
| CN105762131A (zh) | 封装结构及其制法 | |
| CN104377187A (zh) | Ic载板、具有该ic载板的半导体器件及制作方法 | |
| CN104299919A (zh) | 无芯层封装结构及其制造方法 | |
| CN103632980A (zh) | 封装基板的制法 | |
| CN103426855A (zh) | 半导体封装件及其制法 | |
| CN108575056A (zh) | 柔性电路板制作方法 | |
| CN103681586B (zh) | 无核心封装基板及其制法 | |
| TW201220964A (en) | Carrier board | |
| CN114679852A (zh) | 一种阶梯金手指制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |