TWI830388B - 電子封裝件之製法及其承載結構 - Google Patents
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Abstract
一種電子封裝件之製法，其所用之承載結構係包括：承載板以及線路層，該承載板係包含板體、依序結合於該板體上之第一金屬層、第二金屬層及第三金屬層，以令該線路層結合於該第三金屬層上，故該承載結構無需使用防焊層，因而無需進行製作防焊層之相關製程，以有效降低製作成本。
Description
本發明係有關一種半導體封裝製程，尤指一種可提升製程效益之電子封裝件之製法及其承載結構。
傳統以導線架作為晶片承載件之半導體封件之型態及種類繁多，如習知四邊形平面封裝結構(Quad Flat package，簡稱QFP)，而隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢，且亦同時邁向微型化(miniaturization)的發展。因此，遂發展出了一種新的四邊扁平無導腳(Quad Flat Non-leaded，簡稱QFN)封裝結構。
圖1A係為習知QFN半導體封裝件1之剖面示意圖。如圖1A所示，習知半導體封裝件1之製法係於一承載板(圖略)上形成一金屬層，再將該金屬層蝕刻形成一線路層10，並於該線路層10上形成表面處理層100。
接著，於該線路層10之置晶墊10b上藉由黏膠12設置半導體晶片11，並使該半導體晶片11藉由複數銲線110電性連接該線路層10之電性接觸墊10a。
之後，形成封裝膠體13於該線路層10上以包覆該半導體晶片11及銲線110；最後，移除該承載板，以外露該線路層10。
惟，習知半導體封裝件1中，該線路層10凸出外露於該封裝膠體13，致使該線路層10之側面銅材無任何保護，因而容易氧化，導致該半導體晶片11與該線路層10之間的電性表面及功耗不佳。
再者，雖可於該線路層10周圍形成防焊層14，如圖1B所示，以防止該線路層10氧化，但需進行相關製程，如塗佈防焊材、預烘烤、顯影、烘烤及紫外光(UV)固化等，導致製程步驟繁瑣，因而大幅增加製作成本，且因增加該防焊層14之重量而無法符合輕薄短小之需求。
又，以蝕刻金屬層之方式形成該線路層10，僅可製作出線寬/線距為50/50微米(um)之線路層10，故習知QFN半導體封裝件1難以符合細線路之需求，因而無法佈設更多線路，導致功能無法提升。
因此，如何克服上述習知技術之問題，實已成為目前業界亟待克服之難題。
鑑於上述習知技術之種種缺失，本發明係提供一種承載結構，係包括：承載板，係包含板體、結合於該板體其中一側上之第一金屬層、結合於該第一金屬層上之第二金屬層、及結合於該第二金屬層上之第三金屬層；以及線路層，係結合於該第三金屬層上。
前述之承載結構中，該第一金屬層復結合於該板體之另一側上，使該板體之相對兩側上均結合有該第一金屬層。
前述之承載結構中，該第一金屬層係為銅層。
前述之承載結構中，該第二金屬層係為銅層。
前述之承載結構中，該第三金屬層係為銅層。
前述之承載結構中，復包括形成於該線路層上之表面處理層。
本發明復提供一種電子封裝件之製法，係包括：提供至少一前述之承載結構；設置電子元件於該線路層上，以令該電子元件電性連接該線路層；形成封裝層於該第三金屬層上，以令該封裝層包覆該電子元件；以及移除該承載板，以令該線路層外露於該封裝層。
前述之製法中，該線路層係具有置晶墊及複數電性接觸墊，以令該電子元件設於該置晶墊上且電性連接該複數電性接觸墊。
前述之製法中，該電子元件係以打線方式電性連接該線路層。
前述之製法中，復包括將兩該承載板以其板體相向之方式相互疊合，以形成一承載件，且該承載件之相對兩側係為該第三金屬層，以於該承載件之相對兩側之該線路層上分別設置該電子元件。
由上可知，本發明之電子封裝件之製法及其承載結構中，主要藉由該承載結構無需使用防焊層，因而無需進行製作防焊層之相關製程，故相較於習知技術，本發明之承載結構能縮短將近50%的製程步驟，以有效降低製作成本，且能大幅減輕重量，以符合輕薄短小之需求。
再者，該承載結構藉由該第三金屬層作為晶種層，可製作出線寬/線距為10/10微米(um)之線路層，故相較於習知技術之蝕刻金屬層之方式，該承載結構之線路層能符合細線路之需求。
又，本發明之電子封裝件之製法，藉由該線路層嵌埋於該封裝層中而未凸出該封裝層，使該封裝層有效保護該線路層之側面銅材，以避免該
線路層氧化，故相較於習知技術，本發明之電子封裝件可使該電子元件與該線路層之間產生較佳的電性表現及功耗。
1:半導體封裝件
10,20:線路層
10a,201:電性接觸墊
10b,200:置晶墊
100,21:表面處理層
11:半導體晶片
110:銲線
12:黏膠
13:封裝膠體
14:防銲層
2:承載結構
3:電子封裝件
31:電子元件
31a:作用面
31b:非作用面
310:導線
32:結合層
33:封裝層
33a:第一表面
33b:第二表面
34:導電元件
81:第一阻層
810:開口
82:第二阻層
9:承載件
9a:第一側
9b:第二側
90:承載板
900:板體
901:第一金屬層
902:第二金屬層
903:第三金屬層
t,d:厚度
圖1A及圖1B係為習知不同之QFN半導體封裝件之剖視示意圖。
圖2A至圖2F係為本發明之承載結構之製法之剖視示意圖。
圖3A至圖3C係為本發明之電子封裝件之製法之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「第三」、及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2F係為本發明之承載結構2之製法之剖面示意圖。
如圖2A所示，提供一具有相對第一側9a與第二側9b之承載件9，其係包含兩相互疊合之承載板90，其中，該承載板90係包含一板體900、一
結合於該板體900其中一側上之第一金屬層901、結合於該第一金屬層901上之第二金屬層902、及結合於該第二金屬層902上之第三金屬層903，以令該些承載板90係以其板體900相向之方式相互接合，使該承載件9之第一側9a與第二側9b係為該第三金屬層903。
於本實施例中，該承載板90係為暫時性載板，其板體900可為如雙順丁烯二酸醯亞胺/三氮嗪(Bismaleimide triazine，簡稱BT)等的有機聚合板材或銅箔基板。例如，將另一第一金屬層901結合於該板體900之另一側上，使該板體900與其相對兩側之該些第一金屬層901可作為一銅箔基板，即該第一金屬層901為銅層(或銅箔)。進一步，該些承載板90係以其第一金屬層901相互接合。
再者，該第二金屬層902亦可為銅層，且該第三金屬層903係作為晶種層，其可以濺鍍銅材之方式製作。
如圖2B所示，利用圖案化製程，於該承載件9之第一側9a與第二側9b上形成具有複數開口810之第一阻層81，以外露出該第三金屬層903之部分表面。
如圖2C所示，形成線路層20於該開口810中之第三金屬層903上，且該線路層20係具有至少一置晶墊200及複數電性接觸墊201。
於本實施例中，該置晶墊200與該些電性接觸墊201係相互分開，且形成該線路層20之材質係為銅材。例如，該線路層20可採用例如濺鍍(sputtering)、蒸鍍(vaporing)、電鍍、無電電鍍、化鍍或貼膜(foiling)等方式製作，但本發明並不以此為限。
如圖2D所示，於該置晶墊200上形成第二阻層82，以於該線路層20之其它表面(如該電性接觸墊201)上形成表面處理層21。
於本實施例中，形成該表面處理層21之材料係包含電鍍鎳/金、化學鍍鎳/金、化鎳浸金(ENIG)、化鎳鈀浸金(ENEPIG)、化學鍍錫(Immersion Tin)或有機保焊劑(Organic Solderability Preservative，簡稱OSP)。較佳地，該表面處理層21為金層。
如圖2E所示，移除該第一阻層81及第二阻層82，以外露該置晶墊200。
如圖2F所示，將該承載件9之兩承載板90相互分離，以獲取複數承載結構2。
於本實施例中，該承載結構2係包括一承載板90(其包含一板體900、依序設於該板體其中一側之第一金屬層901、第二金屬層902及第三金屬層903)、以及設於該第三金屬層903上之線路層20。
再者，該板體900之另一側可為另一第一金屬層901，且該線路層之部分表面(如該電性接觸墊201)上係形成有該表面處理層21。
因此，本發明之承載結構2無需使用防焊層，甚至無需使用如預浸材(Prepreg，簡稱PP)或Ajinomoto build-up film(ABF)等之介電材，因而無需進行相關製程，如塗佈防焊材、預烘烤、顯影、烘烤及紫外光(UV)固化等，故相較於習知技術，本發明之承載結構2能縮短將近50%的製程步驟，以有效降低製作成本，且能大幅減輕重量，以符合輕薄短小之需求。
再者，該承載結構2藉由該第三金屬層903作為晶種層，以於圖案化之第一阻層81之開口810中電鍍出線寬/線距為10/10微米(um)之線路層20，故相較於習知技術之蝕刻金屬層之方式，該承載結構2能使該線路層20符合細線路規格之需求。
又，藉由將該承載板90相疊合以形成三明治狀之承載件9，使該承載件9於量產過程中，能一次生產兩組承載結構2，故本發明之承載結構2之製法可提升40至50%之生產效益。
圖3A至圖3C係為本發明之電子封裝件3之製法之剖視示意圖。於本實施例中，係採用如圖2F所示之承載結構2。
如圖3A所示，提供一承載結構2，以於該置晶墊200上設置一電子元件31，且該電子元件31電性連接該電性接觸墊201。
於本實施例中，該電子元件31係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該電子元件31係為半導體晶片，其具有相對之作用面31a與非作用面31b，該電子元件31係以其非作用面31b藉由一如膠材之結合層32黏固於該置晶墊200上，而該作用面31a具有複數電極墊(圖略)，以令該複數電極墊藉由複數導線310以打線方式電性連接該些電性接觸墊201。
如圖3B所示，形成一封裝層33於該承載結構2之第三金屬層903上，以令該封裝層33包覆該該電子元件31及該導線310。
於本實施例中，該封裝層33係定義有相對之第一表面33a與第二表面33b，以令該封裝層33以其第一表面33a結合該第三金屬層903。
再者，該封裝層33係為如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)等，其可用壓合(lamination)或模壓(molding)之方式形成於該承載結構2上，但不不限於上述材料種類。
如圖3C所示，移除該承載板90，以令該線路層20外露於該封裝層33之第一表面33a。
於本實施例中，該承載板之移除方式係依序移除該板體900、第一金屬層901、第二金屬層902及第三金屬層903。例如，以蝕刻方式移除該第三金屬層903，將略蝕刻該線路層20，使該線路層20之外露表面略凹入該封裝層33之第一表面33a；或者，以研磨方式移除該第三金屬層903，可進行整平作業，使該線路層20之外露表面齊平該封裝層33之第一表面33a。
再者，於後續製程中，可於該線路層20之外露表面上形成如銲球之導電元件34，供該電子封裝件3接置於一電路板上。
因此，本發明之電子封裝件3之製法，藉由該線路層20嵌埋於該封裝層33中而未凸出該封裝層33之第一表面33a，使該封裝層33有效保護該線路層20之側面銅材，以避免該線路層20氧化，故相較於習知技術，本發明之電子封裝件3由於該線路層20嵌埋於該封裝層33中，使該電子元件31與該線路層20之間能產生較佳的電性表現(electrical performance)及功耗(power dissipation)。
再者，藉由該承載板90之厚度t極薄(0.02mm)，以利於降低該封裝層33之厚度d(約0.65mm)，故該電子封裝件3能符合輕薄短小之需求。
本發明亦提供一種承載結構2，係包括：一承載板90、以及一線路層20。
所述之承載板90係包含一板體900、結合於該板體900上之第一金屬層901、結合於該第一金屬層901上之第二金屬層902、及結合於該第二金屬層902上之第三金屬層903。
所述之線路層20係結合於該第三金屬層903上。
於一實施例中，該第一金屬層901復結合於該板體900之另一側上，使該板體900之相對兩側上均結合有該第一金屬層901。
於一實施例中，該第一金屬層901係為銅層。
於一實施例中，該第二金屬層902係為銅層。
於一實施例中，該第三金屬層903係為銅層。
於一實施例中，所述之承載結構2復包括形成於該線路層20上之表面處理層21。
綜上所述，本發明之電子封裝件之製法及其承載結構中，主要藉由該承載結構無需使用防焊層，因而無需進行製作防焊層之相關製程，故本發明之承載結構能縮短將近50%的製程步驟，以有效降低製作成本，且能大幅減輕重量，以符合輕薄短小之需求。
再者，該承載結構藉由該第三金屬層作為晶種層，可製作出線寬/線距為10/10微米(um)之線路層，故該承載結構之線路層能符合細線路之需求。
又，本發明之電子封裝件之製法，藉由該線路層嵌埋於該封裝層中而未凸出該封裝層，使該封裝層有效保護該線路層之側面銅材，以避免該線路層氧化，故本發明之電子封裝件可使該電子元件與該線路層之間產生較佳的電性表現及功耗。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:承載結構
20:線路層
200:置晶墊
201:電性接觸墊
21:表面處理層
90:承載板
900:板體
901；第一金屬層
902:第二金屬層
903:第三金屬層
t:厚度
Claims (10)
- 一種承載結構，係包括：承載板，係為暫時性載板，其包含板體、結合於該板體其中一側之全部表面上之第一金屬層、結合於該第一金屬層之全部表面上之第二金屬層、及結合於該第二金屬層之全部表面上之第三金屬層；以及線路層，係結合於該第三金屬層之部分表面上。
- 如請求項1所述之承載結構，其中，該第一金屬層復結合於該板體之另一側上，使該板體之相對兩側上均結合有該第一金屬層。
- 如請求項1所述之承載結構，其中，該第一金屬層係為銅層。
- 如請求項1所述之承載結構，其中，該第二金屬層係為銅層。
- 如請求項1所述之承載結構，其中，該第三金屬層係為銅層。
- 如請求項1所述之承載結構，復包括形成於該線路層上之表面處理層。
- 一種電子封裝件之製法，係包括：提供至少一如請求項1至6任一者所述之承載結構；設置電子元件於該線路層上，以令該電子元件電性連接該線路層；形成封裝層於該第三金屬層上，以令該封裝層包覆該電子元件；以及移除該承載板，以令該線路層外露於該封裝層。
- 如請求項7所述之電子封裝件之製法，其中，該線路層係具有置晶墊及複數電性接觸墊，以令該電子元件設於該置晶墊上且電性連接該複數電性接觸墊。
- 如請求項7所述之電子封裝件之製法，其中，該電子元件係以打線方式電性連接該線路層。
- 如請求項7所述之電子封裝件之製法，復包括將兩該承載板以其板體相向之方式相互疊合，以形成一承載件，且該承載件之相對兩側係為該第三金屬層，以於該承載件之相對兩側之該線路層上分別設置該電子元件。
Priority Applications (2)
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|---|---|---|---|
| TW111135390A TWI830388B (zh) | 2022-09-19 | 2022-09-19 | 電子封裝件之製法及其承載結構 |
| CN202211258290.0A CN117766413A (zh) | 2022-09-19 | 2022-10-13 | 电子封装件的制法及其承载结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111135390A TWI830388B (zh) | 2022-09-19 | 2022-09-19 | 電子封裝件之製法及其承載結構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI830388B true TWI830388B (zh) | 2024-01-21 |
| TW202414751A TW202414751A (zh) | 2024-04-01 |
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ID=90322559
Family Applications (1)
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| TW202103281A (zh) * | 2019-07-05 | 2021-01-16 | 南韓商三星電子股份有限公司 | 具虛設墊之半導體封裝 |
-
2022
- 2022-09-19 TW TW111135390A patent/TWI830388B/zh active
- 2022-10-13 CN CN202211258290.0A patent/CN117766413A/zh active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW202103281A (zh) * | 2019-07-05 | 2021-01-16 | 南韓商三星電子股份有限公司 | 具虛設墊之半導體封裝 |
Also Published As
| Publication number | Publication date |
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| CN117766413A (zh) | 2024-03-26 |
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