TW202103281A - 具虛設墊之半導體封裝 - Google Patents

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Abstract

一種半導體封裝包括：封裝基板；多個封裝端子，設置於封裝基板的底表面上；及中介層基板，設置於所述封裝基板的頂表面上；多個中介層端子，設置於中介層基板的底表面上且電性連接至封裝基板；第一半導體晶片，設置於中介層基板的頂表面上；第二半導體晶片，設置於中介層基板的頂表面上且被設置成與第一半導體晶片水平地隔開；第一多個訊號墊，設置於中介層基板的頂表面上且電性連接至中介層基板中的配線以及第一半導體晶片中的一或多個電路；第二多個訊號墊，設置於中介層基板的頂表面上且電性連接至中介層基板中的配線以及第二半導體晶片中的一或多個電路；以及多個虛設墊，設置於在俯視圖中由第一半導體晶片或第二半導體晶片佔據的區域之外且設置於中介層基板的頂表面上。所述第一多個訊號墊及所述第二多個訊號墊中的每一墊被配置成在中介層基板與相應的半導體晶片之間傳輸訊號，且虛設墊中的每一墊不被配置成在中介層基板與設置於中介層基板上的任何半導體晶片之間傳輸訊號。

Description

具虛設墊之半導體封裝
本揭露是有關於一種半導體封裝，且具體而言是有關於一種其中第一晶粒與第二晶粒並排地設置於中介層基板上的半導體封裝。
在半導體行業中，已開發出各種封裝技術來滿足對儲存大、厚度薄及尺寸小的半導體裝置及/或電子設備的需求。在其中積體電路（integrated circuit，IC）晶片嵌置於半導體封裝中的情形中，可容易地使用積體電路晶片作為電子產品的一部分。半導體封裝一般而言可包括印刷電路板（printed circuit board，PCB）及半導體晶片，半導體晶片設置於PCB上且藉由接合銲線或凸塊電性連接至PCB。隨著半導體行業的成熟，對高效能、高速度及緊密半導體封裝的需求越來越大。
本發明概念的實施例提供一種具有改善的電性特性的半導體封裝。
根據一些實施例，提供一種半導體封裝。所述半導體封裝包括：封裝基板，具有底表面及頂表面；多個封裝端子，設置於所述封裝基板的所述底表面上；以及中介層基板，設置於所述封裝基板的所述頂表面上，所述中介層基板具有面對所述封裝基板的底表面及與所述底表面相對的頂表面。所述半導體封裝亦包括：多個中介層端子，設置於所述中介層基板的所述底表面上且電性連接至所述封裝基板；第一半導體晶片，設置於所述中介層基板的所述頂表面上；第二半導體晶片，設置於所述中介層基板的所述頂表面上且被設置成與所述第一半導體晶片水平地隔開；第一多個訊號墊，設置於所述中介層基板的所述頂表面上且電性連接至所述中介層基板中的配線以及所述第一半導體晶片中的一或多個電路；第二多個訊號墊，設置於所述中介層基板的所述頂表面上且電性連接至所述中介層基板中的配線以及所述第二半導體晶片中的一或多個電路；以及多個虛設墊，設置於在俯視圖中由所述第一半導體晶片佔據的區域之外以及在俯視圖中由所述第二半導體晶片佔據的區域之外且設置於所述中介層基板的所述頂表面上。所述第一多個訊號墊、所述第二多個訊號墊及所述多個虛設墊全部位於所述封裝基板的所述頂表面上方的同一垂直高度處。另外，所述第一多個訊號墊及所述第二多個訊號墊中的每一墊被配置成在所述中介層基板與相應的半導體晶片之間傳輸訊號，且所述虛設墊中的每一墊不被配置成在所述中介層基板與設置於所述中介層基板上的任何半導體晶片之間傳輸訊號。
根據一些實施例，提供一種半導體封裝，所述實施例可與上述實施例相同或不同。所述半導體封裝包括：封裝基板，具有底表面及頂表面；多個封裝端子，設置於所述封裝基板的所述底表面上；以及中介層基板，設置於所述封裝基板的所述頂表面上，所述中介層基板具有面對所述封裝基板的底表面及與所述底表面相對的頂表面。多個中介層端子設置於所述中介層基板的所述底表面上且電性連接至所述封裝基板。第一半導體晶片設置於所述中介層基板的所述頂表面上，且第二半導體晶片設置於所述中介層基板的所述頂表面上且被設置成與所述第一半導體晶片水平地隔開。第一多個訊號墊設置於所述中介層基板的所述頂表面上且電性連接至所述中介層基板中的配線以及所述第一半導體晶片中的一或多個電路。第二多個訊號墊設置於所述中介層基板的所述頂表面上且電性連接至所述中介層基板中的配線以及所述第二半導體晶片中的一或多個電路。多個虛設墊設置於在俯視圖中由所述第一半導體晶片佔據的區域之外以及在俯視圖中由所述第二半導體晶片佔據的區域之外且設置於所述中介層基板的所述頂表面上。所述第一多個訊號墊、所述第二多個訊號墊及所述多個虛設墊全部位於所述封裝基板的所述頂表面上方的同一垂直高度處，且在俯視圖中，所述多個虛設墊中的一組虛設墊位於由所述中介層基板的所述多個中介層端子中的最外中介層端子的外邊界佔據的區域之外。
根據一些實施例，一種製造半導體封裝的方法包括：提供具有底表面及頂表面的封裝基板；在所述封裝基板的所述底表面上提供多個封裝端子；以及提供包括中介層基板的中介層，所述中介層基板具有頂表面及底表面。所述中介層包括：多個中介層端子，設置於所述中介層基板的所述底表面上；第一多個訊號墊，設置於所述中介層基板的所述頂表面上以佔據所述中介層基板的第一區域且電性連接至所述中介層基板中的配線，所述第一多個訊號墊用於電性連接至第一半導體晶片中的一或多個電路；第二多個訊號墊，設置於所述中介層基板的所述頂表面上以佔據所述中介層基板的第二區域，所述第二區域與所述第一區域水平地隔開，所述第二多個訊號墊電性連接至所述中介層基板中的配線且用於電性連接至第二半導體晶片中的一或多個電路；以及多個虛設墊，在俯視圖中設置於所述第一區域及所述第二區域之外且設置於所述中介層基板的所述頂表面上。所述方法更包括：將所述中介層安裝於所述封裝基板的所述頂表面上，以使所述多個中介層端子位於所述中介層基板與所述封裝基板之間；以及執行熱接合製程，以藉由所述中介層端子將所述中介層基板接合至所述封裝基板。所述熱接合製程包括藉由以下方式對所述中介層基板施加熱量及壓力：將熱接合頭按壓於所述中介層基板的所述頂表面上以及對所述第一多個訊號墊、所述第二多個訊號墊及所述多個虛設墊進行加熱。
現將參照附圖更充分地闡述本發明概念的示例性實施例，示例性實施例在附圖中示出。
圖1是示出根據本發明概念實施例的半導體封裝的透視圖。圖2是圖1所示半導體封裝的剖視圖。圖3是圖2所示部分「M」的放大剖視圖。
參照圖1至圖3，可提供封裝基板PSUB。在封裝基板PSUB上可設置有中介層基板IPS。作為實例，封裝基板PSUB可為印刷電路板（PCB）。中介層基板IPS可為重佈線層基板。
中介層基板IPS可具有彼此相對的第一表面IPSa（例如，頂表面）及第二表面IPSb（例如，底表面）。第二表面IPSb可面對封裝基板PSUB（例如，封裝基板PSUB的頂表面）。在中介層基板IPS的第二表面IPSb上可設置有第一外端子BP（亦被闡述為內連端子或中介層端子），以位於中介層基板IPS的外部表面處且在中介層基板IPS之外進行連通。第一外端子BP可插置於中介層基板IPS與封裝基板PSUB之間，且因此可電性連接至中介層基板IPS及封裝基板PSUB。舉例而言，第一外端子BP可包括導電凸塊。
在封裝基板PSUB的底表面上可設置有第二外端子SB（亦被闡述為外部連接端子或封裝端子）。第二外端子SB可包括例如焊料球。儘管在圖中未示出，然而封裝基板PSUB可包括設置於封裝基板PSUB中的佈線及至少一個通孔。
中介層基板IPS的第一表面IPSa可包括第一訊號區SPR1、第二訊號區SPR2、連接區CNR及周邊區PPR。第一訊號區SPR1與第二訊號區SPR2可在第二方向D2上並排地設置。第二訊號區SPR2可在第二方向D2上與第一訊號區SPR1間隔開。連接區CNR可插置於第一訊號區SPR1與第二訊號區SPR2之間。
周邊區PPR可為除第一訊號區SPR1、第二訊號區SPR2及連接區CNR之外的第一表面IPSa的其餘的區。第一訊號區SPR1、第二訊號區SPR2及連接區CNR可位於第一表面IPSa的內部區中。周邊區PPR可位於第一表面IPSa的邊緣區中。周邊區PPR可被設置成包圍第一訊號區SPR1、第二訊號區SPR2及連接區CNR且位於第一訊號區SPR1、第二訊號區SPR2及連接區CNR之外。
在中介層基板IPS的第一表面IPSa上可設置有第一晶粒DIE1及第二晶粒DIE2。第一晶粒DIE1及第二晶粒DIE2可安裝於中介層基板IPS上，以在第二方向D2上並排地設置。第一晶粒DIE1及第二晶粒DIE2可分別安裝於第一訊號區SPR1及第二訊號區SPR2上。第一晶粒DIE1及第二晶粒DIE2中的每一者可為包括中央處理單元的邏輯晶粒或者包括記憶體胞元的記憶體晶粒，且可被闡述為半導體晶片，半導體晶片包括形成於半導體晶片上的積體電路。
第一晶粒DIE1可包括第一基板SUB1及位於第一基板SUB1上的第一主動層ACL1。第一主動層ACL1可包括形成於第一基板SUB1上的電晶體及設置於電晶體上（例如，面對中介層基板IPS的第一基板SUB1的第一表面上）的內連層。第二晶粒DIE2可包括第二基板SUB2及設置於第二基板SUB2上的第二主動層ACL2。第二主動層ACL2可包括形成於第二基板SUB2上的電晶體及設置於電晶體上（例如，面對中介層基板IPS的第二基板SUB2的第一表面上）的內連層。
第一晶粒DIE1可以面朝下的方式安裝於中介層基板IPS上，其中第一主動層ACL1面對中介層基板IPS的第一表面IPSa。第二晶粒DIE2可以面朝下的方式安裝於中介層基板IPS上，其中第二主動層ACL2面對中介層基板IPS的第一表面IPSa。
在第一訊號區SPR1及第二訊號區SPR2上可設置有訊號墊SPD。舉例而言，在第一訊號區SPR1上可設置有多個訊號墊SPD，且在第二訊號區SPR2上可設置有多個訊號墊SPD。如本文中所述，訊號墊位於一個位置中，且用於在訊號墊連接的兩個裝置或電路之間傳送訊號。每一訊號墊SPD被配置成在中介層基板與相應的半導體晶片之間傳輸訊號。本文中所述的各種墊可設置於上面形成有所述各種墊的裝置的外部表面上或外部表面附近，且一般可具有平的表面區域。所述墊可由導電材料（例如包含Au、Ni、Cu或Al中的一或多者的金屬）形成，舉例而言，以一或多個層的形式形成。
連接端子IM可在第一訊號區SPR1上分別插置於第一晶粒DIE1與訊號墊SPD之間。連接端子IM可在第二訊號區SPR2上插置於第二晶粒DIE2與訊號墊SPD之間。連接端子IM可設置於訊號墊SPD中的每一者上。第一晶粒DIE1及第二晶粒DIE2與中介層基板IPS可藉由連接端子IM及訊號墊SPD彼此電性連接。舉例而言，用於第一晶粒DIE1或第二晶粒DIE2的每一訊號墊SPD可設置於中介層基板IPS的頂表面上。作為實例，連接端子IM可包括微凸塊。
第一訊號區SPR1上的訊號墊SPD（例如，第一多個訊號墊）可用於在第一晶粒DIE1與中介層基板IPS之間交換資料訊號、命令訊號或存取訊號中的至少一者，且因此電性連接至中介層基板IPS中的配線及第一晶粒DIE1中的一或多個電路。第二訊號區SPR2上的訊號墊SPD（例如，第二多個訊號墊）可用於在第二晶粒DIE2與中介層基板IPS之間交換資料訊號、命令訊號或存取訊號中的至少一者，且因此電性連接至中介層基板IPS中的配線及第二晶粒DIE2中的一或多個電路。舉例而言，訊號墊SPD中的每一者可用作傳送資料訊號、命令訊號或存取訊號中的至少一者的路徑。
第一晶粒DIE1及第二晶粒DIE2可藉由連接端子IM以覆晶接合（flip-chip bonding）的方式安裝於中介層基板IPS上，且可在水平方向上彼此隔開。儘管在圖中未示出，然而第一晶粒DIE1及第二晶粒DIE2與中介層基板IPS之間的區可填充有底部填充樹脂層。
第一晶粒DIE1與第二晶粒DIE2可藉由中介層基板IPS彼此電性連接。資料訊號、命令訊號或存取訊號中的至少一者可藉由中介層基板IPS在第一晶粒DIE1與第二晶粒DIE2之間交換。
在下文中，將更詳細地闡述中介層基板IPS。中介層基板IPS可包括第一絕緣層IPS1、位於第一絕緣層IPS1上的第二絕緣層IPS2以及位於第一絕緣層IPS1下方的第三絕緣層IPS3。第一絕緣層IPS1可插置於第二絕緣層IPS2與第三絕緣層IPS3之間，且可為芯體層（例如，非導電芯體層）。在一些實施例中，第一絕緣層IPS1可由未經摻雜的矽形成，且因此即使第一絕緣層IPS1由半導體材料形成，仍可用作絕緣層。或者第一絕緣層IPS1可由另一絕緣材料形成。層IPS1、ISP2及IPS3亦可被闡述為非導電層。
在第二絕緣層IPS2中可設置有導電結構CS。導電結構CS可包括多條導電線CL及多個通孔VI（例如，導電通孔）。通孔VI可將位於通孔VI上的導電線CL中的一者連接至位於通孔VI之下的導電線CL中的另一者。第一訊號區SPR1上的訊號墊SPD可藉由導電結構CS電性連接至第二訊號區SPR2上的訊號墊SPD。換言之，訊號墊SPD可藉由中介層基板IPS的導電結構CS彼此電性連接。將第一晶粒DIE1與第二晶粒DIE2彼此電性連接的導電線CL可構成訊號線。訊號線可設置於中介層基板IPS的連接區CNR中。連接區CNR可在水平方向上位於第一晶粒DIE1與第二晶粒DIE2之間。導電線可形成於第一連接區CNR中的中介層基板中或中介層基板上。另外，在一些實施例中，在第一連接區CNR中沒有虛設墊形成於導電線上方的中介層基板IPS的頂表面上。
在第三絕緣層IPS3中可設置有導電墊CPD。第三絕緣層IPS3可覆蓋導電墊CPD。第一外端子BP可分別設置於導電墊CPD上。第一外端子BP可插置於導電墊CPD與封裝基板PSUB之間。
在第一絕緣層IPS1中可設置有貫通孔TV。貫通孔TV可穿透第一絕緣層IPS1。貫通孔TV可將導電結構CS電性連接至導電墊CPD，且可被稱為導電貫通孔。
在周邊區PPR上可設置有虛設墊DPD。虛設墊DPD可與第一晶粒DIE1及第二晶粒DIE2電性斷接。舉例而言，可不在虛設墊DPD中的每一者上設置連接端子IM。在第一晶粒DIE1及第二晶粒DIE2已被安裝於中介層基板IPS上之後，虛設墊DPD可在製造期間暴露至空氣，且在成品中可被保護層或模塑層（例如，模塑材料）覆蓋。舉例而言，虛設墊DPD可被絕緣材料覆蓋，且可不電性連接至任何其他導電材料。在一些實施例中，虛設墊DPD不被定位、連接或配置成在兩個裝置或電路之間（例如在中介層基板IPS與設置於中介層基板IPS上的任何半導體晶片之間）傳送或接收訊號，且因此虛設墊不是訊號墊。在一些實施例中，虛設墊與中介層基板中的任何配線或電路電性隔離。此外，在圖1及圖2中可看出，虛設墊DPD可具有面對中介層基板IPS的底表面及背對中介層基板IPS的頂表面，且每一虛設墊DPD的頂表面接觸絕緣材料且不接觸導電材料。在一些實施例中，每一虛設墊DPD的底表面亦接觸絕緣材料且不接觸導電材料。
在一些實施例（未示出）中，所述多個虛設墊中的每一虛設墊連接至穿過中介層基板IPS的虛設基板貫通孔（through substrate via，TSV）。
虛設墊DPD可排列於第二方向D2上。排列於第二方向D2上的虛設墊DPD之間的節距可為第一節距PI1。第一節距PI1可介於40微米至200微米的範圍內。訊號墊SPD可排列於第二方向D2上。排列於第二方向D2上的訊號墊SPD之間的節距可為第二節距PI2。作為實例，第一節距PI1可大於第二節距PI2。作為另一實例，第一節距PI1可等於或小於第二節距PI2。在一個示例性實施例中，第一節距PI1具有介於約40微米與約200微米之間的值，且第二節距PI2具有介於約30微米與約150微米之間的值。在此種情形中，在一個實施例中，第一節距PI1可大於第二節距PI2。在一些實施例中，虛設墊DPD排列於第一方向及第二方向上，第一方向及第二方向分別平行於中介層基板IPS的第一邊緣及與第一邊緣垂直的中介層基板IPS的第二邊緣。另外，在第一方向及第二方向中的每一方向上相鄰的虛設墊可彼此隔開不大於200微米。
第一訊號區SPR1上的訊號墊SPD可與第一晶粒DIE1垂直地交疊。第二訊號區SPR2上的訊號墊SPD可與第二晶粒DIE2垂直地交疊。在某些實施例中，虛設墊DPD不與第一晶粒DIE1及第二晶粒DIE2垂直地交疊。當在平面圖中觀察時，虛設墊DPD可與第一晶粒DIE1及第二晶粒DIE2間隔開，以位於環繞第一晶粒DIE1及第二晶粒DIE2二者的區域之外。以此種方式，多個虛設墊DPD設置於在俯視圖中由第一半導體晶片（例如，第一晶粒DIE1）佔據的區域之外以及在俯視圖中由第二半導體晶片（例如，第二晶粒DIE2）佔據的區域之外，且設置於中介層基板IPS的頂表面上。所述多個虛設墊DPD中的一組虛設墊可位於由中介層基板的最外中介層外部端子BP的外邊界佔據的區域之外。在一些實施例中，第一多個訊號墊排列於第一方向及第二方向上，第一方向及第二方向分別平行於中介層基板IPS的第一邊緣及與第一邊緣垂直的中介層基板IPS的第二邊緣，且所述第一多個訊號墊中的在第一方向及第二方向中的每一方向上相鄰的訊號墊彼此隔開。
在某些實施例中，虛設墊DPD不連接至中介層基板IPS的任何導電結構CS。因此，虛設墊DPD可彼此電性斷接且與封裝的其他訊號傳送電路系統或導電元件電性斷接。虛設墊DPD可與任何訊號墊SPD電性斷接。
訊號墊SPD可不設置於周邊區PPR上。舉例而言，訊號墊SPD可與周邊區PPR間隔開。訊號墊SPD及虛設墊DPD可不設置於連接區CNR上。舉例而言，訊號墊SPD及虛設墊DPD可與連接區CNR間隔開。在一個實施例中，關於位於中介層基板IPS的第一表面IPSa處的墊，僅訊號墊SPD選擇性地設置於第一訊號區SPR1及第二訊號區SPR2上，且僅虛設墊DPD選擇性地設置於周邊區PPR上。在一些實施例中，第一多個訊號墊（例如，第一訊號區SPR1中的訊號墊）、第二多個訊號墊（例如，第二訊號區SPR2中的訊號墊）及所述多個虛設墊DPD全部位於封裝基板PSUB的頂表面上方的同一垂直高度處。
返回參照圖2，中介層基板IPS可具有在第二方向D2上彼此相對的第一側壁SW1與第二側壁SW2。虛設墊DPD中的第一虛設墊DPD1可與第一側壁SW1相鄰。第一外端子BP中的最外端子BP1可與第一側壁SW1相鄰。第一虛設墊DPD1可較最外端子BP1更靠近（在水平方向上）第一側壁SW1。換言之，當在平面圖中觀察時，第一虛設墊DPD1與第一側壁SW1之間的距離可小於最外端子BP1與第一側壁SW1之間的距離。
虛設墊DPD中的第二虛設墊DPD2可與第二側壁SW2相鄰。第一外端子BP中的最外端子BP2可與第二側壁SW2相鄰。第二虛設墊DPD2可較最外端子BP2更靠近（在水平方向上）第二側壁SW2。換言之，當在平面圖中觀察時，第二虛設墊DPD2與第二側壁SW2之間的距離可小於最外端子BP2與第二側壁SW2之間的距離。
自圖1及圖2可看出，在俯視圖中，所述多個虛設墊DPD中的一組虛設墊可環繞由中介層基板IPS的最外中介層端子BP的外邊界佔據的區域或位於由中介層基板IPS的最外中介層端子BP的外邊界佔據的區域之外。此外，在俯視圖中，所述多個虛設墊DPD中的最外虛設墊可在水平方向上較中介層基板IPS的最外中介層端子BP更靠近中介層基板IPS的側表面。
第一側壁SW1與最外端子BP1的中心之間的第一距離L1（例如，在第二方向D2上）可介於300微米至1000微米的範圍內。較佳為，第一距離L1介於300微米至500微米的範圍內。第一側壁SW1與第一虛設墊DPD1的中心之間的第二距離L2（例如，在第二方向D2上）可介於100微米至800微米的範圍內。較佳為，第二距離L2介於100微米至300微米的範圍內。最外端子BP1的中心與第一虛設墊DPD1的中心之間的第三距離L3（例如，在第二方向D2上）可介於50微米至200微米的範圍內。
返回參照圖3，訊號墊SPD可包括位於中介層基板IPS的第一表面IPSa上的第一下部墊LPD1及位於第一下部墊LPD1上的第一上部墊UPD1。連接端子IM可設置於第一上部墊UPD1上。第一下部墊LPD1可電性連接至中介層基板IPS的導電線CL。
虛設墊DPD可包括位於中介層基板IPS的第一表面IPSa上的第二下部墊LPD2及位於第二下部墊LPD2上的第二上部墊UPD2。在一些實施例中，虛設墊DPD具有與訊號墊SPD相同的尺寸、形狀及/或結構，且可由與訊號墊SPD相同的材料形成。舉例而言，在俯視圖中，虛設墊DPD可各自具有圓形、矩形或其他多邊形形狀，且訊號墊可具有相同的圓形、矩形或其他多邊形形狀。在製造期間第二上部墊UPD2可被暴露至空氣，且可在完成的封裝中被保護層或模塑層覆蓋。舉例而言，虛設墊DPD的第二上部墊UPD2可被絕緣材料覆蓋。第二下部墊LPD2可與中介層基板IPS的任何導電線電性斷接。
在中介層基板IPS的第一表面IPSa上可設置有絕緣層IL。絕緣層IL可為覆蓋中介層基板IPS的鈍化層。絕緣層IL可包括例如氧化矽層、氮化矽層或絕緣聚合物層。第一下部墊LPD1的頂表面的部分可被絕緣層IL覆蓋。第二下部墊LPD2的頂表面的部分可被絕緣層IL覆蓋。
自中介層基板IPS的第一表面IPSa至第一上部墊UPD1的頂表面的高度可為第一高度H1。自中介層基板IPS的第一表面IPSa至第二上部墊UPD2的頂表面的高度可為第二高度H2。第一高度H1與第二高度H2可實質上彼此相等。當指代定向、佈局、位置、形狀、尺寸、成分、數量或其他量度時，本文中使用的例如「相同」、「相等」、「平的」或「共面」等用語未必意指完全相同的定向、佈局、位置、形狀、尺寸、成分、數量或其他量度，而是旨在囊括在例如由於製造製程而可能發生的可接受的變化範圍內的幾乎相同的定向、佈局、位置、形狀、尺寸、成分、數量或其他量度。除非上下文或其他陳述另外指明，否則用語「實質上」在本文中可用來強調此種含義。舉例而言，被闡述為「實質上相同」、「實質上相等」或「實質上平的」的物項可為完全相同、相等或平的，或者在例如由於製造製程而可能發生的可接受的變化範圍內可為相同、相等或平的。
在一些實施例中，第一高度H1和第二高度H2之間的差與第一高度H1的比率（即，（H1-H2）/H1）可小於0.2。舉例而言，即使在第一高度H1與第二高度H2不彼此相同的情況下，第一高度H1和第二高度H2之間的差與第一高度H1的比率（即，（H1-H2）/H1）仍可小於0.05，或者可介於0.05至0.2的範圍內。在示例性實驗中，即使在（H1-H2）/H1的比率處於高達0.2的範圍內，由外中介層端子加熱不足導致的封裝缺陷仍能夠大大減少。
自圖1至圖3可看出，在一些實施例中，第一多個訊號墊SPD分別自各自的底表面至各自的頂表面具有第一高度，且虛設墊DPD分別自各自的底表面至各自的頂表面具有第二高度。第一高度可與第二高度相同。
上述虛設墊可由導熱材料形成，導熱材料亦可為導電材料。在一些實施例中，第一多個訊號墊中的與第一半導體晶片對應的訊號墊及第二多個訊號墊中的與第二半導體晶片對應的訊號墊中的每一訊號墊部分地或全部由與用於形成虛設墊的導電材料相同的導電材料形成。
圖4是根據本發明概念實施例的半導體封裝的部分（例如，圖2所示部分「M」）的放大剖視圖。為使說明簡潔，前面參照圖1至圖3闡述的元件可由相同的參考編號標識，而不再對其重複說明予以贅述。
參照圖4，訊號墊SPD可包括位於中介層基板IPS的第一表面IPSa上的第一下部墊LPD1及位於第一下部墊LPD1上的第一上部墊UPD1。絕緣層IL可設置於第一表面IPSa上。虛設墊DPD可包括位於絕緣層IL上的第二上部墊UPD2。與參照圖3所闡述的不同，根據本實施例，可自虛設墊DPD省略第二下部墊LPD2。虛設墊DPD可與中介層基板IPS的第一表面IPSa間隔開，其中絕緣層IL插置於虛設墊DPD與中介層基板IPS的第一表面IPSa之間。
自中介層基板IPS的第一表面IPSa至第一上部墊UPD1的頂表面的高度可為第一高度H1。自中介層基板IPS的第一表面IPSa至第二上部墊UPD2的頂表面的高度可為第二高度H2。第一高度H1與第二高度H2可實質上彼此相等。在一些實施例中，第一高度H1和第二高度H2之間的差與第一高度H1的比率（即，（H1-H2）/H1）可小於0.05，或者可介於0.05至0.2的範圍內。
第一上部墊UPD1的厚度（例如，在垂直方向上的最大厚度或者自第一下部墊LPD1的表面至第一上部墊UPD1的頂表面的厚度）可為第一厚度T1。第二上部墊UPD2的厚度（例如，在垂直方向上的最大厚度或者自絕緣層IL的表面至第二上部墊UPD2的頂表面的厚度）可為第二厚度T2。第二厚度T2可大於第一厚度T1。第二厚度T2可小於第二高度H2。
訊號墊SPD的厚度（例如，在垂直方向上的最大厚度或者自導電線CL的表面至第一上部墊UPD1的頂表面的厚度）可為第三厚度T3。第一上部墊UPD1的厚度（即，T1）與第一下部墊LPD1的厚度之和可為第三厚度T3。第三厚度T3可實質上等於第一高度H1。虛設墊DPD的厚度可為第二厚度T2。第二厚度T2可小於第三厚度T3。
圖5及圖6是示出根據本發明概念實施例的製作半導體封裝（例如，圖1所示半導體封裝）的方法的剖視圖。圖7是示出根據本發明概念的比較實施例的製作半導體封裝的方法的剖視圖。圖13是示出根據某些實施例的製造半導體封裝的示例性方法的流程圖。以下論述圖5、圖6及圖13以及圖5、圖6及圖13與圖7的比較。
如圖5、圖6及圖13中所示，在步驟1301中，提供具有底表面及頂表面的封裝基板。舉例而言，封裝基板可為例如圖1及圖2中所示的封裝基板PSUB。在步驟1302中，在封裝基板PSUB的底表面上設置多個封裝端子，例如第二外端子SB。應注意，儘管圖13中所示方法的步驟中的某些步驟是以特定次序進行闡述，然而所述步驟不需要以所闡述的次序進行。舉例而言，可在後續步驟之前（例如，在步驟1303至1307之前）或者在一或多個後續步驟之後（例如，在步驟1303、1304、1305、1306或1307中的一者之後）將所述多個封裝端子提供至封裝基板PSUB的底表面。
在步驟1303中，提供包括中介層基板（例如，IPS）的中介層，中介層基板（例如，IPS）具有頂表面（例如，IPSa）及底表面（例如，IPSb）。中介層可包括設置於中介層基板IPS的底表面上的多個中介層端子BP。中介層可更包括第一多個訊號墊SPD，所述第一多個訊號墊SPD設置於中介層基板IPS的頂表面IPSa上以佔據中介層基板IPS的第一區域且電性連接至中介層基板中的配線。所述第一多個訊號墊SPD被配置成用於電性連接至第一半導體晶片（例如，DIE1）中的一或多個電路。中介層更包括第二多個訊號墊，所述第二多個訊號墊設置於中介層基板IPS的頂表面IPSa上以佔據中介層基板IPS的第二區域，第二區域與第一區域水平地隔開，所述第二多個訊號墊電性連接至中介層基板IPS中的配線且用於電性連接至第二半導體晶片（例如，DIE2）中的一或多個電路。中介層更包括多個虛設墊（例如，DPD），所述多個虛設墊（例如，DPD）在俯視圖中設置於第一區域及第二區域之外且設置於中介層基板的頂表面上。
在步驟1304中，將中介層基板IPS安裝於封裝基板PSUB的頂表面上，以使所述多個中介層端子BP位於中介層基板IPS與封裝基板PSUB之間。
在步驟1305中，執行熱接合製程，以藉由中介層端子BP將中介層基板IPS接合至封裝基板PSUB。
舉例而言，參照圖5，中介層基板IPS可設置於封裝基板PSUB上。詳言之，可將中介層基板IPS貼合至熱接合頭HD的底表面，且接著，可使用頭HD將中介層基板IPS放置於封裝基板PSUB上。頭HD的底表面可面對中介層基板IPS的第一表面IPSa。頭HD的底表面可接觸中介層基板IPS的訊號墊SPD及虛設墊DPD。
參照圖6，堆疊於封裝基板PSUB上的中介層基板IPS被頭HD壓縮。可在將中介層基板IPS堆疊於封裝基板PSUB上期間執行中介層基板IPS的壓縮。中介層基板IPS的壓縮可包括執行對中介層基板IPS施加熱量及壓力的熱壓縮接合製程（thermo-compression bonding process）。在熱壓縮接合製程期間，熱量及力FT可藉由訊號墊SPD及虛設墊DPD而自頭HD朝第一外端子BP傳輸，頭HD可接觸訊號墊SPD及虛設墊DPD中的一些訊號墊SPD及虛設墊DPD或全部訊號墊SPD及虛設墊DPD。第一外端子BP可藉由傳輸至第一外端子BP的熱量及力FT接合至封裝基板PSUB。在某些實施例中，使所述多個虛設墊接觸加熱的熱接合頭HD會加熱由所述第一多個訊號墊佔據的區域之外及由所述第二多個訊號墊佔據的區域之外的中介層基板的部分，熱量被傳輸至所述多個中介層端子BP中的最外中介層端子。作為對訊號墊SPD及虛設墊DPD進行加熱的結果，對於連接至又一金屬組件的訊號墊或虛設墊，可在所述墊與所述又一金屬組件之間形成金屬間化合物。在一些實施例中，虛設墊DPD或訊號墊SPD可由多個金屬層形成，且作為熱壓縮熱接合製程的結果，可在不同的金屬層之間形成金屬間化合物（例如，其中所述化合物由來自不同金屬層的金屬形成），以使所述墊包括不同的金屬層及金屬間化合物。舉例而言，墊可在墊的兩個金屬層（例如Au層與Ni層）之間的介面處包含金屬間化合物。
返回參照圖13，在步驟1306中，在執行熱接合製程之後，將第一半導體晶片（例如，DIE1）安裝於中介層基板的頂表面上且將第一半導體晶片連接至所述第一多個訊號墊，且將第二半導體晶片安裝於中介層基板的頂表面上且將第二半導體晶片（例如，DIE2）連接至所述第二多個訊號墊。第一半導體晶片被設置成與第二半導體晶片水平地隔開。根據某些實施例，在進行該些安裝之後，所述多個虛設墊位於在俯視圖中由第一半導體晶片佔據的區域之外以及由第二半導體晶片佔據的區域之外。另外，在一些實施例中，在俯視圖中，在第一半導體晶片與第二半導體晶片之間的區域中沒有虛設墊位於中介層基板的頂表面上。
在俯視圖中，所述多個虛設墊可位於由中介層基板的底表面上的所有中介層端子佔據的區域之外。在一些實施例中，所述多個虛設墊中沒有虛設墊連接至中介層基板的任何配線以用於藉由中介層基板傳送訊號。
在步驟1307中，形成由模塑材料形成的模塑層，以包封至少中介層基板以及第一半導體晶片及第二半導體晶片。模塑材料可覆蓋且接觸所述多個虛設墊中的每一虛設墊。舉例而言，模塑材料可為樹脂或其他絕緣的可模塑材料。
參照圖7，與根據本發明概念實施例的中介層基板IPS不同，自中介層基板IPS省略虛設墊DPD。可藉由頭HD對中介層基板IPS執行熱壓縮接合製程。在熱壓縮接合製程期間，熱量及力FT可藉由訊號墊SPD而自頭HD朝第一外端子BP傳輸。根據此比較實施例，由於省略虛設墊DPD，因此熱量及力FT可不傳輸至中介層基板IPS的邊緣區，或者可在所述邊緣區處減少。在此種情形中，第一外端子BP與封裝基板PSUB之間的接觸或耦合可能出現失效。
反之，根據本發明概念的實施例，熱量及力FT不僅可藉由訊號墊SPD傳輸，亦可藉由虛設墊DPD傳輸，虛設墊DPD設置於中介層基板IPS的周邊區PPR上，如前面參照圖6所述。因此，來自頭HD的熱量及力FT可均勻地傳輸至中介層基板IPS的整個區。因此，根據本發明概念的實施例，可防止第一外端子BP與封裝基板PSUB之間的接觸或耦合失效，且達成穩定的接合結構。
根據對圖2的說明，最外端子BP1與第一虛設墊DPD1之間的第三距離L3可介於50微米至200微米的範圍內。由於最外端子BP1與第一虛設墊DPD1之間的距離相對較短，因此熱量及力FT可有效地自第一虛設墊DPD1傳輸至最外端子BP1。若第一虛設墊DPD1與最外端子BP1之間的第三距離L3大於200微米，則熱量及力FT可能不會有效地自第一虛設墊DPD1傳輸至最外端子BP1。
根據本發明概念的實施例，來自頭HD的熱量及力FT可藉由導電結構CS及中介層基板IPS中的貫通孔TV有效地朝第一外端子BP傳輸，如前面參照圖2所述。
圖8是示出根據本發明概念實施例的半導體封裝的透視圖。圖9是圖8所示半導體封裝的剖視圖。為使說明簡潔，前面參照圖1至圖3闡述的元件可由相同的參考編號標識，而不再對其重複說明予以贅述。
參照圖8及圖9，虛設墊DPD可包括（例如，在第一方向D1或第二方向D2上）與中介層基板IPS的第一表面IPSa的中心或中心部分相鄰或較靠近中介層基板IPS的第一表面IPSa的中心或中心部分的第一虛設墊DPD1以及與中介層基板IPS的隅角EG相鄰的第二虛設墊DPD2。
第一虛設墊DPD1可相鄰於第一訊號區SPR1、第二訊號區SPR2及連接區CNR設置。第一虛設墊DPD1可設置於第一訊號區SPR1與第二訊號區SPR2之間，且因此在俯視圖中可在水平方向上位於第一半導體晶片（DIE1）與第二半導體晶片（DIE2）之間。
舉例而言，第一虛設墊DPD1可為所述多個虛設墊DPD中的最靠近第一訊號區SPR1及第二訊號區SPR2（例如，最靠近第一訊號區SPR1及第二訊號區SPR2二者）的虛設墊。第二虛設墊DPD2可為作為虛設墊DPD中的一者且距第一訊號區SPR1及第二訊號區SPR2最遠的虛設墊。第二虛設墊DPD2可為隅角虛設墊。所述多個虛設墊中的第二虛設墊以及另一組虛設墊（例如，除虛設墊DPD1及DPD2之外的虛設墊）可位於由第一半導體晶片及第二半導體晶片佔據的區域之外，且在水平方向上可不位於第一半導體晶片與第二半導體晶片之間。
第一虛設墊DPD1與第二虛設墊DPD2可藉由熱線TL彼此熱連接。因此，熱量可經由熱線TL而藉由熱傳導自第一虛設墊DPD1中的一者傳輸至第二虛設墊DPD2中的一者。熱線TL可由導熱且導電的材料形成且可形成於中介層基板上或中介層基板中。
詳言之，第一虛設墊DPD1與第二虛設墊DPD2可藉由中介層基板IPS中的導電線CL（例如，金屬線）彼此連接。換言之，對第一虛設墊DPD1與第二虛設墊DPD2進行連接的導電線CL可構成熱線TL。作為另外一種選擇，儘管在圖中未示出，然而第一虛設墊DPD1與第二虛設墊DPD2可藉由金屬線（例如，熱線TL）彼此電性連接，金屬線設置於中介層基板IPS的第一表面IPSa上。
如前面參照圖6所述，在熱壓縮接合製程期間自頭HD傳輸的熱量可主要集中於中介層基板IPS的中心區上。因此，熱量可能不會充分傳輸至中介層基板IPS的隅角EG附近的區。
根據圖8及圖9所示的實施例，由於位於中介層基板IPS的隅角EG附近的第二虛設墊DPD2藉由熱線TL熱連接至位於中介層基板IPS的中心附近的第一虛設墊DPD1，因此熱量可自中介層基板IPS的中心傳輸至中介層基板IPS的隅角EG。因此，在熱壓縮接合製程期間，熱量可均勻地傳輸至中介層基板IPS的整個區。
圖10是示出根據本發明概念實施例的半導體封裝的平面圖。圖11是示出圖10所示中介層基板的第一表面的平面圖。圖12是沿圖10所示線I-I'截取的剖視圖。為使說明簡潔，前面參照圖1至圖3闡述的元件可由相同的參考編號標識，而不再對其重複說明予以贅述。
參照圖10、圖11及圖12，中介層基板IPS可設置於封裝基板PSUB上。訊號墊SPD可設置於中介層基板IPS的第一訊號區SPR1及第二訊號區SPR2上。虛設墊DPD可設置於中介層基板IPS的周邊區PPR上。
中介層基板IPS可包括位於第二絕緣層IPS2中的導電結構CS、位於第一絕緣層IPS1中的第二貫通孔TV2以及位於第三絕緣層IPS3中的導電墊CPD。導電結構CS可包括多條導電線CL及多個通孔VI。
在中介層基板IPS的第一訊號區SPR1上可設置有邏輯晶粒SOC。在中介層基板IPS的第二訊號區SPR2上可設置有多個記憶體堆疊SS。包括邏輯晶粒SOC的第一晶片可為不是晶片堆疊的一部分的單個晶片。包括記憶體晶片中的一者的第二晶片可與第一晶片位於中介層基板上方的同一高度處。舉例而言，一對記憶體堆疊SS可設置於邏輯晶粒SOC周圍或附近。然而，本發明概念並非僅限於此實例，且記憶體堆疊SS的數目可發生各種改變。記憶體堆疊SS及邏輯晶粒SOC中的每一者可並排地安裝（例如，在水平方向上彼此隔開）於中介層基板IPS上。
邏輯晶粒SOC可包括中央處理單元CPU、第一物理層介面區PHY1及記憶體控制器MCT。舉例而言，邏輯晶粒SOC可為系統晶片。邏輯晶粒SOC可以面朝下的方式（例如，覆晶方式）安裝於中介層基板IPS上，其中邏輯晶粒SOC的主動層面對中介層基板IPS。
多個記憶體堆疊SS可具有實質上彼此相同的結構。在下文中，將示例性地闡述記憶體堆疊SS中的一者。記憶體堆疊SS可包括緩衝器晶粒BC及依序堆疊於緩衝器晶粒BC上的第一記憶體晶粒MC1至第四記憶體晶粒MC4。
緩衝器晶粒BC可以面朝下的方式（例如，覆晶方式）安裝於中介層基板IPS上，其中緩衝器晶粒BC的主動層面對中介層基板IPS。第一記憶體晶粒MC1至第四記憶體晶粒MC4可為動態隨機存取記憶體（dynamic random access memory，DRAM）晶片。根據本實施例，第一記憶體晶粒MC1至第四記憶體晶粒MC4可具有實質上相同的晶片尺寸。舉例而言，第一記憶體晶粒MC1至第四記憶體晶粒MC4可被設置成具有實質上相同的平面形狀及實質上相同的平面面積。
第一記憶體晶粒MC1、第二記憶體晶粒MC2及第三記憶體晶粒MC3中的每一者可包括第一貫通孔TV1，第一貫通孔TV1被設置成穿透第一記憶體晶粒MC1、第二記憶體晶粒MC2及第三記憶體晶粒MC3。第四記憶體晶片MC4可不包括第一貫通孔TV1。在緩衝器晶粒BC與第一記憶體晶粒MC1之間、第一記憶體晶粒MC1與第二記憶體晶粒MC2之間、第二記憶體晶粒MC2與第三記憶體晶粒MC3之間以及第三記憶體晶粒MC3與第四記憶體晶粒MC4之間可設置有微凸塊MBP。
微凸塊MBP可電性連接至第一記憶體晶粒MC1、第二記憶體晶粒MC2及第三記憶體晶粒MC3的第一貫通孔TV1。第一記憶體晶粒MC1至第四記憶體晶粒MC4可藉由第一貫通孔TV1及微凸塊MBP電性連接至緩衝器晶粒BC。
連接端子IM可分別插置於第一訊號區SPR1上的邏輯晶粒SOC與訊號墊SPD之間。連接端子IM可分別插置於第二訊號區SPR2上的記憶體堆疊SS的緩衝器晶粒BC與訊號墊SPD之間。作為實例，連接端子IM可包括微凸塊。
記憶體堆疊SS的緩衝器晶粒BC可包括第二物理層介面區PHY2。在邏輯晶粒SOC的第一物理層介面區PHY1與緩衝器晶粒BC的第二物理層介面區PHY2之間可設置有資料線IOd。資料可藉由資料線IOd在邏輯晶粒SOC與緩衝器晶粒BC之間交換。中介層基板IPS中的導電線可構成資料線IOd。資料線IOd可設置於中介層基板IPS的連接區CNR下方。
返回參照圖11及圖12，虛設墊DPD可設置於除第一訊號區SPR1及第二訊號區SPR2以及連接區CNR之外的第一表面IPSa的其餘的區中。虛設墊DPD中的與中介層基板IPS的側壁相鄰的最外虛設墊可在水平方向上較第一外端子BP中的與中介層基板IPS的側壁相鄰的最外端子更靠近側壁。
如本文中所述，某些區域可在俯視圖中進行闡述，以闡述某些組件的位置。舉例而言，說明書可指由半導體晶片或多個墊或多個端子「佔據」的區域。與半導體晶片相關的此用語的使用是指在俯視圖中由晶片佔用的區域（例如，由晶片的邊緣形成的邊界之間的區域）。關於一組端子或多個端子或者一組墊或多個墊，由所述一組墊或所述多個墊或者所述一組端子或所述多個端子「佔據」的區域是指包括所述一組墊或所述多個墊或者所述一組端子或所述多個端子中的最外墊或最外端子的區域以及由最外墊或最外端子創建的邊界內的所有空間。
連接端子IM分別設置於訊號墊SPD上。然而，連接端子IM不設置於虛設墊DPD上。第一訊號區SPR1上的訊號墊SPD可與第一訊號區SPR1上的邏輯晶粒SOC垂直地交疊。第二訊號區SPR2上的訊號墊SPD可與第二訊號區SPR2上的記憶體堆疊SS垂直地交疊。在一個實施例中，虛設墊DPD不與邏輯晶粒SOC或記憶體堆疊SS垂直地交疊。當在平面圖中觀察時，虛設墊DPD可與邏輯晶粒SOC及記憶體堆疊SS二者間隔開。
同時，儘管在圖中未示出，然而較相鄰於中介層基板IPS的中心的虛設墊DPD可藉由熱線TL連接至與中介層基板IPS的隅角相鄰的虛設墊DPD，與前面參照圖8及圖9闡述的相似。
根據本發明概念的各種實施例，中介層基板的虛設墊用於防止半導體封裝的中介層基板與封裝基板之間的接觸或耦合失效。因此，可達成具有改善的電性特性的半導體封裝。
例如「第一」、「第二」、「第三」等序數可簡單地用作某些元件、步驟等的標籤，以區分各個此種元件、步驟等。在本說明書中，未使用「第一」、「第二」等闡述的用語在請求項中仍可被稱為「第一」或「第二」。另外，用特定序數引用的用語（例如，特定請求項中的「第一」）可在別處用不同的序數（例如，本說明書或另一請求項中的「第二」）闡述。
儘管已具體示出並闡述了本發明概念的示例性實施例，然而此項技術中具有通常知識者應理解，在不背離隨附申請專利範圍的精神及範圍的條件下，可在形式及細節上對本文做出改變。
1301、1302、1303、1304、1305、1306、1307:步驟 ACL1:第一主動層 ACL2:第二主動層 BC:緩衝器晶粒 BP:第一外端子/最外中介層外部端子/最外中介層端子/中介層端子 BP1、BP2:最外端子 CL:導電線 CNR:連接區 CPD:導電墊 CPU:中央處理單元 CS:導電結構 D1:第一方向 D2:第二方向 D3:第三方向 DIE1:第一晶粒 DIE2:第二晶粒 DPD:虛設墊 DPD1:第一虛設墊/虛設墊 DPD2:第二虛設墊/虛設墊 EG:隅角 FT:熱量及力 H1:第一高度 H2:第二高度 HD:熱接合頭 I-I':線 IL:絕緣層 IM:連接端子 IOd:資料線 IPS:中介層基板 IPS1:第一絕緣層/層 IPS2:第二絕緣層/層 IPS3:第三絕緣層/層 IPSa:第一表面/頂表面 IPSb:第二表面 L1:第一距離 L2:第二距離 L3:第三距離 LPD1:第一下部墊 LPD2:第二下部墊 M:部分 MBP:微凸塊 MC1:第一記憶體晶粒 MC2:第二記憶體晶粒 MC3:第三記憶體晶粒 MC4:第四記憶體晶粒 MCT:記憶體控制器 PHY1:第一物理層介面區 PHY2:第二物理層介面區 PI1:第一節距 PI2:第二節距 PPR:周邊區 PSUB:封裝基板 SB:第二外端子 SOC:邏輯晶粒 SPD:訊號墊 SPR1:第一訊號區 SPR2:第二訊號區 SS:記憶體堆疊 SUB1:第一基板 SUB2:第二基板 SW1:第一側壁 SW2:第二側壁 T1:第一厚度 T2:第二厚度 T3:第三厚度 TL:熱線 TV:貫通孔 TV1:第一貫通孔 TV2:第二貫通孔 UPD1:第一上部墊 UPD2:第二上部墊 VI:通孔
結合附圖，根據以下簡要說明，將更清楚地理解示例性實施例。附圖表示本文中所述的非限制性的示例性實施例。 圖1是示出根據本發明概念實施例的半導體封裝的透視圖。 圖2是根據示例性實施例的圖1所示半導體封裝的剖視圖。 圖3是根據示例性實施例的圖2所示部分「M」的放大剖視圖。 圖4是根據本發明概念實施例的半導體封裝的部分（例如，圖2所示部分「M」）的放大剖視圖。 圖5及圖6是示出根據本發明概念實施例的製作半導體封裝（例如，圖1所示半導體封裝）的方法的剖視圖。 圖7是示出根據本發明概念的比較實施例的製作半導體封裝的方法的剖視圖。 圖8是示出根據本發明概念實施例的半導體封裝的透視圖。 圖9是根據示例性實施例的圖8所示半導體封裝的剖視圖。 圖10是示出根據本發明概念實施例的半導體封裝的平面圖。 圖11是示出根據示例性實施例的圖10所示中介層基板的第一表面的平面圖。 圖12是根據示例性實施例的沿圖10所示線I-I'截取的剖視圖。 圖13是示出根據某些實施例的製造半導體封裝的示例性方法的流程圖。 應注意，該些圖旨在示出在某些示例性實施例中使用的方法、結構及/或材料的一般特性且對以下提供的書面說明進行補充。然而，該些圖式並非按比例繪製且可能不精確地反映任何給出實施例的精確的結構特性或效能特性，並且不應被解釋為對示例性實施例所囊括的值或性質的範圍進行限制。舉例而言，為清晰起見，可減小或誇大分子、層、區及/或結構元件的相對厚度及定位。在各種圖式中使用相似或相同的參考編號旨在指示存在相似或相同的元件或特徵。
ACL1:第一主動層
ACL2:第二主動層
BP:第一外端子/最外中介層外部端子/最外中介層端子/中介層端子
BP1、BP2:最外端子
CL:導電線
CNR:連接區
CPD:導電墊
CS:導電結構
D2:第二方向
D3:第三方向
DIE1:第一晶粒
DIE2:第二晶粒
DPD:虛設墊
DPD1:第一虛設墊/虛設墊
DPD2:第二虛設墊/虛設墊
IM:連接端子
IPS:中介層基板
IPS1:第一絕緣層/層
IPS2:第二絕緣層/層
IPS3:第三絕緣層/層
IPSa:第一表面/頂表面
IPSb:第二表面
L1:第一距離
L2:第二距離
L3:第三距離
M:部分
PPR:周邊區
PSUB:封裝基板
SB:第二外端子
SPD:訊號墊
SPR1:第一訊號區
SPR2:第二訊號區
SUB1:第一基板
SUB2:第二基板
SW1:第一側壁
SW2:第二側壁
TV:貫通孔
VI:通孔

Claims (20)

  1. 一種半導體封裝，包括： 封裝基板，具有底表面及頂表面； 多個封裝端子，設置於所述封裝基板的所述底表面上； 中介層基板，設置於所述封裝基板的所述頂表面上，所述中介層基板具有面對所述封裝基板的底表面及與所述底表面相對的頂表面； 多個中介層端子，設置於所述中介層基板的所述底表面上且電性連接至所述封裝基板； 第一半導體晶片，設置於所述中介層基板的所述頂表面上； 第二半導體晶片，設置於所述中介層基板的所述頂表面上且被設置成與所述第一半導體晶片水平地隔開； 第一多個訊號墊，設置於所述中介層基板的所述頂表面上且電性連接至所述中介層基板中的配線以及所述第一半導體晶片中的一或多個電路； 第二多個訊號墊，設置於所述中介層基板的所述頂表面上且電性連接至所述中介層基板中的配線以及所述第二半導體晶片中的一或多個電路；以及 多個虛設墊，設置於在俯視圖中由所述第一半導體晶片佔據的區域之外以及在俯視圖中由所述第二半導體晶片佔據的區域之外且設置於所述中介層基板的所述頂表面上， 其中所述第一多個訊號墊、所述第二多個訊號墊及所述多個虛設墊全部位於所述封裝基板的所述頂表面上方的同一垂直高度處， 其中所述第一多個訊號墊及所述第二多個訊號墊中的每一墊被配置成在所述中介層基板與相應的半導體晶片之間傳輸訊號，且 其中所述虛設墊中的每一墊不被配置成在所述中介層基板與設置於所述中介層基板上的任何半導體晶片之間傳輸訊號。
  2. 如請求項1所述的半導體封裝，其中： 在俯視圖中，所述多個虛設墊中的一組虛設墊環繞由所述中介層基板的最外中介層端子的外邊界佔據的區域。
  3. 如請求項1所述的半導體封裝，其中： 在俯視圖中，所述多個虛設墊中的最外虛設墊在水平方向上較所述中介層基板的最外中介層端子更靠近所述中介層基板的側表面。
  4. 如請求項1所述的半導體封裝，其中： 所述虛設墊是由導熱材料形成。
  5. 如請求項4所述的半導體封裝，其中： 所述虛設墊是由導電材料形成。
  6. 如請求項5所述的半導體封裝，其中： 所述第一多個訊號墊及所述第二多個訊號墊中的每一訊號墊是至少部分地由與用於形成所述虛設墊的所述導電材料相同的導電材料形成。
  7. 如請求項1所述的半導體封裝，更包括： 所述多個虛設墊中的至少第一虛設墊，在水平方向上位於所述第一半導體晶片與所述第二半導體晶片之間；以及 所述多個虛設墊中的至少第二虛設墊，位於由所述第一半導體晶片及所述第二半導體晶片佔據的區域之外且在水平方向上不位於所述第一半導體晶片與所述第二半導體晶片之間。
  8. 如請求項7所述的半導體封裝： 其中所述第一虛設墊藉由熱線而熱連接至所述第二虛設墊。
  9. 如請求項8所述的半導體封裝，其中： 所述熱線是由導熱且導電的材料形成且形成於所述中介層基板上或所述中介層基板中。
  10. 如請求項1所述的半導體封裝，其中： 所述虛設墊與所述中介層基板中的任何配線或電路電性隔離。
  11. 如請求項1所述的半導體封裝，其中： 所述虛設墊具有面對所述中介層基板的底表面及背對所述中介層基板的頂表面，且 所述虛設墊中的每一虛設墊的所述頂表面接觸絕緣材料且不接觸導電材料。
  12. 如請求項11所述的半導體封裝，其中： 所述絕緣材料是被形成為包封所述半導體封裝的模塑材料。
  13. 如請求項1所述的半導體封裝，其中： 所述虛設墊具有面對所述中介層基板的底表面及背對所述中介層基板的頂表面，且 所述虛設墊中的每一虛設墊的所述底表面接觸絕緣材料且不接觸導電材料。
  14. 如請求項1所述的半導體封裝，其中： 所述第一多個訊號墊分別自各自的底表面至各自的頂表面具有第一高度， 所述虛設墊分別自各自的底表面至各自的頂表面具有第二高度，且 所述第一高度與所述第二高度相同。
  15. 如請求項1所述的半導體封裝，更包括： 第一連接區，在水平方向上位於所述第一半導體晶片與所述第二半導體晶片之間；以及 導電線，在所述第一連接區中形成於所述中介層基板中或所述中介層基板上， 其中在所述第一連接區中沒有虛設墊形成於所述導電線上方的所述中介層基板的所述頂表面上。
  16. 如請求項1所述的半導體封裝，其中： 所述虛設墊排列於第一方向及第二方向上，所述第一方向及所述第二方向分別平行於所述中介層基板的第一邊緣及與所述第一邊緣垂直的所述中介層基板的第二邊緣；且 所述虛設墊中的在所述第一方向及所述第二方向中的每一方向上相鄰的虛設墊彼此隔開不大於200微米。
  17. 如請求項1所述的半導體封裝，其中： 所述第一多個訊號墊排列於第一方向及第二方向上，所述第一方向及所述第二方向分別平行於所述中介層基板的第一邊緣及與所述第一邊緣垂直的所述中介層基板的第二邊緣；且 所述第一多個訊號墊中的在所述第一方向及所述第二方向中的每一方向上相鄰的訊號墊彼此隔開不大於[自說明書插入數值]。
  18. 如請求項1所述的半導體封裝，其中： 所述第一半導體晶片是邏輯晶片；且 所述第二半導體晶片是記憶體堆疊的晶粒。
  19. 如請求項18所述的半導體封裝，其中： 所述第一半導體晶片是不為晶片堆疊的一部分的單個晶片；且 所述第二半導體晶片與所述第一半導體晶片處於所述中介層基板上方相同的高度處。
  20. 如請求項1所述的半導體封裝，其中： 所述中介層基板是由非導電芯體層形成。
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