CN112185930B - 具有虚设焊盘的半导体封装 - Google Patents

具有虚设焊盘的半导体封装 Download PDF

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Abstract

一种半导体封装包括：封装衬底；多个封装端子，设置在封装衬底的底表面上；插入衬底，设置在封装衬底的顶表面上；多个插入端子，设置在插入衬底的底表面上并电连接至封装衬底；第一半导体芯片和第二半导体芯片，彼此水平分离地设置在插入衬底的顶表面上；第一和第二多个信号焊盘，设置在插入衬底的顶表面上且与插入衬底中的布线相连，并分别连接至第一半导体芯片和第二半导体芯片中的一个或多个电路；以及多个虚设焊盘，设置在由第一半导体芯片或第二半导体芯片占据的区域外部，并设置在插入衬底的顶表面上。每个信号焊盘在插入衬底与相应的半导体芯片之间传输信号，且每个虚设焊盘在插入衬底与设置在其上的任何半导体芯片之间不传输信号。

Description

具有虚设焊盘的半导体封装
相关申请的交叉引用
本申请要求于2019年7月5日向韩国知识产权局递交的韩国专利申请10-2019-0081352和2020年3月2日提交的美国专利申请16/805,890的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及一种半导体封装，尤其涉及将第一管芯和第二管芯并排设置在插入衬底上的半导体封装。
背景技术
在半导体工业中，已经开发出各种封装技术来满足对半导体器件和/或电子设备的存储量大、厚度薄和尺寸小的需求。在将集成电路(IC)芯片嵌入半导体封装中的情况下，可以容易地将IC芯片用作电子产品的一部分。半导体封装通常可以包括印刷电路板(PCB)和半导体芯片，该半导体芯片设置在PCB上并且通过接合线或凸块而电连接至PCB。随着半导体工业的成熟，对高性能、高速和紧凑型半导体封装的需求不断增长。
发明内容
本发明构思的实施例提供了一种具有改善的电特性的半导体封装。
根据一些实施例，提供了一种半导体封装。该半导体封装包括：封装衬底，具有底表面和顶表面；多个封装端子，设置在封装衬底的底表面上；以及插入衬底，设置在封装衬底的顶表面上，插入衬底具有面对封装衬底的底表面和与该底表面相对的顶表面。该半导体封装还包括：多个插入端子，设置在插入衬底的底表面上并电连接至封装衬底；第一半导体芯片，设置在插入衬底的顶表面上；第二半导体芯片，设置在插入衬底的顶表面上，并且设置为与第一半导体芯片水平地分离；第一多个信号焊盘，设置在插入衬底的顶表面上，并且电连接至插入衬底中的布线和第一半导体芯片中的一个或多个电路；第二多个信号焊盘，设置在插入衬底的顶表面上，并且电连接至插入衬底中的布线和第二半导体芯片中的一个或多个电路；以及多个虚设焊盘，从上向下看设置在由第一半导体芯片占据的区域外部，并从上向下看设置在由第二半导体芯片占据的区域外部，并设置在插入衬底的顶表面上。第一多个信号焊盘、第二多个信号焊盘和多个虚设焊盘均位于封装衬底的顶表面上方的相同竖直高度处。另外，第一多个信号焊盘和第二多个信号焊盘中的每个焊盘被配置为在插入衬底与相应的半导体芯片之间传输信号，并且虚设焊盘中的每个焊盘被配置为在插入衬底与设置在其上的任何半导体芯片之间不传输信号。
根据可以与上述实施例相同或不同的一些实施例，提供了一种半导体封装。该半导体封装包括：封装衬底，具有底表面和顶表面；多个封装端子，设置在封装衬底的底表面上；以及插入衬底，设置在封装衬底的顶表面上，插入衬底具有面对封装衬底的底表面和与该底表面相对的顶表面。多个插入端子设置在插入衬底的底表面上并电连接至封装衬底。第一半导体芯片设置在插入衬底的顶表面上，并且第二半导体芯片设置在插入衬底的顶表面上并被设置为与第一半导体芯片水平地分离。第一多个信号焊盘设置在插入衬底的顶表面上，并且电连接至插入衬底中的布线和第一半导体芯片中的一个或多个电路。第二多个信号焊盘设置在插入衬底的顶表面上，并且电连接至插入衬底中的布线和第二半导体芯片中的一个或多个电路。多个虚设焊盘从上向下看设置在由第一半导体芯片占据的区域的外部，并从上向下看设置在由第二半导体芯片占据的区域的外部，并设置在插入衬底的顶表面上。第一多个信号焊盘、第二多个信号焊盘和多个虚设焊盘均位于封装衬底的顶表面上方的相同竖直高度处，并且，从上向下看，多个虚设焊盘中的一组虚设焊盘在由插入衬底的最外插入端子的外边界占据的区域的外部。
根据一些实施例，一种制造半导体封装的方法包括：设置具有底表面和顶表面在内的封装衬底；在封装衬底的底表面上设置多个封装端子；以及设置内插物，该内插物包括具有顶表面和底表面的插入衬底。内插物包括：多个插入端子，设置在插入衬底的底表面上；第一多个信号焊盘，设置在插入衬底的顶表面上，以占据插入衬底的第一区域，并电连接至插入衬底中的布线；第一多个信号焊盘用于电连接到第一半导体芯片中的一个或多个电路；第二多个信号焊盘，设置在插入衬底的顶表面上以占据插入衬底的第二区域，所述第二区域与第一区域水平分离，第二多个信号焊盘电连接到插入衬底中的布线并电连接到第二半导体芯片中的一个或多个电路；以及多个虚设焊盘，从上向下看设置在第一区域和第二区域的外部并设置在插入衬底的顶表面上。该方法还包括：将内插物安装在封装衬底的顶表面上，使得多个插入端子位于插入衬底和封装衬底之间；以及执行热接合工艺，以通过插入端子将插入衬底接合到封装衬底。所述热接合工艺包括：通过将热接合头按压在插入衬底的顶表面上并加热第一多个信号焊盘、第二多个信号焊盘和多个虚设焊盘，对插入衬底施加热量和压力。
附图说明
根据以下结合附图进行的简要描述，将更清楚地理解示例实施例。附图表示本文所述的非限制性示例实施例。
图1是示出根据本发明构思的实施例的半导体封装的透视图。
图2是根据示例实施例的图1的半导体封装的截面图。
图3是根据示例实施例的图2的部分“M”的放大截面图。
图4是根据本发明构思的实施例的半导体封装的一部分(例如，图2的部分“M”)的放大截面图。
图5和图6是示出根据本发明构思的实施例的制造(例如，图1的)半导体封装的方法的截面图。
图7示出了根据本发明构思的比较实施例的制造半导体封装的方法的截面图。
图8是示出根据本发明构思的实施例的半导体封装的透视图。
图9是根据示例实施例的图8的半导体封装的截面图。
图10是示出根据本发明构思的实施例的半导体封装的平面图。
图11是示出根据示例实施例的图10的插入衬底的第一表面的平面图。
图12是根据示例实施例的沿图10的线I-I’截取的截面图。
图13是示出根据某些实施例的制造半导体封装的示例方法的流程图。
应当注意，这些附图旨在说明在某些示例实施例中使用的方法、结构和/或材料的一般特性，并补充下面提供的书面描述。但是，这些附图没有按比例绘制且不能精确地反映任何给定实施例的精确结构或性能特性，并且不应被解释为限制示例实施例所包含的值或特性的范围。例如，为了清楚起见，分子、层、区域和/或结构元件的相对厚度和定位可被减小或夸大。在各种附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。
具体实施方式
现在将参照示出了示例性实施例的附图来更全面地描述本发明构思的示例实施例。
图1是示出根据本发明构思的实施例的半导体封装的透视图。图2是图1的半导体封装的截面图。图3是图2的部分“M”的放大截面图。
参考图1至图3，可以设置封装衬底PSUB。插入衬底IPS可以设置在封装衬底PSUB上。例如，封装衬底PSUB可以是印刷电路板(PCB)。插入衬底IPS可以是重新分布层衬底。
插入衬底IPS可以具有彼此相对的第一表面IPSa(例如，顶表面)和第二表面IPSb(例如，底表面)。第二表面IPSb可以面对封装衬底PSUB(例如，封装衬底PSUB的顶表面)。第一外部端子BP(也被描述为互连端子或插入端子)可以设置在插入衬底IPS的第二表面IPSb上，以位于插入衬底IPS的外表面处并连通插入衬底IPS的外部。第一外部端子BP可以插入在插入衬底IPS和封装衬底PSUB之间，并且因此可以电连接到插入衬底IPS和封装衬底PSUB。例如，第一外部端子BP可以包括导电凸块。
第二外部端子SB(也称为外部连接端子或封装端子)可以设置在封装衬底PSUB的底表面上。第二外部端子SB可以包括例如焊球。尽管未示出，但是封装衬底PSUB可以包括设置在其中的路由线和至少一个通孔。
插入衬底IPS的第一表面IPSa可以包括第一信号区域SPR1、第二信号区域SPR2、连接区域CNR和外围区域PPR。第一信号区域SPR1和第二信号区域SPR2可以在第二方向D2上并排设置。第二信号区域SPR2可以在第二方向D2上与第一信号区域SPR1间隔开。连接区域CNR可以插入在第一信号区域SPR1和第二信号区域SPR2之间。
外围区域PPR可以是第一表面IPSa的除了第一信号区域SPR1、第二信号区域SPR2和连接区域CNR之外的其余区域。第一信号区域SPR1、第二信号区域SPR2和连接区域CNR可以位于第一表面IPSa的内部区域中。外围区域PPR可以位于第一表面IPSa的边缘区域中。外围区域PPR可以设置为包围第一信号区域SPR1、第二信号区域SPR2和连接区域CNR，并且在第一信号区域SPR1、第二信号区域SPR2和连接区域CNR之外。
第一管芯DIE1和第二管芯DIE2可以设置在插入衬底IPS的第一表面IPSa上。第一管芯DIE1和第二管芯DIE2可以安装在插入衬底IPS上，以在第二方向D2上并排设置。第一管芯DIE1和第二管芯DIE2可以分别安装在第一信号区域SPR1和第二信号区域SPR2上。第一管芯DIE1和第二管芯DIE2中的每一个可以是包括中央处理单元的逻辑管芯、或包括存储器单元的存储器管芯，并且可以被描述为包括在其上形成的集成电路在内的半导体芯片。
第一管芯DIE1可以包括第一衬底SUB1和在第一衬底SUB1上的第一有源层ACL1。第一有源层ACL1可以包括形成在第一衬底SUB1上的晶体管和设置在该晶体管上(例如，在第一衬底SUB1的面对插入衬底IPS的第一表面上)的互连层。第二管芯DIE2可以包括第二衬底SUB2和设置在第二衬底SUB2上的第二有源层ACL2。第二有源层ACL2可以包括形成在第二衬底SUB2上的晶体管和设置在该晶体管上(例如，在第二衬底SUB2的面对插入衬底IPS的第二表面上)的互连层。
第一管芯DIE1可以以面向下方的方式安装在插入衬底IPS上，其中第一有源层ACL1面对插入衬底IPS的第一表面IPSa。第二管芯DIE2可以以面向下方的方式安装在插入衬底IPS上，其中第二有源层ACL2面对插入衬底IPS的第一表面IPSa。
信号焊盘SPD可以设置在第一信号区域SPR1和第二信号区域SPR2上。例如，多个信号焊盘SPD可以设置在第一信号区域SPR1上，并且多个信号焊盘SPD可以设置在第二信号区域SPR2上。如本文中所描述的，信号焊盘被定位在一位置中，并且被用于在信号焊盘所连接的两个设备或电路之间传输信号。每个信号焊盘SPD被配置为在插入衬底与相应的半导体芯片之间传输信号。本文描述的各种焊盘可以设置在器件的外表面上或附近，并且通常可以具有平坦的表面积，其中各种焊盘形成在所述外表面上。焊盘可以由导电材料形成，例如形成在一层或多层中的包括Au、Ni、Cu或Al中的一种或多种的金属。
连接端子IM可以分别插入在第一管芯DIE1和第一信号区域SPR1上的信号焊盘SPD之间。连接端子IM可以插入在第二管芯DTE2和第二信号区域SPR2上的信号焊盘SPD之间。连接端子IM可以设置在每个信号焊盘SPD上。第一管芯DIE1和第二管芯DIE2以及插入衬底TPS可以通过连接端子IM和信号焊盘SPD彼此电连接。例如，用于第一管芯DIE1或用于第二管芯DIE2的每个信号焊盘SPD可以设置在插入衬底IPS的顶表面上。作为示例，连接端子IM可以包括微凸块。
第一信号区域SPR1上的信号焊盘SPD(例如，第一多个信号焊盘)可以用于在第一管芯DIE1和插入衬底IPS之间交换数据信号、命令信号或访问信号中的至少一个，并且因此，电连接到插入衬底IPS中的布线和第一管芯DIE1中的一个或多个电路。第二信号区域SPR2上的信号焊盘SPD(例如，第二多个信号焊盘)可以用于在第二管芯DIE2和插入衬底IPS之间交换数据信号、命令信号或访问信号中的至少一个，并且因此，电连接到插入衬底IPS中的布线和第二管芯DIE2中的一个或多个电路。例如，每个信号焊盘SPD可以用作传输数据信号、命令信号或访问信号中的至少一个的路径。
第一管芯DIE1和第二管芯DIE2可以通过连接端子IM以倒装芯片接合的方式安装在插入衬底IPS上，并且可以彼此水平分离。尽管未示出，但是第一管芯DIE1和第二管芯DIE2与插入衬底IPS之间的区域可以填充有底部填充树脂层(under-fill resin layer)。
第一管芯DIE1和第二管芯DIE2可以通过插入衬底IPS彼此电连接。数据、命令或访问信号中的至少一个可以通过插入衬底IPS在第一管芯DIE1和第二管芯DIE2之间交换。
在下文中，将更详细地描述插入衬底IPS。插入衬底IPS可以包括第一绝缘层IPS1、在第一绝缘层IPS1上的第二绝缘层IPS2以及在第一绝缘层IPS1下面的第三绝缘层IPS3。第一绝缘层IPS1可以插入在第二绝缘层IPS2和第三绝缘层IPS3之间，并且可以是芯层(例如，非导电芯层)。在一些实施例中，第一绝缘层IPS1可以由未掺杂的硅形成，并且因此即使第一绝缘层IPS1由半导体材料形成也可以用作绝缘层。或者，它可以由另一绝缘材料形成。层IPS1、ISP2和IPS3也可以被描述为非导电层。
可以在第二绝缘层IPS2中设置导电结构CS。导电结构CS可以包括多个导线CL和多个通孔VI(例如，导电通孔)。通孔VI可以将其上的导线CL之一连接到其下方的另一导线CL。第一信号区域SPR1上的信号焊盘SPD可以通过导电结构CS电连接到第二信号区域SPR2上的信号焊盘SPD。换句话说，信号焊盘SPD可以通过插入衬底IPS的导电结构CS彼此电连接。将第一管芯DIE1和第二管芯DIE2彼此电连接的导线CL可以构成信号线。信号线可以设置在插入衬底IPS的连接区域CNR中。连接区域CNR可以水平地在第一管芯DIE1和第二管芯DIE2之间。导线可以形成在第一连接区域CNR中的插入衬底中或插入衬底上。另外，在一些实施例中，没有虚设焊盘形成在插入衬底IPS的位于第一连接区域CNR中的导线上方的顶表面上。
可以在第三绝缘层IPS3中设置导电焊盘CPD。第三绝缘层IPS3可以覆盖导电焊盘CPD。第一外部端子BP可以分别设置在导电焊盘CPD上。第一外部端子BP可以插入在导电焊盘CPD和封装衬底PSUB之间。
可以在第一绝缘层IPS1中设置贯通通孔TV。贯通通孔TV可以穿透第一绝缘层IPS1。贯通通孔TV可以将导电结构CS电连接到导电焊盘CPD，并且可以被称为导电贯通通孔。
虚设焊盘DPD可以设置在外围区域PPR上。虚设焊盘DPD可以与第一管芯DIE1和第二管芯DIE2电断开。例如，可以不在每个虚设焊盘DPD上设置连接端子IM。在将第一管芯DIE1和第二管芯DIE2已经安装在插入衬底IPS上之后，虚设焊盘DPD可以在制造期间暴露于空气，并且在完成的产品中可以覆盖有保护层或模制层(例如，模制材料)。例如，虚设焊盘DPD可以覆盖有绝缘材料，并且可以不电连接到任何其他导电材料。在一些实施例中，虚设焊盘DPD未被定位、连接或配置为在两个器件或电路之间(例如，在插入衬底IPS和布置在其上的任何半导体芯片之间)发送或接收信号，因此虚设焊盘不是信号焊盘。在一些实施例中，虚设焊盘与插入衬底中的任何布线或电路电隔离。此外，如图1和图2所示，虚设焊盘DPD可以具有面对插入衬底IPS的底表面和背对插入衬底IPS的顶表面，并且每个虚设焊盘DPD的顶表面接触绝缘材料，而不接触导电材料。在一些实施例中，每个虚设焊盘DPD的底表面也接触绝缘材料并且不接触导电材料。
在一些实施例中(未示出)，多个虚设焊盘中的每个虚设焊盘连接至穿过插入衬底IPS的虚设TSV(贯通衬底通孔)。
虚设焊盘DPD可以布置在第二方向D2上。在第二方向D2上布置的虚设焊盘DPD之间的间距可以是第一间距PI1。第一间距PI1可以在40μm至200μm的范围内。信号焊盘SPD可以沿第二方向D2布置。沿第二方向D2布置的信号焊盘SPD之间的间距可以是第二间距PI2。作为示例，第一间距PI1可以大于第二间距PI2。作为另一示例，第一间距PI1可以等于或小于第二间距PI2。在一个示例实施例中，第一间距PI1的值在约40μm和约200μm之间，并且第二间距PI2的值在约30μm和约150μm之间。在这种情况下，在一个实施例中，第一间距PI1可以大于第二间距PI2。在一些实施例中，虚设焊盘DPD沿第一方向和第二方向布置，该第一方向和该第二方向分别平行于插入衬底IPS的第一边缘和插入衬底IPS的第二边缘，其中第二边缘与第一边缘垂直。另外，在第一方向和第二方向中的每一个上的相邻虚设焊盘可以彼此分开不超过200μm。
第一信号区域SPR1上的信号焊盘SPD可以与第一管芯DIE1竖直重叠。第二信号区域SPR2上的信号焊盘SPD可以与第二管芯DIE2竖直重叠。在某些实施例中，虚设焊盘DPD不与第一管芯DIE1和第二管芯DIE2垂直重叠。当在平面图中观察时，虚设焊盘DPD可以与第一管芯DIE1和第二管芯DIE2间隔开，以在围绕第一管芯DIE1和第二管芯DIE2两者的区域的外部。以这种方式，多个虚设焊盘DPD被布置在从上往下看由第一半导体芯片(例如，第一管芯DIE1)占据的区域的外部和从上向下看由第二半导体芯片(例如，第二管芯DIE2)占据的区域的外部，并且设置在插入衬底IPS的顶表面上。多个虚设焊盘DPD中的一组虚设焊盘可以在由插入衬底的最外侧内插端子BP的外边界占据的区域的外部。在一些实施例中，第一多个信号焊盘沿分别与插入衬底IPS的第一边缘和插入衬底IPS的与第一边缘垂直的第二边缘平行的第一方向和第二方向上布置，并且第一多个信号焊盘中的在第一方向和第二方向中的每个方向上的相邻信号焊盘彼此分离。
在某些实施例中，虚设焊盘DPD不连接至插入衬底IPS的任何导电结构CS。因此，虚设焊盘DPD可以彼此电断开并与封装的其他信号传输电路或导电元件电断开。虚设焊盘DPD可以与任何信号焊盘SPD电断开。
信号焊盘SPD可以不设置在外围区域PPR上。例如，信号焊盘SPD可以与外围区域PPR间隔开。信号焊盘SPD和虚设焊盘DPD可以不设置在连接区域CNR上。例如，信号焊盘SPD和虚设焊盘DPD可以与连接区域CNR间隔开。在一个实施例中，关于位于插入衬底IPS的第一表面IPSa处的焊盘，在第一信号区域SPR1和第二信号区域SPR2上仅选择性地设置信号焊盘SPD，并且在外围区域PPR上仅选择性地设置虚设焊盘DPD。在一些实施例中，第一多个信号焊盘(例如，第一信号区域SPR1中的信号焊盘)、第二多个信号焊盘(例如，第二信号区域SPR2中的信号焊盘)和多个虚设焊盘DPD都位于封装衬底PSUB的顶表面上方的相同竖直高度处。
再次参考图2，插入衬底IPS可以具有在第二方向D2上彼此相对的第一侧壁SW1和第二侧壁SW2。虚设焊盘DPD中的第一虚设焊盘DPD1可以与第一侧壁SW1相邻。第一外部端子BP的最外侧端子BP1可以与第一侧壁SW1相邻。第一虚设焊盘DPD1可以比最外侧端子BP1更靠近(在水平方向上)第一侧壁SW1。换句话说，当在平面图中观察时，第一虚设焊盘DPD1与第一侧壁SW1之间的距离可以小于最外侧端子BP1与第一侧壁SW1之间的距离。
虚设焊盘DPD中的第二虚设焊盘DPD2可以与第二侧壁SW2相邻。第一外部端子BP的最外侧端子BP2可以与第二侧壁SW2相邻。第二虚设焊盘DPD2可以比最外侧端子BP2更靠近(在水平方向上)第二侧壁SW2。换句话说，当在平面图中观察时，第二虚设焊盘DPD2与第二侧壁SW2之间的距离可以小于最外侧端子BP2与第二侧壁SW2之间的距离。
从图1和图2可以看出，多个虚设焊盘DPD中的一组虚设焊盘可以从上向下看围绕或位于由插入衬底IPS的最外侧插入端子BP的外边界占据的区域的外部。此外，从上向下看，多个虚设焊盘DPD中的最外侧虚设焊盘可以比插入衬底IPS的最外侧插入端子BP水平更靠近插入衬底IPS的侧表面。
第一侧壁SW1和最外侧端子BP1的中心之间的第一距离L1(例如，在第二方向D2上)可以在300μm至1000μm的范围内。优选地，第一距离L1在300μm至500μm的范围内。第一侧壁SW1与第一虚设焊盘DPD1的中心之间的第二距离L2(例如，在第二方向D2上)可以在100μm至800μm的范围内。优选地，第二距离L2在100μm至300μm的范围内。最外侧端子BP1的中心与第一虚设焊盘DPD1的中心之间的第三距离L3(例如，在第二方向D2上)可以在50μm至200μm的范围内。
返回参考图3，信号焊盘SPD可以包括在插入衬底IPS的第一表面IPSa上的第一下焊盘LPD1和在第一下焊盘LPD1上的第一上焊盘UPD1。连接端子IM可以设置在第一上焊盘UPD1上。第一下焊盘LPD1可以电连接至插入衬底IPS的导线CL。
虚设焊盘DPD可以包括在插入衬底IPS的第一表面IPSa上的第二下焊盘LPD2和在第二下焊盘LPD2上的第二上焊盘UPD2。在一些实施例中，虚设焊盘DPD具有与信号焊盘SPD相同的尺寸、形状和/或结构，并且可以由与信号焊盘SPD相同的材料形成。例如，从上向下看，虚设焊盘DPD可以各自具有圆形、矩形或其他多边形形状，并且信号焊盘可以具有相同的圆形、矩形或其他多边形形状。第二上焊盘UPD2可以在制造期间暴露于空气，并且可以在完成的封装中覆盖有保护层或模制层。例如，虚设焊盘DPD的第二上焊盘UPD2可以覆盖有绝缘材料。第二下焊盘LPD2可以与插入衬底IPS的任何导线电断开。
绝缘层IL可以设置在插入衬底IPS的第一表面IPSa上。绝缘层IL可以是覆盖插入衬底IPS的钝化层。绝缘层IL可以包括例如氧化硅层、氮化硅层或绝缘聚合物层。第一下焊盘LPD1的顶表面的一部分可以覆盖有绝缘层IL。第二下焊盘LPD2的顶表面的一部分可以覆盖有绝缘层IL。
从插入衬底IPS的第一表面IPSa到第一上焊盘UPD1的顶表面的高度可以是第一高度H1。从插入衬底IPS的第一表面IPSa到第二上焊盘UPD2的顶表面的高度可以是第二高度H2。第一高度H1和第二高度H2可以彼此基本相等。当涉及朝向、布局、位置、形状、尺寸、构成、量或其他度量时，如本文中使用的诸如“相同”、“相等”、“平面”或“共面”的术语不必表示完全相同的朝向、布局、位置、形状、尺寸、构成、量或其他度量，而是意在包含例如在由于制造工艺而可能发生的可接受变化内几乎相同的朝向、布局、位置、形状、尺寸、构成、量或其他度量。除非上下文或其他陈述另有说明，否则术语“基本上”在本文中可以用于强调该含义。例如，被描述为“基本上相同”、“基本上相等”或“基本上平面”的项可以是完全相同、相等或平面的，或者可以在例如由于制造工艺而可能发生的可接受变化内是相同、相等或平面的。
在一些实施例中，第一高度H1和第二高度H2之间的差与第一高度H1之比(即(H1-H2)/H1)可以小于0.2。例如，即使在第一高度H1和第二高度H2彼此不相同的情况下，第一高度H1和第二高度H2之间的差与第一高度H1之比(即(H1-H2)/H1)可以小于0.05，或可以在0.05到0.2的范围内。在示例实验中，即使在(H1-H2)/H1之比为高达0.2的范围内，由于外部插入端子的加热不充分所引起的封装缺陷也大大减少。
从图1至图3中可以看出，在一些实施例中，第一多个信号焊盘SPD各自具有从其底表面到其顶表面的第一高度，并且虚设焊盘DPD各自具有从其底表面到其顶表面的第二高度。第一高度可以与第二高度相同。
上述虚设焊盘可以由导热材料形成，该导热材料也可以是导电材料。在一些实施例中，与第一半导体芯片对应的第一多个信号焊盘和与第二半导体芯片对应的第二多个信号焊盘中的每个信号焊盘部分地或全部地由与形成虚设焊盘的导电材料相同的导电材料形成。
图4是根据本发明构思的实施例的半导体封装的一部分(例如，图2的部分“M”)的放大截面图。为了使描述简要起见，先前参照图1至图3所述的元件可以通过相同的附图标记来标识，而不再赘述。
参考图4，信号焊盘SPD可以包括在插入衬底IPS的第一表面IPSa上的第一下焊盘LPD1和在第一下焊盘LPD1上的第一上焊盘UPD1。绝缘层IL可以设置在第一表面IPSa上。虚设焊盘DPD可以包括在绝缘层IL上的第二上焊盘UPD2。与参考图3描述的不同，可以根据本实施例从虚设焊盘DPD中省略第二下焊盘LPD2。虚设焊盘DPD可以与插入衬底IPS的第一表面IPSa间隔开，其中绝缘层IL插入虚设焊盘DPD与插入衬底IPS的第一表面IPSa之间。
从插入衬底IPS的第一表面IPSa到第一上焊盘UPD1的顶表面的高度可以是第一高度H1。从插入衬底IPS的第一表面IPSa到第二上焊盘UPD2的顶表面的高度可以是第二高度H2。第一高度H1和第二高度H2可以彼此基本相等。在一些实施例中，第一高度H1和第二高度H2之间的差与第一高度H1之比(即(H1-H2)/H1)可以小于0.2，或在0.05至0.2的范围内。
第一上焊盘UPD1的厚度(例如，竖直方向上的最大厚度、或者从第一下焊盘LPD1的表面到第一上焊盘UPD1的顶表面的厚度)可以是第一厚度T1。第二上焊盘UPD2的厚度(例如，竖直方向上的最大厚度、或者从绝缘层IL的表面到第二上焊盘UPD2的顶表面的厚度)可以是第二厚度T2。第二厚度T2可以大于第一厚度T1。第二厚度T2可以小于第二高度H2。
信号焊盘SPD的厚度(例如，垂直方向上的最大厚度、或者从导线CL的表面到第一上焊盘UPD1的顶表面的厚度)可以是第三厚度T3。第一上焊盘UPD1的厚度(即，T1)与第一下焊盘LPD1的厚度之和可以是第三厚度T3。第三厚度T3可以基本等于第一高度H1。虚设焊盘DPD的厚度可以是第二厚度T2。第二厚度T2可以小于第三厚度T3。
图5和图6是示出根据本发明构思的实施例的制造(例如，图1的)半导体封装的方法的截面图。图7示出了根据本发明构思的比较实施例的制造半导体封装的方法的截面图。图13是示出根据某些实施例的制造半导体封装的示例方法的流程图。下面讨论图5、图6和图13、以及它们与图7的比较。
如图5、图6和图13所示，在步骤1301中，设置具有底表面和顶表面的封装衬底。例如，封装衬底可以是诸如图1和图2所示的封装衬底PSUB。在步骤1302中，在封装衬底PSUB的底表面上设置多个封装端子，例如第二外侧端子SB。应当注意，尽管以特定顺序描述了图13所示的方法的某些步骤，但是这些步骤不必以所描述的顺序发生。例如，可以在后续步骤之前(例如，在步骤1303-1307之前)，或者在后续步骤中的一个或多个之后(例如，在步骤1303、1304、1305、1306或1307中的一个之后)，将多个封装端子设置到封装衬底PSUB的底表面。
在步骤1303中，设置包括具有顶表面(例如，IPSa)和底表面(例如，IPSb)的插入衬底(例如，IPS)在内的插入物。内插物可以包括设置在插入衬底IPS的底表面上的多个插入端子BP。内插物还可以包括：第一多个信号焊盘SPD，设置在插入衬底IPS的顶表面IPSa上以占据插入衬底IPS的第一区域，并电连接至插入衬底中的布线。第一多个信号焊盘SPD被配置用于电连接到第一半导体芯片(例如，DIE1)中的一个或多个电路。内插物还包括：第二多个信号焊盘，设置在插入衬底IPS的顶表面IPSa上以占据插入衬底IPS的第二区域，第二区域与第一区域水平分离，第二多个信号焊盘电连接至插入衬底IPS中的布线并用于电连接到第二半导体芯片(例如，DIE2)中的一个或多个电路。内插物还包括：多个虚设焊盘(例如，DPD)，从上往下看设置在第一区域和第二区域的外部，并设置在插入衬底的顶表面上。
在步骤1304中，插入衬底IPS安装在封装衬底PSUB的顶表面上，使得多个插入端子BP在插入衬底IPS和封装衬底PSUB之间。
在步骤1305中，执行热接合工艺以通过插入端子BP将插入衬底IPS接合到封装衬底PSUB。
例如，参考图5，插入衬底IPS可以设置在封装衬底PSUB上。详细地，插入衬底IPS可以附接到热接合头HD的底表面，然后可以使用头HD将插入衬底IPS放置在封装衬底PSUB上。头HD的底表面可以面对插入衬底IPS的第一表面IPSa。头HD的底表面可以与插入衬底IPS的信号焊盘SPD和虚设焊盘DPD接触。
参照图6，堆叠在封装衬底PSUB上的插入衬底IPS被头HD压缩。插入衬底IPS的压缩可以在将插入衬底TPS堆叠在封装衬底PSUB上期间执行。插入衬底IPS的压缩可以包括执行将热量和压力施加到插入衬底IPS的热压接合工艺。在热压结合工艺期间，热量和力FT可以通过信号焊盘SPD和虚设焊盘DPD从头HD向第一外部端子BP传递，头HD可以接触信号焊盘SPD和虚设焊盘DPD中的一些或全部。第一外侧端子BP可以通过传递到第一外侧端子BP的热量和力FT而接合到封装衬底PSUB。在某些实施例中，使多个虚设焊盘与加热的热接合头HD接触加热插入衬底的由第一多个信号焊盘占据的区域外部和由第二多个信号焊盘占据的区域外部的部分，热量被传递到多个插入端子BP中的最外侧插入端子。作为对信号焊盘SPD和虚设焊盘DPD的加热的结果，对于连接到另一金属组件的信号焊盘或虚设焊盘，金属间化合物可以形成在另一金属组件的焊盘之间。在一些实施例中，虚设焊盘DPD或信号焊盘SPD可以由多个金属层形成，并且作为热压热接合工艺的结果，金属间化合物可以形成在不同的金属层之间(例如，其中，该化合物由来自不同金属层的金属形成)，使得焊盘包括不同的金属层和金属间化合物。例如，焊盘可以在焊盘的两个金属层例如Au层和Ni层之间的界面处包括金属间化合物。
返回参考图13，在步骤1306中，在执行热接合工艺之后，第一半导体芯片(例如，DIE1)安装在插入衬底的顶表面上，并且第一半导体芯片连接至第一多个信号焊盘，并且第二半导体芯片安装在插入衬底的顶表面上，并且第二半导体芯片(例如，DIE2)连接到第二多个信号焊盘。第一半导体芯片被布置为与第二半导体芯片水平地分开。根据某些实施例，在这些安装之后，从上向下看多个虚设焊盘在第一半导体芯片所占据的区域的外部并且在第二半导体芯片所占据的区域的外部。而且，在一些实施例中，从上向下看，在第一半导体芯片和第二半导体芯片之间的区域中，在插入衬底的顶表面上没有虚设焊盘。
多个虚设焊盘可以从上向下看在由插入衬底的底表面上的所有插入端子占据的区域的外部。在一些实施例中，多个虚设焊盘中没有一个连接至插入衬底的任何布线以用于通过插入衬底传输信号。
在步骤1307中，形成由模制材料形成的模制层以至少封装插入衬底以及第一半导体芯片和第二半导体芯片。模制材料可以覆盖并接触多个虚设焊盘中的每个虚设焊盘。例如，模制材料可以是树脂或其他绝缘的可模制材料。
参照图7，与根据本发明构思的实施例的插入衬底IPS不同，从插入衬底IPS中省略了虚设焊盘DPD。可以通过头HD在插入衬底IPS上执行热压接合工艺。在热压接合工艺期间，热量和力FT可以通过信号焊盘SPD从头HD向第一外部端子BP传递。根据该比较实施例，由于省略了虚设焊盘DPD，所以热量和力FT不可以传递到插入衬底IPS的边缘区域，或可以在插入衬底IPS的边缘区域处减小。在这种情况下，第一外部端子BP与封装衬底PSUB之间的接触或耦合可能失败。
相比之下，根据本发明构思的实施例，热量和力FT不仅可以通过信号焊盘SPD还可以通过设置在插入衬底IPS的外围区域PPR上的虚设焊盘DPD来传递，如先前参考图6所述。因此，来自头HD的热量和力FT可以均匀地传递到插入衬底IPS的整个区域。因此，根据本发明构思的实施例，可以防止第一外部端子BP与封装衬底PSUB之间的接触或耦合失败，并且可以实现稳定的接合结构。
根据图2的描述，最外侧端子BP1与第一虚设焊盘DPD1之间的第三距离L3可以在50μm至200μm的范围内。由于最外侧端子BP1与第一虚设焊盘DPD1之间的距离相对较短，因此热量和力FT可以有效地从第一虚设焊盘DPD1传递至最外侧端子BP1。如果第一虚设焊盘DPD1与最外侧端子BP1之间的第三距离L3大于200μm，则热量和力FT不可以有效地从第一虚设焊盘DPD1传递至最外侧端子BP1。
根据本发明构思的实施例，来自头HD的热量和力FT可以通过插入衬底IPS中的导电结构CS和贯通通孔TV向第一部侧端子BP有效传递，如先前参考图2所述。
图8是示出根据本发明构思的实施例的半导体封装的透视图。图9是图8的半导体封装的截面图。为了使描述简要起见，先前参照图1至图3所述的元件可以通过相同的附图标记来标识，而不再赘述。
参照图8和图9，虚设焊盘DPD可以包括第一虚设焊盘DPD1和第二虚设焊盘DPD2，该第一虚设焊盘DPD1与插入衬底TPS的第一表面IPSa的中心或中央部分(例如，在第一方向D1或第二方向D2上)相邻或接近，该第二虚设焊盘DPD2与插入衬底IPS的角部EG相邻。
第一虚设焊盘DPD1可以与第一信号区域SPR1、第二信号区域SPR2和连接区域CNR相邻地设置。第一虚设焊盘DPD1可以设置在第一信号区域SPR1与第二信号区域SPR2之间，并且因此从上向下看可以水平地在第一半导体芯片(DIE1)与第二半导体芯片(DIE2)之间。
例如，第一虚设焊盘DPD1可以是多个虚设焊盘DPD中最接近第一信号区域SPR1和第二信号区域SPR2(例如，最接近第一信号区域SPR1和第二信号区域SPR2两者)的虚设焊盘。第二虚设焊盘DPD2可以是：虚设焊盘，其是虚设焊盘DPD中的一个并距第一信号区域SPR1和第二信号区域SPR2最远。第二虚设焊盘DPD2可以是角部虚设焊盘。多个虚设焊盘中的第二虚设焊盘、以及另一组虚设焊盘(例如，除虚设焊盘DPD1和DPD2以外的虚设焊盘)可以位于由第一半导体芯片和第二半导体芯片占据的区域的外部，并且可以不是水平地在第一半导体芯片和第二半导体芯片之间。
第一虚设焊盘DPD1和第二虚设焊盘DPD2可以通过热线TL彼此热连接。因此，热量可以通过经由热线TL的热传导从第一虚设焊盘DPD1之一传递到第二虚设焊盘DPD2之一。热线TL可以由导热和导电的材料形成，并且可以形成在插入衬底上或插入衬底中。
详细地，第一虚设焊盘DPD1和第二虚设焊盘DPD2可以通过插入衬底IPS中的导线CL(例如，金属线)彼此连接。换句话说，将第一虚设焊盘DPD1和第二虚设焊盘DPD2进行连接的导线CL可以构成热线TL。替代地，尽管未示出，但是第一虚设焊盘DPD1和第二虚设焊盘DPD2可以通过设置在插入衬底IPS的第一表面IPSa上的金属线(例如，热线TL)彼此电连接。
如先前参考图6所描述的，在热压接合工艺期间从头HD传递的热量可以主要集中在插入衬底IPS的中心区域上。这样，热量可能不能充分地传递到插入衬底IPS的角部EG附近的区域。
根据图8和图9的实施例，由于位于插入衬底IPS的角部EG附近的第二虚设焊盘DPD2通过热线TL热连接至位于插入衬底IPS的中心附近的第一虚设焊盘DPD1，因此热量可以从插入衬底IPS的中心传递到插入衬底IPS的角部EG。结果，在热压接合工艺期间，热量可以均匀地传递到插入衬底IPS的整个区域。
图10是示出根据本发明构思的实施例的半导体封装的平面图。图11是示出图10的插入衬底的第一表面的平面图。图12是沿图10的线I-I’截取的截面图。为了使描述简要起见，先前参照图1至图3所述的元件可以通过相同的附图标记来标识，而不再赘述。
参照图10、图11和图12，插入衬底IPS可以设置在封装衬底PSUB上。信号焊盘SPD可以设置在插入衬底IPS的第一信号区域SPR1和第二信号区域SPR2上。虚设焊盘DPD可以设置在插入衬底IPS的外围区域PPR上。
插入衬底IPS可以包括第二绝缘层IPS2中的导电结构CS、第一绝缘层IPS1中的第二贯通通孔TV2和第三绝缘层IPS3中的导电焊盘CPD。导电结构CS可以包括多个导线CL和多个通孔VI。
逻辑管芯SOC可以设置在插入衬底IPS的第一信号区域SPR1上。多个存储器堆叠SS可以设置在插入衬底IPS的第二信号区域SPR2上。包括逻辑管芯SOC的第一芯片可以是单个芯片，而不是芯片堆的一部分。包括存储器芯片之一的第二芯片可以在插入衬底上方与第一芯片处于相同高度。例如，一对存储器堆叠SS可以设置在逻辑芯片SOC的周围或附近。然而，本发明构思不限于该示例，并且可以不同地改变存储器堆叠SS的数量。存储器堆叠SS和逻辑管芯SOC中的每一个可以并排安装(例如，彼此水平分离)在插入衬底IPS上。
逻辑芯片SOC可以包括中央处理单元CPU、第一物理层界面区域PHY1和存储器控制器MCT。例如，逻辑芯片SOC可以是片上系统。逻辑管芯SOC可以以面向下方的方式(例如，倒装芯片的方式)安装在插入衬底IPS上，其中逻辑管芯SOC的有源层面对插入衬底IPS。
多个存储器堆叠SS可以具有彼此基本相同的结构。在下文中，将示例性地描述存储器堆叠SS之一。存储器堆叠SS可以包括缓冲管芯BC和顺序地堆叠在缓冲管芯BC上的第一存储器管芯MC1至第四存储器管芯MC4。
缓冲管芯BC可以以面向下方的方式(例如，倒装芯片的方式)安装在插入衬底TPS上，其中缓冲管芯BC的有源层面对插入衬底IPS。第一存储器管芯MC1至第四存储器管芯MC4可以是动态随机存取存储器(DRAM)芯片。根据本实施例，第一存储器管芯MC1至第四存储器管芯MC4可以具有基本相同的芯片尺寸。例如，可以将第一存储器管芯MC1至第四存储器管芯MC4设置为具有基本相同的平面形状和基本相同的平面面积。
第一存储器管芯至第三存储器管芯MC1、MC2和MC3中的每一个可以包括被设置为穿透该第一存储器管芯至第三存储器管芯MC1、MC2和MC3的第一贯通通孔TV1。第四存储器芯片MC4可以不包括第一贯通通孔TV1。微凸块MBP可以设置在缓冲管芯BC和第一存储器管芯MC1之间，在第一存储器管芯MC1和第二存储器管芯MC2之间，在第二存储器管芯MC2和第三存储器管芯MC3之间，以及在第三存储器管芯MC3和第四存储器芯片MC4之间。
微凸块MBP可以电连接到第一存储器管芯至第三存储器管芯MC1、MC2和MC3的第一贯通通孔TV1。第一存储器管芯MC1至第四存储器管芯MC4可以通过第一贯通通孔TV1和微凸块MBP电连接至缓冲管芯BC。
连接端子IM可以分别插入在逻辑管芯SOC和第一信号区域SPR1上的信号焊盘SPD之间。连接端子IM可以分别插入在存储器堆叠SS的缓冲芯片BC以及第二信号区域SPR2上的信号焊盘SPD之间。作为示例，连接端子IM可以包括微凸块。
存储器堆叠SS的缓冲芯片BC可以包括第二物理层界面区域PHY2。数据线IOd可以设置在逻辑管芯SOC的第一物理层界面区域PHY1与缓冲管芯BC的第二物理层界面区域PHY2之间。可以通过数据线IOd在逻辑管芯SOC和缓冲管芯BC之间交换数据。插入衬底IPS中的导线可以构成数据线IOd。数据线IOd可以设置在插入衬底IPS的连接区域CNR下方。
返回参考图11和图12，虚设焊盘DPD可以设置在第一表面IPSa的除了第一信号区域SPR1和第二信号区域SPR2及连接区域CNR之外的其余区域中。虚设焊盘DPD中的与插入衬底IPS的侧壁相邻的最外侧虚设焊盘可以比第一外部端子BP的与插入衬底TPS的侧壁相邻的最外侧端子BP水平地更靠近侧壁。
如本文所述，可以从上向下看地描述某些区域以描述某些组件的位置。例如，说明书可以指代半导体芯片或多个焊盘或多个端子“占据”的区域。与半导体芯片相连接的术语的使用是指芯片所占据的区域，例如，从上向下看时，在芯片边缘形成的边界之间。关于一组端子或多个端子或一组焊盘或多个焊盘，由该组焊盘或端子或者多个焊盘或端子“占据”的区域是指包括该组焊盘或端子或者多个焊盘或端子的最外侧焊盘或端子在内及由最外侧焊盘或端子创建的边界内的所有空间的区域。
连接端子IM分别设置在信号焊盘SPD上。然而，在虚设焊盘DPD上不设置连接端子IM。第一信号区域SPR1上的信号焊盘SPD可以与其上的逻辑管芯SOC竖直重叠。第二信号区域SPR2上的信号焊盘SPD可以与其上的存储器堆叠SS竖直重叠。在一个实施例中，虚设焊盘DPD不与逻辑管芯SOC或存储器堆叠SS竖直地重叠。当在平面图中观察时，虚设焊盘DPD可以与逻辑管芯SOC和存储器堆叠SS两者间隔开。
同时，尽管未示出，但是类似于先前参考参照图8和图9的描述，与插入衬底IPS的中心更相邻的虚设焊盘DPD可以通过热线TL连接到与插入衬底IPS的角部相邻的虚设焊盘DPD。
根据本发明构思的各种实施例，插入衬底的虚设焊盘用于防止半导体封装的封装衬底和插入衬底之间的接触或耦合失败。结果，可以实现具有改善的电特性的半导体封装。
序数“第一”、“第二”、“第三”等的序数可以简单地用作某些元件、步骤等的标签，以将这些元件、步骤等彼此区分开。在说明书中未使用“第一”、“第二”等描述的术语在权利要求中仍可称为“第一”或“第二”。另外，用特定序数(例如，特定权利要求中的“第一”)引用的术语可以在别处以不同的序数(例如，说明书或另一权利要求中的“第二”)来描述。
虽然已具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以对其进行形式和细节上的改变。

Claims (20)

1.一种半导体封装，包括：
封装衬底，具有底表面和顶表面；
多个封装端子，设置在所述封装衬底的底表面上；
插入衬底，设置在所述封装衬底的顶表面上，所述插入衬底具有面对所述封装衬底的底表面和与所述底表面相对的顶表面；
多个插入端子，设置在所述插入衬底的所述底表面上并电连接至所述封装衬底；
第一半导体芯片，设置在所述插入衬底的顶表面上；
第二半导体芯片，设置在所述插入衬底的顶表面上，并设置为与所述第一半导体芯片水平地分离；
第一多个信号焊盘，设置在所述插入衬底的顶表面上，并电连接至所述插入衬底中的布线和所述第一半导体芯片中的一个或多个电路；
第二多个信号焊盘，设置在所述插入衬底的顶表面上，并电连接至所述插入衬底中的布线和所述第二半导体芯片中的一个或多个电路；以及
多个虚设焊盘，从上向下看设置在由所述第一半导体芯片占据的区域的外部，并从上向下看设置在由所述第二半导体芯片占据的区域的外部，并设置在所述插入衬底的所述顶表面上，
其中，所述第一多个信号焊盘、所述第二多个信号焊盘和所述多个虚设焊盘均位于所述封装衬底的所述顶表面上方的相同竖直高度处，
其中，所述第一多个信号焊盘和所述第二多个信号焊盘中的每个焊盘被配置为在所述插入衬底与相应的半导体芯片之间传输信号，
其中，虚设焊盘中的每个焊盘被配置为在所述插入衬底与设置在其上的任何半导体芯片之间不传输信号，
其中，多个虚设焊盘中的至少第一虚设焊盘水平地位于所述第一半导体芯片与所述第二半导体芯片之间，
其中，多个虚设焊盘中的至少第二虚设焊盘位于由所述第一半导体芯片和所述第二半导体芯片占据的区域的外部且并非水平地位于所述第一半导体芯片与所述第二半导体芯片之间，以及
其中，第一虚设焊盘与第二虚设焊盘热连接。
2.根据权利要求1所述的半导体封装，其中：
从上向下看，所述多个虚设焊盘中的一组虚设焊盘围绕由所述插入衬底的最外侧插入端子的外边界占据的区域。
3.根据权利要求1所述的半导体封装，其中：
从上向下看，所述多个虚设焊盘中的最外侧虚设焊盘在水平方向上比所述插入衬底的最外插入端子更靠近所述插入衬底的侧表面。
4.根据权利要求1所述的半导体封装，
其中，所述第一虚设焊盘通过热线与所述第二虚设焊盘热连接。
5.根据权利要求4所述的半导体封装，其中：
所述热线由导热且导电的材料形成，并形成在所述插入衬底上或在所述插入衬底中。
6.根据权利要求1所述的半导体封装，其中：
所述虚设焊盘与所述插入衬底中的任何布线或电路电隔离。
7.根据权利要求1所述的半导体封装，其中：
所述虚设焊盘具有面对所述插入衬底的底表面和背对所述插入衬底的顶表面，以及
每个虚设焊盘的顶表面接触绝缘材料，而不接触导电材料。
8.根据权利要求7所述的半导体封装，其中：
所述绝缘材料是形成为封装所述半导体封装的模制材料。
9.根据权利要求1所述的半导体封装，其中：
所述虚设焊盘具有面对所述插入衬底的底表面和背对所述插入衬底的顶表面，以及
每个虚设焊盘的所述底表面接触绝缘材料，而不接触导电材料。
10.根据权利要求1所述的半导体封装，其中：
所述第一多个信号焊盘各自具有从其底表面到其顶表面的第一高度，
每个虚设焊盘都具有从其底表面到其顶表面的第二高度，以及
所述第一高度与所述第二高度相同。
11.根据权利要求1所述的半导体封装，还包括：
第一连接区域，水平地位于所述第一半导体芯片与所述第二半导体芯片之间；以及
导线，形成在所述第一连接区域中的所述插入衬底中或所述插入衬底上，
其中，在所述第一连接区域中的导线上方的所述插入衬底的顶表面上不形成虚设焊盘。
12.根据权利要求1所述的半导体封装，其中：
所述虚设焊盘在第一方向和第二方向上布置，所述第一方向和所述第二方向分别与所述插入衬底的第一边缘和所述插入衬底的与所述第一边缘垂直的第二边缘平行；以及
在所述第一方向和所述第二方向中的每一个上的相邻虚设焊盘彼此分开不超过200微米。
13.根据权利要求1所述的半导体封装，其中：
所述第一多个信号焊盘在第一方向和第二方向上布置，所述第一方向和所述第二方向分别与所述插入衬底的第一边缘和所述插入衬底的与所述第一边缘垂直的第二边缘平行；以及
所述第一多个信号焊盘中的在所述第一方向和所述第二方向中的每一个上的相邻信号焊盘彼此分开不超过150μm。
14.根据权利要求1所述的半导体封装，其中：
所述第一半导体芯片是逻辑芯片；以及
所述第二半导体芯片是存储器堆叠的管芯。
15.根据权利要求14所述的半导体封装，其中：
所述第一半导体芯片是单个芯片，而不是芯片堆叠的一部分；以及
所述第二半导体芯片与所述第一半导体芯片处于所述插入衬底上方的相同高度处。
16.根据权利要求1所述的半导体封装，其中：
所述多个虚设焊盘中的每个虚设焊盘连接至穿过所述插入衬底的虚设TSV。
17.一种半导体封装，包括：
封装衬底，具有底表面和顶表面；
多个封装端子，设置在所述封装衬底的底表面上；
插入衬底，设置在所述封装衬底的顶表面上，所述插入衬底具有面对所述封装衬底的底表面和与所述底表面相对的顶表面；
多个插入端子，设置在所述插入衬底的所述底表面上并电连接至所述封装衬底；
第一半导体芯片，设置在所述插入衬底的顶表面上；
第二半导体芯片，设置在所述插入衬底的顶表面上，并设置为与所述第一半导体芯片水平地分离；
第一多个信号焊盘，设置在所述插入衬底的顶表面上，并电连接至所述插入衬底中的布线和所述第一半导体芯片中的一个或多个电路；
第二多个信号焊盘，设置在所述插入衬底的顶表面上，并电连接至所述插入衬底中的布线和所述第二半导体芯片中的一个或多个电路；以及
多个虚设焊盘，从上向下看设置在由所述第一半导体芯片占据的区域的外部，并从上向下看设置在由所述第二半导体芯片占据的区域的外部，并且设置在所述插入衬底的顶表面上，
其中，所述第一多个信号焊盘、所述第二多个信号焊盘和所述多个虚设焊盘均位于所述封装衬底的所述顶表面上方的相同竖直高度处，
其中，从上向下看，所述多个虚设焊盘中的一组虚设焊盘在由所述插入衬底的最外侧插入端子的外边界占据的区域的外部，
其中，多个虚设焊盘中的至少第一虚设焊盘水平地位于所述第一半导体芯片与所述第二半导体芯片之间，
其中，多个虚设焊盘中的至少第二虚设焊盘位于由所述第一半导体芯片和所述第二半导体芯片占据的区域的外部且并非水平地位于所述第一半导体芯片与所述第二半导体芯片之间，以及
其中，第一虚设焊盘与第二虚设焊盘热连接。
18.根据权利要求17所述的半导体封装，其中：
所述第一多个信号焊盘和所述第二多个信号焊盘中的每个焊盘传输信号，以及
所述虚设焊盘中的每个焊盘不传输信号。
19.根据权利要求17所述的半导体封装，其中：
所述第一多个信号焊盘和所述第二多个信号焊盘中的每个焊盘用于传输信号；以及
所述多个虚设焊盘中的每个焊盘在其顶表面通过绝缘材料电隔离。
20.根据权利要求17所述的半导体封装，其中：
所述多个虚设焊盘中的每个虚设焊盘连接至穿过所述插入衬底的虚设TSV。
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