KR101361828B1 - 반도체 디바이스, 반도체 패키지, 스택 모듈, 카드, 시스템및 반도체 디바이스의 제조 방법 - Google Patents

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Abstract

더미패드를 통하여 열 전달 효과를 향상시킨 반도체 디바이스, 반도체 패키지, 스택 모듈, 카드, 시스템 및 반도체 디바이스의 제조 방법에 관해 개시한다. 이 반도체 디바이스에 있어서, 반도체 기판은 제 1 면과 상기 제 1 면의 반대면에 제 2 면을 갖는다. 하나 이상의 도전패드는 상기 제 1 면 상의 일정영역에 배치된다. 그리고, 하나 이상의 더미 패드는 상기 제 1 면 또는 상기 제 2 면 상에 배치되고, 상기 하나 이상의 도전패드와 전기적으로 연결되지 않고 열 전달용으로 이용된다. 이에 따르면, 반도체 디바이스의 열 전달 효율을 높이고, 반도체 디바이스의 제조에 있어서 생산성을 높일 수 있다.
더미패드(dummy pad), 히트 스프레딩(heat spreading)

Description

반도체 디바이스, 반도체 패키지, 스택 모듈, 카드, 시스템 및 반도체 디바이스의 제조 방법{Semiconductor device, Semiconductor package, stacked module, card, system and method of the semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 디바이스 및 그 제조 방법과, 이러한 반도체 디바이스를 포함하는 반도체 패키지, 스택 모듈, 카드, 시스템에 관한 것이다.
일반적으로 반도체 제품의 고집적화에 따라, 복수의 반도체 디바이스들이 칩(chip) 단위 또는 패키지 단위로 적층된다. 이러한 적층 구조에서 하나의 패키지 내에 동종 및 이종의 칩을 관통전극(penetrating electrode) 기술을 이용하여 수직으로 복수 개 적층할 수 있다. 이러한 적층 구조의 반도체 패키지는 고집적, 고성능 시스템에 응용되고 있다.
예를 들어, 일본공개특허 2006-210892호는 복수의 집적회로 칩(LSI 칩)이 적층되는 반도체 장치에 대해서 개시하고 있다. 이 반도체 장치에서, 열전도성 부재는 상하로 인접하는 LSI 칩 사이 및 최하부 LSI 칩 하면과 기판 사이에 설치된다. 방열 시트는 복수의 LSI 칩 중 최상부의 LSI 칩 표면 및 복수의 LSI 칩 각 측면과 열전도성 부재의 측면에 각각 접촉하고, 이들을 커버한다. 히트 싱크(heat sink)는 상기 적층 구조의 전체를 덮도록 배치된다.
하지만, 전술한 반도체 장치는 열 방출을 위해 방열시트와 히트싱크를 추가로 할당하여야 하므로, 반도체 패키지의 집적도를 감소시킬 수 있다. 나아가 반도체 디바이스 적층 후 방열시트를 접착하고 히트싱크를 부착하여야 하는 공정상 번거로움도 문제가 될 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 내부에서 발생하는 열을 효과적으로 분산시킬 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 반도체 디바이스를 이용한 반도체 패키지, 스택 모듈, 카드 및 시스템을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 디바이스가 제공된다. 반도체 기판은 제 1 면과 상기 제 1 면의 반대면에 제 2 면을 갖는다. 하나 이상의 도전패드는 상기 제 1 면 상의 일정영역에 배치된다. 그리고, 하나 이상의 더미패드는 상기 제 1 면 또는 상기 제 2 면 상에 배치되고, 상기 하나 이상의 도전패드와 전기적으로 연결되지 않고 열 전달용으로 이용된다
상기 본 발명에 따른 반도체 디바이스의 일 예에 따르면, 상기 하나 이상의 더미패드는 복수의 더미패드들을 포함하고, 연결 라인들은 상기 복수의 더미패드들을 연결하도록 제공될 수 있다..
상기 본 발명에 따른 반도체 디바이스의 다른 예에 따르면, 하나 이상의 재 배선 패드가 상기 하나 이상의 도전패드에 전기적으로 연결될 수 있다.
상기 본 발명에 따른 반도체 디바이스의 또 다른 예에 따르면, 하나 이상의관통 전극은 상기 하나 이상의 도전패드 또는 상기 하나 이상의 재배선 패드에 전기적으로 연결되고 상기 반도체 기판을 관통할 수 있다..
상기 본 발명에 따른 반도체 디바이스의 또 다른 예에 따르면, 상기 반도체 기판은 반도체 웨이퍼(wafer)또는 반도체 칩(chip)을 포함할 수 있다.
상기 본 발명에 따른 반도체 디바이스의 또 다른 예에 따르면, 방열판은 상기 하나 이상의 도전패드 상에 제공될 수 있다.
상기 본 발명에 따른 반도체 디바이스의 또 다른 예에 따르면, 상기 하나 이상의 도전패드는 센터패드 구조 또는 에지패드 구조를 가질 수 있다.
상기 본 발명에 따른 반도체 디바이스의 또 다른 예에 따르면, 상기 하나 이상의 더미패드는 구형, 타원형 또는 다각형 중 어느 하나이거나 이들의 조합이거나, 또는 격자형태일 수도 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 반도체 디바이스가 제공된다. 반도체 기판은 제 1 면과 상기 제 1 면의 반대면에 제 2 면을 갖는다. 하나 이상의 도전패드는 상기 제 1 면 상의 일정영역에 배치된다. 하나 이상의 재배선 패드는 상기 하나 이상의 도전패드와 전기적으로 연결된다. 복수의 더미패드들은 상기 제 1 면 또는 제 2 면 상에 배치되고 상기 하나 이상의 도전패드 및 상기 하나 이상의 재배선 패드와 전기적으로 연결되지 않고 열 전달용으로 이용된다. 연결 라인들은 상기 복수의 더미패드들을 연결한다. 하나 이상의 관통 전극은 상기 하나 이상의 도전패드 또는 상기 하나 이상의 재배선 패드와 전기적으로 연결되고 상기 반도체 기판을 관통한다. 그리고, 베이스 기판은 상기 관통전극과 전기적으로 연결되도록 상기 반도체 기판 아래에 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 디바이스의 제조 방법이 제공된다. 제 1 면과 상기 제 1 면의 반대면에 제 2 면을 갖는 반도체 기판을 제공한다. 상기 제 1 면 상에 하나 이상의 도전패드를 형성한다. 상기 제 1 면 또는 상기 제 2 면 상에, 상기 하나 이상의 도전패드와 전기적으로 연결되지 않으며 열 전달용으로 이용되는 하나 이상의 더미패드를 형성한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 패키지가 제공된다. 복수의 반도체 기판들은 제 1 면과 상기 제 1 면의 반대면에 제 2 면을 각각 갖고, 서로 적층된다. 하나 이상의 도전패드는 상기 복수의 반도체 기판들 각각의 상기 제 1 면 상의 일정영역에 배치된다. 하나 이상의 더미패드는 상기 복수의 반도체 기판들 각각의 상기 제 1 면 또는 제 2 면 상에 각각 배치되고, 상기 하나 이상의 도전패드와 전기적으로 연결되지 않고 열 전달용으로 이용된다..
상기 본 발명에 따른 반도체 패키지의 일 예에 따르면, 접착제가 상기 복수의 반도체 기판들 사이에 개재될 수 있고, 상기 접착제는 탄소 나노 튜브 입자를 포함할 수 있다.
상기 본 발명에 따른 반도체 패키지의 다른 예에 따르면, 베이스 기판은 상기 복수의 반도체 기판들과 연결되도록 상기 반도체 기판들 아래에 배치되고, 나아 가 외부 단자가 상기 베이스 기판에 부착될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 스택 모듈이 제공된다. 복수의 반도체 기판들은 제 1 면과 상기 제 1 면의 반대면에 제 2 면을 각각 갖고, 서로 적층된다. 하나 이상의 도전패드는 상기 복수의 반도체 기판들 각각의 상기 제 1 면 상의 일정영역에 배치된다. 하나 이상의 재배선 패드는 상기 하나 이상의 도전패드와 전기적으로 연결된다. 복수의 더미패드들은 상기 제 1 면 또는 상기 제 2 면 상에 배치되고 상기 하나 이상의 도전패드 및 상기 하나 이상의 재배선 패드와 전기적으로 연결되지 않고 열 전달용으로 이용된다. 연결 라인들은 상기 복수의 더미패드들을 연결한다. 하나 이상의 관통 전극은 상기 하나 이상의 도전패드 또는 상기 하나 이상의 재배선 패드와 전기적으로 연결된다. 베이스 기판은 상기 하나 이상의 관통전극과 전기적으로 연결되도록 상기 복수의 반도체 기판들 아래에 배치된다. 그리고, 외부 단자는 상기 베이스 기판에 부착된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 카드가 제공된다. 메모리는 상기 반도체 디바이스, 상기 반도체 패키지 또는 상기 스택 모듈의 어느 하나로 구성될 수 있다. 그리고, 제어기는 상기 메모리를 제어하고, 상기 메모리와 데이터를 주고 받는다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 시스템이 제공된다. 메모리는 상기 반도체 디바이스, 상기 반도체 패키지 또는 상기 스택 모듈의 어느 하나로 구성된다. 프로세서는 상기 메모리와 버스를 통해서 통신한다. 그리고, 입출력 장치는 상기 버스와 통신할 수 있다.
본 발명에 따르면, 반도체 디바이스의 히트 스프레딩(heat sperading) 효율을 향상시킬 수 있다. 이로 인해 반도체 디바이스 내에서 국부적으로 온도가 상승하는 핫-스팟 현상 (hot spot)을 제거하고 반도체 디바이스의 온도 분포를 균일하게 유지시켜 줄 수 있다. 따라서, 반도체 디바이스의 품질 및 신뢰성을 향상시키고, 동작시의 제품 특성을 안정하게 유지시켜 줄 수 있다.
또한, 본 발명에 따른 반도체 패키지 또는 스택 모듈에서, 상하 반도체 디바이스 간의 열 분산 및 전달을 용이하게 할 수 있다. 이에 따라, 고온 동작시의 제품 특성 저하, 칩 본딩 (Chip bonding) 공정에서의 조립 품질 및 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따른 반도체 디바이스는 관통 전극 형성 시에 더미패드 및/또는 연결 라인 형성을 위한 패턴의 추가만으로 용이하게 제작될 수 있고, 따라서 생산 비용을 줄이고 생산성을 높일 수 있다.
또한, 본 발명에 따른 반도체 디바이스, 반도체 패키지, 또는 스택 모듈의 크기는 종전대로 유지하면서 방열효과를 높일 수 있다. 나아가, 본 발명에 따른 반도체 패키지 또는 스택 모듈에 따르면, 반도체 디바이스들 사이의 높이를 일정하게 유지시켜 줄 수 있는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 다만 본 발명은 여기서 설명되는 실시예에 한 정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 해당 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 해당 분야의 통상의 지식을 가진 자에 의해 다양한 수정 및 변경이 가능함은 명백하다.
반도체 디바이스
도 1은 본 발명의 제 1 실시예에 따른 반도체 디바이스(100)를 보여주는 평면도이고, 도 2는 본 발명의 제 1 실시예에 따른 반도체 디바이스(100)를 보여주는 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(105)은 반도체 웨이퍼 또는 반도체 칩을 포함할 수 있다. 따라서, 반도체 기판(105)은 반도체 물질 상에 회로 구조(미도시)를 포함할 수 있다. 예를 들어, 반도체 물질은 실리콘, 게르마늄 및/또는 실리콘게르마늄을 포함할 수 있다. 반도체 기판(105)은 제 1 면(106) 및 그 반대의 제 2 면(107)을 포함할 수 있다.
회로 구조는 반도체 디바이스(100)의 종류에 따라서 달라질 수 있으며, 예컨대 메모리 회로 또는 로직 회로를 포함할 수 있다. 따라서 회로 구조는 반도체 기판(105) 상의 활성 소자의 어레이, 예컨대 트랜지스터, 커패시터 및/또는 저항들의 어레이 배치를 포함할 수 있고, 본 발명의 범위는 이러한 예에 제한되지 않는다.
반도체 기판(105) 상의 회로 구조는 적절한 절연물, 예컨대 패시베이션층(미도시)에 의해서 외부 환경으로부터 보호될 수 있다. 패시베이층은 반도체 기판(105)의 제 1 면(106) 상에 형성되고 적절하게 패터닝 되어 회로 구조의 출력부를 노출할 수 있다.
예를 들어, 하나 이상의 도전패드(120)가 회로 구조의 출력부로 제공될 수 있다. 도전패드(120)는 반도체 기판(105)의 제 1 면(106)의 일정 영역에 배치되고, 패시베이션층으로부터 노출될 수 있다. 이 실시예에서 도전패드(120)는 센터패드(center pad) 구조를 가질 수 있고, 예를 들어 반도체 기판(105)의 가운데 부근에 배치될 수 있다.
도전패드(120)는 반도체 기판(105)의 가운데 부근에 하나 또는 복수의 줄로 형성될 수 있다. 하지만, 도전패드(120)의 수 및 배치는 회로 구조에 따라서 적절하게 선택될 수 있고, 본 발명의 범위를 제한하지 않는다.
하나 이상의 관통 전극(170)은 도전패드(120)와 연결되고 반도체 기판(105)을 관통할 수 있다. 예를 들어, 관통 전극(170)은 도전패드(120)를 관통하여 반도체 기판(105)의 제 2 면(107)까지 신장할 수 있다. 따라서, 관통 전극(170)은 도전 패드(120)를 반도체 기판(105)의 제 1 면(106)에서 제 2 면(107)으로 재배치하는 역할을 할 수 있다.
하나 이상의 더미패드(110)는 반도체 기판(105)의 제 1 면(106) 또는 제 2 면(107) 상에 제공될 수 있다. 더미패드(110)는 반도체 디바이스(100)의 열 방출을 목적으로 제공될 수 있고, 따라서 반도체 기판(105) 상의 회로 구조 및 도전패드(120)와 전기적으로 연결되지 않는다.
더미패드(110)는 관통전극(170)과 같은 도전 물질로 형성 될 수 있으나, 본 발명의 범위는 이러한 물질에 제한되지 않는다. 또한, 더미패드(110)는 센터패드 구조의 도전패드(120)를 기준으로 양쪽에 복수 개로 제공될 수 있다.
반도체 디바이스(100)에 따르면, 회로 구조 또는 도전패드(120)에서 발생한 열이 인근의 더미패드(110)를 거쳐서 반도체 기판(105)의 측방향으로 균일하게 방출될 수 있다. 따라서, 도전패드(120)가 있는 반도체 기판(105)의 가운데 부근에서 열이 집중되는 것을 막아줄 수 있다. 더미패드(110)가 없는 경우, 열은 반도체 기판(105)의 가운데 부근에 국부적으로 집중될 수 있다. 이러한 국부적인 열은 회로 구조의 동작 신뢰성을 크게 떨어뜨릴 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 디바이스(100a)를 보여주는 평면도이다. 반도체 디바이스(100a)는 도 1 및 도 2의 반도체 디바이스(100)를 참조할 수 있고, 따라서 중복된 설명은 생략된다.
도 3을 참조하면, 도전패드(120a)는 에지패드(edge pad) 구조를 가질 수 있고, 예컨대 반도체 기판(105)의 양측면에 제공될 수 있다. 더미패드(110a)는 에지 패드 구조의 사이에 배치될 수 있다. 이에 따라, 회로 구조 또는 도전패드(120a)에서 발생된 열이 더미패드(110a)를 거쳐서 반도체 기판(105)에 골고루 분산될 수 있다.
따라서, 반도체 디바이스(100a)에 의하면, 반도체 기판(105)의 가장자리에 집중된 열을 반도체 기판(105)의 전 표면으로 분산시킬 수 있다. 따라서, 반도체 디바이스(100a)에서 국부적으로 열이 집중되는 것을 막아줄 수 있다.
도 4는 본 발명의 제 3 실시예에 따른 반도체 디바이스(100b)를 보여주는 평면도이다. 반도체 디바이스(100b)는 도 1 및 도 2의 반도체 디바이스(100)를 참조할 수 있고, 따라서 중복된 설명은 생략된다.
도 4를 참조하면, 하나 이상의 재배선 패드(130)가 도전패드(120)에 전기적으로 연결되도록 반도체 기판(105)의 제 1 면(106) 상에 제공될 수 있다. 예를 들어, 재배선 패드(130)는 재배선 라인(140)을 이용하여 도전패드(120)에 전기적으로 연결될 수 있다. 재배선 패드(130) 및 재배선 라인(140)의 배치는 예시적으로 도시되었고, 본 발명의 범위는 이에 제한되지 않는다.
재배선 패드(130) 및 재배선 라인(140)은 더미패드(110)와 전기적 및 물리적으로 연결되지 않는다. 예를 들어, 더미패드(110)는 재배선 패드(130) 및 재배선 라인(140)을 제외한 영역에 형성될 수 있다. 다른 예로, 더미 패드(110)는 재배선 라인(140)과 연결되지 않도록 서로 다른 층에 배치될 수도 있다.
더미패드(110)는 센터패드 구조를 기준으로 양 측면에 배치될 수 있으며, 이 경우 양측면에 배치된 더미패드(110)는 같은 모양을 갖거나 또는 서로 다른 모양을 가질 수도 있다.
도 5는 본 발명의 제 4 실시예에 따른 반도체 디바이스(100c)를 보여주는 평면도이다.
도 5를 참조하면, 재배선 패드(130)는 에지패드 구조의 도전패드(120a)에 재배선 라인(140)을 통해 전기적으로 연결될 수 있다. 재배선 패드(130) 및 재배선 라인(140)은 도전패드(120a)로부터 더미패드(110a) 방향으로 신장될 수 있다.
더미패드(110a)는 재배선 패드(130)가 없는 영역으로 한정될 수 있다. 나아가, 더미패드(110a)는 재배선 라인(140)이 없는 영역으로 한정되거나 또는 재배선 라인(140)과 서로 다른 층에 형성될 수 있다.
도 6은 본 발명의 제 5 실시예에 의한 반도체 디바이스(100d)를 보여주는 평면도이다. 반도체 디바이스(100d)는 도 1 및 도 2의 반도체 디바이스(100)를 참조할 수 있고, 중복된 설명은 생략된다.
도 6을 참조하면, 복수의 더미패드들(110d)이 센터패드 구조의 도전패드(120) 양측에 각각 배치될 수 있다. 더미패드들(110d)은 반도체 기판(105) 상의 연결 라인들(150)을 이용하여 연결될 수 있다. 예를 들어, 연결 라인들(150)은 금속패턴으로 구성될 수 있다.
예를 들어, 더미패드들(110d)은 도전패드(120)를 기준으로 대칭되게 배치될 수 있다. 더미패드들(110d)의 한 쪽은 격자 형태로 연결되고 다른 한 쪽은 하나의 줄을 형성하도록 연결될 수도 있다. 더미패드들(110d)의 모양은 도전패드(120)를 기준으로 대칭적으로 또는 비대칭적으로 배치될 수도 있다. 다른 예로, 더미패드들(110d)은 도전패드(120)를 기준으로 비대칭적으로 배치될 수도 있다.
이에 따라 도전패드(120) 또는 이에 연결된 회로 구조에서 발생된 열이 인접한 더미패드들(110d)로 전달되고 연결 라인들(150)을 통해서 더미패드들(110d)사이로 빠르게 분산될 수 있다.
반도체 기판(105) 상에 배열된 더미패드들(110d)의 크기 및 연결 라인들(150)의 폭 및 개수는 다양하게 설계되어 제작될 수 있다.
도 7은 본 발명의 제 6 실시예에 따른 반도체 디바이스(100e)를 보여주는 평면도이다. 반도체 디바이스(100e)는 도 6의 반도체 디바이스(100d)를 참조할 수 있고, 중복된 설명은 생략된다.
도 7을 참조하면, 더미패드들(110e)은 도전패드(120)를 기준으로 양측에 배치되고, 연결 라인들(150)을 이용하여 격자 형태로 연결될 수 있다. 더미패드들(110d)은 도전패드(120)를 기준으로 양측에 대칭적으로 또는 비대칭적으로 배치될 수 있다.
도 8은 본 발명의 제 7 실시예에 따른 반도체 디바이스(100f)를 보여주는 평면도이다. 반도체 디바이스(100f)는 도 3 및 도 6의 반도체 디바이스들(100a, 100d)을 참조할 수 있고, 중복된 설명은 생략된다.
도 8을 참조하면, 더미패드들(110f)은 에지패드 구조의 도전패드들(120a) 사이에 배치될 수 있다. 더미패드들(100f)은 연결 라인들(150)을 이용하여 연결될 수 있다. 예를 들어, 더미패드들(100f)의 일부는 격자 형태로 연결될 수 있다.
이에 따라, 더미패드(110f) 및 연결 라인들(150)은 반도체 기판(105)의 외곽에서 발생되는 열을 반도체 기판(105)의 중앙 부위로 분산시켜 열 전달을 용이하게 할 수 있다.
도 9는 본 발명의 제 8 실시예에 따른 반도체 디바이스(100g)를 보여주는 평면도이다. 반도체 디바이스(100g)는 도 8의 반도체 디바이스(100f)를 참조할 수 있고, 중복된 설명은 생략된다.
도 9를 참조하면, 더미패드들(110g)은 그 크기를 달리할 수도 있다. 예를 들어, 반도체 기판(105)의 중앙 부근에 반도체 기판(105)의 폭 방향으로 긴 형태의 더미패드들(110g)이 배치되고 반도체 기판(105)의 가장자리 부근에는 보다 작은 더미패드들(100g)이 배치될 수 있다.
이 경우, 반도체 기판(105)의 외곽에서 발생된 열이 폭 방향을 따라서 보다 빠르게 중심 방향으로 분산될 수 있다.
도 1 내지 도 9에서 도전패드(120, 120a)의 배치는 예시적으로 도시되었고, 다양하게 변형될 수 있음은 자명하다. 나아가, 더미패드들(110, 110a, 110d, 110e, 110f, 110g)의 배치 및 모양은 예시적으로 도시되었고, 반도체 기판(105)의 열을 발산할 수 있도록 다양하게 변형될 수 있다.
반도체 패키지
도 10은 본 발명의 제 1 실시예에 의한 반도체 패키지(300)를 보여주는 단면도이다.
도 10을 참조하면, 복수의 반도체 디바이스들(310)이 베이스 기판(380) 상에 적층될 수 있다. 반도체 디바이스들(310)은 센터패드 구조의 도전패드(120)를 가질 수 있다. 예컨대, 반도체 디바이스들(310)은 도 1, 도 4, 도 6, 도 7의 반도체 디바이스들(100, 100b, 100d, 100e)의 어느 하나와 동일한 구조를 가질 수 있다.
반도체 디바이스들(310)의 더미패드들(110) 및 연결 라인들(150)은 서로 동일한 배치를 갖거나 서로 다른 배치를 가질 수도 있다. 반도체 디바이스들(310)의 도전패드(120)는 관통 전극(170)을 이용하여 수직으로 서로 연결될 수 있다. 반도체 디바이스들(310)은 접착제(360)를 이용하여 서로 접착될 수 있다. 이 때 열 방출 성능을 향상시키기 위해 접착제(360)는 탄소 나노 튜브 입자를 포함할 수 있다. 반도체 디바이스들(310)은 솔더(390)를 이용해 베이스 기판(380)과 전기적으로 연결될 수 있다. 예를 들어, 베이스 기판(380)은 인쇄회로기판(PCB)을 포함할 수 있다.
도 11은 본 발명의 제 2 실시예에 따른 반도체 패키지(300a)를 보여주는 단면도이다. 반도체 패키지(300a)는 도 10의 반도체 패키지(300)를 참조할 수 있고, 따라서 중복된 설명은 생략된다.
도 11을 참조하면, 베이스 기판(380) 상에 복수의 반도체 디바이스들(310a)이 적층될 수 있다. 반도체 디바이스들(310a)은 에지패드 구조의 도전패드(120a)를 가질 수 있다. 예를 들어, 반도체 디바이스들(310a)은 도 3, 도 5, 도 8 및 도 9의 반도체 디바이스들(100a, 100c, 100f, 100g)의 어느 하나와 동일한 구조를 가질 수 있다.
전술한 반도체 패키지들(300, 300a)은 웨이퍼 레벨로 형성이 가능하며, 이 경우 웨이퍼 레벨 스택 패키지로 불릴 수도 있다.
스택 모듈
도 12는 본 발명의 제 1 실시예에 의한 스택 모듈(400)을 보여주는 단면도이다.
도 12를 참조하면, 스택 모듈(400)은 도 10의 반도체 패키지(300)에 외부 단자(491)를 더 연결한 것과 동일할 수 있다. 예를 들어, 외부 단자(491)는 베이스 기판(380)에 부착될 수 있고, 반도체 디바이스들(310)의 외부 제품과 연결하기 위해서 이용될 수 있다. 예를 들어, 외부 단자(491)는 솔더볼, 범프 등을 포함할 수 있다.
베이스 기판(380) 상에 적층된 반도체 디바이스들(310)은 몰딩 부재, 예컨대 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound)(미도시)에 의해 몰딩될 수 있고, 이에 따라 외부 충격, 오염 등으로부터 보호될 수 있다.
도 13은 본 발명의 제 2 실시예에 따른 스택 모듈(400a)을 보여주는 단면도이다.
도 13을 참조하면, 스택 모듈(400a)은 도 11의 반도체 패키지(300a)에 외부 단자(491)를 더 부가한 것과 동일할 수 있다.
도 14는 본 발명의 제 3 실시예에 따른 스택 모듈(400b)을 보여주는 단면도이다. 스택 모듈(400b)은 도 12의 스택 모듈(400)을 참조할 수 있고, 중복된 설명 은 생략된다.
도 14를 참조하면, 방열판(495)이 반도체 디바이스들(310)의 최상부 상에 배치될 수 있다. 예를 들어, 방열판(495)은 열 전도도가 높은 금속으로 구성될 수 있고, 테이프(493)를 이용하여 반도체 디바이스들(310)의 최상부에 접착될 수 있다.
반도체 디바이스들(310)에서 발생하는 열은 더미패드(110)와 연결 라인들(150)을 매개물로 열 전달 경로(497)를 따라서 균일하게 발산될 수 있다. 열 전달의 수직 성분은 방열판(495)을 통해 외부로 방출되므로 스택 모듈(400b)의 내부 온도는 낮아지게 된다.
반도체 디바이스의 제조방법
도 15는 본 발명의 일 실시예에 의한 반도체 디바이스의 제조방법(500)을 나타내는 순서도이다.
도 15를 참조하면, 제 1 면 및 제 2 면을 갖는 반도체 기판을 제공한다(S510). 이어서, 반도체 기판의 제 1 면 상에 도전패드를 형성할 수 있다. 이어서, 도전패드 상에 패시베이션층을 형성할 수 있다. 패시베이션층은 도전패드의 상면을 노출하도록 패터닝될 수 있다.
이어서, 도전패드 직하(直下)로 반도체 기판을 관통하는 비아홀을 형성한다.비아홀은 레이저 드릴링 또는 건식 식각을 이용하여 반도체 기판을 식각함으로써 형성할 수 있다. 레이저 드릴링은 포토 마스크 없이 진행할 수 있지만, 건식 식각을 이용하는 경우에는 비아홀이 형성될 부분을 노출하는 포토 마스크가 필요할 수 있다. 도전패드에 연결된 재배선 패드 및 재배선 라인이 더 형성되는 경우, 비아홀은 재배선 패드 직하로 형성될 수도 있다.
비아홀 형성 후, 또는 비아홀 형성과 동시에 패시베이션층을 패터닝하여 더미패드용 홈을 형성할 수 있다.
이어서 비아홀 및 더미패드용 홈을 매립하는 도전층을 형성하여, 관통 전극 및 더미패드를 형성할 수 있다. 예를 들어, 도전층은 알루미늄 또는 구리를 포함할 수 있다. 도전층을 형성하기 전에 비아홀 및 더미패드용 홈 내에 장벽층을 더 형성할 수도 있다. 예를 들어, 장벽층은 Ti, TiN 및/또는 TaN을 포함할 수 있다. 나아가, 도전층이 구리인 경우, 비아홀 및 더미패드용 홈에 씨드층을 더 형성할 수 있다. 예를 들어, 씨드층은 알루미늄 또는 구리를 포함할 수 있다.
더미패드용 홈은 더미패드를 연결하기 위한 트렌치를 더 포함할 수도 있다. 이 경우, 더미패드의 형성과 동시에 연결 라인들이 형성될 수 있다. 이러한 더미패드용 홈을 형성하기 위한 패시베이션층의 패터닝은 열 방출을 효과적으로 하기 위해 다양한 종류, 크기, 모양의 마스크 패턴이 가능하다. 관통전극과 더미패드 및 연결 라인들이 형성되면, 베리어층 및/또는 씨드층을 제거하여 열 방출 효과가 우수한 반도체 디바이스를 제조할 수 있다.
카드
도 16은 본 발명의 일 실시예에 따른 카드(600)를 나타내는 개략적인 블록도이다.
도 16을 참조하면, 제어기(controller, 610)와 메모리(memory, 620)는 전기적인 신호를 교환할 수 있도록 배치된다. 예를 들어, 제어기(610)에서 명령을 내리면, 메모리(620)는 데이터를 전송할 수 있다. 이러한 카드(600)는 멀티미디어 카드(MMC; Multi Media Card) 또는 보안 디지털 카드(SD card; Secure Digital Card)와 같은 메모리 장치에 이용될 수 있다.
메모리(620)는 도 1 내지 도 9 의 반도체 디바이스들(100, 100a, 100b, 100c, 100d, 100e, 100f, 100g), 도 10 및 도 11의 반도체 패키지들(300, 300a), 또는 도 12 내지 도 14의 스택 모듈(400, 400a, 400b)의 어느 하나에 대응할 수 있다. 예를 들어, 메모리(620)는 디램(DRAM), 에스램(SRAM), 플래시 메모리(Flash memory), 피램(PRAM), 에프램(FRAM), 엠램(MRAM) 및/또는 알램(RRAM) 등으로 제공될 수 있다.
시스템
도 17은 본 발명의 일 실시예에 따른 시스템(700)을 나타내는 블록도이다.
도 17을 참조하면, 프로세서(710), 입/출력 장치(730) 및 메모리(720)는 버스(740)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(710)는 프로그램을 실행하고, 시스템(700)을 제어하는 역할을 할 수 있다. 입/출력 장치(730)는 시스템(700)의 데이터를 입력 또는 출력을 하는데 이용될 수 있다.
메모리(620)는 도 1 내지 도 9 의 반도체 디바이스들(100, 100a, 100b, 100c, 100d, 100e, 100f, 100g), 도 10 및 도 11의 반도체 패키지들(300, 300a), 또는 도 12 내지 도 14의 스택 모듈(400, 400a, 400b)의 어느 하나에 대응할 수 있다. 예를 들어, 메모리(620)는 디램(DRAM), 에스램(SRAM), 플래시 메모리(Flash memory), 피램(PRAM), 에프램(FRAM), 엠램(MRAM) 및/또는 알램(RRAM) 등으로 제공될 수 있다.
메모리(720)는 프로세서(710)의 동작을 위한 코드 및 데이터를 저장할 수 있고, 시스템(700)은 입/출력 장치(730)를 이용하여 외부 장치에 연결되어 외부장치와 서로 데이터를 교환할 수 있다.
이러한 시스템(700)은 모바일 폰(mobile phone), 고상 디스크(SSD; Solid State Disk), 엠피 쓰리 플레이어(MP3 Player) 등 다양한 범위에서 이용될 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 디바이스를 보여주는 평면도이고;
도 2는 본 발명의 제 1 실시예에 따른 반도체 디바이스를 보여주는 단면도이고;
도 3은 본 발명의 제 2 실시예에 따른 반도체 디바이스를 보여주는 평면도이고;
도 4는 본 발명의 제 3 실시예에 따른 반도체 디바이스를 보여주는 평면도이고;
도 5는 본 발명의 제 4 실시예에 따른 반도체 디바이스를 보여주는 평면도이고;
도 6은 본 발명의 제 5 실시예에 따른 반도체 디바이스를 보여주는 평면도이고;
도 7은 본 발명의 제 6 실시예에 따른 반도체 디바이스를 보여주는 평면도이고;
도 8은 본 발명의 제 7 실시예에 따른 반도체 디바이스를 보여주는 평면도이고;
도 9는 본 발명의 제 8 실시예에 따른 반도체 디바이스를 보여주는 평면도이고;
도 10은 본 발명의 제 1 실시예에 따른 반도체 패키지를 보여주는 단면도이 고;
도 11은 본 발명의 제 2 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 12는 본 발명의 제 1 실시예에 따른 스택 모듈을 보여주는 단면도이고;
도 13은 본 발명의 제 2 실시예에 따른 스택 모듈을 보여주는 단면도이고;
도 14는 본 발명의 제 3 실시예에 따른 스택 모듈을 보여주는 단면도이고;
도 15 는 본 발명의 일 실시예에 의한 반도체 디바이스의 제조방법을 설명하기 위한 순서도이고;
도 16은 본 발명의 일 실시예에 따른 카드를 보여주는 개략적인 블록도이고; 그리고
도 17은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략적인 블록도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 100a, 100b, 100c, 100d, 100e, 100f, 100g : 반도체 디바이스
110, 110a, 110d, 110e, 110f, 110g : 더미패드
120, 120a : 도전패드
130 : 재배선 패드
140 : 재배선 라인
150 : 연결 라인
360 : 접착제
170 : 관통전극
105 : 반도체 기판
380: 베이스 기판
390 : 솔더
491 : 외부 단자
493 : 테이프
495 : 방열판

Claims (40)

  1. 회로 구조를 갖는 반도체 기판;
    상기 반도체 기판 상에배치되고, 상기 회로 구조와 전기적으로 연결되는 하나 이상의 도전패드 ;
    상기 반도체 기판 상에 위치하고, 상기 하나 이상의 도전패드를 노출하고 더미패드용 홈을 형성하도록 패터닝된 패시베이션층; 및
    상기 하나 이상의 도전패드와 전기적으로 연결되지 않고 열 전달용으로 이용되는 하나 이상의 더미패드를 포함하고,
    상기 하나 이상의 더미패드는 패시베이션층의 패터닝에 의해 형성된 더미패드용 홈에 위치하고, 각각 동일한 레벨에 위치하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1항에 있어서,
    상기 하나 이상의 더미패드는 격자 형태이며, 상기 반도체 기판 상면의 중앙 부근에 위치하는 긴 형태의 복수의 더미패드들과, 상기 반도체 기판의 가장자리 부근에 위치하는 작은 형태의 복수의 더미패드들을 포함하고,
    상기 긴 형태의 복수의 더미패드들 및 상기 작은 형태의 복수의 더미패드들을 연결하는 연결 라인들을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 반도체 기판 상에 배치된 하나 이상의 재배선 패드; 및
    상기 하나 이상의 도전패드와 상기 하나 이상의 재배선 패드를 전기적으로 연결하는 재배선 라인을 더 포함하고,
    상기 하나 이상의 더미패드는 상기 하나 이상의 재배선 패드 및 상기 재배선 라인이 없는영역에 배치되는 것을 특징으로 하는 반도체 디바이스.
  4. 제 3 항에 있어서, 상기 하나 이상의 도전패드 또는 상기 하나 이상의 재배선 패드에 전기적으로 연결되고 상기 반도체 기판을 관통하는 하나 이상의 관통전극을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서, 상기 연결 라인들은 금속패턴을 포함하는 것을 특징으로 하는 반도체 디바이스.
  6. 삭제
  7. 삭제
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 하나 이상의 도전패드 상에 방열판을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 삭제
  10. 제 1항에 있어서,
    상기 하나 이상의 도전패드는 센터패드 구조를 갖고,
    상기 하나 이상의 더미패드는 상기 센터패드 구조의 일 측면에 배치되는 제1 더미패드들과, 상기 센터패드 구조의 다른 측면에 배치되는 제2 더미패드들을 포함하며,
    상기 제1 더미패드들을 연결하는 제1 연결 라인들 및
    상기 제2 더미패드들을 연결하는 제2 연결 라인들을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  11. 삭제
  12. 제 1항에 있어서, 상기 하나 이상의 도전패드는 에지패드 구조를 갖고, 상기 에지패드 구조의 상기 하나 이상의 도전패드 사이에 상기 하나 이상의 더미패드가 배치된 것을 특징으로 하는 반도체 디바이스.
  13. 제 1 항에 있어서, 상기 하나 이상의 더미패드는 구형, 타원형 또는 다각형 중 어느 하나이거나 이들의 조합인 것을 특징으로 하는 반도체 디바이스.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서, 상기 하나 이상의 더미패드는 격자형태인 것을 특징으로 하는 반도체 디바이스.
  15. 제 1 면과 상기 제 1 면의 반대면에 제 2 면을 각각 갖고, 서로 적층된 복수의 반도체 기판들;
    상기 복수의 반도체 기판들 각각의 상기 제 1 면 상의 일정영역에 배치된 하나 이상의 도전패드; 및
    상기 복수의 반도체 기판들 각각의 상기 제 1 면 또는 제 2 면 상에 각각 배치되고, 상기 하나 이상의 도전패드와 전기적으로 연결되지 않고 열 전달용으로 이용되는 하나 이상의 더미패드를 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 복수의 반도체 기판들과 전기적으로 연결되도록 상기 복수의 반도체 기판들 아래에 배치된 베이스 기판을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제 15 항에 있어서,
    상기 복수의 반도체 기판들 각각의 상기 하나 이상의 도전패드는 상기 하나 이상의 관통전극에 의해 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
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