WO2006061871A1 - 半導体装置 - Google Patents

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Definitions

  • FIG. 1 is a schematic plan view showing an arrangement of metal plates of a semiconductor device of the present invention.
  • FIG. 2 is a cross-sectional view taken along line AA ′ shown in FIG. 1, and is a schematic diagram showing heat transfer at that time.
  • FIG. 3 is a cross-sectional view showing the arrangement of a conventional dummy metal plate, and is a schematic view showing heat transfer at that time.
  • FIG. 5 is a schematic configuration diagram showing the shape of an elliptical dummy metal plate of the semiconductor device of the present invention.
  • the shape of the dummy metal plate 16 used here is not particularly limited as long as the aspect ratio, which is the ratio of width to length, is greater than 1.
  • the aspect ratio which is the ratio of width to length
  • a rectangle, an ellipse, or a rhombus may be used.
  • the rectangular force S is most preferable because it is arranged in a direction perpendicular to the wiring 15 and the surface facing the wiring 15 receives a larger amount of heat.
  • the aspect ratio of the dummy metal plate 16 suffices to be larger than 1, and the size can be determined by arrangement of other wirings, the semiconductor device 1 and the contact holes in the semiconductor device 1.
  • Figure 10 shows the area occupied by the dummy metal plate in the via layer using the wiring width as a parameter. It is a graph which shows the result of the spot of thermal resistance with respect to the aspect-ratio of a dummy metal plate when it is made constant.
  • Interlayer insulating films 41, 42, 43, and 44 each having a laminated structure of C films are formed.
  • the SiO film is used instead of the SiOC film, and the above process is repeated to form the wiring 15, the dummy metal plate 16, and the via hole 14 embedded in the insulating film.
  • the interlayer insulating film 41 for example, a 50 nm thick SiC film and a 500 nm thick SiO film are formed by CVD, and an interlayer insulating film 42 having a stacked structure of SiO film ZSiC film is formed. To do.
  • via holes 14 are buried in the insulating film 43 to form via layers.
  • a power supply wiring 15A connected to the contact plug is formed on the insulating film 43.
  • a TiN film having a thickness of lOO nm, a Cu film having a thickness of 900 nm, and a TiN film having a thickness of 50 nm are deposited by, for example, sputtering.
  • the laminated film of TiN film ZCu film ZTiN film is patterned by photolithography and dry etching to form wiring 15 and the like.

Abstract

【課題】　半導体素子を集積した半導体装置で発生する熱を素早く移動させて、温度が上昇するのを防止する熱抵抗の小さい半導体装置を提供する。 【解決手段】　半導体素子２を配置する層と絶縁層とを有する半導体装置１であって、前記絶縁層内に半導体素子２の配線に関与しないダミー用金属板１６が配置されている半導体装置１において、アスペクト比が１より大きく、配線１５に対してほぼ直交させて、または、配線１５の最長の長さを有する辺に直交させて配置されるダミー用金属板１６が設けられている半導体装置である。

Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、多数の半導体素子が集積された大規模な半導体集積回路 (LSI)等の 半導体装置で使用時に発生する熱の放散を促進する半導体装置に関するものであ る。
背景技術
[0002] 現在、大規模集積回路 (LSI)の微細化、超集積ィ匕が進んでおり、 LSiの半導体素 子の数が増カロしている。しかし、この半導体素子を微細化しながら集積度を高くする と、これらを接続する追加の配線層が必要になり、その中で配線長が長くなり、この配 線抵抗の増大によって配線力もの発熱量の増大することになる。また、集積度を高く して半導体素子を微細化することで 1個当たりの消費電力を抑えることができるが、半 導体素子の数の増加により消費電力が増加し発熱量も増加する。
[0003] したがって、これらの不具合を解消するために、例えば、特許文献 1では、配線層 にはそれぞれ配線膜と共にダミーの配線膜が形成され、これらダミーの配線膜が前 記各配線層を絶縁するための各層間絶縁膜に設けられたダミーのスルーホールを介 して上下の配線層間で相互に接続されている半導体装置が開示されている。また、 特許文献 2では、所定の層に設けられた配線力 前記所定の層の下層に位置する 半導体基板に、電気的に非接続の状態の放熱用配線を設けた半導体集積回路が 開示されている。
また、特許文献 3では、端子が配設された配線基板と、前記配線基板上にフェイス ダウンにより実装され、裏面上に引出配線が配設された第 1の半導体素子と、前記第 1の半導体素子の裏面上にフェイスダウンにより実装された半導体装置で、その第 1 の半導体素子の裏面上には、さらに放熱用ダミー配線が配設されている半導体装置 が開示されている。また、特許文献 4では、第 1の基板と、前記第 1の基板の表面に 裏面が接合される第 1の放熱板と、前記第 1の放熱板の表面に裏面が接合される第 2の基板と、前記第 2の基板の表面に表面を対向させて搭載される半導体チップと、 前記半導体チップの裏面に接合される第 2の放熱板と、を備える半導体装置が開示 されている。
[0004] とくに、大規模集積回路では、消費電力が大きくなつており配線に電流を流すと、 発熱した熱によって、 LSIの温度が高くなり誤動作の原因にもなる。とくに、低誘電率 絶縁膜を用いる LSIでは、温度上昇の度合いが大きくなる。これまで、放熱のための ダミー用金属板をビア層に設けられていたが、半導体装置中の絶縁膜中の金属板の 占有率が大きくなるという問題がある。
これは、こうした多層配線を有する半導体装置では、信号遅延の支配的要因の 1つ になりつつある。信号遅延は配線抵抗値と配線容量の積に比例しており、従って配 線遅延の改善のためには、配線抵抗値や配線容量を軽減することが重要である
[0005] 特許文献 1 :特開平 10— 199882号公報
特許文献 2：特開平 11-238734号公報
特許文献 3：特開 2002—110902号公報
特許文献 4:特開 2004— 140286号公報
発明の開示
発明が解決しょうとする課題
[0006] し力しながら、半導体装置を実装する基板に対する放熱板、フィンであって半導体 素子自身の放熱を考慮したものではない。また、単にダミー用金属板を設けただけ では、絶縁膜中の金属板の占有率が大きくなると 、う問題が解消されな 、。
そこで、本発明は上記問題点に鑑みてなされたものであり、その課題は、半導体素 子を集積した半導体装置で発生する熱を素早く移動させて、温度が上昇するのを防 止する熱抵抗の小さ 、半導体装置を提供することである。
課題を解決するための手段
[0007] 上記課題を解決する手段である本発明の特徴を以下に挙げる。
本発明の半導体装置では、半導体素子を配置する層と絶縁層とを有する半導体装 置であって、前記絶縁層内に半導体素子の配線に関与しない金属板が配置されて いる半導体装置において、前記半導体装置は、アスペクト比が 1より大きぐ配線に対 してほぼ直交させて、または、配線の最長の長さを有する辺に直交させて配置される ダミー用金属板が設けられて 、ることを特徴とする。
発明の効果
[0008] 本発明は、上記解決するための手段によって、本発明の半導体装置では、ァスぺ タト比の大きいダミー用金属板を配線と同じ層に設けることで、絶縁層の比誘電率を 大きくすることなぐ熱抵抗を小さくして配線力も発生する熱の移動を容易にして、半 導体装置の動作時における温度上昇を抑えることができた。
発明を実施するための最良の形態
[0009] 以下に、本発明を実施するための最良の形態を図面に基づいて説明する。なお、 いわゆる当業者は特許請求の範囲内における本発明を変更 ·修正をして他の実施 形態をなすことは容易であり、これらの変更 ·修正はこの特許請求の範囲に含まれる ものであり、以下の説明はこの発明における最良の形態の例であって、この特許請求 の範囲を限定するものではな 、。
[0010] 図 1は、本発明の半導体装置の金属板の配置を示す平面概略図である。図 2は、 図 1に示す A— A'線で切断した断面図であり、そのときの熱の移動を示す概略図で ある。図 3は、従来のダミー用金属板の配置を示す断面図であり、そのときの熱の移 動を示す概略図である。
図 1に示すように、本発明の半導体装置 1における配線 15は、電流の供給又は信 号の導通のために設けられ、その中で半導体装置 1を動作させる電気の導通に関与 しないダミー用金属板 16が設けられている。半導体装置 1の動作により電流が流れ ると半導体装置 1内の半導体素子 2の劣化現象を加速する要因となる。具体的には、 半導体装置 1内のトランジスタ等の半導体素子 2の動作速度が遅くなり、それによつ て誤動作が発生する。
そこで、配線 15が設けられる層に熱伝導率の高い材料によるダミー用金属板 16を 設けて、この配線 15からの熱を配線周辺カゝら移動させることで熱抵抗を小さくして、 半導体装置 1全体に移動させることで半導体装置 1の局所的な温度の上昇を防止し する。金属等の導線性の高い材料は、大まかには導電率が高いほど熱伝導性が高 い。したがって、配線 15で発生した熱をダミー用金属板 16で移動させて、局所的に 温度が上昇するのを防止し、あわせて、熱を分散させて放熱することで熱の放散を促 進する。このときに、ダミー用金属板 16は、幅と長さの比 m (以下、「アスペクト比」と記 す。）を 1より大きくする。これは、アスペクト比が 1では四方に均等に熱移動が生ずる ために熱の放散を促進する効果が小さい。ダミー用金属板 16のアスペクト比を 1より 大きくすることで、所定方向への熱移動を促進して熱抵抗を小さくして配線周辺の温 度を低下させる。
[0011] このときに、ダミー用金属板 16の長手方向は、図 1及び 2に示すように、配線 15に 対して直交方向にする。これによつて、配線 15の周囲は同質の絶縁体で力こまれて いるの、熱は各方向に同じ早さで移動する。しかし、ダミー用金属板 16に達すると、 このダミー用金属板 16は熱伝導率が高いために同一の温度になり、さらに、熱の傾 斜によって熱が入った方向とその方向にある端部力 すぐに熱が移動する。従って、 ダミー用金属板 16からダミー用金属板 16への熱移動も早くなり、配線の温度を低下 させる速度も速くなる。さらに、配線 15から遠いほど温度が低いために熱の傾斜が大 きくなり、熱の移動が早くなり熱抵抗を小さくすることができる。このために、配線 15か ら温度の低い遠い位置までの熱移動が早くなり、配線 15の温度を低下させる。
[0012] このダミー用金属板 16のアスペクト比が 1の場合は、図 3に示すように、配線 15から 発生した熱は周囲の絶縁性物質に対して周囲全体に均一に移動し、ダミー用金属 板 16に達する。しかし、その後、ダミー用金属板 16はすぐに同一温度になる力 ダミ 一用金属板 16のアスペクト比が小さ 、ために、ダミー金属坂 16内の熱傾斜も小さ ヽ ために、図 3では縦方向の側面側の端部からも熱が移動する。し力も、熱傾斜が小さ いために、ダミー用金属板 16のいずれの方向にも熱の移動速度が小さぐ配線 15の 温度を低下させる効果が小さい。このために、半導体装置 1の温度を低下させる効果 が小さい。
[0013] また、図 4は、半導体装置の配線が L字型の場合のダミー用金属板の配置を示す 概略構成図である。本発明の半導体装置 1では、ダミー用金属板 16が配線 15の最 長の長さを有する辺に直交している。とくに、半導体装置 1の配線 15が長方形でなく 、 L字型、 T字型等に曲がっている場合は、図 4に示すように、配線 15の最も長い方 の辺に対してダミー用金属板 16を直交する方向に配置する。これは、配線 15で発生 した熱量は、短い辺よりも長い辺の方から多く配線周囲に移動するので、長い辺に対 してダミー用金属板 16を配置する方が熱の移動'放散を促進して熱抵抗を小さくす ることができ、半導体装置 1の温度を低下させることができる。
[0014] 図 5は、本発明の半導体装置の楕円形のダミー用金属板の形状を示す概略構成 図であ。ここで用いられるダミー用金属板 16は、幅と長さの比であるアスペクト比が 1 より大きければ、その形状はとくに限定しない。例えば、長方形、楕円、菱形でもよい 。とくに、配線 15と直交する方向に配置することから、配線 15に対向する面が広い方 が熱を多く受けることから長方形力 Sもっとも好ましい。さらに、このダミー用金属板 16 のアスペクト比は、 1より大きければよぐその大きさは半導体装置 1内で他の配線、 半導体装置 1、コンタクトホールの配置で決定することができる。
また、図 6は、半導体装置におけるダミー用金属板を接続させた配置を示す概略構 成図である。本発明の半導体装置 1では、ダミー用金属板 16を接続させる。接続さ せるダミー用金属板 16は一部又はすベてを接続させてもよい。これによつて、熱伝導 率の低い絶縁材に周囲を囲まれるとダミー用金属板 16から次のダミー用金属板 16 への熱の移動速度は遅くなるが、ここでダミー用金属板同士を接続させることで、熱 移動の障害をなくすことで熱の移動速度を早くすることができ、熱抵抗を小さくするこ とがでさる。
[0015] さら〖こ、半導体装置 1は配線網が配置された層を複数の有する多層配線構造にな つており、上下に設けられている層間絶縁膜 21に伝達される。とくに、最上層に電源 からの配線 15Aが設けられる半導体装置 1では、大気中の熱の放散よりも、半導体 装置 1内で熱移動する割合が高い。これは、大気中への熱移動は、空気への熱伝導 率が低いために、大気の流れが大きく対流が激しくなければ大気中への熱の放散は 小さい。したがって、配線で発生した熱は、金属等の導電性物質に比較すると熱伝 導率が小さい絶縁性物質の中を移動する割合が多くなる。そのために、配線で発生 した熱は半導体装置 1内の横方向、さらに、下方向に移動する。
[0016] 本発明の半導体装置 1では、ダミー用金属板 16を配線 15が配置された層間絶縁 膜 (以下、「配線層」と記す。）又はビアホール 14が形成された層間絶縁膜 (以下、「ビ ァ層」と記す。 )に配置する。配線網を配置した層では、ダミー用金属板 16を設ける 場所が少ない、さらに、配線網から発生する熱は、半導体素子 2からその層の周囲に 移動するより、導電性の配線を移動する速度は大きいことから、配線層にダミー用金 属板 16を設けることで配線網で発生した熱を容易に移動させ、放散させることができ る。
また、ダミー用金属板 16をビア層に配置する。配線層と同様に、ビアホール 14も半 導体素子 2、配線 15等に接続しており、熱伝導性が高い導電性材料を設けているこ とで熱の移動速度が高いために、このビア層にダミー用金属板 16を設けることで、配 線網から発生した熱を容易に移動させ、放散させることができる。
[0017] また、本発明の半導体装置 1では、ダミー用金属板 16を電源配線 15Aの下だけに 設ける。半導体装置 1の配線の中で最も大きい電流が流れるために、電源配線 15A が最も発熱量が多い。また、その大きい電流のために発生する信号等の遅延が生ず ることがある。これらの半導体素子 2等への影響を避けるために電源配線 15Aは最上 部又はその近傍に設けられる。このときに、電源配線 15Aの下の層にダミー用金属 板 16を設けることで、発生する熱の移動を容易にし、電源配線 15Aの配線層の温度 の上昇を防止する。
[0018] また、本発明の半導体装置 1では、このダミー用金属板 16を配置する層間絶縁膜 の絶縁物は、比誘電率が 4以下の絶縁材料によって構成される。
LSI等の半導体装置 1の微細化 ·高集積化の進展に伴!、、配線層の RC遅延による 動作速度の低下と、配線間容量の増大による消費電力が増大する。このために、配 線抵抗の小さ!/、金属材料と層間絶縁膜に比誘電率の低 、絶縁材を用いることで、半 導体素子 2の動作速度の低下を防止することができる。このときに、絶縁材の比誘電 率は 4以下、とくに、 3. 6以下が好ましぐさらには、 2. 7以下がより一層好ましい。 低比誘電率の材料としては、 SiO、 Fドープ SiO、 Cドープ SiO (SiOC)、 Bドープ
2 2 2
SiO、多孔質 SiO (NCS)等の酸ィ匕物、水素等を含有したポリシロキサン、ポリイミド、
2 2
ポリアリルエーテル (SiLK：登録商標）、フッ素榭脂 (テフロン：登録商標)等の高分子 力ら選択することができる。
[0019] また、本発明の半導体装置 1では、ダミー用金属板 16が配線 15と同じ材質の金属 を用いる。これは、ダミー用金属板 16を配線層又はビア層に設けるときに、配線 15と 異なる金属を用いると製造工程が複雑になり、製造コストを低減させることが困難であ る。したがって、ダミー用金属板 16は、配線 15と同一の金属を用いる。さらに、本発 明の半導体装置 1では、配線の金属として、 Al、 A1— Si又は A1— Cu— Si等の A1合金 、 Cu、 Cu— P又は Cu— Zn等の Cu合金の中力 選択する。 Cu、 Cu合金はエレクト口 マイミグレーション現象の発生が少なぐまた、 Cuは電気的な導電率が高ぐまた、熱 伝導性も高いため、配線からの発熱量が小さぐまた、熱の放散にも優れている。ま た、 Al、 A1合金は、絶縁材である SiOとの密着性に優れている。これらの合金等は、
2
半導体装置 1内の使用する位置によって使い分けてもよい。また、ダミー用金属板 16 、配線 16はスパッタリング法の真空蒸着法等で形成し、平坦化処理を行うことで、多 層配線構造を有する半導体装置 1を形成する。
[0020] 図 7は、シミュレーションの用いた CMOS半導体装置の構造を示す概略図である。
この CMOS半導体装置 1は、 9層に配置されており、下層 4層が、絶縁材として SiLK を用い、 Cap膜と併せて 2800nm、中間層 3層が、絶縁材として SiOCを用い、 Cap 膜と併せて 3800nm、上層 2層が、絶縁材として SiLKを用い、 Cap膜と併せて 3000 nmからなつている。
配線 15、ダミー用金属板 16は Cuを用いた。また、ダミー用金属板 16の形状は長 方形で、配線 15に対して直交する方向に配置した。また、温度解析は有限要素法を 用いた。この有限要素法では、各素材の熱抵抗は直列接続として、各素材の熱伝導 率を代入することで計算することができる。また、電源配線 15Aには、 3 X 105AZcm 2の電流を印加した。
[0021] (シミュレーション 1)
ダミー用金属板 16の間隔を一定にして、ダミー用金属板 16のアスペクト比を変化さ せて、また、配線 15の幅をパラメータにして、電源配線 15Aと下部の半導体素子 2の ある層までの熱抵抗 (KZW)を解析した。この熱抵抗は、下記の式（1)で定義される 温度上昇 (deg) =発熱量 (W) X熱抵抗 (KZW)……式（1)
この熱抵抗が大きければ、同じ発熱量でも温度上昇が大きくなる。したがって、熱抵 抗が小さければ、配線で発熱した熱の移動が早ぐ半導体装置 1の温度が均一にな る。 図 8は、配線の幅をパラメータにして、最下層から最上層までの間で、ダミー用金属 板のアスペクト比に対する熱抵抗のシミュレーションの結果を示すグラフである。配線 の幅を 1 m 5 m 15 mにおける結果を示している。
また、このときのシミュレーションの結果を表 1にまとめる。
[表 1]
Figure imgf000009_0001
この図 8から明らかなように、配線幅が小さくなるにつれて熱抵抗が大きくなり、発熱 量が大きくなる。また、表 1からダミー用金属板 16のアスペクト比を大きくすると、熱抵 抗が大きく低下して、温度上昇が小さくなつている。したがって、アスペクト比 1の半導 体装置 1の電源配線 15Aにおける温度を基準としたときの温度上昇を示している力 アスペクト比を大きくすることで半導体装置 1の温度上昇を大きな効果を持って抑える ことができることがゎカゝる。
(シミュレーション 2)
図 9は、配線の幅をパラメータにして、ダミー用金属板の占有する面積を一定にし たときの、ダミー用金属板のアスペクト比に対する熱抵抗のシミュレーションの結果を 示すグラフである。
また、このときのシミュレーションの結果を表 2にまとめる。
[表 2]
Figure imgf000009_0002
Figure imgf000009_0003
図 9及び表 2から明らかなように、ダミー用金属板 16のアスペクト比を大きくすると、 熱抵抗が大きく低下しているのがわかる。また、同様に、アスペクト比を大きくすること で半導体装置 1の温度上昇を大きく抑えることができることがわかる。
(シミュレーション 3)
図 10は、配線の幅をパラメータにして、ビア層にダミー用金属板の占有する面積を 一定にしたときの、ダミー用金属板のアスペクト比に対する熱抵抗のシミ の結果を示すグラフである。
また、このときのシミュレーションの結果を表 3にまとめる。
[表 3]
Figure imgf000010_0001
図 10及び表 3から明らかなように、ダミー用金属板 16のアスペクト比を大きくすると 、熱抵抗が大きく低下しているのがわかる。また、同様に、アスペクト比を大きくするこ とで半導体装置 1の温度上昇を大きく抑えることができることがわかる。
実施例
[0025] 以下に、ダミー用金属板 16を配置された本発明の半導体装置 1の構造について説 明する。図 7に示すように、半導体基板 10上には、複数の半導体素子 2領域が設け られている。半導体素子 2領域の周縁部には、素子分離膜 11が設けられている。半 導体基板 10上に、例えば STI法により、素子領域を画定する素子分離膜 11を形成 する。図 7に示すように、素子分離膜 11が形成された半導体基板 10上には、ゲート 電極 12及びソース Zドレイン拡散層 13を有する半導体素子 2として MOSトランジス タが形成されている。素子分離膜 11が形成された半導体基板 10上に、通常の MOS トランジスタの形成方法と同様にして、ゲート電極 12とソース Zドレイン拡散層 13を 有する MOSトランジスタを形成する。 MOSトランジスタが形成された半導体基板 10 上には、コンタクトプラグが埋め込まれたシリコン酸ィ匕膜よりなる層間絶縁膜としてビ ァ層 21が形成されている。これは、例えば、 CMP法により、絶縁膜の表面を研磨し、 絶縁膜の表面を平坦ィ匕する。次いで、フォトリソグラフィー及びドライエッチングにより ビア層 21を開口し、金属として Wを用いる場合は CVD法又は金属として Cuを用いる 場合はメツキ法で、層間絶縁膜に半導体基板 10に達するビアホール 14を有するビ ァ層 21を形成する。
[0026] このビア層 21上には、 SiC膜 ZSiLK膜 ZSiC膜の積層構造よりなる層間絶縁膜 2 2が形成されている。これは、例えば、 CVD法により、膜厚 15nmの Ti (チタン)膜と、 例えば膜厚 10nmの TiN (窒化チタン)膜と、例えば膜厚 250nmの W (タングステン） 膜とを形成する。次いで、 CMP法により、絶縁膜の表面が露出するまで、 W膜、 TiN 膜及び Ti膜を平坦に除去し、ビアホール内に埋め込まれ、 Ti膜、 TiN膜及び W膜よ りなるコンタクトプラグを形成する。次いで、コンタクトプラグが埋め込まれた層間絶縁 膜 21上に、例えば CVD法により、例えば膜厚 30nmの SiC膜を堆積する。次いで、 SiC膜上に、例えばスピンコート法により、例えば膜厚 450nmの SiLK膜を形成する 。次いで、 SiLK膜上に、例えば CVD法により、例えば、膜厚 30nmの SiC膜を形成 する。こうして、 SiC膜 ZSiLK膜 ZSiC膜の積層構造を有する層間絶縁膜 22を形成 する。 Cap層の SiC膜は、エッチングストツバ膜として、さらに、 Cuの拡散防止膜とし て機能する。
[0027] この層間絶縁膜 22には、内部回路領域に配線 15と、またその周辺にはダミー用金 属板 16とがそれぞれ埋め込まれている。配線 15とダミー用金属板 16とは、同一の層 に形成されている。この層間絶縁膜 22上には、層間絶縁膜 22と同様の積層構造より なる層間絶縁膜の 3層 23、 24、 25が形成されている。これらの併せて層間絶縁膜 23 、 24、 25には、配線 15、ダミー用金属板 16、ビアホール 14が埋め込まれている。
[0028] さらに、この 3層の層間絶縁膜 23、 24、 25上には、 SiOC膜 ZSiC膜 ZSiOC膜 Z SiC膜の積層構造よりなる層間絶縁膜 31が形成されて!、る。この層間絶縁膜 31は、 例えば、 CVD法により、膜厚 50nmの SiC膜と、膜厚 500nmの SiOC膜と、膜厚 50η mの SiC膜と、膜厚 400nmの SiOC膜と、膜厚 50nmの SiC膜とを順次堆積し、 SiC 膜 Zsioc膜 ZSiC膜 Zsioc膜 ZSiC膜の積層構造を有する絶縁膜を形成する。
[0029] 次いで、フォトリソグラフィ一により、ビアホール 14の形成予定領域を露出するフォト レジスト膜を形成する。このときに、ビアホール 14の周囲には、ダミー用金属板を形 成するようにパターンを作製する。次いで、フォトレジスト膜を除去する。次いで、例え ば、スピンコート法により非感光性榭脂を塗布した後、ビアホール内に非感光性榭脂 が残存するように、層間絶縁膜 31上の非感光性榭脂を溶解 ·除去する。次いで、非 感光性榭脂が埋め込まれた層間絶縁膜 31上に、フォトリソグラフィ一により、層間絶 縁膜 31に形成される配線層 15、ダミー金属板 16の形成予定領域を露出するフォト レジスト膜を形成する。次いで、フォトレジスト膜をマスクとして、 SiC膜をストッパとして 、 SiC膜及び SiOC膜を異方性エッチングし、 SiOC膜及び SiC膜に、配線 15を埋め 込むための配線溝、ダミー用金属板 16を埋め込むための溝を形成する。次いで、フ オトレジスト膜とともに非感光性榭脂を除去した後、 SiC膜を異方性エッチングし、 Si C膜を除去するとともに、ビアホール、配線 15、ダミー用金属板 16を形成する。次い で、この工程を繰り返し、層間絶縁膜 32、 33、 34に埋め込まれた配線 15、ダミー用 金属板 16を形成する。このようにして、この層間絶縁膜 31上には、下層の層間絶縁 膜の場合と同様に、配線 15、ダミー用金属板 16、ビアホール 14とが埋め込まれてい て、積層構造よりなる 3層の層間絶縁膜 32、 33、 34が中間層として形成されている。
[0030] さらに、この中間層 32、 33、 34の上に上層として、 SiO膜 ZSiC膜 ZSiO膜 ZSi
2 2
C膜の積層構造よりなる層間絶縁膜 41、 42、 43、 44が形成されている。次いで、 Si OC膜の代わりに SiO膜を用い、上述の工程を繰り返し、絶縁膜に埋め込まれた配線 15、ダミー用金属板 16,ビアホール 14を形成する。次いで、層間絶縁膜 41には、例 えば、 CVD法により、膜厚 50nmの SiC膜と、膜厚 500nmの SiO膜とを形成し、 SiO 膜 ZSiC膜の積層構造を有する層間絶縁膜 42を形成する。次いで、この絶縁膜 43 には、ビアホール 14が埋め込まれていてビア層を形成している。この絶縁膜 43上に は、コンタクトプラグに接続された電源配線 15Aが形成されている。コンタクトプラグが 埋め込まれた層間絶縁膜 43上に、例えば、スパッタ法により、膜厚 lOOnmの TiN膜 と、膜厚 900nmの Cu膜と、膜厚 50nmの TiN膜とを堆積する。次いで、フォトリソダラ フィー及びドライエッチングにより、 TiN膜 ZCu膜 ZTiN膜の積層膜をパターユング し、配線 15等を形成する。
[0031] 次いで、この絶縁膜 44上に、例えば CVD法により、膜厚 1200nmの SiO膜と、膜 厚 400nmの SiN膜とを堆積し、 SiN膜 ZSiO膜の積層構造よりなるカバー膜 51を形 成する。
ダミー用金属板 16は、配線と同一の材質の Cuを用い、デュアルダマシンプロセス により形成される。
ここで、本発明の半導体装置 1は、層厚方向に隣接するダミー用金属板が接続させ ることによって、周辺の層間絶縁膜の機械的強度、特に層厚方向の強度が増加する 。さらに、配線 15、ビア 17からの層厚方向への熱抵抗を小さくして熱の移動を容易 にする。
図面の簡単な説明
[0032] [図 1]本発明の半導体装置の金属板の配置を示す平面概略図である。
[図 2]図 1に示す A— A'線で切断した断面図であり、そのときの熱の移動を示す概略 図である。
[図 3]従来のダミー用金属板の配置を示す断面図であり、そのときの熱の移動を示す 概略図である。
[図 4]半導体装置の配線が L字型の場合のダミー用金属板の配置を示す概略構成図 である。
[図 5]本発明の半導体装置の楕円形のダミー用金属板の形状を示す概略構成図で あ。
[図 6]半導体装置におけるダミー用金属板を接続させた配置を示す概略構成図であ る。
[図 7]シミュレーションの用いた CMOS半導体装置の構造を示す概略図である。
[図 8]配線の幅をパラメータにして、ダミー用金属板のアスペクト比に対する熱抵抗の シミュレーションの結果を示すグラフである。
[図 9]配線の幅をパラメータにして、ダミー用金属板の占有する面積を一定にしたとき の、ダミー用金属板のアスペクト比に対する熱抵抗のシミュレーションの結果を示す グラフである。
[図 10]配線の幅をパラメータにして、ビア層にダミー用金属板の占有する面積を一定 にしたときの、ダミー用金属板のアスペクト比に対する熱抵抗のシミュレーションの結 果を示すグラフである。
符号の説明
[0033] 1 半導体装置
10 半導体素子
11 素子分離膜
12 ゲート電極
13 ソース Zドレイン領域 配線
5A 電源配線
ダミー用金属板 ビアホール
、 22、 23、 24 層間絶縁膜 、 32、 33、 34 層間絶縁膜 、 42 43 層間絶縁膜 ガード膜

Claims

請求の範囲
[1] 半導体素子を配置する層と前記半導体素子に接続される配線を配置する絶縁層と を有する半導体装置であって、
前記絶縁層内に前記半導体素子の配線に関与しな 、金属板が配置され、 前記金属板は、アスペクト比が 1より大きぐ前記配線に対してほぼ直交させて配置 されるダミー用金属板である
ことを特徴とする半導体装置。
[2] 請求項 1に記載の半導体装置において、
前記ダミー用金属板は、配線の最長の長さを有する辺に直交している ことを特徴とする半導体装置。
[3] 請求項 2に記載の半導体装置において、
前記ダミー用金属板は、 L字型の配線の最長の長さを有する辺に直交している ことを特徴とする半導体装置。
[4] 請求項 1、 2に記載の半導体装置において、
前記ダミー用金属板は、配線層又はビア層に配置されて 、る
ことを特徴とする半導体装置。
[5] 請求項 1、 2、 4に記載の半導体装置において、
前記ダミー用金属板は、形状が長方形又は楕円である
ことを特徴とする半導体装置。
[6] 請求項 1、 2、 4、 5に記載の半導体装置において、
前記ダミー用金属板は、一部又はすべてが接続されて 、る
ことを特徴とする半導体装置。
[7] 請求項 1、 2、 4、 5、 6に記載の半導体装置において、
前記絶縁層は、比誘電率が 4以下である
ことを特徴とする半導体装置。
[8] 請求項 7に記載の半導体装置において、
前記絶縁層は、 Si02、 SiOC、 SiLK、 NCSを主体として形成されている ことを特徴とする半導体装置。
[9] 請求項 1、 2、 4、 5、 6、 7に記載の半導体装置において、
前記ダミー用金属板は、配線と同じ材質を用いる
ことを特徴とする半導体装置。
[10] 請求項 9に記載の半導体装置において、
前記ダミー用金属板は、 Al、 Cu、 Al合金、 Cu合金のな力も選択される 1つを用い る
ことを特徴とする半導体装置。
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