JPH09213696A - 半導体装置 - Google Patents

半導体装置

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JPH09213696A
JPH09213696A JP8017254A JP1725496A JPH09213696A JP H09213696 A JPH09213696 A JP H09213696A JP 8017254 A JP8017254 A JP 8017254A JP 1725496 A JP1725496 A JP 1725496A JP H09213696 A JPH09213696 A JP H09213696A
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wiring
layer
semiconductor device
heat
semiconductor substrate
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Masakazu Sakimoto
正教 崎元
Kenji Hinode
憲治 日野出
Seiichi Kondo
誠一 近藤
Akira Ide
昭 井出
Takashi Yamaguchi
貴士 山口
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 配線に発生するジュ−ル熱を効果的に放熱さ
せて、配線の寿命の劣化を防止する 【解決手段】 熱伝導率の高い材料からなる伝熱層を前
記配線層と同層に設け、一の層の配線層と他の層の伝熱
層とを熱的に接続し、前記一の層の配線層に発生する熱
を半導体装置の外面に位置し前記他の層の伝熱層と隣接
した放熱体から放熱する。前記配線層或いはこの配線層
と接続した伝熱層と半導体装置の外面に位置する放熱体
とを熱的に接続し、前記配線層に発生する熱を前記放熱
体から放熱する。前記放熱体としては、前記半導体基板
或いは、半導体装置の上面に形成された放熱板を用い
る。 【効果】 配線層に生じるジュール熱を熱伝導によって
外部に放出することができるので、配線温度の上昇を低
減できる。このため、配線の寿命が延長され、電流密度
を高めることができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、半導体装置の配線層の温度上昇の低減に適用
して有効な技術に関するものである。
【0002】
【従来の技術】半導体装置では、半導体基板の主面に所
定の素子を形成し、主面上に層間絶縁膜を介して形成し
た配線層によってこれらの素子を接続して所定の回路を
構成している。半導体装置の高集積化に伴い、このよう
な配線層もより複雑なものとなり、層間絶縁膜によって
分離された複数の配線層を積層した多層配線技術が用い
られており、更なる高集積化に対処するために、配線層
もより多層化され、より微細なものとすることが求めら
れている。このような微細化によって、配線の断面積が
減少し単位面積当りの通過電流を示す電流密度も高く設
定されている。
【0003】しかしながら、配線の電流密度が過大にな
ると、流れる電流の電子の運動エネルギによってアルミ
ニウムの原子が電子流の方向に移動するエレクトロマイ
グレーションが生じ、膜中に空孔が生じ配線が断線す
る。
【0004】従来の配線設計では、高電流密度の電流を
通電したい場合は配線の膜質によって単位断面積の許容
電流密度を設定し、それを越えないように配線の断面積
を設定することで信頼性を確保してきた。この固有の許
容電流密度としては、例えば純アルミニウム膜では0.
1MA/cm2、高融点材料を用いた積層アルミニウム
膜では0.2MA/cm2乃至0.5MA/cm2が一般
的に用いられており、この値を上回らないように配線幅
そのものを広くしてきた。
【0005】また、配線は固有の抵抗値及び流される電
流に応じてジュール熱が生じ、配線に生じるジュール熱
は、熱伝導によって半導体基板に伝えられ、半導体基板
の裏面から外部に放出されている。従来の配線は1層又
は2層迄の配線が主流であり、熱源である配線から放熱
板である半導体基板迄の距離が短いために、例えば電流
密度が0.5MA/cm2の場合でも配線のジュ−ル熱
の発生は数℃以下と問題を生じるまでには至らず、配線
設計では前記電流密度の制限のみで特に配線の熱対策を
行なうことは少なかった。
【0006】
【発明が解決しようとする課題】しかしながら、配線の
微細化の進展により、配線の断面積がさらに減少し同一
電流値を通電した場合の配線の電流密度は必然的に上昇
する。さらに高集積化のニ−ズにより配線層を5層或い
は、6層とより多層にすることが求められている。即
ち、半導体の将来ニ−ズとして5層、6層という多層配
線であり、かつ電流密度が0.5MA/cm2から1〜
2MA/cm2でエレクトロマイグレ−ション耐性が劣
化しない配線が必須となりつつある。本発明者らは、こ
のような高電流密度の配線では、1995年IEEEの
「IRPS Proceeding」333頁乃至34
1頁に記載されているように、エレクトロマイグレーシ
ョンによる配線寿命が配線温度に影響されることを見出
した。
【0007】このように多層構造でかつ電流密度が大き
な配線では、特に上層にレイアウトされた配線は放熱板
である半導体基板までの距離が長くなり、配線に発生し
たジュ−ル熱の熱伝導が困難になり、その結果として放
熱が困難となるため、配線温度が上昇し配線の寿命が劣
化してくる。
【0008】本発明が解決しようとする課題は、配線に
発生するジュ−ル熱を効果的に放熱させて、配線の寿命
の劣化を防止し、信頼性の高い配線を提供することが可
能な技術を提供することにある。
【0009】また、本発明が解決しようとする課題は、
配線の多層化による許容電流密度の低下を防止し、より
高い電流密度で使用可能な配線を提供することにある。
【0010】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【0011】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【0012】半導体基板主面上に絶縁膜を介して複数層
設けた配線層によって前記半導体基板主面に形成した素
子を接続し、熱伝導率の高い材料からなる伝熱層を前記
配線層と同層に設け、一の層の配線層或いはその配線層
と接続した伝熱層と他の層の伝熱層とを熱的に接続し、
前記一の層の配線層に発生する熱を半導体装置の外面に
位置し前記他の層の伝熱層と隣接した放熱体から放熱す
る。
【0013】半導体基板主面上に絶縁膜を介して設けた
配線層によって前記半導体基板主面に形成した素子を接
続し、前記配線層或いはこの配線層と接続した伝熱層と
半導体装置の外面に位置する放熱体とを熱的に接続し、
前記配線層に発生する熱を前記放熱体から放熱する。
【0014】前記放熱体としては、前記半導体基板或い
は、半導体装置の上面に形成された放熱板を用いる。
【0015】上述した手段によれば、配線層を流れる電
流によって生じるジュール熱を熱伝導によって外部に放
出することができるので、配線温度の上昇を低減でき
る。
【0016】このため、配線の寿命が延長され、配線の
電流密度を高めることができる。その結果として、より
多くの電流を流すことが可能となり、より微細な配線の
採用が可能となる。
【0017】以下、本発明の実施の形態を説明する。
【0018】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【0019】
【発明の実施の形態】
(実施の形態1)図1に示すのは、本発明の一実施の形
態である半導体装置の要部を示す縦断面図であり、本実
施の形態では、半導体基板の主面に形成された各素子を
接続し回路を構成するための配線層が4層の多層構造と
なっている。
【0020】図中、1は単結晶シリコン等からなる半導
体基板、2は半導体基板1の主面に形成された各素子を
接続し回路を構成するためのアルミニウム等からなる一
層目の配線層、3は半導体基板1と配線層2とを分離絶
縁する酸化珪素等からなる一層目の層間絶縁膜、4は二
層目の配線層、5は二層目の層間絶縁膜、6は三層目の
配線層、7は三層目の層間絶縁膜、8は四層目の配線
層、9は四層目の層間絶縁膜、10は最上層の配線層8
を含む半導体装置全体を被覆し密閉封止するプラズマ生
成窒化珪素膜、ポリイミド等の保護絶縁膜である。
【0021】本実施の形態では、半導体基板1への放熱
が最も困難な最上層即ち4層目の配線層8の放熱を主な
目的としている。即ち各配線層6,4,2と夫々同層に
形成した伝熱層11,12,13によって配線層8に発
生する熱を半導体基板1に伝達する。
【0022】伝熱層11は、配線層6と同一工程にて形
成される。即ち、配線層6と同層にアルミニウム等の同
一材料によって形成され、層間絶縁膜9に開口したスル
ーホールによって配線層8と接触し、層間絶縁膜7に開
口したスルーホールによって伝熱層12と接触してい
る。同様に伝熱層12は、配線層4と同一工程にて同一
材料によって形成され、層間絶縁膜5に開口したスルー
ホールによって伝熱層13と接触している。
【0023】伝熱層13は、配線層4と同一工程にて同
一材料によって形成され、層間絶縁膜3を介して半導体
基板1に放熱する。
【0024】各伝熱層11,12,13は、同層の配線
層6,4,2の夫々の配線パターンとは接続せずに、各
配線パターンが形成されていない領域に形成する。各伝
熱層11,12,13は放熱をよくするためにその面積
を大きくすることが望ましく、特に層間絶縁膜3を介し
て半導体基板1に放熱する伝熱層13の面積は、図2に
示すように配線層の形成されていない領域を利用して、
極力大きく延設することが望ましい。また、このように
伝熱層13の面積を拡大することによって他の伝熱層1
2と重なり合う面積が増加し、それによって伝熱層13
と伝熱層12との接続点の数を増加させることが可能と
なることが考えられ、より効果的に伝熱を行なうことが
可能となる。
【0025】図3は、効果的に伝熱を行なう他の例を示
す図である。図3では対象とする入力保護回路の回路図
を(a)に示し、その平面を(b)に示し、(b)中の
a‐a線に沿った断面を(c)に示す。この例では、電
源電位Vccとなる配線層2を、図3(b)中に示すよ
うに、FET間の隙間を利用して図中下方に延在させ、
その面積を拡大させてある。
【0026】また、層間絶縁膜3については、その膜厚
を層間耐圧を満たす範囲内でより薄く形成し、材料とし
ても熱伝導の良好なものを用いるのが望ましい。
【0027】例えば層間絶縁膜3としてシリコンの熱酸
化膜を用いる場合には、その絶縁膜強度は5V/10n
m程度である。従って配線層4と半導体基板1間に5V
の電圧が印加される場合には10nm以上、50Vの電
圧が印加される場合には0.1μm以上あればよい。
【0028】一方、アイソレーション耐圧の点から層間
絶縁膜の膜厚について検討すると、図4に示すLOCO
Sによるフィールド絶縁膜周辺では、従来はフィールド
絶縁膜上に配線層2が形成されることも考慮して、平坦
化の面からフィールド絶縁膜3の上にBPSG等の層間
絶縁膜3が形成され、フィールド絶縁膜14及び層間絶
縁膜3の合計膜厚は0.8μm乃至1.2μmの厚さと
なっていた。
【0029】これに対して、先ずフィールド絶縁膜14
の膜厚について検討すると、フィールド絶縁膜14の膜
厚としては、n型ウエル15にp型のイオン注入を行な
うBF2注入時に、注入するボロンがフィールド絶縁膜
14をつき抜けてフィールド絶縁膜14下にp型領域1
6を形成し、フィールド絶縁膜14の両側に位置するp
+型拡散層17を短絡させてしまうのを防止する必要が
ある。このためには、フィールド絶縁膜14は0.2μ
mの膜厚が確保されていれば、イオン注入のエネルギに
よる変動を考慮しても通常は大丈夫である。BPSG等
の層間絶縁膜3については0.5μm程度の膜厚が必要
となる。従って、フィールド絶縁膜14及び絶縁膜3の
合計膜厚は0.7μmとなり、フィールド絶縁膜14が
設けられていない場合或いはフィールド絶縁膜14が埋
め込まれている場合等では0.5μmの厚さに形成する
ことができる。
【0030】このような点を踏まえて、本発明者らは層
間絶縁膜3の膜厚による配線温度の変化の算出を、本発
明を考慮しない現状プロセスによるもの(1.2μ
m)、本発明を考慮した現状プロセスによるもの(0.
7μm)、将来技術による薄膜化を想定したもの(0.
2μm)について行ない、その結果を表1に示す。配線
層の構成としては図1に示す構成であり、アルミニウム
系の配線を想定している。
【0031】
【表1】
【0032】表1から判るように、層間絶縁膜が薄いほ
ど配線温度の上昇を低く抑えることができる。例えば配
線温度が600℃を超えると配線は溶断するが、この温
度を生じる電流密度が、膜厚1.2μmでは10MA/
cm2、膜厚0.7μmでは13MA/cm2、膜厚0.
2μmでは23MA/cm2となっており、絶縁膜の膜
厚を薄くすることによって、より高い電流密度での使用
が可能となることがこの結果に示されている。
【0033】また、他の層間絶縁膜5,7,9について
は、平坦化の必要性から配線厚さと同程度、例えばアル
ミニウム系の配線層の場合には0.5μm〜0.8μm
を選択するとよい。層間絶縁膜5,7,9の材料として
も熱伝導の良好なものを用いるのが望ましい。
【0034】また、本発明者らは層間絶縁膜5,7,9
の膜厚による配線温度の変化を算出し、その結果を表2
に示す。配線層の構成としては図1に示す構成であり、
アルミニウム系の配線を想定している。
【0035】
【表2】
【0036】表2から判るように、層間絶縁膜が薄いほ
ど配線温度の上昇を低く抑えることができる。
【0037】更に、本発明者らは、同一の配線構造のも
のについて、層間絶縁膜がSiO2の場合とポリイミド
の場合とについて、ジュ−ル熱による温度上昇を、電流
密度を変えて算出した結果を表3に示す。周囲温度を7
5℃とし、ジュール熱によって上昇した配線の温度を示
してある。
【0038】
【表3】
【0039】表3から、他の条件が同じであれば、多層
配線間の層間絶縁膜として熱伝導率の高い無機系の絶縁
材料である酸化珪素を用いた場合は熱伝導率の低いポリ
イミド膜を用いた場合よりも配線温度を低減できること
が表3から明らかである。
【0040】また、層間絶縁膜3について全体の膜厚を
薄くすることができない場合には、部分的に膜厚を薄く
して、その部分に伝熱層を形成することによって放熱性
を向上させることも可能である。
【0041】(変更例1)前述した実施の形態では、伝
熱層13は層間絶縁膜3を介して半導体基板1に放熱し
ているが、より効果的に放熱を行なうために、伝熱層を
直接半導体基板1と接触させることもできる。図5に示
すのは、そのような変更例である半導体装置の要部を示
す縦断面図である。
【0042】本変更例では、半導体基板1への放熱が最
も困難な最上層即ち4層目の配線層8に発生する熱を、
各配線層6,4,2と同層に形成した伝熱層11,1
2,13によって半導体基板1に伝達する。
【0043】伝熱層11は、配線層6と同一工程にて形
成される。即ち、配線層6と同層にアルミニウム等の同
一材料によって形成され、層間絶縁膜9に開口したスル
ーホールによって配線層8と接触し、層間絶縁膜7に開
口したスルーホールによって伝熱層12と接触してい
る。同様に伝熱層12は、配線層4と同一工程にて同一
材料によって形成され、層間絶縁膜5に開口したスルー
ホールによって伝熱層13と接触している。
【0044】伝熱層13は、配線層4と同一工程にて同
一材料によって形成され、層間絶縁膜3に開口したスル
ーホールによって半導体基板1に放熱する。
【0045】伝熱層13と半導体基板1との接続では、
配線間のアイソレ−ションを保たなければならない。そ
のため例えば、配線層8が電源電位Vccの場合には、
電源電位Vccとなっている半導体基板1のn型領域1
8と伝熱層13とが接触する場合にはn+型の拡散層1
9を介して行ない、接地電位となっている半導体基板1
のp型領域20と伝熱層13とが接触する場合にもn+
型の拡散層15を介して行なうことによって電気的なア
イソレーションを維持する(基板1がn‐subの場
合)。
【0046】同様にして、配線層8が接地電位の場合に
は、電源電位Vccとなっているn型領域18と伝熱層
13とが接触する場合にはp+型の拡散層を介して行な
い、接地電位となっているp型領域20と伝熱層13と
が接触する場合にはp+型の拡散層を介して行ないこと
によって電気的なアイソレーションを維持する(基板1
がp‐subの場合)。
【0047】他に、半導体基板の伝熱層と接触する領域
を半導体基板の他の領域から電気的に分離することによ
って電気的なアイソレーションを維持することも可能で
る。
【0048】(変更例2)前述した実施の形態では、何
れも伝熱層11,12,13を介して半導体基板1に放
熱しているが、保護絶縁膜10上に放熱体を形成し放熱
を行なうこともできる。図6に示すのは、そのような変
更例である半導体装置の要部を示す縦断面図であ。
【0049】本変更例では、半導体基板1への放熱が最
も困難な最上層即ち4層目の配線層8に発生する熱を、
保護絶縁膜10上に形成した放熱板21に伝達する。ま
た配線層8に発生する熱は、伝熱層11,12,13に
よって半導体基板1からも放熱される。
【0050】放熱板21は、アルミニウム等の放熱性の
よい材料によって半導体装置の外面に形成され、保護絶
縁膜10に開口したスルーホールによって配線層8と接
触している。
【0051】本変更例では半導体基板1からの放熱に加
えて、保護絶縁膜10上に放熱板21を形成し、配線層
8をこの放熱板21に接続することによって、より効果
的に放熱を行なっている。放熱板は、接続される配線8
のボンディング領域としても利用される。例えば図に示
す例では電源電位Vcc及び接地電位GNDの接続に用
いられ、ボンディングワイヤ22によってリード23に
接続されている。ボンディングワイヤ22は可能であれ
ば複数のボンディングワイヤによって接続を行なうこと
が望ましい。
【0052】入出力信号等の他の配線は放熱板21の形
成されている領域の周囲に配置されたボンディングパッ
ド24を用いて夫々のリード23との接続を行なう。
【0053】また、放熱板21は配線8と直接接続した
が、保護絶縁膜10を介して熱の伝達を行なってもよ
い。その場合には、隣接する配線層8或いは配線層8と
同層に形成した伝熱層によって配線の種類を問わずに放
熱を行なうことが可能となる。なお、その際にもボンデ
ィングワイヤ22によって放熱板21と例えば接地電位
のリード23とを接続して置くことによってボンディン
グワイヤ22及びリード23を放熱経路とすることが可
能となる。
【0054】(実施の形態2)また、本発明者らは配線
の温度上昇が配線の長さによって変ることを見出した。
層間絶縁膜の熱伝導率が配線層の熱伝導率に比べて著し
く低いために、層間絶縁膜に周囲を覆われた配線層で
は、発生した熱は主に導体であり熱伝導率の高い配線層
の熱伝導によって移動する。このため、配線が他の配線
と接続されることなく延在している区間の長さ(以下、
熱的な配線長という)が長い場合には、その中央部では
放熱が困難となり温度上昇が顕著となる。
【0055】本発明者らは、同一の配線構造のものにつ
いて、熱的な配線長によるジュ−ル熱による温度上昇
を、電流密度を変えて算出した結果を前記表3に示す。
周囲温度を75℃とし、ジュール熱によって上昇した配
線の温度を示してある。
【0056】表3から、他の条件が同じであれば、熱的
な配線長が短いものほど配線温度が低くジュ−ル熱の放
熱効果を大きいことが判る。即ち、同一の長さの配線で
あっても、中間にて伝熱層と接続させておくことによっ
て、熱的な配線長を分割して配線温度を低減することが
可能となる。
【0057】図7は、熱的な配線長の分割によって配線
温度の低減が可能であることを示す例であり、図7
(c)中上部左に示す回路では200μmの配線長とな
る配線を、図7(c)中上部右に示すように、その中間
にて他の配線を接続し熱的な配線長を分割し、その配線
温度を測定した。その結果図7(c)に示すように配線
温度を約20℃低減できることが赤外線顕微鏡により確
認された。なお、配線はシリコンを含有させたアルミニ
ウム配線であり、電流密度が37.5MA/cm2であ
る。
【0058】なお、その際に配線中の温度分布について
も調査した。その結果を図7(a)(b)に示す。図7
(a)から配線の中央部の温度が最も高くなっており、
図7(b)から前記他の配線を接続した部分の温度が低
下し、この部分から放熱されていることが理解されよ
う。
【0059】図8は、このような考えに基づいた本発明
の他の実施の形態である半導体装置の要部を示す平面図
であり、図9は、図8中b‐b線に沿った縦断面図であ
る。
【0060】図中、1は単結晶シリコン等からなる半導
体基板、25は半導体基板1上に形成したエピタキシャ
ル層、A,B,Cはバイポーラトランジスタによって構
成され所定の機能を果たす回路ブロック、26,27は
各回路ブロックに電源を供給する配線層であり、配線層
26は電源電位Vccであり、配線層27は接地電位G
NDとなっている。配線層26,27は、その中間にて
層間絶縁膜3に設けたスルーホールに埋め込まれた複数
の伝熱層28によって、半導体基板1のエピタキシャル
層25と熱的に接続している。なお、伝熱層28が接続
する半導体基板1のエピタキシャル層25はp型領域2
9によってその周囲を囲い、電気的にアイソレーション
されている。
【0061】本実施の形態は、半導体基板1への放熱が
困難な配線層26,27の中間を伝熱層28によって半
導体基板1に伝達し、熱的な配線長を分割することによ
って放熱を有効に行なう例である。
【0062】配線層26,27は、同一電源パッドから
各回路ブロックA,B,Cごとに独立した配線によって
電力を供給しているために、電源パッドから離れて位置
する回路ブロックまでの配線長が長くなってしまう。そ
こで、配線層26,27の中間に半導体基板1と熱的に
接続した伝熱層28を設けることによって、半導体基板
1に放熱を行なっている。
【0063】(実施の形態3)図10は、本発明の他の
実施の形態である半導体装置を示す平面図であり、図1
1は、その角部を拡大して示す平面図であり、図12
は、図11中b‐b線に沿った縦断面図である。本実施
の形態では、半導体基板1の縁部に半導体基板主面の素
子形成部を囲んで設けられ、電源配線として用いられて
いるガードリング配線を対象としている。このような配
線では半導体装置の外周に沿って配線が形成されること
から単独に直線で延在する部分が長くなり、特にその角
部ではモ−ルドレジンからのストレスを緩和するため
に、配線の中央部分に配線の形成されないスリットと呼
ばれる部分を設ける場合がある。このような場合には配
線長が長くなる点に加えて、断面積が減少することか
ら、このスリットの形成される部分の電流密度が高くな
り、配線温度の上昇が起きてしまう。本実施の形態では
この温度上昇を低減する。
【0064】図中、1は単結晶シリコン等からなる半導
体基板、30は半導体基板1上に形成したn型エピタキ
シャル層、31は半導体基板1上に形成したp型エピタ
キシャル層、32,33はガードリング配線であり、配
線32は電源電位Vccであり、配線33は接地電位G
NDとなっている。配線32,33は、スリットの設け
られている部分の角部にて層間絶縁膜3,5に設けたス
ルーホールに埋め込まれた伝熱層34によって、半導体
基板1のエピタキシャル層30,31と熱的に接続して
いる。電源電位Vccである配線32はn型のエピタキ
シャル層30に接続し、接地電位GNDである配線33
はp型のエピタキシャル層31に接続する。
【0065】前述した各実施の形態によって、高電流密
度における配線温度の上昇を低減する技術について述べ
たが、次にこのような配線温度の低減と配線寿命の関係
について記述する。
【0066】図1に示す配線構造において、1層目の配
線層2と半導体基板1との層間絶縁膜の膜厚が1.2μ
mの場合と0.2μmの場合とを比較して、電流密度と
配線温度との関係を調べた結果を図13に、電流密度と
配線寿命との関係を調べた結果を図14に示す。図1
3、図14に明らかなように、例えば10MA/cm2
の電流密度では、膜厚0.2μmの場合は、膜厚1,2
μmの場合と比較して、配線温度は約150℃低く、配
線寿命は10倍乃至50倍に向上する。
【0067】また、半導体基板から放熱を行なう多層配
線構造において、上層の配線と下層の配線との寿命を比
較したデ−タを図15に示す。半導体基板からより遠く
なる2層目の配線が1層目の配線よりも層間絶縁膜厚の
合計が厚くなるために、より低い電流密度で配線寿命が
劣化することを確認することができる。このデータでは
1層目の層間膜厚は0.7μm、2層目の層間絶縁膜と
1層目の層間絶縁膜の合計膜厚は1.8μmである。電
流密度の増加にともない配線寿命が低下し、5MA/c
2までは差はないが、更に電流密度が増加すると、2
層目の配線層の配線寿命が急激に短くなる。このデータ
及び表3に示すジュ−ル熱の層間絶縁膜の膜厚依存性の
デ−タより、層間絶縁膜の膜厚を薄くすることによっ
て、配線寿命を延長できることが理解されよう。
【0068】次に配線温度と配線寿命の関係について定
量的な考察を行なう。配線温度と配線寿命の関係につい
ては、次に示すBlackの式がよく適合することが知
られている。
【0069】
【数1】
【0070】ここで活性化エネルギ−としては種々の値
が報告されているが、我々が実験値として得た値(Ea
=0.7eV)を用い、配線温度がジュ−ル熱により高
くなった場合の寿命劣化の割合を例えば周囲温度30
℃、75℃、200℃を基準として上式により計算した
値を表4に示す。
【0071】
【表4】
【0072】表4より例えば周囲温度が30℃、75
℃、200℃の場合において、配線温度が50℃上昇し
た場合には、周囲温度が30℃では寿命が1/50、7
5℃では1/20、200℃では1/5に劣化すること
が判る。また、配線温度が100℃上昇した場合には、
周囲温度が30℃では寿命が1/1000、75℃では
1/200、200℃では1/20にまで劣化すること
が判る。
【0073】以上の考察から配線に発生するジュ−ル熱
を低減することの重要性が定量的に理解できる。
【0074】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【0075】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【0076】(1)本発明によれば、配線層を流れる電
流によって生じるジュール熱を熱伝導によって外部に放
出することができるという効果がある。
【0077】(2)本発明によれば、上記効果(1)に
より配線温度の上昇を低減できるという効果がある。
【0078】(3)本発明によれば、上記効果(2)に
より、配線の寿命が延長されるという効果がある。
【0079】(4)本発明によれば、上記効果(2)に
より、配線の電流密度を高めることができるという効果
がある。
【0080】(5)本発明によれば、上記効果(4)に
より、より多くの電流を流すことが可能となるという効
果がある。
【0081】(6)本発明によれば、上記効果(4)に
より、より微細な配線の採用が可能となるという効果が
ある。
【図面の簡単な説明】
【図1】本発明の一実施の形態である半導体装置の要部
を示す縦断面図である。
【図2】本発明の一実施の形態である半導体装置の要部
を示す平面図である。
【図3】本発明の配線層の形成の例を示す図である。
【図4】本発明の一実施の形態である半導体装置の絶縁
膜厚の検討方法を説明する縦断面図である。
【図5】本発明の一実施の形態の変更例である半導体装
置の要部を示す縦断面図である。
【図6】本発明の一実施の形態の他の変更例である半導
体装置の要部を示す縦断面図である。
【図7】配線長と配線温度との関係を説明する図であ
る。
【図8】本発明の他の実施の形態である半導体装置の要
部を示す平面図である。
【図9】本発明の他の実施の形態である半導体装置の要
部を示す縦断面図である。
【図10】本発明の他の実施の形態である半導体装置を
示す平面図である。
【図11】本発明の他の実施の形態である半導体装置の
要部を示す平面図である。
【図12】本発明の他の実施の形態である半導体装置の
要部を示す縦断面図である。
【図13】電流密度と配線温度との関係を示す図であ
る。
【図14】電流密度と配線寿命との関係をを示す図であ
る。
【図15】多層配線構造において、上層の配線と下層の
配線との寿命を比較したデ−タを示す図である。
【符号の説明】 1…半導体基板、2,4,6,8,26,27…配線
層、3,5,7,9…層間絶縁膜、10…保護絶縁膜、
11,12,13,28,34…伝熱層、14…フィー
ルド絶縁膜、15…n型ウエル、16,20,29…p
型領域、17…p+拡散層、18…n型領域、19…n
+拡散層、21…放熱板、22…ボンディングワイヤ、
23…リード、24…ボンディングパッド、25,3
0,31…エピタキシャル層、32,33…ガードリン
グ配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井出 昭 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 山口 貴士 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所半導体事業部内

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板主面に形成した素子を接続す
    る配線層が絶縁膜を介して前記半導体基板主面上に複数
    層設けられている半導体装置において、 熱伝導率の高い材料からなる伝熱層を配線層と同層に設
    け、一の層の配線層或いはその配線層と接続した伝熱層
    と他の層の伝熱層とを熱的に接続し、前記一の層の配線
    層に発生する熱を半導体装置の外面に位置し前記他の層
    の伝熱層と隣接した放熱体から放熱することを特徴とす
    る半導体装置。
  2. 【請求項2】 半導体基板主面に形成した素子を接続す
    る配線層が絶縁膜を介して前記半導体基板主面上に設け
    られている半導体装置において、 前記配線層或いはこの配線層と接続した伝熱層と半導体
    装置の外面に位置する放熱体とを熱的に接続し、前記配
    線層に発生する熱を前記放熱体から放熱することを特徴
    とする半導体装置。
  3. 【請求項3】 前記配線層が単独で延設されている配線
    層であり、その中間にて前記放熱体との接続が行なわれ
    ていることを特徴とする請求項2に記載の半導体装置。
  4. 【請求項4】 前記配線層が前記半導体基板の縁部に半
    導体基板主面の素子形成部を囲んで設けられており、前
    記放熱体との接続がこの配線層の角部に設けられたスリ
    ットの部分にて行なわれていることを特徴とする請求項
    2又は請求項3に記載の半導体装置。
  5. 【請求項5】 前記放熱体が前記半導体基板であること
    を特徴とする請求項1乃至請求項4の何れか一項に記載
    の半導体装置。
  6. 【請求項6】 前記放熱体が、半導体装置の上面に形成
    された放熱板であることを特徴とする請求項1乃至請求
    項4の何れか一項に記載の半導体装置。
  7. 【請求項7】 前記伝熱層が、同層に形成された配線層
    の形成されていない領域に延設され、その面積を増加さ
    せていることを特徴とする請求項1乃至請求項6の何れ
    か一項に記載の半導体装置。
  8. 【請求項8】 前記伝熱層が同層の配線層と同一の材料
    によって形成されていることを特徴とする請求項1乃至
    請求項7の何れか一項に記載の半導体装置。
  9. 【請求項9】 前記半導体基板と配線層との間に、或い
    は配線層相互の間に設けられている層間絶縁膜の膜厚
    を、配線の平坦度及び層間耐圧限界を考慮して、極力薄
    く形成することを特徴とする請求項1乃至請求項8の何
    れか一項に記載の半導体装置。
  10. 【請求項10】 前記層間絶縁膜の膜厚を、半導体基板
    と配線層との間に設けられているものでは0.7μm以
    下、配線層相互の間に設けられているものでは0.5μ
    m以下に形成することを特徴とする請求項9に記載の半
    導体装置。
  11. 【請求項11】 前記半導体基板と配線層との間に、或
    いは配線層相互の間に設けられている層間絶縁膜を、熱
    伝導率が高い材料によって形成することを特徴とする請
    求項1乃至請求項10の何れか一項に記載の半導体装
    置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6242807B1 (en) 1998-02-20 2001-06-05 Nec Corporation Semiconductor integrated circuit having heat sinking means for heat generating wires
US6373136B2 (en) 2000-04-14 2002-04-16 Fujitsu Limited Damascene wiring structure and semiconductor device with damascene wirings
JP2007067967A (ja) * 2005-08-31 2007-03-15 Kyocera Kinseki Corp 温度補償型水晶発振器
US7253520B2 (en) 2001-10-11 2007-08-07 Oki Electric Industry Co., Ltd. CSP semiconductor device having signal and radiation bump groups
JPWO2006061871A1 (ja) * 2004-12-06 2008-06-05 富士通株式会社 半導体装置
WO2008068805A1 (ja) * 2006-11-30 2008-06-12 Fujitsu Microelectronics Limited 半導体装置、半導体装置の製造方法および多層配線の設計方法
US7830011B2 (en) 2004-03-15 2010-11-09 Yamaha Corporation Semiconductor element and wafer level chip size package therefor
WO2012053130A1 (ja) * 2010-10-19 2012-04-26 パナソニック株式会社 半導体装置
JP2021530103A (ja) * 2018-06-29 2021-11-04 ザイリンクス インコーポレイテッドXilinx Incorporated インチップヒートシンクを有する集積回路ダイ

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6242807B1 (en) 1998-02-20 2001-06-05 Nec Corporation Semiconductor integrated circuit having heat sinking means for heat generating wires
US6373136B2 (en) 2000-04-14 2002-04-16 Fujitsu Limited Damascene wiring structure and semiconductor device with damascene wirings
US7253520B2 (en) 2001-10-11 2007-08-07 Oki Electric Industry Co., Ltd. CSP semiconductor device having signal and radiation bump groups
US7830011B2 (en) 2004-03-15 2010-11-09 Yamaha Corporation Semiconductor element and wafer level chip size package therefor
JPWO2006061871A1 (ja) * 2004-12-06 2008-06-05 富士通株式会社 半導体装置
JP2007067967A (ja) * 2005-08-31 2007-03-15 Kyocera Kinseki Corp 温度補償型水晶発振器
WO2008068805A1 (ja) * 2006-11-30 2008-06-12 Fujitsu Microelectronics Limited 半導体装置、半導体装置の製造方法および多層配線の設計方法
WO2012053130A1 (ja) * 2010-10-19 2012-04-26 パナソニック株式会社 半導体装置
JPWO2012053130A1 (ja) * 2010-10-19 2014-02-24 パナソニック株式会社 半導体装置
US8994183B2 (en) 2010-10-19 2015-03-31 Panasonic Intellectual Property Management Co., Ltd. Multilayer interconnects with an extension part
JP5938712B2 (ja) * 2010-10-19 2016-06-22 パナソニックIpマネジメント株式会社 半導体装置
JP2021530103A (ja) * 2018-06-29 2021-11-04 ザイリンクス インコーポレイテッドXilinx Incorporated インチップヒートシンクを有する集積回路ダイ

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