JP2755131B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 43
- 239000010410 layer Substances 0.000 claims description 85
- 239000011229 interlayer Substances 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 20
- 238000009792 diffusion process Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000012267 brine Substances 0.000 claims 1
- HPALAKNZSZLMCH-UHFFFAOYSA-M sodium;chloride;hydrate Chemical group O.[Na+].[Cl-] HPALAKNZSZLMCH-UHFFFAOYSA-M 0.000 claims 1
- 238000000638 solvent extraction Methods 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 description 25
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 25
- 239000012535 impurity Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000017525 heat dissipation Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000001965 increasing effect Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000000191 radiation effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000002041 carbon nanotube Substances 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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-
- H—ELECTRICITY
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/528—Geometry or layout of the interconnection structure
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に、スク
ライブライン領域における配線構造に関する。
ライブライン領域における配線構造に関する。
【０００２】
【従来の技術】半導体装置（チップ）をウエハ上に形成
する際に、半導体装置の境界つまりスクライブライン領
域は配線層等をすべて取り除いていたが、これによる段
差が大きくなると、後工程においてエッチング不良等に
よって歩留り低下する減少がある。このため、スクライ
ブライン領域に層間絶縁層等を残存せしめて上記段差を
解消させている（参照：特開平２−５４５６３号公
報）。また、スクライブライン領域にスクライブ配線を
施し、これを接地電位もしくは基板電位発生回路に接続
し、基板電位を一定に保持することも知られている。
する際に、半導体装置の境界つまりスクライブライン領
域は配線層等をすべて取り除いていたが、これによる段
差が大きくなると、後工程においてエッチング不良等に
よって歩留り低下する減少がある。このため、スクライ
ブライン領域に層間絶縁層等を残存せしめて上記段差を
解消させている（参照：特開平２−５４５６３号公
報）。また、スクライブライン領域にスクライブ配線を
施し、これを接地電位もしくは基板電位発生回路に接続
し、基板電位を一定に保持することも知られている。
【０００３】図６は従来の半導体装置を示す平面図であ
って、スクライブライン領域にスクライブ配線及び層間
絶縁層等を施したものである。すなわち、半導体チップ
１０において、素子形成領域１１の外周にスクライブラ
イン領域１２が設けられ、このスクライブライン領域１
２にスクライブライン領域１３が設けられている。この
スクライブライン領域１３は、図６のＸ部拡大平面図で
ある図７に示すように、フィールド酸化層２（図８参
照）との境界Ｂ1 及び第１の層間絶縁層４（図８参照）
との境界Ｂ 2 上に延在している。
って、スクライブライン領域にスクライブ配線及び層間
絶縁層等を施したものである。すなわち、半導体チップ
１０において、素子形成領域１１の外周にスクライブラ
イン領域１２が設けられ、このスクライブライン領域１
２にスクライブライン領域１３が設けられている。この
スクライブライン領域１３は、図６のＸ部拡大平面図で
ある図７に示すように、フィールド酸化層２（図８参
照）との境界Ｂ1 及び第１の層間絶縁層４（図８参照）
との境界Ｂ 2 上に延在している。
【０００４】さらに、図７のVIII−VIII線断面を図８を
用いて詳細に説明する。図８において、１はたとえばＰ
型半導体基板であって、これを酸化して素子分離用のフ
ィールド酸化層２を形成してある。３はフィールド酸化
層２をマスクとして半導体基板１内に形成されたＰ+ 型
不純物拡散層である。これらの上に第１の層間絶縁層４
を形成し、これを開孔して図７のスクライブ配線１３と
しての第１のアルミニウム配線層５を形成して不純物拡
散層３及び半導体基板１に電気的に接続する。さらに、
この上に第２の層間絶縁層６を形成し、この第２の層間
絶縁層６のスクライブライン領域に開孔する。
用いて詳細に説明する。図８において、１はたとえばＰ
型半導体基板であって、これを酸化して素子分離用のフ
ィールド酸化層２を形成してある。３はフィールド酸化
層２をマスクとして半導体基板１内に形成されたＰ+ 型
不純物拡散層である。これらの上に第１の層間絶縁層４
を形成し、これを開孔して図７のスクライブ配線１３と
しての第１のアルミニウム配線層５を形成して不純物拡
散層３及び半導体基板１に電気的に接続する。さらに、
この上に第２の層間絶縁層６を形成し、この第２の層間
絶縁層６のスクライブライン領域に開孔する。
【０００５】しかしながら、図８に示す半導体装置にお
いては、第２の層間絶縁層６を形成後、素子形成領域１
１内に必要な第２のアルミニウム配線層（図示せず）が
フォトリソグラフィ及びエッチングによるパターニング
の際に除去できずにスクライブライン領域に７ａとして
残存することがある。この残存層７ａは後工程において
剥がれ、素子形成領域１１の内部回路を短絡させる恐れ
がある（参照：特開平２−５４５６３号公報第５図）。
さらに、スクライブ配線１３（図６）としての第１のア
ルミニウム配線層５を静電保護回路の放電配線として利
用し、この配線を介して静電パルスを放電させて素子形
成領域１１（図６）の内部回路を保護する場合、瞬時に
大電流（たとえばデバイスを帯電させ放電させるモデル
ＣＤＭの場合１ｎｓ以内数Ａ程度）が流れると、放熱構
造を採用していないしで、温度が上昇して第１のアルミ
ニウム配線層５は溶断することがある。
いては、第２の層間絶縁層６を形成後、素子形成領域１
１内に必要な第２のアルミニウム配線層（図示せず）が
フォトリソグラフィ及びエッチングによるパターニング
の際に除去できずにスクライブライン領域に７ａとして
残存することがある。この残存層７ａは後工程において
剥がれ、素子形成領域１１の内部回路を短絡させる恐れ
がある（参照：特開平２−５４５６３号公報第５図）。
さらに、スクライブ配線１３（図６）としての第１のア
ルミニウム配線層５を静電保護回路の放電配線として利
用し、この配線を介して静電パルスを放電させて素子形
成領域１１（図６）の内部回路を保護する場合、瞬時に
大電流（たとえばデバイスを帯電させ放電させるモデル
ＣＤＭの場合１ｎｓ以内数Ａ程度）が流れると、放熱構
造を採用していないしで、温度が上昇して第１のアルミ
ニウム配線層５は溶断することがある。
【０００６】上述の第２のアルミニウム配線層の残存層
７ａをなくすために、かつ放熱構造を採用するために、
この第２のアルミニウム配線層自体をスクライブライン
領域に残存せしめスクライブ配線を２層にした半導体装
置が知られている（参照：特開平１−９４６２５号公
報）。すなわち、図９に示すように、第２の層間絶縁層
６をスクライブライン領域に残存せしめ、その上の第２
のアルミニウム配線層７をも残存せしめ、第１のアルミ
ニウム配線層５にコンタクトＣＮＴを介して接続せしめ
ている。これにより、スクライブライン領域における段
差もさらに減少する。なお、８はパッシベーション層で
ある。
７ａをなくすために、かつ放熱構造を採用するために、
この第２のアルミニウム配線層自体をスクライブライン
領域に残存せしめスクライブ配線を２層にした半導体装
置が知られている（参照：特開平１−９４６２５号公
報）。すなわち、図９に示すように、第２の層間絶縁層
６をスクライブライン領域に残存せしめ、その上の第２
のアルミニウム配線層７をも残存せしめ、第１のアルミ
ニウム配線層５にコンタクトＣＮＴを介して接続せしめ
ている。これにより、スクライブライン領域における段
差もさらに減少する。なお、８はパッシベーション層で
ある。
【０００７】
【課題を解決するための手段】しかしながら、図８に示
す２層放電配線構造を有する半導体装置においても、放
熱は不充分であり、この結果、大電流が瞬時に流れた場
合には、放電配線層は温度上昇して溶断するという課題
がある。従って、本発明の目的は、放熱効果を高めた２
層放電配線構造を有する半導体装置を提供することにあ
る。
す２層放電配線構造を有する半導体装置においても、放
熱は不充分であり、この結果、大電流が瞬時に流れた場
合には、放電配線層は温度上昇して溶断するという課題
がある。従って、本発明の目的は、放熱効果を高めた２
層放電配線構造を有する半導体装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、２層放電配線構造を有する半導体装置に
おいて、放電配線を構成する２つの金属配線層を共に半
導体基板に直接接続したものである。
めに本発明は、２層放電配線構造を有する半導体装置に
おいて、放電配線を構成する２つの金属配線層を共に半
導体基板に直接接続したものである。
【０００９】
【作用】上述の手段によれば、放電配線の各金属配線層
に生じた熱は半導体基板に放熱される。
に生じた熱は半導体基板に放熱される。
【００１０】
【実施例】図１は本発明に係る半導体装置の第１の実施
例を示す平面図である。図１に示すように、スクライブ
配線１３（図６）としての２つのアルミニウム配線層
５、７がコンタクトＣＮＴを介して互いに接続してあ
る。ここで、アルミニウム配線層５の幅はたとえば５μ
ｍ、アルミニウム配線層７の幅はたとえば８μｍであ
り、コンタクトＣＮＴはたとえば１μｍ×１μｍ、中心
間距離はたとえば２μｍである。 図２は図１のII−II
線断面図である。図２に示すように、アルミニウム配線
層５、７は共に半導体基板１のＰ+ 型不純物拡散層３に
直接接続されている。このようにアルミニウム配線層
５、７を半導体基板１に接続することによって熱伝導に
よる放熱効果を高めることが可能である。たとえば、半
導体基板１がシリコンの場合、その熱伝導率は１．５Ｗ
／ｃｍ℃であり、層間絶縁層６の酸化シリコンの熱伝導
率０．０１４Ｗ／ｃｍ℃の１００倍の大きさであること
から、半導体基板１に接続をとることによってアルミニ
ウム配線層７で発生した熱が速やかに放熱されるわけで
ある。さらに、コンタクトＣＮＴを連続して多数設け、
アルミニウム配線層の表面積を増加させることにより、
放射あるいは伝導による放熱効果を高めている。この例
では、第２のアルミニウム配線層７の表面積はコンタク
トＣＮＴを設けることによって約２０％増加している。
例を示す平面図である。図１に示すように、スクライブ
配線１３（図６）としての２つのアルミニウム配線層
５、７がコンタクトＣＮＴを介して互いに接続してあ
る。ここで、アルミニウム配線層５の幅はたとえば５μ
ｍ、アルミニウム配線層７の幅はたとえば８μｍであ
り、コンタクトＣＮＴはたとえば１μｍ×１μｍ、中心
間距離はたとえば２μｍである。 図２は図１のII−II
線断面図である。図２に示すように、アルミニウム配線
層５、７は共に半導体基板１のＰ+ 型不純物拡散層３に
直接接続されている。このようにアルミニウム配線層
５、７を半導体基板１に接続することによって熱伝導に
よる放熱効果を高めることが可能である。たとえば、半
導体基板１がシリコンの場合、その熱伝導率は１．５Ｗ
／ｃｍ℃であり、層間絶縁層６の酸化シリコンの熱伝導
率０．０１４Ｗ／ｃｍ℃の１００倍の大きさであること
から、半導体基板１に接続をとることによってアルミニ
ウム配線層７で発生した熱が速やかに放熱されるわけで
ある。さらに、コンタクトＣＮＴを連続して多数設け、
アルミニウム配線層の表面積を増加させることにより、
放射あるいは伝導による放熱効果を高めている。この例
では、第２のアルミニウム配線層７の表面積はコンタク
トＣＮＴを設けることによって約２０％増加している。
【００１１】次に、図２の半導体装置の製造方法を図
３、図４を参照して説明する。図３の（Ａ）に示すよう
に、Ｐ型半導体基板１を熱酸化してフィールド酸化層２
を形成すると共に、フィールド酸化層２をマスクとして
Ｐ型不純物（たとえばＢ）を導入してＰ+ 型不純物拡散
層３を半導体基板１内に形成する。さらに、ＣＶＤ法を
用いて８０００Å厚さの酸化シリコンにより層間絶縁層
４を全面に形成し、この層間絶縁層４を開孔するために
フォトレジスト層４ａをフォトリソグラフィ法を用いて
形成する。
３、図４を参照して説明する。図３の（Ａ）に示すよう
に、Ｐ型半導体基板１を熱酸化してフィールド酸化層２
を形成すると共に、フィールド酸化層２をマスクとして
Ｐ型不純物（たとえばＢ）を導入してＰ+ 型不純物拡散
層３を半導体基板１内に形成する。さらに、ＣＶＤ法を
用いて８０００Å厚さの酸化シリコンにより層間絶縁層
４を全面に形成し、この層間絶縁層４を開孔するために
フォトレジスト層４ａをフォトリソグラフィ法を用いて
形成する。
【００１２】次に、図３の（Ｂ）に示すように、ドライ
エッチング法を用いて層間絶縁層４を開孔した後にフォ
トレジスト層４ａを除去する。次に、第１のスクライブ
配線としての厚さ５０００Åのアルミニウム配線層５を
スパッタリング法を用いて全面に形成し、このアルミニ
ウム配線層５をパターニングするためにフォトレジスト
層５ａをフォトリソグラフィ法を用いて形成する。
エッチング法を用いて層間絶縁層４を開孔した後にフォ
トレジスト層４ａを除去する。次に、第１のスクライブ
配線としての厚さ５０００Åのアルミニウム配線層５を
スパッタリング法を用いて全面に形成し、このアルミニ
ウム配線層５をパターニングするためにフォトレジスト
層５ａをフォトリソグラフィ法を用いて形成する。
【００１３】次に、図４の（Ａ）に示すように、ドライ
エッチング法を用いてアルミニウム配線層５をパターニ
ングした後にフォトレジスト層５ａを除去する。さら
に、ＣＶＤ法を用いて８０００Å厚さの酸化シリコンに
より層間絶縁層６を全面に形成し、この層間絶縁層６を
開孔するにフォトレジスト層６ａをフォトリソグラフィ
法を用いて形成する。
エッチング法を用いてアルミニウム配線層５をパターニ
ングした後にフォトレジスト層５ａを除去する。さら
に、ＣＶＤ法を用いて８０００Å厚さの酸化シリコンに
より層間絶縁層６を全面に形成し、この層間絶縁層６を
開孔するにフォトレジスト層６ａをフォトリソグラフィ
法を用いて形成する。
【００１４】次に、図４の（Ｂ）に示すように、ドライ
エッチング法を用いて層間絶縁層６を開孔した後にフォ
オトレジスト層６ａを除去する。次に、第２のスクライ
ブ配線としての厚さ１０００Åのアルミニウム配線層７
をスパッタリング法を用いて全面に形成し、このアルミ
ニウム配線層７をパターニングするためにフォトレジス
ト層７ｂをフォトリソグラフィ法を用いて形成する。
エッチング法を用いて層間絶縁層６を開孔した後にフォ
オトレジスト層６ａを除去する。次に、第２のスクライ
ブ配線としての厚さ１０００Åのアルミニウム配線層７
をスパッタリング法を用いて全面に形成し、このアルミ
ニウム配線層７をパターニングするためにフォトレジス
ト層７ｂをフォトリソグラフィ法を用いて形成する。
【００１５】次に、ドライエッチング法を用いてアルミ
ニウム配線層７をパターニングした後に、フォトレジス
ト層７ｂを除去し、さらに、ＣＶＤ法を用いて８０００
Å厚さの窒化シリコンによりパッシベーション層８を全
面に形成する。これにより、図２に示す半導体装置が得
られる。
ニウム配線層７をパターニングした後に、フォトレジス
ト層７ｂを除去し、さらに、ＣＶＤ法を用いて８０００
Å厚さの窒化シリコンによりパッシベーション層８を全
面に形成する。これにより、図２に示す半導体装置が得
られる。
【００１６】図５は本発明に係る半導体装置の第２の実
施例を示し、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ
線断面図である。第２の実施例では、２つのアルミニウ
ム配線層５、７がＰ型半導体基板１と導電型が異なるＮ
型不純物拡散層３’に直接接続されている点が第１の実
施例と異なる。この場合、半導体基板１の電位を−２．
０Ｖとし、スクライブ配線としてのアルミニウム配線層
５、７の電位を接地電位とすることができる。
施例を示し、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ
線断面図である。第２の実施例では、２つのアルミニウ
ム配線層５、７がＰ型半導体基板１と導電型が異なるＮ
型不純物拡散層３’に直接接続されている点が第１の実
施例と異なる。この場合、半導体基板１の電位を−２．
０Ｖとし、スクライブ配線としてのアルミニウム配線層
５、７の電位を接地電位とすることができる。
【００１７】
【発明の効果】以上説明したように本発明によれば、放
電配線の放熱効果を高めることによって、放電配線を静
電保護回路の放電配線に利用し、瞬時に大電流が流れる
ことのようなことがあっても配線の温度が過度に上昇し
て溶断することを防ぐことができる。
電配線の放熱効果を高めることによって、放電配線を静
電保護回路の放電配線に利用し、瞬時に大電流が流れる
ことのようなことがあっても配線の温度が過度に上昇し
て溶断することを防ぐことができる。
【図１】本発明に係る半導体装置の第１の実施例を示す
平面図である。
平面図である。
【図２】図１のII−II線断面図である。
【図３】図２の製造方法を示す断面図である。
【図４】図２の製造方法を示す断面図である。
【図５】本発明に係る半導体装置の第２の実施例を示
し、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線断面図
である。
し、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線断面図
である。
【図６】従来の半導体装置を示す平面図でる。
【図７】図６のＸ部の拡大平面図である。
【図８】図７のVIII−VIII線断面図である。
【図９】他の従来の半導体装置を示す断面図である。
１…Ｐ型半導体基板 ２…フィールド酸化層 ３…Ｐ+ 型不純物拡散層 ３’…Ｎ型不純物拡散層 ４…第１の層間絶縁層 ５…第１のアルミニウム配線層 ６…第２の層間絶縁層 ７…第２のアルミニウム配線層 ８…パッシベーション層 １０…半導体チップ １１…素子形成領域 １２…スクライブライン領域 １３…スクライブ配線 Ｂ1 …フィールド酸化層境界 Ｂ2 …第１の層間絶縁層境界 Ｂ3 …第２の層間絶縁層境界 Ｂ4 …パッシベーション層境界 ＣＮＴ…コンタクト
Claims (3)
- 【請求項１】 複数の素子形成領域及び該素子形成領域
を区画するスクライブライン領域を有する半導体基板
と、前記素子形成領域及び前記スクライブライン領域の両方
にまたがるように設けられ、かつ前記スクライブライン
領域に露出した前記半導体基板の部分に直接コンタクト
した第１の放電配線層と、 該第１の放電配線層上に形成され、複数のコンタクトホ
ールを有する層間絶縁層と、 該層間絶縁層上に形成され、前記コンタクトホールを介
して前記第１の放電配線層に接続され、かつ前記スクラ
イブライン領域に露出した前記半導体基板の部分に直接
コンタクトされた第２の放電配線層と を具備する 半導体
装置。 - 【請求項２】 前記第１、第２の放電配線層は前記素子
形成領域の全周囲に設けられている請求項１に記載の半
導体装置。 - 【請求項３】 前記半導体基板の部分は該半導体基板に
形成された拡散層である請求項１に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5291162A JP2755131B2 (ja) | 1993-10-27 | 1993-10-27 | 半導体装置 |
| US08/323,836 US5559362A (en) | 1993-10-27 | 1994-10-17 | Semiconductor device having double metal connection layers connected to each other and to the substrate in the scribe line area |
| KR1019940027198A KR0174265B1 (ko) | 1993-10-27 | 1994-10-25 | 스크라이브라인 영역안의 기판 및 서로에 연결된 이중 금속배선층들을 갖는 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5291162A JP2755131B2 (ja) | 1993-10-27 | 1993-10-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122558A JPH07122558A (ja) | 1995-05-12 |
| JP2755131B2 true JP2755131B2 (ja) | 1998-05-20 |
Family
ID=17765253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5291162A Expired - Fee Related JP2755131B2 (ja) | 1993-10-27 | 1993-10-27 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5559362A (ja) |
| JP (1) | JP2755131B2 (ja) |
| KR (1) | KR0174265B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6714271B1 (en) | 1999-03-24 | 2004-03-30 | Nec Corporation | Liquid crystal display having an in a pixel electrode along a boundary of differently oriented regions |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814887A (en) * | 1996-01-26 | 1998-09-29 | Nippon Steel Corporation | Semiconductor device and production method thereof |
| TW303982U (en) * | 1996-06-28 | 1997-04-21 | Winbond Electronics Corp | Structure of chip guard ring using contact via |
| TW311242B (en) * | 1996-12-12 | 1997-07-21 | Winbond Electronics Corp | Die seal structure with trench and manufacturing method thereof |
| US5910687A (en) * | 1997-01-24 | 1999-06-08 | Chipscale, Inc. | Wafer fabrication of die-bottom contacts for electronic devices |
| US5904496A (en) * | 1997-01-24 | 1999-05-18 | Chipscale, Inc. | Wafer fabrication of inside-wrapped contacts for electronic devices |
| JP3098450B2 (ja) * | 1997-04-21 | 2000-10-16 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| US5966628A (en) * | 1998-02-13 | 1999-10-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process design for wafer edge in vlsi |
| EP1020907B1 (en) * | 1999-01-15 | 2010-12-01 | STMicroelectronics Srl | Periphery barrier structure for integrated circuits |
| US6830959B2 (en) * | 2002-01-22 | 2004-12-14 | Fairchild Semiconductor Corporation | Semiconductor die package with semiconductor die having side electrical connection |
| JP2009076782A (ja) * | 2007-09-21 | 2009-04-09 | Sharp Corp | 半導体基板、その製造方法、および半導体チップ |
| US8643147B2 (en) * | 2007-11-01 | 2014-02-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal ring structure with improved cracking protection and reduced problems |
| US7906836B2 (en) * | 2008-11-14 | 2011-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Heat spreader structures in scribe lines |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364078A (en) * | 1978-08-15 | 1982-12-14 | Synertek | Edge barrier of polysilicon and metal for integrated circuit chips |
| US4835592A (en) * | 1986-03-05 | 1989-05-30 | Ixys Corporation | Semiconductor wafer with dice having briding metal structure and method of manufacturing same |
| JPH0656847B2 (ja) * | 1987-10-06 | 1994-07-27 | 日本電気株式会社 | 半導体集積回路の製造方法 |
| JPH0254563A (ja) * | 1988-08-18 | 1990-02-23 | Seiko Epson Corp | 半導体装置 |
| JP2723559B2 (ja) * | 1988-11-04 | 1998-03-09 | 日本電気株式会社 | 半導体集積回路装置 |
| JPH02188942A (ja) * | 1989-01-17 | 1990-07-25 | Fujitsu Ltd | 多層配線構造を備えた半導体装置の製造方法 |
| KR930001371A (ko) * | 1991-06-27 | 1993-01-16 | 김광호 | 반도체 제조용 기판 및 그 형성방법 |
| US5391920A (en) * | 1991-07-09 | 1995-02-21 | Yamaha Corporation | Semiconductor device having peripheral metal wiring |
| JPH0541450A (ja) * | 1991-08-06 | 1993-02-19 | Sony Corp | 半導体ウエハ |
| JPH05267257A (ja) * | 1992-01-30 | 1993-10-15 | Sony Corp | スクライブラインを有する半導体装置 |
| JP3413653B2 (ja) * | 1992-03-10 | 2003-06-03 | ソニー株式会社 | 半導体装置 |
| JPH0697165A (ja) * | 1992-09-16 | 1994-04-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH06260554A (ja) * | 1993-03-08 | 1994-09-16 | Seiko Epson Corp | 半導体装置 |
-
1993
- 1993-10-27 JP JP5291162A patent/JP2755131B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-17 US US08/323,836 patent/US5559362A/en not_active Expired - Lifetime
- 1994-10-25 KR KR1019940027198A patent/KR0174265B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6714271B1 (en) | 1999-03-24 | 2004-03-30 | Nec Corporation | Liquid crystal display having an in a pixel electrode along a boundary of differently oriented regions |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950012628A (ko) | 1995-05-16 |
| US5559362A (en) | 1996-09-24 |
| JPH07122558A (ja) | 1995-05-12 |
| KR0174265B1 (ko) | 1999-04-01 |
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Legal Events
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|---|---|---|---|
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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