JP2001274338A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2001274338A JP2001274338A JP2000088435A JP2000088435A JP2001274338A JP 2001274338 A JP2001274338 A JP 2001274338A JP 2000088435 A JP2000088435 A JP 2000088435A JP 2000088435 A JP2000088435 A JP 2000088435A JP 2001274338 A JP2001274338 A JP 2001274338A
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Abstract
(57)【要約】
【課題】 ガードリングを有する半導体集積回路装置の
歩留まりを向上することのできる技術を提供する。 【解決手段】 第１のガードリングＧＬ1 、第２のガー
ドリングＧＬ2 の一部を構成するプラグ１１が埋め込ま
れる開口部１０の形状を穴パターンとすることにより、
開口部１０の側壁に露出するＳＯＧ量を低減して、ＳＯ
Ｇ膜からの脱ガス量を減少させる。
歩留まりを向上することのできる技術を提供する。 【解決手段】 第１のガードリングＧＬ1 、第２のガー
ドリングＧＬ2 の一部を構成するプラグ１１が埋め込ま
れる開口部１０の形状を穴パターンとすることにより、
開口部１０の側壁に露出するＳＯＧ量を低減して、ＳＯ
Ｇ膜からの脱ガス量を減少させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＤＲＡＭ（Dynamic Random Access Me
mory）を有する半導体集積回路装置に適用して有効な技
術に関するものである。
置に関し、特に、ＤＲＡＭ（Dynamic Random Access Me
mory）を有する半導体集積回路装置に適用して有効な技
術に関するものである。
【０００２】
【従来の技術】半導体チップの外部から内部への水分等
の侵入を防ぐために、半導体チップの外周部に配線で構
成される２列のガードリングが設けられている。上下配
線間に設けられる層間絶縁膜の界面を通しての水分等の
侵入をガードリングによって防ぐ必要があるため、上記
層間絶縁膜に形成され、半導体チップを１周する溝パタ
ーンに埋め込まれたプラグと、このプラグに接続され、
同様に半導体チップを１周する上層配線とによってガー
ドリングは構成される。
の侵入を防ぐために、半導体チップの外周部に配線で構
成される２列のガードリングが設けられている。上下配
線間に設けられる層間絶縁膜の界面を通しての水分等の
侵入をガードリングによって防ぐ必要があるため、上記
層間絶縁膜に形成され、半導体チップを１周する溝パタ
ーンに埋め込まれたプラグと、このプラグに接続され、
同様に半導体チップを１周する上層配線とによってガー
ドリングは構成される。
【０００３】ガードリングに関しては、例えば丸善株式
会社発行「ＶＬＳＩシステム設計」平成７年３月３０日
発行、中澤喜三郎、中村宏著、Ｐ５６などに記載されて
いる。
会社発行「ＶＬＳＩシステム設計」平成７年３月３０日
発行、中澤喜三郎、中村宏著、Ｐ５６などに記載されて
いる。
【０００４】
【発明が解決しようとする課題】ところで、前記層間絶
縁膜は、下層配線の凹凸を平滑化するために、ＳＯＧ
（Spin On Glass ）膜を含む複数の絶縁膜を堆積した積
層構造を成している。
縁膜は、下層配線の凹凸を平滑化するために、ＳＯＧ
（Spin On Glass ）膜を含む複数の絶縁膜を堆積した積
層構造を成している。
【０００５】しかしながら、本発明者が検討したとこ
ろ、前記構造のガードリングを形成する際、プラグを埋
め込む溝パターンの側壁に露出したＳＯＧ膜からの脱ガ
スによって上層配線の形成が阻害されて、ガードリング
を構成する２列の配線間がショートするという問題が生
ずることが見い出された。すなわち、上層配線を構成す
る金属膜、例えばアルミニウムをスパッタリング法で堆
積する際にＳＯＧ膜で脱ガスが生じると、アルミニウム
膜がはがれ、隣接する上層配線間がショートしてしま
う。半導体チップの面積を縮小するためにガードリング
を構成する配線を電源線として用いているため、ショー
トが生じた場合は、重大な電流不良となり歩留まりの低
下を引き起こす。
ろ、前記構造のガードリングを形成する際、プラグを埋
め込む溝パターンの側壁に露出したＳＯＧ膜からの脱ガ
スによって上層配線の形成が阻害されて、ガードリング
を構成する２列の配線間がショートするという問題が生
ずることが見い出された。すなわち、上層配線を構成す
る金属膜、例えばアルミニウムをスパッタリング法で堆
積する際にＳＯＧ膜で脱ガスが生じると、アルミニウム
膜がはがれ、隣接する上層配線間がショートしてしま
う。半導体チップの面積を縮小するためにガードリング
を構成する配線を電源線として用いているため、ショー
トが生じた場合は、重大な電流不良となり歩留まりの低
下を引き起こす。
【０００６】このショートを回避するため、例えば最小
ルールが0.５μｍにもかかわらず、上層配線間のスペー
スを1.６μｍ以上とし、かつ溝パターン間のスペースを
４μｍ以上とするレイアウト上の制約が従来は設けられ
ている。しかし、このレイアウト上の制約は、ガードリ
ング部の面積の縮小を困難とするなどチップサイズの縮
小の障害となり、半導体ウエハ単位のチップ取得数の増
大を困難としている。さらに、次世代のデバイス設計で
はレイアウトルールがさらに縮小されるが、ガードリン
グ部にはデバイス設計で用いるレイアウトルールが適用
できなくなるという問題も生ずる。
ルールが0.５μｍにもかかわらず、上層配線間のスペー
スを1.６μｍ以上とし、かつ溝パターン間のスペースを
４μｍ以上とするレイアウト上の制約が従来は設けられ
ている。しかし、このレイアウト上の制約は、ガードリ
ング部の面積の縮小を困難とするなどチップサイズの縮
小の障害となり、半導体ウエハ単位のチップ取得数の増
大を困難としている。さらに、次世代のデバイス設計で
はレイアウトルールがさらに縮小されるが、ガードリン
グ部にはデバイス設計で用いるレイアウトルールが適用
できなくなるという問題も生ずる。
【０００７】本発明の目的は、ガードリングを有する半
導体集積回路装置の歩留まりを向上することのできる技
術を提供することにある。
導体集積回路装置の歩留まりを向上することのできる技
術を提供することにある。
【０００８】本発明の他の目的は、ガードリング部の面
積を縮小することによって半導体チップのサイズを縮小
することのできる技術を提供することにある。
積を縮小することによって半導体チップのサイズを縮小
することのできる技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、上層配線と下層
配線との間に、少なくとも１層がＳＯＧ膜で構成された
積層構造の層間絶縁膜が形成され、上層配線は、層間絶
縁膜に形成された開口部に埋め込まれたプラグを介して
下層配線に接続され、半導体チップの外周部に、上記上
層配線と上記プラグとによって構成される少なくとも２
列のガードリングを備えたガードリング部を有してお
り、ガードリング部における開口部が、複数の分離され
た穴パターンまたは矩形パターンで構成されるものであ
る。 （２）本発明の半導体集積回路装置は、上層配線と下層
配線との間に、少なくとも１層がＳＯＧ膜で構成された
積層構造の層間絶縁膜が形成され、上層配線は、層間絶
縁膜に形成された開口部に埋め込まれたプラグを介して
下層配線に接続され、半導体チップの外周部に、上記上
層配線と上記プラグとによって構成される少なくとも２
列のガードリングを備えたガードリング部を有してお
り、ガードリング部における開口部が、複数の分離され
た穴パターンまたは矩形パターンで構成され、半導体チ
ップの側面または斜め方向から見て上記開口部がオーバ
ーラップするものである。 （３）本発明の半導体集積回路装置は、上層配線と下層
配線との間に、少なくとも１層がＳＯＧ膜で構成された
積層構造の層間絶縁膜が形成され、上層配線は、層間絶
縁膜に形成された開口部に埋め込まれたプラグを介して
下層配線に接続され、半導体チップの外周部に、上記上
層配線と上記プラグとによって構成される少なくとも２
列のガードリングを備えたガードリング部を有してお
り、ガードリング部に隣接して下層配線で構成されるダ
ミー配線を設けるものである。 （４）本発明の半導体集積回路装置は、上層配線と下層
配線との間に、少なくとも１層がＳＯＧ膜で構成された
積層構造の層間絶縁膜が形成され、上層配線は、層間絶
縁膜に形成された開口部に埋め込まれたプラグを介して
下層配線に接続され、半導体チップの外周部に、上記上
層配線と上記プラグとによって構成される少なくとも２
列のガードリングを備えたガードリング部を有してお
り、ガードリング部に隣接して下層配線で構成される複
数のダミー配線が設けられ、少なくとも１つのダミー配
線をスクライブ領域に設けるものである。 （５）本発明の半導体集積回路装置は、上層配線と下層
配線との間に、少なくとも１層がＳＯＧ膜で構成された
積層構造の層間絶縁膜が形成され、上層配線は、層間絶
縁膜に形成された開口部に埋め込まれたプラグを介して
下層配線に接続され、半導体チップの外周部に、上記上
層配線と上記プラグとによって構成される少なくとも２
列のガードリングを備えたガードリング部を有してお
り、ガードリング部に隣接して下層配線で構成される複
数のダミー配線が設けられ、ガードリング部における上
記開口部が、複数の分離された穴パターンまたは矩形パ
ターンで構成されるものである。 （６）本発明の半導体集積回路装置は、前記（３）〜
（５）記載の半導体集積回路装置において、ダミー配線
を複数の分離されたパターンとするものである。 （７）本発明の半導体集積回路装置は、前記記載の半導
体集積回路装置において、１列のガードリングに少なく
とも２列の開口部が形成されるものである。 （８）本発明の半導体集積回路装置は、前記記載の半導
体集積回路装置において、ガードリング部の上層配線と
下層配線とが重なってレイアウトされるものである。 （９）本発明の半導体集積回路装置は、前記記載の半導
体集積回路装置において、隣接するガードリング間のス
ペースを最小ルールでレイアウトするものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、上層配線と下層
配線との間に、少なくとも１層がＳＯＧ膜で構成された
積層構造の層間絶縁膜が形成され、上層配線は、層間絶
縁膜に形成された開口部に埋め込まれたプラグを介して
下層配線に接続され、半導体チップの外周部に、上記上
層配線と上記プラグとによって構成される少なくとも２
列のガードリングを備えたガードリング部を有してお
り、ガードリング部における開口部が、複数の分離され
た穴パターンまたは矩形パターンで構成されるものであ
る。 （２）本発明の半導体集積回路装置は、上層配線と下層
配線との間に、少なくとも１層がＳＯＧ膜で構成された
積層構造の層間絶縁膜が形成され、上層配線は、層間絶
縁膜に形成された開口部に埋め込まれたプラグを介して
下層配線に接続され、半導体チップの外周部に、上記上
層配線と上記プラグとによって構成される少なくとも２
列のガードリングを備えたガードリング部を有してお
り、ガードリング部における開口部が、複数の分離され
た穴パターンまたは矩形パターンで構成され、半導体チ
ップの側面または斜め方向から見て上記開口部がオーバ
ーラップするものである。 （３）本発明の半導体集積回路装置は、上層配線と下層
配線との間に、少なくとも１層がＳＯＧ膜で構成された
積層構造の層間絶縁膜が形成され、上層配線は、層間絶
縁膜に形成された開口部に埋め込まれたプラグを介して
下層配線に接続され、半導体チップの外周部に、上記上
層配線と上記プラグとによって構成される少なくとも２
列のガードリングを備えたガードリング部を有してお
り、ガードリング部に隣接して下層配線で構成されるダ
ミー配線を設けるものである。 （４）本発明の半導体集積回路装置は、上層配線と下層
配線との間に、少なくとも１層がＳＯＧ膜で構成された
積層構造の層間絶縁膜が形成され、上層配線は、層間絶
縁膜に形成された開口部に埋め込まれたプラグを介して
下層配線に接続され、半導体チップの外周部に、上記上
層配線と上記プラグとによって構成される少なくとも２
列のガードリングを備えたガードリング部を有してお
り、ガードリング部に隣接して下層配線で構成される複
数のダミー配線が設けられ、少なくとも１つのダミー配
線をスクライブ領域に設けるものである。 （５）本発明の半導体集積回路装置は、上層配線と下層
配線との間に、少なくとも１層がＳＯＧ膜で構成された
積層構造の層間絶縁膜が形成され、上層配線は、層間絶
縁膜に形成された開口部に埋め込まれたプラグを介して
下層配線に接続され、半導体チップの外周部に、上記上
層配線と上記プラグとによって構成される少なくとも２
列のガードリングを備えたガードリング部を有してお
り、ガードリング部に隣接して下層配線で構成される複
数のダミー配線が設けられ、ガードリング部における上
記開口部が、複数の分離された穴パターンまたは矩形パ
ターンで構成されるものである。 （６）本発明の半導体集積回路装置は、前記（３）〜
（５）記載の半導体集積回路装置において、ダミー配線
を複数の分離されたパターンとするものである。 （７）本発明の半導体集積回路装置は、前記記載の半導
体集積回路装置において、１列のガードリングに少なく
とも２列の開口部が形成されるものである。 （８）本発明の半導体集積回路装置は、前記記載の半導
体集積回路装置において、ガードリング部の上層配線と
下層配線とが重なってレイアウトされるものである。 （９）本発明の半導体集積回路装置は、前記記載の半導
体集積回路装置において、隣接するガードリング間のス
ペースを最小ルールでレイアウトするものである。
【００１１】上記した手段によれば、ガードリングの一
部を構成するプラグが埋め込まれる開口部の形状を、分
離されたパターンとすることで、開口部の側壁に露出す
るＳＯＧ量を低減することができる。これによって、Ｓ
ＯＧ膜からの脱ガス量が減少するので、ガードリングの
他の一部を構成する上層配線のはがれが抑制されて、隣
接するガードリング間のショートを回避することができ
る。さらに、上記ショートの回避によって、隣接するガ
ードリング間のスペースを最小ルールとすることが可能
となる。
部を構成するプラグが埋め込まれる開口部の形状を、分
離されたパターンとすることで、開口部の側壁に露出す
るＳＯＧ量を低減することができる。これによって、Ｓ
ＯＧ膜からの脱ガス量が減少するので、ガードリングの
他の一部を構成する上層配線のはがれが抑制されて、隣
接するガードリング間のショートを回避することができ
る。さらに、上記ショートの回避によって、隣接するガ
ードリング間のスペースを最小ルールとすることが可能
となる。
【００１２】また、上記した手段によれば、ガードリン
グに設けられた開口部が、半導体チップの側面または斜
め方向から見てオーバーラップすることから、半導体チ
ップの側面または斜め方向から内部への水分の侵入を防
ぐことができる。
グに設けられた開口部が、半導体チップの側面または斜
め方向から見てオーバーラップすることから、半導体チ
ップの側面または斜め方向から内部への水分の侵入を防
ぐことができる。
【００１３】また、上記した手段によれば、ガードリン
グ部に隣接してダミー配線を設けることによって、ガー
ドリング部のＳＯＧ膜のたまり量が少なくなり、ＳＯＧ
膜からの脱ガス量が減少するので、ガードリングの他の
一部を構成する上層配線のはがれが抑制されて、隣接す
るガードリング間のショートを回避することができる。
さらに、上記ダミー配線をスクライブ領域に配置するこ
とによって、半導体チップの面積の増大を抑えることが
可能となる。
グ部に隣接してダミー配線を設けることによって、ガー
ドリング部のＳＯＧ膜のたまり量が少なくなり、ＳＯＧ
膜からの脱ガス量が減少するので、ガードリングの他の
一部を構成する上層配線のはがれが抑制されて、隣接す
るガードリング間のショートを回避することができる。
さらに、上記ダミー配線をスクライブ領域に配置するこ
とによって、半導体チップの面積の増大を抑えることが
可能となる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１５】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１６】（実施の形態１）図１は、本発明の一実施
の形態であるＤＲＡＭのガードリング部を示す平面レイ
アウト図であり、図２は、前記図１のＡ−Ａ′線におけ
る半導体基板の要部断面図である。ガードリング部は、
第１のガードリングＧＬ1 と第２のガードリングＧＬ2
とが並走して、半導体チップの外周部に設けられてい
る。
の形態であるＤＲＡＭのガードリング部を示す平面レイ
アウト図であり、図２は、前記図１のＡ−Ａ′線におけ
る半導体基板の要部断面図である。ガードリング部は、
第１のガードリングＧＬ1 と第２のガードリングＧＬ2
とが並走して、半導体チップの外周部に設けられてい
る。
【００１７】半導体基板１の主面上には、メモリセル選
択用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Fi
eld Effect Transistor ）とこれに直列に接続された情
報蓄積用容量素子とによって構成される記憶部（メモリ
アレイ）、およびｎチャネル型ＭＩＳＦＥＴとｐチャネ
ル型ＭＩＳＦＥＴとによって構成される周辺回路部が設
けられているが、これらの図示は省略する。
択用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Fi
eld Effect Transistor ）とこれに直列に接続された情
報蓄積用容量素子とによって構成される記憶部（メモリ
アレイ）、およびｎチャネル型ＭＩＳＦＥＴとｐチャネ
ル型ＭＩＳＦＥＴとによって構成される周辺回路部が設
けられているが、これらの図示は省略する。
【００１８】第１層目の配線Ｍ1 は、接続孔２内に埋め
込まれたプラグ３を介して、例えば周辺回路部のｎチャ
ネル型ＭＩＳＦＥＴまたはｐチャネル型ＭＩＳＦＥＴの
ソース、ドレインを構成する半導体領域などに接続され
る。
込まれたプラグ３を介して、例えば周辺回路部のｎチャ
ネル型ＭＩＳＦＥＴまたはｐチャネル型ＭＩＳＦＥＴの
ソース、ドレインを構成する半導体領域などに接続され
る。
【００１９】第１層目の配線Ｍ1 は第１層間絶縁膜４で
覆われ、さらにその上層を窒化シリコン膜５で覆ってい
る。第１層間絶縁膜４は、例えばＴＥＯＳ酸化膜４ａ、
ＳＯＧ膜４ｂおよびＴＥＯＳ酸化膜４ｃの積層膜とする
ことができる。ＴＥＯＳ酸化膜４ａ、４ｃは、テトラエ
トキシシラン（Tetra Ethyl Ortho Silicate；Ｓｉ（Ｏ
Ｃ2 Ｈ5 ）4 ）とオゾン（Ｏ3 ）とをソースガスに用い
たプラズマＣＶＤ（Chemical Vapor Deposition ）法に
よって堆積される。さらに、窒化シリコン膜５の上層に
は酸化シリコン膜６が形成されている。
覆われ、さらにその上層を窒化シリコン膜５で覆ってい
る。第１層間絶縁膜４は、例えばＴＥＯＳ酸化膜４ａ、
ＳＯＧ膜４ｂおよびＴＥＯＳ酸化膜４ｃの積層膜とする
ことができる。ＴＥＯＳ酸化膜４ａ、４ｃは、テトラエ
トキシシラン（Tetra Ethyl Ortho Silicate；Ｓｉ（Ｏ
Ｃ2 Ｈ5 ）4 ）とオゾン（Ｏ3 ）とをソースガスに用い
たプラズマＣＶＤ（Chemical Vapor Deposition ）法に
よって堆積される。さらに、窒化シリコン膜５の上層に
は酸化シリコン膜６が形成されている。
【００２０】第２層目の配線Ｍ2 は、接続孔７内に埋め
込まれたプラグ８を介して第１層目の配線Ｍ1 に接続さ
れる。接続孔７は酸化シリコン膜６、窒化シリコン膜５
および第１層間絶縁膜４を順次加工して形成される。プ
ラグ８は、例えば窒化チタン膜８ａおよびタングステン
膜８ｂの積層膜とすることができる。
込まれたプラグ８を介して第１層目の配線Ｍ1 に接続さ
れる。接続孔７は酸化シリコン膜６、窒化シリコン膜５
および第１層間絶縁膜４を順次加工して形成される。プ
ラグ８は、例えば窒化チタン膜８ａおよびタングステン
膜８ｂの積層膜とすることができる。
【００２１】第２層目の配線Ｍ2 は第２層間絶縁膜９で
覆われ、さらにその上層に第３層目の配線Ｍ3 が形成さ
れている。第２層間絶縁膜９は、例えばＴＥＯＳ酸化膜
９ａ、ＳＯＧ膜９ｂおよびＴＥＯＳ酸化膜９ｃの積層膜
とすることができる。
覆われ、さらにその上層に第３層目の配線Ｍ3 が形成さ
れている。第２層間絶縁膜９は、例えばＴＥＯＳ酸化膜
９ａ、ＳＯＧ膜９ｂおよびＴＥＯＳ酸化膜９ｃの積層膜
とすることができる。
【００２２】第３層目の配線Ｍ3 は、開口部１０内に埋
め込まれたプラグ１１を介して第２層目の配線Ｍ2 に接
続されており、第３層目の配線Ｍ3 とプラグ１１とによ
って、第１のガードリングＧＬ1 、第２のガードリング
ＧＬ2 が構成される。プラグ１１は、例えばチタン膜お
よび窒化チタン膜の積層膜からなる接着層１１ａとＣＶ
Ｄ法によるタングステン膜１１ｂとの積層膜とすること
ができる。また、第３層目の配線Ｍ3 は、例えばチタン
膜、窒化チタン膜、アルミニウム合金膜および窒化チタ
ン膜の積層膜とすることができる。さらに、第３層目の
配線Ｍ3 はＴＥＯＳ酸化膜１２で覆われている。
め込まれたプラグ１１を介して第２層目の配線Ｍ2 に接
続されており、第３層目の配線Ｍ3 とプラグ１１とによ
って、第１のガードリングＧＬ1 、第２のガードリング
ＧＬ2 が構成される。プラグ１１は、例えばチタン膜お
よび窒化チタン膜の積層膜からなる接着層１１ａとＣＶ
Ｄ法によるタングステン膜１１ｂとの積層膜とすること
ができる。また、第３層目の配線Ｍ3 は、例えばチタン
膜、窒化チタン膜、アルミニウム合金膜および窒化チタ
ン膜の積層膜とすることができる。さらに、第３層目の
配線Ｍ3 はＴＥＯＳ酸化膜１２で覆われている。
【００２３】ここで、第１のガードリングＧＬ1 、第２
のガードリングＧＬ2 の一部を構成するプラグ１１が埋
め込まれる開口部１０を、複数の分離された穴パターン
とする。これによって、開口部１０の側壁に露出するＳ
ＯＧ量が低減してＳＯＧ膜９ｂからの脱ガス量が減少で
きるので、第３層目の配線Ｍ3 のはがれが抑制され、第
１のガードリングＧＬ1 と第２のガードリングＧＬ2 と
のショートを回避することができる。
のガードリングＧＬ2 の一部を構成するプラグ１１が埋
め込まれる開口部１０を、複数の分離された穴パターン
とする。これによって、開口部１０の側壁に露出するＳ
ＯＧ量が低減してＳＯＧ膜９ｂからの脱ガス量が減少で
きるので、第３層目の配線Ｍ3 のはがれが抑制され、第
１のガードリングＧＬ1 と第２のガードリングＧＬ2 と
のショートを回避することができる。
【００２４】さらに、ＳＯＧ膜９ｂからの脱ガスが起因
の第１のガードリングＧＬ1 と第２のガードリングＧＬ
2 とのショートを回避できることから、図３に示すよう
に、第１のガードリングＧＬ1 と第２のガードリングＧ
Ｌ2 とのスペースを最小ルールとすることが可能とな
る。
の第１のガードリングＧＬ1 と第２のガードリングＧＬ
2 とのショートを回避できることから、図３に示すよう
に、第１のガードリングＧＬ1 と第２のガードリングＧ
Ｌ2 とのスペースを最小ルールとすることが可能とな
る。
【００２５】例えば、最小ルールを0.５μｍとした場
合、第１のガードリングＧＬ1 の一部を構成する第３層
目の配線Ｍ3 と第２のガードリングＧＬ2 の一部を構成
する第３層目の配線Ｍ3 とのスペースＳ1 を、例えば従
来の1.６μｍから0.５μｍまで縮小することができる。
合、第１のガードリングＧＬ1 の一部を構成する第３層
目の配線Ｍ3 と第２のガードリングＧＬ2 の一部を構成
する第３層目の配線Ｍ3 とのスペースＳ1 を、例えば従
来の1.６μｍから0.５μｍまで縮小することができる。
【００２６】次に、本実施の形態１の前記図２に示した
ガードリング部の製造方法を図４〜図６を用いて簡単に
説明する。
ガードリング部の製造方法を図４〜図６を用いて簡単に
説明する。
【００２７】まず、図４に示すように、半導体基板１上
に、例えば酸化シリコン膜で構成された絶縁膜１３を形
成する。この絶縁膜１３によって、例えば周辺回路部の
ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦ
ＥＴが覆われる。
に、例えば酸化シリコン膜で構成された絶縁膜１３を形
成する。この絶縁膜１３によって、例えば周辺回路部の
ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦ
ＥＴが覆われる。
【００２８】次に、この絶縁膜１３をエッチングして、
例えば周辺回路部のｎチャネル型ＭＩＳＦＥＴおよびｐ
チャネル型ＭＩＳＦＥＴのソース、ドレインを構成する
半導体領域のそれぞれに達する接続孔２を形成する。次
いで、この接続孔２の内部にプラグ３を形成した後、接
続孔２の上部に第１層目の配線Ｍ1 を形成する。
例えば周辺回路部のｎチャネル型ＭＩＳＦＥＴおよびｐ
チャネル型ＭＩＳＦＥＴのソース、ドレインを構成する
半導体領域のそれぞれに達する接続孔２を形成する。次
いで、この接続孔２の内部にプラグ３を形成した後、接
続孔２の上部に第１層目の配線Ｍ1 を形成する。
【００２９】プラグ３は、まず、接続孔２の内部および
絶縁膜１３の上部にスパッタリング法で、例えば窒化チ
タン膜とタングステン膜とからなる積層膜を堆積した
後、接続孔２の外部の上記積層膜をＣＭＰ（Chemical M
echanical Polishing ）法で除去することによって形成
する。また、第１層目の配線Ｍ1 は、絶縁膜１３の上部
にスパッタリング法で、例えばタングステン膜を堆積し
た後、フォトレジスト膜をマスクにしたドライエッチン
グで上記タングステン膜をパターニングすることによっ
て形成する。
絶縁膜１３の上部にスパッタリング法で、例えば窒化チ
タン膜とタングステン膜とからなる積層膜を堆積した
後、接続孔２の外部の上記積層膜をＣＭＰ（Chemical M
echanical Polishing ）法で除去することによって形成
する。また、第１層目の配線Ｍ1 は、絶縁膜１３の上部
にスパッタリング法で、例えばタングステン膜を堆積し
た後、フォトレジスト膜をマスクにしたドライエッチン
グで上記タングステン膜をパターニングすることによっ
て形成する。
【００３０】次に、図５に示すように、第１層目の配線
Ｍ1 の上部を第１層間絶縁膜４で覆う。この第１層間絶
縁膜４は、まず、テトラエトキシシランとオゾンとをソ
ースガスに用いたプラズマＣＶＤ法でＴＥＯＳ酸化膜４
ａを堆積し、次いでＳＯＧ膜４ｂをスピン塗布した後、
半導体基板１を８００℃、１分程度熱処理してＳＯＧ膜
４ｂをシンタリング（焼き締め）する。この後、テトラ
エトキシシランとオゾンとをソースガスに用いたプラズ
マＣＶＤ法でＴＥＯＳ酸化膜４ｃを堆積する。
Ｍ1 の上部を第１層間絶縁膜４で覆う。この第１層間絶
縁膜４は、まず、テトラエトキシシランとオゾンとをソ
ースガスに用いたプラズマＣＶＤ法でＴＥＯＳ酸化膜４
ａを堆積し、次いでＳＯＧ膜４ｂをスピン塗布した後、
半導体基板１を８００℃、１分程度熱処理してＳＯＧ膜
４ｂをシンタリング（焼き締め）する。この後、テトラ
エトキシシランとオゾンとをソースガスに用いたプラズ
マＣＶＤ法でＴＥＯＳ酸化膜４ｃを堆積する。
【００３１】次に、第１層間絶縁膜４の上部にＣＶＤ法
で窒化シリコン膜５を堆積し、続いて窒化シリコン膜５
の上部にＣＶＤ法で酸化シリコン膜６を堆積した後、フ
ォトレジスト膜をマスクにして酸化シリコン膜６、窒化
シリコン膜５および第１層間絶縁膜４を順次エッチング
することにより、第１層目の配線Ｍ1 の上部に接続孔７
を形成する。
で窒化シリコン膜５を堆積し、続いて窒化シリコン膜５
の上部にＣＶＤ法で酸化シリコン膜６を堆積した後、フ
ォトレジスト膜をマスクにして酸化シリコン膜６、窒化
シリコン膜５および第１層間絶縁膜４を順次エッチング
することにより、第１層目の配線Ｍ1 の上部に接続孔７
を形成する。
【００３２】次に、接続孔７の内部および酸化シリコン
膜５の上部にＣＶＤ法で窒化チタン膜８ａとタングステ
ン膜８ｂとを順次堆積した後、接続孔７の外部のこれら
の膜をエッチング、またはＣＭＰ法で除去することによ
って、接続孔７の内部にプラグ８を形成する。次に、酸
化シリコン膜６の上部にスパッタリング法で、例えばチ
タン膜、アルミニウム合金膜、チタン膜および窒化チタ
ン膜を順次堆積した後、フォトレジスト膜をマスクにし
たドライエッチングでこれらの膜をパターニングするこ
とによって、第２層目の配線Ｍ2 を形成する。
膜５の上部にＣＶＤ法で窒化チタン膜８ａとタングステ
ン膜８ｂとを順次堆積した後、接続孔７の外部のこれら
の膜をエッチング、またはＣＭＰ法で除去することによ
って、接続孔７の内部にプラグ８を形成する。次に、酸
化シリコン膜６の上部にスパッタリング法で、例えばチ
タン膜、アルミニウム合金膜、チタン膜および窒化チタ
ン膜を順次堆積した後、フォトレジスト膜をマスクにし
たドライエッチングでこれらの膜をパターニングするこ
とによって、第２層目の配線Ｍ2 を形成する。
【００３３】次に、図６に示すように、第２層目の配線
Ｍ2 の上部を第２層間絶縁膜９で覆う。この第２層間絶
縁膜９は、まず、テトラエトキシシランとオゾンとをソ
ースガスに用いたプラズマＣＶＤ法でＴＥＯＳ酸化膜９
ａを堆積し、次いでＳＯＧ膜９ｂをスピン塗布した後、
半導体基板１を８００℃、１分程度熱処理してＳＯＧ膜
９ｂをシンタリング（焼き締め）する。この後、テトラ
エトキシシランとオゾンとをソースガスに用いたプラズ
マＣＶＤ法でＴＥＯＳ酸化膜９ｃを堆積する。
Ｍ2 の上部を第２層間絶縁膜９で覆う。この第２層間絶
縁膜９は、まず、テトラエトキシシランとオゾンとをソ
ースガスに用いたプラズマＣＶＤ法でＴＥＯＳ酸化膜９
ａを堆積し、次いでＳＯＧ膜９ｂをスピン塗布した後、
半導体基板１を８００℃、１分程度熱処理してＳＯＧ膜
９ｂをシンタリング（焼き締め）する。この後、テトラ
エトキシシランとオゾンとをソースガスに用いたプラズ
マＣＶＤ法でＴＥＯＳ酸化膜９ｃを堆積する。
【００３４】次いで、フォトレジスト膜をマスクにして
第２層間絶縁膜９をエッチングすることにより、第２層
目の配線Ｍ2 の上部に複数の独立した穴パターンの開口
部１０を形成する。この複数の開口部１０は、例えば半
導体チップの外周部を１周して配置される。
第２層間絶縁膜９をエッチングすることにより、第２層
目の配線Ｍ2 の上部に複数の独立した穴パターンの開口
部１０を形成する。この複数の開口部１０は、例えば半
導体チップの外周部を１周して配置される。
【００３５】次に、開口部１０の内部および第２層間絶
縁膜９の上部にチタン膜およびチタンナイトライド膜の
積層膜からなる接着層１１ａとＣＶＤ法でタングステン
膜１１ｂとを順次堆積した後、開口部１０の外部のこれ
らの膜をエッチング、またはＣＭＰ法で除去することに
よって、開口部１０の内部にプラグ１１を形成する。次
に、第２層間絶縁膜９の上部にスパッタリング法で、例
えばチタン膜、窒化チタン膜、アルミニウム合金膜およ
び窒化チタン膜を順次堆積した後、フォトレジスト膜を
マスクにしたドライエッチングでこれらの膜をパターニ
ングすることによって、開口部１０に接する第３層目の
配線Ｍ3 を形成する。上記開口部１０の内部に埋め込ま
れたプラグ１１および第３層目の配線Ｍ3 によって第１
のガードリングＧＬ1 、第２のガードリングＧＬ2 が構
成される。
縁膜９の上部にチタン膜およびチタンナイトライド膜の
積層膜からなる接着層１１ａとＣＶＤ法でタングステン
膜１１ｂとを順次堆積した後、開口部１０の外部のこれ
らの膜をエッチング、またはＣＭＰ法で除去することに
よって、開口部１０の内部にプラグ１１を形成する。次
に、第２層間絶縁膜９の上部にスパッタリング法で、例
えばチタン膜、窒化チタン膜、アルミニウム合金膜およ
び窒化チタン膜を順次堆積した後、フォトレジスト膜を
マスクにしたドライエッチングでこれらの膜をパターニ
ングすることによって、開口部１０に接する第３層目の
配線Ｍ3 を形成する。上記開口部１０の内部に埋め込ま
れたプラグ１１および第３層目の配線Ｍ3 によって第１
のガードリングＧＬ1 、第２のガードリングＧＬ2 が構
成される。
【００３６】この後、第３層目の配線Ｍ3 の上部に、テ
トラエトキシシランとオゾンとをソースガスに用いたプ
ラズマＣＶＤ法でＴＥＯＳ酸化膜１２を堆積することに
よって、前記図２に示したガードリング部が形成され
る。
トラエトキシシランとオゾンとをソースガスに用いたプ
ラズマＣＶＤ法でＴＥＯＳ酸化膜１２を堆積することに
よって、前記図２に示したガードリング部が形成され
る。
【００３７】図７〜図９に、本実施の形態１の変形例を
示す。図には、第１のガードリングＧＬ1 を構成する第
３層目の配線Ｍ3 とプラグ１１が埋め込まれた開口部１
０の平面レイアウトのみを示す。
示す。図には、第１のガードリングＧＬ1 を構成する第
３層目の配線Ｍ3 とプラグ１１が埋め込まれた開口部１
０の平面レイアウトのみを示す。
【００３８】図７（ａ）、（ｂ）は、開口部１０の形状
を、複数の分離された矩形パターンとするガードリング
部を示す。半導体チップの側面から見て、第１のガード
リングＧＬ1 の一部を構成するプラグ１１が埋め込まれ
た開口部１０と、第２のガードリングＧＬ2 の一部を構
成するプラグ１１が埋め込まれた開口部１０がオーバー
ラップするように、これら開口部１０は配置される。
を、複数の分離された矩形パターンとするガードリング
部を示す。半導体チップの側面から見て、第１のガード
リングＧＬ1 の一部を構成するプラグ１１が埋め込まれ
た開口部１０と、第２のガードリングＧＬ2 の一部を構
成するプラグ１１が埋め込まれた開口部１０がオーバー
ラップするように、これら開口部１０は配置される。
【００３９】図７（ａ）は、第１のガードリングＧＬ1
と第２のガードリングＧＬ2 とのスペースを従来の1.６
μｍとするものであり、（ｂ）は上記スペースを最小ル
ールの0.５μｍとするものである。
と第２のガードリングＧＬ2 とのスペースを従来の1.６
μｍとするものであり、（ｂ）は上記スペースを最小ル
ールの0.５μｍとするものである。
【００４０】また、図８（ａ）、（ｂ）は、第１のガー
ドリングＧＬ1 および第２のガードリングＧＬ2 に、そ
れぞれ設けられた矩形パターンの開口部１０が第１の列
（開口部１０ａ）と第２の列（開口部１０ｂ）とによっ
て構成されたガードリング部を示す。さらに、半導体チ
ップの側面から見てこれら開口部１０ａ、１０ｂがオー
バーラップするように、第１の列の開口部１０ａと第２
の列の開口部１０ｂとがずらして配置されている。第１
の列の開口部１０ａと第２の列の開口部１０ｂとがずら
して配置されていることから、半導体チップの側面から
内部への水分の侵入を防止することができる。
ドリングＧＬ1 および第２のガードリングＧＬ2 に、そ
れぞれ設けられた矩形パターンの開口部１０が第１の列
（開口部１０ａ）と第２の列（開口部１０ｂ）とによっ
て構成されたガードリング部を示す。さらに、半導体チ
ップの側面から見てこれら開口部１０ａ、１０ｂがオー
バーラップするように、第１の列の開口部１０ａと第２
の列の開口部１０ｂとがずらして配置されている。第１
の列の開口部１０ａと第２の列の開口部１０ｂとがずら
して配置されていることから、半導体チップの側面から
内部への水分の侵入を防止することができる。
【００４１】図８（ａ）は、第１のガードリングＧＬ1
と第２のガードリングＧＬ2 とのスペースを従来の1.６
μｍとするものであり、（ｂ）は上記スペースを最小ル
ールの0.５μｍとするものである。第１の列の開口部１
０ａと第２の列の開口部１０ｂとの間にスペースを設け
る必要があるが、最小ルールが適用されるので、例えば
0.７５μｍ程度でもよい。
と第２のガードリングＧＬ2 とのスペースを従来の1.６
μｍとするものであり、（ｂ）は上記スペースを最小ル
ールの0.５μｍとするものである。第１の列の開口部１
０ａと第２の列の開口部１０ｂとの間にスペースを設け
る必要があるが、最小ルールが適用されるので、例えば
0.７５μｍ程度でもよい。
【００４２】また、図９は開口部１０を、複数の分離さ
れたＳ字形状に近い複雑な矩形パターンとするガードリ
ング部を示す。開口部１０を複雑な矩形パターンとする
ことにより、半導体基板１の法線方向に対して角度をも
って斜め方向から拡散侵入する水分を防止することがで
きる。
れたＳ字形状に近い複雑な矩形パターンとするガードリ
ング部を示す。開口部１０を複雑な矩形パターンとする
ことにより、半導体基板１の法線方向に対して角度をも
って斜め方向から拡散侵入する水分を防止することがで
きる。
【００４３】このように、本実施の形態１によれば、第
１のガードリングＧＬ1 および第２のガードリングＧＬ
2 の一部を構成するプラグ１１が埋め込まれる開口部１
０を、それぞれが分離された複数の穴パターンまたは矩
形パターンとすることによって、開口部１０の側壁に露
出するＳＯＧ量を低減することができる。これによっ
て、ＳＯＧ膜からの脱ガス量が減少するので、第１のガ
ードリングＧＬ1 および第２のガードリングＧＬ2 の他
の一部を構成する第３層目の配線Ｍ3 のはがれが抑制さ
れて、第１のガードリングＧＬ1 と第２のガードリング
ＧＬ2 とのショートを回避することができる。さらに、
上記ショートの回避によって、第１のガードリングＧＬ
1 と第２のガードリングＧＬ2 とのスペースを最小ルー
ルとすることが可能となる。
１のガードリングＧＬ1 および第２のガードリングＧＬ
2 の一部を構成するプラグ１１が埋め込まれる開口部１
０を、それぞれが分離された複数の穴パターンまたは矩
形パターンとすることによって、開口部１０の側壁に露
出するＳＯＧ量を低減することができる。これによっ
て、ＳＯＧ膜からの脱ガス量が減少するので、第１のガ
ードリングＧＬ1 および第２のガードリングＧＬ2 の他
の一部を構成する第３層目の配線Ｍ3 のはがれが抑制さ
れて、第１のガードリングＧＬ1 と第２のガードリング
ＧＬ2 とのショートを回避することができる。さらに、
上記ショートの回避によって、第１のガードリングＧＬ
1 と第２のガードリングＧＬ2 とのスペースを最小ルー
ルとすることが可能となる。
【００４４】また、半導体チップの側面から見て、第１
のガードリングＧＬ1 に設けられた開口部１０と第２の
ガードリングＧＬ2 に設けられた開口部１０、あるいは
第１のガードリングＧＬ1 または第２のガードリングＧ
Ｌ2 にそれぞれ設けられた第１の列の開口部１０ａと第
２の列の開口部１０ｂとが、半導体チップの側面または
斜め方向から見てオーバーラップすることから、半導体
チップの側面または斜め方向から内部への水分の侵入を
防止することができる。
のガードリングＧＬ1 に設けられた開口部１０と第２の
ガードリングＧＬ2 に設けられた開口部１０、あるいは
第１のガードリングＧＬ1 または第２のガードリングＧ
Ｌ2 にそれぞれ設けられた第１の列の開口部１０ａと第
２の列の開口部１０ｂとが、半導体チップの側面または
斜め方向から見てオーバーラップすることから、半導体
チップの側面または斜め方向から内部への水分の侵入を
防止することができる。
【００４５】（実施の形態２）図１０は、本発明の他の
実施の形態であるＤＲＡＭのガードリング部を示す平面
レイアウト図であり、図１１は、前記図１０のＢ−Ｂ′
線における半導体基板の要部断面図である。
実施の形態であるＤＲＡＭのガードリング部を示す平面
レイアウト図であり、図１１は、前記図１０のＢ−Ｂ′
線における半導体基板の要部断面図である。
【００４６】第１のガードリングＧＬ1 、第２のガード
リングＧＬ2 の一部を構成するプラグ１１が埋め込まれ
る開口部１０は、半導体チップの外周部を１周する溝パ
ターンである。しかしながら、ガードリング部の開口部
１０が形成される領域のＳＯＧ膜９ｂのたまり量が相対
的に少なくなるように、第２層目の配線Ｍ2 によって構
成されるダミー配線ＤＭがガードリング部に隣接して配
置されている。これによって、ＳＯＧ膜９ｂからの脱ガ
ス量が減少できるので、第３層目の配線Ｍ3 のはがれが
抑制できて、第１のガードリングＧＬ1 と第２のガード
リングＧＬ2 とのショートを回避することができる。
リングＧＬ2 の一部を構成するプラグ１１が埋め込まれ
る開口部１０は、半導体チップの外周部を１周する溝パ
ターンである。しかしながら、ガードリング部の開口部
１０が形成される領域のＳＯＧ膜９ｂのたまり量が相対
的に少なくなるように、第２層目の配線Ｍ2 によって構
成されるダミー配線ＤＭがガードリング部に隣接して配
置されている。これによって、ＳＯＧ膜９ｂからの脱ガ
ス量が減少できるので、第３層目の配線Ｍ3 のはがれが
抑制できて、第１のガードリングＧＬ1 と第２のガード
リングＧＬ2 とのショートを回避することができる。
【００４７】さらに、ＳＯＧ膜９ｂからの脱ガスが起因
の第１のガードリングＧＬ1 と第２のガードリングＧＬ
2 とのショートを回避できることから、第１のガードリ
ングＧＬ1 と第２のガードリングＧＬ2 とのスペースを
最小ルールとすることが可能となる。
の第１のガードリングＧＬ1 と第２のガードリングＧＬ
2 とのショートを回避できることから、第１のガードリ
ングＧＬ1 と第２のガードリングＧＬ2 とのスペースを
最小ルールとすることが可能となる。
【００４８】図１０では、ダミー配線ＤＭをガードリン
グ部の外側に配置したが、内側または内側と外側の両側
に配置しても同様な効果が得られる。
グ部の外側に配置したが、内側または内側と外側の両側
に配置しても同様な効果が得られる。
【００４９】さらに、上記ダミー配線ＤＭは、ガードリ
ング部の外周に設けられるスクライブ領域に配置しても
よく、これによって半導体チップの面積の増大を抑える
ことができる。
ング部の外周に設けられるスクライブ領域に配置しても
よく、これによって半導体チップの面積の増大を抑える
ことができる。
【００５０】図１２は、第１のガードリングＧＬ1 、第
２のガードリングＧＬ2 の一部を構成するプラグ１１が
埋め込まれる開口部１０を半導体チップの外周部を１周
する溝パターンで構成し、さらに、ガードリング部の内
側に隣接して第１のダミー配線ＤＭ1 （第２層目の配線
Ｍ2 ）を配置し、ガードリング部の外周に設けられたス
クライブ領域に第２のダミー配線ＤＭ2 （第２層目の配
線Ｍ2 ）を配置したレイアウト図を示す。
２のガードリングＧＬ2 の一部を構成するプラグ１１が
埋め込まれる開口部１０を半導体チップの外周部を１周
する溝パターンで構成し、さらに、ガードリング部の内
側に隣接して第１のダミー配線ＤＭ1 （第２層目の配線
Ｍ2 ）を配置し、ガードリング部の外周に設けられたス
クライブ領域に第２のダミー配線ＤＭ2 （第２層目の配
線Ｍ2 ）を配置したレイアウト図を示す。
【００５１】ガードリング部の周辺に第２層目の配線Ｍ
2 で構成されるダミー配線ＤＭ1 、ＤＭ2 を敷き詰める
ことによって、ＳＯＧ膜９ｂのたまりを回避することが
できる。
2 で構成されるダミー配線ＤＭ1 、ＤＭ2 を敷き詰める
ことによって、ＳＯＧ膜９ｂのたまりを回避することが
できる。
【００５２】なお、ガードリング部の面積を最小とする
ため、第１のガードリングＧＬ1 、第２のガードリング
ＧＬ2 の他の一部を構成する第３層目の配線Ｍ3 と、こ
れらの下層に設けられる第２層目の配線Ｍ2 とは重ねて
レイアウトされている。
ため、第１のガードリングＧＬ1 、第２のガードリング
ＧＬ2 の他の一部を構成する第３層目の配線Ｍ3 と、こ
れらの下層に設けられる第２層目の配線Ｍ2 とは重ねて
レイアウトされている。
【００５３】図１３は、第１のガードリングＧＬ1 、第
２のガードリングＧＬ2 の一部を構成するプラグ１１が
埋め込まれる開口部１０を半導体チップの外周部を１周
する溝パターンで構成し、内部回路部に設けられた第３
層目の配線Ｍ3 とガードリング部に設けられた第３層目
の配線Ｍ3 とを最小スペースで配置したレイアウト図を
示す。
２のガードリングＧＬ2 の一部を構成するプラグ１１が
埋め込まれる開口部１０を半導体チップの外周部を１周
する溝パターンで構成し、内部回路部に設けられた第３
層目の配線Ｍ3 とガードリング部に設けられた第３層目
の配線Ｍ3 とを最小スペースで配置したレイアウト図を
示す。
【００５４】前記図１２と同様に、ガードリング部の外
周に設けられたスクライブ領域に第２のダミー配線ＤＭ
2 （第２層目の配線Ｍ2 ）が配置されており、さらにガ
ードリング部の面積を最小とするため、第１のガードリ
ングＧＬ1 、第２のガードリングＧＬ2 の他の一部を構
成する第３層目の配線Ｍ3 と、これらの下層に設けられ
る第２層目の配線Ｍ2 とは重ねてレイアウトされる。
周に設けられたスクライブ領域に第２のダミー配線ＤＭ
2 （第２層目の配線Ｍ2 ）が配置されており、さらにガ
ードリング部の面積を最小とするため、第１のガードリ
ングＧＬ1 、第２のガードリングＧＬ2 の他の一部を構
成する第３層目の配線Ｍ3 と、これらの下層に設けられ
る第２層目の配線Ｍ2 とは重ねてレイアウトされる。
【００５５】また、ガードリング部に隣接して第２層目
の配線Ｍ2 が存在せず、第３層目の配線Ｍ3 のみが存在
する場合は、内部回路部にダミー配線ＤＭ3 を配置する
ことによってＳＯＧ膜９ｂのたまり量を相対的に少なく
して、ガードリング部に設けられた第３層目の配線Ｍ3
と内部回路部を構成する第３層目の配線Ｍ3 とを最小ス
ペースで配置するが、これによって、内部回路部とガー
ドリング部とのスペースが削減できて、半導体チップの
面積を縮小することができる。
の配線Ｍ2 が存在せず、第３層目の配線Ｍ3 のみが存在
する場合は、内部回路部にダミー配線ＤＭ3 を配置する
ことによってＳＯＧ膜９ｂのたまり量を相対的に少なく
して、ガードリング部に設けられた第３層目の配線Ｍ3
と内部回路部を構成する第３層目の配線Ｍ3 とを最小ス
ペースで配置するが、これによって、内部回路部とガー
ドリング部とのスペースが削減できて、半導体チップの
面積を縮小することができる。
【００５６】図１４は、前記図１３と同様なガードリン
グ部を有しているが、スクライブ領域に設けられたダミ
ー配線ＤＭ2 および内部回路部に設けられたダミー配線
ＤＭ 3 をドットパターンとしたレイアウト図を示す。
グ部を有しているが、スクライブ領域に設けられたダミ
ー配線ＤＭ2 および内部回路部に設けられたダミー配線
ＤＭ 3 をドットパターンとしたレイアウト図を示す。
【００５７】ダミー配線ＤＭ2 、ＤＭ3 をドットパター
ンとすることにより、ＳＯＧ膜９ｂのたまり量が半導体
チップの内外でほぼ均一となり、ＳＯＧ膜９ｂからの脱
ガス量の減少が可能となる。
ンとすることにより、ＳＯＧ膜９ｂのたまり量が半導体
チップの内外でほぼ均一となり、ＳＯＧ膜９ｂからの脱
ガス量の減少が可能となる。
【００５８】なお、本実施の形態２では、第１のガード
リングＧＬ1 、第２のガードリングＧＬ2 の一部を構成
するプラグ１１が埋め込まれる開口部１０は、半導体チ
ップの外周部を１周する溝パターンとしたが、前記実施
の形態１で示した分離された穴パターンまたは矩形パタ
ーンを用いてもよい。
リングＧＬ1 、第２のガードリングＧＬ2 の一部を構成
するプラグ１１が埋め込まれる開口部１０は、半導体チ
ップの外周部を１周する溝パターンとしたが、前記実施
の形態１で示した分離された穴パターンまたは矩形パタ
ーンを用いてもよい。
【００５９】このように、本実施の形態２によれば、ガ
ードリング部に隣接してダミー配線ＤＭを設けることに
よって、ガードリング部の開口部１０が形成される領域
のＳＯＧ膜９ｂのたまり量が相対的に少なくなる、これ
によって、ＳＯＧ膜９ｂからの脱ガス量が減少するの
で、第１のガードリングＧＬ1 および第２のガードリン
グＧＬ2 の他の一部を構成する第３層目の配線Ｍ3 のは
がれが抑制されて、第１のガードリングＧＬ1 と第２の
ガードリングＧＬ2 とのショートを回避することができ
る。さらに、上記ショートの回避によって、ガードリン
グ部を最小ルールでレイアウトすることが可能となる。
また、ダミー配線ＤＭをスクライブ領域に配置すること
によって、半導体チップの面積の増大を抑えることがで
きる。
ードリング部に隣接してダミー配線ＤＭを設けることに
よって、ガードリング部の開口部１０が形成される領域
のＳＯＧ膜９ｂのたまり量が相対的に少なくなる、これ
によって、ＳＯＧ膜９ｂからの脱ガス量が減少するの
で、第１のガードリングＧＬ1 および第２のガードリン
グＧＬ2 の他の一部を構成する第３層目の配線Ｍ3 のは
がれが抑制されて、第１のガードリングＧＬ1 と第２の
ガードリングＧＬ2 とのショートを回避することができ
る。さらに、上記ショートの回避によって、ガードリン
グ部を最小ルールでレイアウトすることが可能となる。
また、ダミー配線ＤＭをスクライブ領域に配置すること
によって、半導体チップの面積の増大を抑えることがで
きる。
【００６０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６２】本発明によれば、隣接するガードリング間
のショートを回避することができる。また、半導体チッ
プの側面または斜め方向から内部への水分の侵入を防止
することができる。このため、半導体集積回路装置の歩
留まりを向上することが可能となる。
のショートを回避することができる。また、半導体チッ
プの側面または斜め方向から内部への水分の侵入を防止
することができる。このため、半導体集積回路装置の歩
留まりを向上することが可能となる。
【００６３】さらに、前記ショートの回避によって、隣
接するガードリンング間のスペースを最小ルールとする
ことができ、また、ダミー配線をスクライブ領域に配置
することで半導体チップのサイズの縮小が可能となる。
接するガードリンング間のスペースを最小ルールとする
ことができ、また、ダミー配線をスクライブ領域に配置
することで半導体チップのサイズの縮小が可能となる。
【図１】本発明の一実施の形態であるＤＲＡＭのガード
リング部を示す平面レイアウト図である。
リング部を示す平面レイアウト図である。
【図２】前記図１のＡ−Ａ′線における半導体基板の要
部断面図である。
部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭのガード
リング部の変形例を示す平面レイアウト図である。
リング部の変形例を示す平面レイアウト図である。
【図４】本発明の一実施の形態であるＤＲＡＭのガード
リング部の製造方法を示す半導体基板の要部断面図であ
る。
リング部の製造方法を示す半導体基板の要部断面図であ
る。
【図５】本発明の一実施の形態であるＤＲＡＭのガード
リング部の製造方法を示す半導体基板の要部断面図であ
る。
リング部の製造方法を示す半導体基板の要部断面図であ
る。
【図６】本発明の一実施の形態であるＤＲＡＭのガード
リング部の製造方法を示す半導体基板の要部断面図であ
る。
リング部の製造方法を示す半導体基板の要部断面図であ
る。
【図７】本発明の一実施の形態であるＤＲＡＭのガード
リング部の変形例を示す平面レイアウト図である。
リング部の変形例を示す平面レイアウト図である。
【図８】本発明の一実施の形態であるＤＲＡＭのガード
リング部の変形例を示す平面レイアウト図である。
リング部の変形例を示す平面レイアウト図である。
【図９】本発明の一実施の形態であるＤＲＡＭのガード
リング部の変形例を示す平面レイアウト図である。
リング部の変形例を示す平面レイアウト図である。
【図１０】本発明の他の実施の形態であるＤＲＡＭのガ
ードリング部を示す平面レイアウト図である。
ードリング部を示す平面レイアウト図である。
【図１１】前記図１０のＢ−Ｂ′線における半導体基板
の要部断面図である。
の要部断面図である。
【図１２】本発明の他の実施の形態であるＤＲＡＭのガ
ードリング部の変形例を示す平面レイアウト図である。
ードリング部の変形例を示す平面レイアウト図である。
【図１３】本発明の他の実施の形態であるＤＲＡＭのガ
ードリング部の変形例を示す平面レイアウト図である。
ードリング部の変形例を示す平面レイアウト図である。
【図１４】本発明の他の実施の形態であるＤＲＡＭのガ
ードリング部の変形例を示す平面レイアウト図である。
ードリング部の変形例を示す平面レイアウト図である。
１ 半導体基板 ２ 接続孔 ３ プラグ ４ 第１層間絶縁膜 ４ａ ＴＥＯＳ酸化膜 ４ｂ ＳＯＧ膜 ４ｃ ＴＥＯＳ酸化膜 ５ 窒化シリコン膜 ６ 酸化シリコン膜 ７ 接続孔 ８ プラグ ８ａ 窒化チタン膜 ８ｂ タングステン膜 ９ 第２層間絶縁膜 ９ａ ＴＥＯＳ酸化膜 ９ｂ ＳＯＧ膜 ９ｃ ＴＥＯＳ酸化膜 １０ 開口部 １０ａ 開口部 １０ｂ 開口部 １１ プラグ １１ａ 接着層 １１ｂ タングステン膜 １２ ＴＥＯＳ酸化膜 １３ 絶縁膜 Ｍ1 第１層目の配線 Ｍ2 第２層目の配線 Ｍ3 第３層目の配線 ＧＬ1 第１のガードリング ＧＬ2 第２のガードリング Ｓ1 スペース ＤＭ ダミー配線 ＤＭ1 〜ＤＭ3 ダミー配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金子 義之 茨城県ひたちなか市堀口730 ひたちなか セミコンエンジニアリング株式会社内 (72)発明者 小林 宏尚 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 荻島 淳史 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 土屋 修 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F033 HH09 HH18 HH19 HH33 JJ18 JJ19 JJ33 KK01 KK09 KK18 KK19 KK33 MM08 NN06 NN33 NN34 PP06 PP15 QQ08 QQ09 QQ11 QQ37 QQ48 RR04 RR06 RR09 SS01 SS04 SS11 SS15 SS22 VV00 VV01 XX00 XX14 XX31 5F038 BH09 BH20 CA02 CA05 CA18 CD10 CD18 DF05 EZ14 EZ20 5F083 GA30 JA36 JA39 JA40 MA06 MA16 PR03 PR21 PR22 PR23 PR33 PR40
Claims (5)
- 【請求項１】 上層配線と下層配線との間に、少なくと
も１層がＳＯＧ膜で構成された積層構造の層間絶縁膜が
形成され、 前記上層配線は、前記層間絶縁膜に形成された開口部に
埋め込まれたプラグを介して前記下層配線に接続され、 半導体チップの外周部に、前記上層配線と前記プラグと
によって構成される少なくとも２列のガードリングを備
えたガードリング部を有する半導体集積回路装置であっ
て、 前記ガードリング部における前記開口部が、複数の分離
された穴パターンまたは矩形パターンで構成されること
を特徴とする半導体集積回路装置。 - 【請求項２】 上層配線と下層配線との間に、少なくと
も１層がＳＯＧ膜で構成された積層構造の層間絶縁膜が
形成され、 前記上層配線は、前記層間絶縁膜に形成された開口部に
埋め込まれたプラグを介して前記下層配線に接続され、 半導体チップの外周部に、前記上層配線と前記プラグと
によって構成される少なくとも２列のガードリングを備
えたガードリング部を有する半導体集積回路装置であっ
て、 前記ガードリング部における前記開口部が、複数の分離
された穴パターンまたは矩形パターンで構成され、前記
半導体チップの側面または斜め方向から見て前記開口部
がオーバーラップしていることを特徴とする半導体集積
回路装置。 - 【請求項３】 上層配線と下層配線との間に、少なくと
も１層がＳＯＧ膜で構成された積層構造の層間絶縁膜が
形成され、 前記上層配線は、前記層間絶縁膜に形成された開口部に
埋め込まれたプラグを介して前記下層配線に接続され、 半導体チップの外周部に、前記上層配線と前記プラグと
によって構成される少なくとも２列のガードリングを備
えたガードリング部を有する半導体集積回路装置であっ
て、 前記ガードリング部に隣接して前記下層配線で構成され
るダミー配線が設けられていることを特徴とする半導体
集積回路装置。 - 【請求項４】 上層配線と下層配線との間に、少なくと
も１層がＳＯＧ膜で構成された積層構造の層間絶縁膜が
形成され、 前記上層配線は、前記層間絶縁膜に形成された開口部に
埋め込まれたプラグを介して前記下層配線に接続され、 半導体チップの外周部に、前記上層配線と前記プラグと
によって構成される少なくとも２列のガードリングを備
えたガードリング部を有する半導体集積回路装置であっ
て、 前記ガードリング部に隣接して前記下層配線で構成され
る複数のダミー配線が設けられており、少なくとも１つ
の前記ダミー配線は、スクライブ領域に設けられている
ことを特徴とする半導体集積回路装置。 - 【請求項５】 上層配線と下層配線との間に、少なくと
も１層がＳＯＧ膜で構成された積層構造の層間絶縁膜が
形成され、 前記上層配線は、前記層間絶縁膜に形成された開口部に
埋め込まれたプラグを介して前記下層配線に接続され、 半導体チップの外周部に、前記上層配線と前記プラグと
によって構成される少なくとも２列のガードリングを備
えたガードリング部を有する半導体集積回路装置であっ
て、 前記ガードリング部に隣接して前記下層配線で構成され
る複数のダミー配線が設けられており、前記ガードリン
グ部における開口部が、複数の分離された穴パターンま
たは矩形パターンで構成されることを特徴とする半導体
集積回路装置。
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