KR100861441B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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사와다도요지
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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

칩 면적의 증가를 억제하면서, 주연부에서의 박리를 방지하여 높은 내습성을 확보할 수 있는 반도체 장치 및 그 제조 방법, 및 그 반도체 장치를 제조할 때에 이용할 수 있는 위상 시프트 마스크를 제공한다. 집적 회로부(1)를 둘러싸도록 하여 주벽부(2)가 형성되어 있다. 주벽부의 각 코너부와 집적 회로부 사이에 부벽부(3)가 형성되어 있다. 부벽부의 상호 직교하는 부위는, 각각 주벽부의 상호 직교하는 부위와 평행하게 연장되고 있다. 부벽부 중에서는 그 굴곡부가 주벽부의 굴곡부에 가장 가깝게 위치하고 있다. 열 처리 등에 의해 응력이 집중하였다고 해도, 이 응력이 주벽부 및 부벽부에 분산되기 때문에, 층간의 박리 및 크랙이 생기기 어려워진다. 또한, 가령 크랙 등이 코너부에 생겼다고 해도, 주벽부 및 부벽부가 상호 연결되어 있는 경우에, 외부로부터의 수분은 집적 회로부에는 도달하기 상당히 어렵다. 이 때문에, 매우 높은 내습성을 확보할 수 있다.
반도체 장치, 위상 시프트 마스크, 부벽부, 위상 시프트 마스크, 집적 회로

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE, AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 도시하는 레이아웃도.
도 2는 제1 실시예에서의 집적 회로부의 구조를 도시하는 단면도.
도 3은 도 1의 A-A선을 따라 취한 단면을 도시하는 단면도.
도 4는 제1 실시예에서의 저항값 측정부의 구조를 도시하는 레이아웃도.
도 5는 도 4의 B-B선을 따라 취한 단면도.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도.
도 9는 본 발명의 제5 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도.
도 10은 본 발명의 제6 실시예에 따른 반도체 장치에서의 벽부의 구조를 도 시하는 레이아웃도.
도 11은 본 발명의 제7 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도.
도 12는 본 발명의 제8 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도.
도 13은 본 발명의 제9 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도.
도 14는 본 발명의 제10 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도.
도 15는 본 발명의 제11 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도.
도 16은 본 발명의 제12 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도.
도 17은 본 발명의 제13 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도.
도 18은 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 방법을 공정 순으로 도시하는 개략 단면도(그 1).
도 19는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 방법을 공정 순으로 도시하는 개략 단면도(그 2).
도 20은 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 방법을 공정 순으로 도시하는 개략 단면도(그 3).
도 21은 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 방법을 공정 순으로 도시하는 개략 단면도(그 4).
도 22는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 방법을 공정 순으로 도시하는 개략 단면도(그 5).
도 23은 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 방법을 공정 순으로 도시하는 개략 단면도(그 6).
도 24는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 방법을 공정 순으로 도시하는 개략 단면도(그 7).
도 25는 패드가 형성된 후의 웨이퍼를 도시하는 평면도.
도 26은 도 25의 파선으로 나타내는 영역을 확대하여 도시하는 레이아웃도.
도 27은 주벽부(2) 및 부벽부(3)의 구조의 일례를 도시하는 단면도.
도 28은 도 16에 도시하는 제12 실시예에 이 치환을 적용한 경우의 구조를 도시하는 레이아웃도.
도 29는 본 발명의 제14 실시예에 따른 위상 시프트 마스크를 도시하는 평면도 및 단면도.
도 30은 본 발명의 제14 실시예에 따른 위상 시프트 마스크를 도시하는 확대도.
도 31은 본 발명의 제15 실시예에 따른 위상 시프트 마스크를 도시하는 평면도 및 단면도.
도 32는 본 발명의 제15 실시예에 따른 위상 시프트 마스크를 도시하는 확대도.
도 33은 본 발명의 제16 실시예에 따른 위상 시프트 마스크를 도시하는 평면도 및 단면도.
도 34는 본 발명의 제17 실시예에 따른 위상 시프트 마스크를 도시하는 평면도 및 단면도.
도 35는 본 발명의 제18 실시예에 따른 위상 시프트 마스크를 도시하는 평면도 및 단면도.
도 36은 위상 시프트 마스크를 도시하는 평면도 및 단면도.
도 37은 사이드 로브를 나타내는 도면(그 1).
도 38은 사이드 로브를 나타내는 도면(그 2).
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 집적 회로부
2 : 주벽부
3, 3a, 3b, 3c, 3d, 3e, 3f, 3g, 3h, 3i, 3j, 3k, 3m : 부벽부
3d1, 3d2, 3e1, 3e2, 3e3, 3f1, 3f2, 3g1, 3k1 : 벽부편
4 : 저항값 측정부
5a, 5b : 빗살 모양 전극
6a, 6b : 내습성 확보 체크용 모니터 패드
7 : 평가용 패드
8 : 유효 칩 영역
9 : 절단선
101 : 반도체 기판
102 : 소자 분리 절연막
103 : 게이트 절연막
104 : 게이트 전극
105 : 측벽 절연막
106 : 소스·드레인 확산층
106a : 확산층
107, 115, 122, 128 : 실리콘 질화막
108, 112, 116, 118, 123, 127 : 실리콘 산화막
109 : TiN막
110 : W막
111, 117 : 유기 절연막
113, 119 : Ta막
114, 120 : 배선
114a, 120a, 203 : 금속막
121 : 기본 구조체
124, 126 : 배리어 메탈막
125 : Al 또는 Al 합금막
131, 132, 133, 134, 135, 137 : 홈
136, 138 : 컨택트홀
201, 202, 204, 205 : 포토레지스트
201a, 202a, 203a, 204a, 205a : 패턴
300, 400 : 투명 기판
302, 402 : 위상 시프터막
304, 404 : 집적 회로 영역
306, 406 : 주연 영역
307, 407 : 컨택트홀 패턴
308, 308a, 408 : 주벽부 패턴
309a∼309f, 310, 310a∼310c, 410 : 벽부편 패턴
312, 412 : 스크라이브 라인 영역
314, 414 : 차광막
316 : 컨택트홀 패턴
본 발명은 다층 배선 구조에서의 내습성의 향상을 도모한 반도체 장치 및 그 제조 방법과 그 반도체 장치를 제조할 때에 이용할 수 있는 위상 시프트 마스크에 관한 것이다.
최근의 다층 배선 구조에서의 설계 룰은, LSI의 세대 교대에 수반하여 축소되는 경향이 있다. 이 때문에, 메탈 배선 재료의 막을 성막하고, 이 막을 직접 에칭함으로써 형성하는 배선의 사이즈로는 제조가 곤란할 정도로 작은 것도 있다. 그래서, 층간 절연막을 성막한 후, 이 층간 절연막에 홈 패턴 또는 홀 패턴을 형성하고, 그 후 이들 패턴의 개구 영역 내에 배선 재료를 매립함으로써 배선을 형성하는 방법이 채용되고 있다. 이러한 배선의 형성 방법을 다마신 기법이라고 한다.
또한, 배선 재료로는 에칭에 의해 배선을 형성하는 경우에는 W, Al 또는 Al 합금이 사용되는 경우가 많지만, 다마신 기법을 채용하는 경우에는 저항이 낮고 일렉트로마이그레이션 내성이 높은 Cu가 사용되는 경우가 있다.
반도체 장치의 제조 시에는, 반도체 웨이퍼 상에, 트랜지스터, 컨택트, 배선, 패드 등의 소자를 형성한 후, 반도체 웨이퍼를 복수의 칩으로 분할하여, 세라믹 또는 플라스틱을 사용하여 패키징한다.
또한, 배선의 성능으로서 중요한 신호의 전송 속도의 고속화를 위해서는, 배선간 용량 및 상호 다른 층에 형성된 배선 간에 기생하는 용량의 저감이 유효하다. 이 때문에, 최근 배선 자체의 저저항화뿐만 아니라, 상호 동일한 층에 형성된 배선 간에 존재하는 절연막 및 상호 다른 층에 형성된 배선 간에 존재하는 층간 절연막의 저유전율화가 중요시되고 있다. 그리고, 이러한 저유전율화를 위해서, 층간 절연막으로서, 실리콘 산화막이 아니라, 불소 첨가 실리콘 산화막, 실리콘 산화막 이외의 무기 절연막 및 유기 절연막 등이 사용되도록 되어 왔다. 일반적으로, 원자간 거리 또는 분자간 거리가 큰 재료일수록, 단순한 막 밀도의 저하에 의해 유전율 이 낮아진다.
<특허 문헌 1>
일본 특개평8-279452호 공보
그러나, 상술한 바와 같은 저유전율의 층간 절연막의 열팽창율은 기판 등의 다른 구성 재료의 열팽창율과 현저히 다르며, 이 열팽창율의 차이에 의해, 그 후에 실시되는 열 처리 등에 의해 큰 열 응력이 발생한다. 그리고, 이러한 열 응력이 칩의 코너부에 집중하여 응력 집중이 발생하고, 칩의 코너부에서 층간의 박리 또는 크랙이 생기는 경우가 있다. 크랙이 생기면, 외란인 수분이 칩의 내부에 침입하기 쉬워진다. 이러한 열팽창율의 차이에 기초한 응력 집중은, 특히 다마신 기법을 채용한 반도체 장치에서 크게 나타난다. 이것은 다마신 기법에서는 평탄화된 배선층 등의 상에 층간 절연막을 성막하고, 이 층간 절연막에 홈 패턴 등을 형성하고, 그 후 개구 영역 내에 배선 재료를 매립하기 때문에, 상호 열팽창율이 현저하게 다른 부위가 다량으로 존재하기 때문이다. 이 때문에, 다마신 기법을 채용한 종래의 반도체 장치에는 충분한 내습성을 확보하는 것이 곤란하다고 하는 문제점이 있다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 칩 면적의 증가를 억제하면서, 주연부에서의 박리를 방지하여 높은 내습성을 확보할 수 있는 반도체 장치 및 그 제조 방법과 그 반도체 장치를 제조할 때 등에 이용할 수 있는 위상 시프트 마스크를 제공하는 것을 목적으로 한다.
본원 발명자는 예의 검토의 결과, 이하에 도시하는 발명의 여러가지 형태에 생각이 이르렀다.
본 발명에 따른 반도체 장치는, 집적 회로가 형성된 집적 회로부와, 상기 집적 회로부를 둘러싸는 금속막을 포함하는 주벽부와, 상기 집적 회로부와 상기 주벽부 사이에 선택적으로 형성된 금속막을 포함하는 부벽부를 갖는다. 또한, 상기 집적 회로부, 상기 주벽부 및 상기 부벽부는 반도체 기판과, 상기 반도체 기판 상에 형성되고, 선택적으로 개구부가 형성된 1 또는 2 이상의 층간 절연막을 공유한다. 그리고, 상기 집적 회로를 구성하는 배선의 일부와 상기 주벽부 및 상기 부벽부에 각각 포함된 상기 금속막의 일부가 실질적으로 동일한 층에 형성되어 있는 것을 특징으로 한다.
본 발명에서는, 부벽부가 주벽부와 집적 회로부 사이에 선택적으로 형성되어 있기 때문에, 선택적으로 벽부가 주벽부 및 부벽부의 2중 구조로 되어 있다. 따라서, 다마신 기법의 채용 등에 의해 반도체 장치의 코너부 등에 큰 응력이 집중하는 경우에도, 부벽부를 그와 같은 응력이 집중하기 쉬운 위치에 배치해 둠으로써, 부벽부로도 응력이 분산되어, 층간의 박리 및 크랙 등에 따른 응력 완화가 발생하지 않는 탄성적인 구조가 그 부위에 형성된다. 이 때문에, 크랙의 발생에 수반하는 수분의 침입율은 낮아져, 높은 내습성을 확보할 수 있다. 또한, 배선의 일부와 금속막의 일부가 실질적으로 동일한 층에 형성되어 있기 때문에, 금속막을 배선과 동시에 형성할 수 있어, 공정 수의 증가를 피할 수 있다.
또, 상기 배선과 상기 주벽부 및 상기 부벽부에 각각 포함된 상기 금속막은, 상기 각 층간 절연막 상 및 상기 개구부 내에 형성되어 있는 것이 바람직하다. 또한, 상기 반도체 기판의 상기 주벽부 및 상기 부벽부 내의 상기 금속막이 접촉하는 영역에 형성된 확산층을 갖는 것이 바람직하다. 또한, 평면 형상이 실질적으로 다각형이고, 상기 부벽부가 다각형의 정점과 상기 집적 회로부 사이에 배치되어 있는 것이 바람직하다. 또한, 상기 부벽부가 상기 집적 회로부의 주위의 임의의 위치에 선택적으로 배치되어 있어도 된다. 또한, 상기 부벽부와 상기 집적 회로부 사이의 영역에 배치된 한 쌍의 전극과, 상기 한 쌍의 전극의 각각에 외부로부터 신호를 공급하기 위한 패드를 구비한 저항값 측정부를 갖는 것이 바람직하다. 또한, 상기 부벽부의 일부를 상기 주벽부에 연결함으로써, 크랙이 칩(집적 회로부) 내부에 침입하는 확률을 보다 저하시킬 수 있어, 보다 한층 높은 내습성을 확보할 수 있다. 또한, 한 쌍의 전극을 구성하도록 상기 부벽부를 형성하고, 상기 한 쌍의 전극의 각각에 외부로부터 신호를 공급하기 위한 패드를 더 형성함으로써, 부벽부를 주벽부와 집적 회로부 사이의 저항값을 측정하기 위한 저항값 측정부로서 기능시킬 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 집적 회로가 형성된 집적 회로부 및 상기 집적 회로부를 둘러싸는 금속막을 포함하는 주벽부를 갖는 반도체 장치의 제조 방법이다. 그리고, 상기 집적 회로부 및 상기 주벽부의 형성과 병행하여, 상기 집적 회로부와 상기 주벽부 사이에 금속막을 포함하는 부벽부를 선택적으로 형성하는 것을 특징으로 한다.
본 발명에 따른 위상 시프트 마스크는, 투명 기판 상에 형성된 위상 시프터 막과, 상기 투명 기판 상의 스크라이브 라인 영역에 형성된 차광막을 갖는 위상 시프트 마스크로서, 상기 스크라이브 라인 영역에 둘러싸인 영역은 집적 회로부를 형성하기 위한 집적 회로 영역과, 상기 집적 회로부의 주연의 주연부를 형성하기 위한 주연 영역으로 이루어지고, 상기 주연 영역과 상기 집적 회로 영역 중 적어도 일부에, 상기 차광막이 더 형성되어 있는 것을 특징으로 한다.
〈제1 실시예〉
우선, 본 발명의 제1 실시예에 대하여 설명한다. 도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 도시하는 레이아웃도이다. 도 2는 제1 실시예에서의 집적 회로부의 구조를 도시하는 단면도이고, 도 3은 도 1의 A-A선을 따라 취한 단면을 도시하는 단면도이다. 도 4는 제1 실시예에서의 저항값 측정부의 구조를 도시하는 레이아웃도이고, 도 5는 도 4의 B-B선을 따라 취한 단면도이다.
제1 실시예에서는, 도 1에 도시한 바와 같이 반도체 집적 회로가 형성된 집적 회로부(1)를 둘러싸도록 하여, 예를 들면 구 형상의 주벽부(2)가 형성되어 있다. 본 실시예에 따른 반도체 장치는, 주벽부(2)의 외측에서 주벽부(2)를 따라 다이싱되어 있으며, 평면에서 보아 구형으로 되어 있다. 또한, 주벽부(2)의 각 코너부와 집적 회로부(1) 사이에, 예를 들면 「L」자형의 부벽부(3)가 형성되어 있다. 부벽부(3)의 상호 직교하는 부위는, 각각 주벽부(2)의 상호 직교하는 부위, 즉 변에 상당하는 부위와 평행하게 연장되어 있다. 주벽부(2)와 부벽부(3)와의 간격은, 예를 들면 1㎛ 정도이다. 또한, 부벽부(3) 중에는 그 굴곡부가 주벽부(2)의 굴곡부, 즉 정점에 상당하는 부분에 가장 가깝게 위치하고 있다. 또한, 부벽부(3)와 집적 회로부(1) 사이에, 그 영역의 저항값을 측정하기 위한 저항값 측정부(저항값 측정 수단)(4)가 형성되어 있다. 본 실시예에서는 부벽부(3)가 제1 벽부편으로 되어 있다.
집적 회로부(1)에는, 도 2에 도시한 바와 같이 복수개의 MOS 트랜지스터 등이 형성되어 있다. 예를 들면, 실리콘 기판 등의 반도체 기판(101)이 소자 분리 절연막(102)에 의해 복수의 소자 활성 영역으로 획정되어 있다. 그리고, 반도체 기판(101) 상에 게이트 절연막(103) 및 게이트 전극(104)이 적층되어 있다. 게이트 절연막(103) 및 게이트 전극(104)의 측방에는 측벽 절연막(105)이 형성되어 있다. 반도체 기판(101)의 표면에는 평면에서 보아 게이트 절연막(103) 및 게이트 전극(104)을 사이에 끼우도록 하여 소스·드레인 확산층(106)이 형성되어 있다.
또한, 예를 들면 실리콘 질화막(107) 및 실리콘 산화막(108)이 전면에 적층되고, 실리콘 질화막(107) 및 실리콘 산화막(108)에 소스·드레인 확산층(106)까지 달하는 컨택트홀이 형성되어 있다. 이 컨택트홀의 직경은, 예를 들면 0.10 내지 0.20㎛ 정도이다. 또한, 이 컨택트홀의 측면 및 저면을 따르도록 하여, 예를 들면 TiN막(109)이 글루층으로서 형성되고, 그 내부에 W막(110)이 매립되어 있다.
또한, 예를 들면 유기 절연막(111) 및 실리콘 산화막(112)이 전면에 적층되고, 유기 절연막(111) 및 실리콘 산화막(112)에 TiN막(109) 및 W막(110)까지 달하는 홈(135)이 형성되어 있다. 이 홈(135)의 측면 및 저면을 따르도록 하여, 예를 들면 Ta막(113)이 배리어 메탈막으로서 형성되고, 그 내부에 Cu 등으로 이루어지는 배선(114)이 매립되어 있다.
또한, 예를 들면 실리콘 질화막(115) 및 실리콘 산화막(116)이 층간 절연막으로서 전면에 적층되고, 실리콘 질화막(115) 및 실리콘 산화막(116)에 하층의 배선, 여기서는 배선(114)까지 달하는 컨택트홀(136)이 형성되어 있다. 이 컨택트홀의 직경은, 예를 들면 0.15 내지 0.25㎛ 정도이다.
또한, 예를 들면 유기 절연막(117) 및 실리콘 산화막(118)이 전면에 적층되어, 예를 들면 유기 절연막(117) 및 실리콘 산화막(118)이 전면에 적층되고, 실리콘 질화막(115) 및 실리콘 산화막(116)에 형성된 컨택트홀(136)에 연결되는 홈(137)이 유기 절연막(117) 및 실리콘 산화막(118)에 형성되어 있다. 이들 컨택트홀(136) 및 홈(137)의 측면 및 저면을 따르도록 하여, 예를 들면 Ta막(119)이 배리어 메탈막으로서 형성되고, 그 내부에 Cu 등으로 이루어지는 배선(120)이 매립되어 있다.
그리고, 이러한 실리콘 질화막(115), 실리콘 산화막(116), 유기 절연막(117), 실리콘 산화막(118), Ta막(119) 및 배선(120)으로 이루어지는 기본 구조체(121)가 복수, 본 실시예에서는 총계로 3개 형성되어 있다.
또한, 최상층의 기본 구조체(121) 상에 실리콘 질화막(122) 및 실리콘 산화막(123)이 적층되고, 실리콘 질화막(122) 및 실리콘 산화막(123)에 최상층의 기본 구조체(121)를 구성하는 배선(120)까지 달하는 컨택트홀(138)이 형성되어 있다. 이 컨택트홀의 직경은, 예를 들면 1.00 내지 1.10㎛ 정도이다. 또한, 이 컨택트홀(138)의 측면 및 저면을 따라, 실리콘 산화막(123)의 표면의 일부를 덮도록 하여 배리어 메탈막(124)이 더 형성되고, 이 배리어 메탈막(124) 상에 Al 또는 Al 합금막(이하, Al막이라고 함)(125) 및 배리어 메탈막(126)이 적층되어 있다. 또한, 배리어 메탈막(124), Al막(125) 및 배리어 메탈막(126)을 덮도록 하여 실리콘 산화막(127)이 전면에 형성되고, 예를 들면 실리콘 질화막(128)이 실리콘 산화막(127) 상에 피복막으로서 형성되어 있다.
또, 도 2에 도시한 2개의 MOS 트랜지스터가 CMOS 트랜지스터를 구성하는 경우, 양 MOS 트랜지스터 사이에서 확산층(106)의 도전형이 서로 다르며, 반도체 기판(1)의 표면에는 웰(도시 생략)이 적절하게 형성되어 있다.
한편, 주벽부(2) 및 부벽부(3)에서는, 도 3에 도시한 바와 같이 반도체 기판(101)의 표면에 확산층(106a)이 형성되어 있다. 확산층(106a)의 도전형은 특별히 한정되는 것은 아니다. 또한, 집적 회로부(1)와 마찬가지로, 예를 들면 실리콘 질화막(107) 및 실리콘 산화막(108)이 전면에 적층되고, 실리콘 질화막(107) 및 실리콘 산화막(108)에 확산층(106a)까지 달하는 홈이 형성되어 있다. 이 홈의 폭은, 예를 들면 0.15 내지 0.30㎛ 정도이다. 이 홈의 측면 및 저면을 따르도록 하여, 예를 들면 TiN막(109)이 글루층으로서 형성되고, 그 내부에 W막(110)이 매립되어 있다.
또한, 집적 회로부(1)와 마찬가지로, 예를 들면 유기 절연막(111) 및 실리콘 산화막(112)이 전면에 적층되고, 유기 절연막(111) 및 실리콘 산화막(112)에 TiN막(109) 및 W막(110)까지 달하는 홈이 형성되어 있다. 이 홈의 폭은, 예를 들면 2㎛ 정도이다. 이 홈은, 예를 들면 TiN막(109) 및 W막(110)이 그 중앙에 위치하도록 하여 형성되어 있다. 이 홈의 측면 및 저면을 따르도록 하여, 예를 들면 Ta막(113)이 배리어 메탈막으로서 형성되고, 그 내부에 Cu막 등의 금속막(114a)이 매립되어 있다.
또한, 집적 회로부(1)와 마찬가지로, 예를 들면 실리콘 질화막(115) 및 실리콘 산화막(116)이 전면에 적층되고, 실리콘 질화막(115) 및 실리콘 산화막(116)에 하층의 금속막, 여기서는 금속막(114a)까지 달하는 홈이 형성되어 있다. 이 홈의 폭은, 예를 들면 0.20 내지 0.35㎛ 정도이다. 이 홈은, 예를 들면 유기 절연막(111) 및 실리콘 산화막(112)에 형성된 홈의 중앙에 위치하도록 하여 형성되어 있다. 따라서, 이 홈은, 예를 들면 실리콘 질화막(107) 및 실리콘 산화막(108)에 형성된 홈과 평면에서 보아 일치한다.
또한, 집적 회로부(1)와 마찬가지로, 예를 들면 유기 절연막(117) 및 실리콘 산화막(118)이 전면에 적층되고, 실리콘 질화막(115) 및 실리콘 산화막(116)에 형성된 홈에 연결되는 홈이 유기 절연막(117) 및 실리콘 산화막(118)에 형성되어 있다. 이 홈의 폭은, 예를 들면 2㎛ 정도이다. 이 홈은, 예를 들면 실리콘 질화막(115) 및 실리콘 산화막(116)에 형성된 홈이 그 중앙에 위치하도록 하여 형성되어 있다. 따라서, 이 홈은, 예를 들면 유기 절연막(111) 및 실리콘 산화막(112)에 형성된 홈과 평면에서 보아 일치한다. 실리콘 질화막(115) 및 실리콘 산화막(116)에 형성된 홈 및 유기 절연막(117) 및 실리콘 산화막(118)에 형성된 홈의 측면 및 저면을 따르도록 하여, 예를 들면 Ta막(119)이 배리어 메탈막으로서 형성되고, 그 내부에 Cu막 등의 금속막(120a)이 매립되어 있다.
그리고, 이러한 실리콘 질화막(115), 실리콘 산화막(116), 유기 절연막(117), 실리콘 산화막(118), Ta막(119) 및 금속막(120a)으로 이루어지는 기본 구조체(121a)가 복수, 본 실시예에서는 집적 회로부(1)와 마찬가지로, 총계로 3개 형성되어 있다.
또한, 집적 회로부(1)와 마찬가지로, 최상층의 기본 구조체(121a) 상에 실리콘 질화막(122) 및 실리콘 산화막(123)이 적층되고, 실리콘 질화막(122) 및 실리콘 산화막(123)에 최상층의 기본 구조체(121a)를 구성하는 금속막(120a)까지 달하는 홈이 형성되어 있다. 이 홈의 폭은, 예를 들면 1.15 내지 1.25㎛ 정도이다. 이 홈의 측면 및 저면을 따라, 실리콘 산화막(123)의 표면의 일부를 덮도록 하여 배리어 메탈막(124)이 더 형성되고, 이 배리어 메탈막(124) 상에 Al막(125) 및 배리어 메탈막(126)이 적층되어 있다. 또한, 배리어 메탈막(124), Al막(125) 및 배리어 메탈막(126)을 덮도록 하여 실리콘 산화막(127)이 전면에 형성되고, 예를 들면 실리콘 질화막(128)이 실리콘 산화막(127) 상에 피복막으로서 형성되어 있다.
부벽부(3)에서는 실리콘 질화막(115) 및 실리콘 산화막(116)에 형성된 홈 및 실리콘 질화막(122) 및 실리콘 산화막(123)에 형성된 폭이 좁은 홈(131)의 길이는, 유기 절연막(111) 및 실리콘 산화막(112)에 형성된 홈 및 유기 절연막(117) 및 실리콘 산화막(118)에 형성된 폭이 넓은 홈(132)의 길이보다 짧고, 도 1에 도시한 바와 같이 폭이 좁은 홈(131)의 양단부는 폭이 넓은 홈(132)의 양단부의 내측에 위치하고 있다.
또한, 저항값 측정부(4)에는 도 1 및 도 4에 도시한 바와 같이 2개의 빗살 모양 전극(5a, 5b)이 형성되어 있다. 빗살 모양 전극(5a, 5b)의 빗살의 부분은 교 대로 배치되어 있다. 그리고, 빗살 모양 전극(5a, 5b)의 각 일단에 내습성 확보 체크용 모니터 패드(6a, 6b)가 각각 접속되어 있다. 또한, 집적 회로부(1)와 주벽부(2) 사이의 영역으로서, 부벽부(3) 및 저항값 측정부(4)가 형성되어 있지 않는 영역에는, 집적 회로부(1)에 형성된 집적 회로의 평가를 행할 때에 외부로부터 신호를 입력하기 위한 복수개의 평가용 패드(7)가 적당한 간격으로 형성되어 있다.
도 5에 도시한 바와 같이, 빗살 모양 전극(5a, 5b)의 단면 구조는 금속막이 기판에 접속되어 있지 않는 것을 제외하고, 주벽부(2) 및 부벽부(3)의 단면 구조와 마찬가지이지만, 홈의 폭이 다르다. 즉, 빗살 모양 전극(5a, 5b)에서는 실리콘 질화막(115) 및 실리콘 산화막(116)에 형성된 홈 및 실리콘 질화막(122) 및 실리콘 산화막(123)에 형성된 폭이 좁은 홈(133)의 폭은, 예를 들면 0.20 내지 0.35㎛ 정도이고, 유기 절연막(111) 및 실리콘 산화막(112)에 형성된 홈 및 유기 절연막(117) 및 실리콘 산화막(118)에 형성된 폭이 넓은 홈(134)의 폭은, 예를 들면 0.6㎛ 정도이다. 또한, 빗살 모양 전극(5a, 5b)의 빗살의 부분끼리의 간격은, 예를 들면 0.2㎛ 정도이다. Al막(125)의 일부가 실리콘 질화막(128) 및 실리콘 산화막(127)으로부터 노출되고, 이 노출된 부분이 패드(6a, 6b)로 되어 있다.
이와 같이 구성된 제1 실시예에서는 응력이 가장 집중되는 4개 코너부에서 평면 형상이 구 형상의 주벽부(2)의 내측에 「L」자형의 부벽부(3)가 선택적으로 형성되어 있으며, 이들 주벽부(2) 및 부벽부(3)를 구성하는 복수의 금속막이 반도체 기판(1)에 결합되어 있기 때문에, 이들의 코너부에서 응력이 분산되기 쉽다. 따라서, 열 처리 등에 의해 응력이 집중하였다고 해도, 종래의 것과 비교하면, 층 간의 박리 및 크랙이 생기기 어려워진다. 또한, 가령 크랙 등이 코너부에 생겼다고 해도, 주벽부(2) 및 부벽부(3)가 2중 구조로 되어 있어, 외부로부터의 수분은 집적 회로부(1)에는 도달하기가 상당히 어렵다. 이 때문에, 본 실시예에 따르면, 매우 높은 내습성을 확보할 수 있다.
또한, 부벽부(3)가 형성되는 위치는, 종래 패드 등이 형성되지 않고, 특히 반도체 장치의 기능에 영향을 주는 소자가 존재하지 않는 영역이므로, 이 위치에 부벽부(3)를 형성하였다고 해도, 칩 면적은 거의 증가하지 않는다.
또한, 주벽부(2) 및 부벽부(3)의 형성 시에는, 집적 회로부(1)를 구성하는 실리콘 질화막, 실리콘 산화막, 유기 절연막 및 배선 등을 형성할 때의 마스크 형상을 변경함으로써 대응할 수 있어, 제조 공정 수의 증가를 회피할 수도 있다.
또한, 저항값 측정부(4)의 패드(6a, 6b)에 상호 다른 전위를 인가하고, 이들 사이의 저항값을 측정할 수 있다. 수분이 침입하고 있는 경우에는 단락이 발생하여 저항값이 저하되므로, 이 저항값을 측정함으로써, 수분의 침입 유무를 판별할 수 있다. 따라서, 높은 신뢰성을 얻을 수 있다.
〈제2 실시예〉
다음으로, 본 발명의 제2 실시예에 대하여 설명한다. 도 6은 본 발명의 제2 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도이다.
제2 실시예에서는, 부벽부의 구조가 제1 실시예의 부벽부의 구조와 서로 다르다. 구체적으로는, 도 6에 도시한 바와 같이 굴곡점을 기준으로 하였을 때의 부벽부(3a) 내의 폭이 좁은 홈(131)의 길이와 폭이 넓은 홈(132)의 길이가 일치하고 있으며, 각 단부가 평면에서 보아 상호 동일한 위치에 있다. 부벽부(3a)의 각 위치의 홈이 연장되는 방향에 직교하는 단면의 구조는, 상술한 홈의 길이에 관한 점을 제외하고, 제1 실시예에서의 부벽부(3)의 구조와 마찬가지이다. 본 실시예에서는 부벽부(3a)가 제1 벽부편으로 되어 있다.
이러한 제2 실시예에 의해서도, 제1 실시예와 마찬가지의 효과가 얻어진다.
〈제3 실시예〉
다음으로, 본 발명의 제3 실시예에 대하여 설명한다. 도 7은 본 발명의 제3 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도이다.
제3 실시예에서도, 부벽부의 구조가 제1 실시예의 부벽부의 구조와 서로 다르다. 구체적으로는, 도 7에 도시한 바와 같이 부벽부(3b)의 평면 형상이 제1 실시예에서의 부벽부(3)의 양단부가 주벽부(2) 측에 직각으로 굴곡되어, 주벽부(2)에 연결된 것으로 되어 있다. 그리고, 부벽부(3b) 내의 좁은 홈(131)이 주벽부(2) 내의 좁은 홈(131)에 연결되고, 부벽부(3b) 내의 넓은 홈(132)이 주벽부(2) 내의 넓은 홈(132)에 연결되어 있다. 부벽부(3b)의 각 위치의 홈이 연장되는 방향에 직교하는 단면의 구조는, 상술한 평면 형상에 관한 점을 제외하고, 제1 실시예에서의 부벽부(3)의 구조와 마찬가지이다. 본 실시예에서는 부벽부(3b)가 제1 벽부편으로 되어 있다.
이러한 제3 실시예에 의해서도, 제1 실시예와 마찬가지의 효과가 얻어진다. 또한, 부벽부가 주벽부에 연결되어 있기 때문에, 크랙의 진행이 일어나기가 더욱 어려워지므로, 수분이 용이하게 침입하기 쉬운 막인 절연막이 부벽부의 내외 사이 에서 완전하게 절단되어 있으며, 박리가 보다 한층 일어나기 어려워진다.
〈제4 실시예〉
다음으로, 본 발명의 제4 실시예에 대하여 설명한다. 도 8은 본 발명의 제4 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도이다.
제4 실시예에서도, 부벽부의 구조가 제1 실시예의 부벽부의 구조와 서로 다르다. 구체적으로는, 도 8에 도시한 바와 같이 부벽부(3c)의 평면 형상이 구 형상으로 되어 있다. 부벽부(3c)의 각 위치의 홈이 연장되는 방향에 직교하는 단면의 구조는, 상술한 평면 형상에 관한 점을 제외하고, 제1 실시예에서의 부벽부(3)의 구조와 마찬가지이다. 또한, 저항값 측정부(4)를 구성하는 빗살 모양 전극(5a, 5b)(도 8에 도시 생략)은, 예를 들면 주벽부(2) 사이에서 부벽부(3c)를 끼우도록 배치되어 있다. 보다 구체적으로는, 예를 들면 평면에서 보아 구형의 부벽부(3c)를 구성하는 4변 중에 주벽부(2)의 정점으로부터 이격한 2변을 따르도록 하여 빗살 모양 전극(5a, 5b)이 배치되어 있다. 본 실시예에서는 부벽부(3c)가 제4 벽부편으로 되어 있다.
이러한 제4 실시예에 의해서도, 제1 실시예와 마찬가지의 효과가 얻어진다.
〈제5 실시예〉
다음으로, 본 발명의 제5 실시예에 대하여 설명한다. 도 9는 본 발명의 제5 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도이다.
제5 실시예에서도, 부벽부의 구조가 제1 실시예의 부벽부의 구조와 서로 다르다. 구체적으로는, 도 9에 도시한 바와 같이 부벽부(3d)에 복수 중, 본 실시예 에서는 2중의 구 형상의 벽부편(3d1, 3d2)이 형성되어 있다. 본 실시예에서는 벽부편(3d2)이 제4 벽부편으로 되고, 벽부편(3d1)이 제5 벽부편으로 되어 있다. 부벽부(3d)를 구성하는 벽부편(3d1, 3d2)의 각 위치의 홈이 연장되는 방향에 직교하는 단면의 구조는, 상술한 평면 형상에 관한 점을 제외하고, 제1 실시예에서의 부벽부(3)의 구조와 마찬가지이다.
이러한 제5 실시예에 따르면, 보다 높은 내습성을 얻을 수 있다.
또, 부벽부(3d)가 3중 이상의 벽부편으로 구성되어 있어도 된다.
〈제6 실시예〉
다음으로, 본 발명의 제6 실시예에 대하여 설명한다. 도 10은 본 발명의 제6 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도이다.
제6 실시예에서도, 부벽부의 구조가 제1 실시예의 부벽부의 구조와 서로 다르다. 구체적으로는, 도 10에 도시한 바와 같이 복수개, 예를 들면 3개의 벽부편(3e1) 내지 벽부편(3e3)이 주벽부(2)의 코너부로부터 집적 회로부(1) 측을 향하여, 예를 들면 등간격으로 배치되어 부벽부(3e)가 구성되어 있다. 각 벽부편(3e1) 내지 벽부편(3e3)은 어느 것이나 제1 실시예에서의 부벽부(3)와 마찬가지의 구조를 갖고 있다. 본 실시예에서는 벽부편(3e1) 내지 벽부편(3e3)이 제1 벽부편으로 되어 있다.
이러한 제6 실시예에 의해서도, 제5 실시예와 마찬가지로 보다 높은 내습성을 얻을 수 있다.
또, 부벽부(3e)가 부벽부(3)와 마찬가지의 구조를 가진 2개 또는 4개 이상의 벽부편으로 구성되어 있어도 된다.
〈제7 실시예〉
다음으로, 본 발명의 제7 실시예에 대하여 설명한다. 도 11은 본 발명의 제7 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도이다.
제7 실시예에서도, 부벽부의 구조가 제1 실시예의 부벽부의 구조와 서로 다르다. 구체적으로는, 도 11에 도시한 바와 같이 제1 실시예에서의 부벽부(3)와 마찬가지의 구조를 가진 벽부편(3f2)보다 집적 회로부(1)측에, 벽부편(3f2)보다 길이가 짧은 벽부편(3f1)이 배치되어 부벽부(3f)가 구성되어 있다. 벽부편(3f1)의 각 위치의 홈이 연장되는 방향에 직교하는 단면의 구조는, 제1 실시예에서의 부벽부(3)의 구조와 마찬가지이다. 본 실시예에서는 벽부편(3f2)이 제1 벽부편으로 되고, 벽부편(3f1)이 제2 벽부편으로 되어 있다.
이러한 제7 실시예에 의해서도, 제5 및 제6 실시예와 마찬가지로 보다 높은 내습성을 얻을 수 있다.
〈제8 실시예〉
다음으로, 본 발명의 제8 실시예에 대하여 설명한다. 도 12는 본 발명의 제8 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도이다.
제8 실시예에서도, 부벽부의 구조가 제1 실시예의 부벽부의 구조와 서로 다르다. 구체적으로는, 도 12에 도시한 바와 같이 제7 실시예에서의 벽부편(3f1, 3f2)을 주벽부(2)에 의해 둘러싸는 벽부편(3g1)이 배치되어 부벽부(3g)가 구성되어 있다. 또한, 벽부편(3g1)의 각 위치의 홈이 연장되는 방향에 직교하는 단면의 구 조는, 제1 실시예에서의 부벽부(3)의 구조와 마찬가지이다. 본 실시예에서는 벽부편(3g1)이 제3 벽부편으로 되어 있다.
이러한 제8 실시예에 의해서도, 제5 내지 제7 실시예와 마찬가지로 보다 높은 내습성을 얻을 수 있다.
〈제9 실시예〉
다음으로, 본 발명의 제9 실시예에 대하여 설명한다. 도 13은 본 발명의 제9 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도이다.
제9 실시예에서도, 부벽부의 구조가 제1 실시예의 부벽부의 구조와 서로 다르다. 구체적으로는, 도 13에 도시한 바와 같이 제7 실시예에서의 벽부편(3f1, 3f2)과의 사이에 존재하는 유기 절연막(117) 및 실리콘 산화막(118)에, 벽부편(3f1, 3f2)의 홈(132)과 마찬가지로 폭이 넓은 홈(132a)이 형성되고, 이 홈(132a) 내에 Ta막(119) 및 금속막(120a)이 매립되어 부벽부(3h)가 구성되어 있다.
이러한 제9 실시예에 의해서도, 제5 내지 제8 실시예와 마찬가지로 보다 높은 내습성을 얻을 수 있다.
〈제10 실시예〉
다음으로, 본 발명의 제10 실시예에 대하여 설명한다. 도 14는 본 발명의 제10 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도이다.
제10 실시예에서도, 부벽부의 구조가 제1 실시예의 부벽부의 구조와 서로 다르다. 구체적으로는, 도 14에 도시한 바와 같이 제7 실시예에서의 벽부편(3f1, 3f2) 사이에 존재하는 유기 절연막(117) 및 실리콘 산화막(118)에, 벽부편(3f1, 3f2)의 홈(132)과 마찬가지로 폭이 넓은 홈(132a)이 형성되고, 또한 벽부편(3f1, 3f2) 사이에 존재하는 실리콘 질화막(115) 및 실리콘 산화막(116)에, 벽부편(3f1, 3f2)의 홈(131)과 마찬가지로 폭이 좁은 홈(131a)이 형성되어 있다. 그리고, 이들 홈(131a, 132a) 내에 Ta막(119) 및 금속막(120a)이 매립되어 부벽부(3i)가 구성되어 있다.
이러한 제10 실시예에 의해서도, 제5 내지 제9 실시예와 마찬가지로 보다 높은 내습성을 얻을 수 있다.
〈제11 실시예〉
다음으로, 본 발명의 제11 실시예에 대하여 설명한다. 도 15는 본 발명의 제11 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도이다.
제11 실시예에서도, 부벽부의 구조가 제1 실시예의 부벽부의 구조와 서로 다르다. 구체적으로는, 도 15에 도시한 바와 같이 양단이 주벽부(2)에 연결된 「L」자 형상의 부벽부(3j)가 형성되어 있다. 부벽부(3j)의 각 위치의 홈이 연장되는 방향에 직교하는 단면의 구조는, 제1 실시예에서의 부벽부(3)의 구조와 마찬가지이다. 본 실시예에서는 부벽부(3j)가 제6 벽부편으로 되어 있다.
이러한 제11 실시예에 의해서도, 제5 내지 제10 실시예와 마찬가지로 보다 높은 내습성을 얻을 수 있다.
〈제12 실시예〉
다음으로, 본 발명의 제12 실시예에 대하여 설명한다. 도 16은 본 발명의 제12 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도이다.
제12 실시예에서는 부벽부가 제5 실시예에서의 부벽부(3d)와 제11 실시예에서의 부벽부(3j)를 조합한 구조를 갖고 있다. 구체적으로는, 도 16에 도시한 바와 같이 제11 실시예에서의 부벽부(3j)와 마찬가지의 구조를 가진 벽부편(3k1)과 주벽부(2) 사이에 존재하는 「ロ」자형의 영역 내에, 제5 실시예에서의 벽부편(3d1, 3d2)이 배치되어 부벽부(3k)가 구성되어 있다. 본 실시예에서는 벽부편(3k1)이 제6 벽부편으로 되어 있다.
이러한 제12 실시예에 의해서도, 제5 내지 제11 실시예와 마찬가지로 보다 높은 내습성을 얻을 수 있다.
〈제13 실시예〉
다음으로, 본 발명의 제13 실시예에 대하여 설명한다. 도 17은 본 발명의 제13 실시예에 따른 반도체 장치에서의 벽부의 구조를 도시하는 레이아웃도이다.
제13 실시예에서는 부벽부의 구조가 제12 실시예의 부벽부의 구조와 서로 다르다. 구체적으로는, 도 17에 도시한 바와 같이 제12 실시예에서의 부벽부(3k)를 구성하는 벽부편(3d1, 3d2) 사이에 존재하는 유기 절연막(117) 및 실리콘 산화막(118) 및 벽부편(3d2)의 「ロ」자형의 영역 내까지 폭이 넓은 홈(132)이 확대되고 있으며, 이 홈(132) 내에 Ta막(119) 및 금속막(120a)이 매립되어 부벽부(3m)가 구성되어 있다.
이러한 제13 실시예에 의해서도, 제5 내지 제12 실시예와 마찬가지로 보다 높은 내습성을 얻을 수 있다.
[반도체 장치의 제조 방법]
다음으로, 제1 실시예에 따른 반도체 장치를 제조하는 방법에 대하여 설명한다. 도 18 내지 도 24는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 방법을 공정 순으로 도시하는 개략 단면도이다. 또, 도 18 내지 도 24에는 주벽부(2)에 상당하는 영역만을 도시한다.
우선, 웨이퍼 상태에서 반도체 기판(101)의 표면에, 예를 들면 LOCOS법 또는 STI법 등에 의해 소자 분리 절연막(102)을 형성한 후, 집적 회로부(1) 내에 게이트 절연막(103), 게이트 전극(104), 측벽 절연막(105) 및 소스·드레인 확산층(106)을 형성한다. 또한, 주벽부(2) 및 부벽부(3) 내에는 소스·드레인 확산층(106)의 형성과 동시에, 선택적으로 확산층(106a, 106b)을 형성한다. 계속해서, 전면에 실리콘 질화막(107) 및 실리콘 산화막(108)을, 예를 들면 플라즈마 CVD법에 의해 성막한다. 실리콘 질화막(107) 및 실리콘 산화막(108)의 두께는, 예를 들면 각각 70㎚, 1000㎚이다. 다음으로, 예를 들면 화학 기계 연마(CMP)에 의해, 실리콘 산화막(108)을 평탄화함으로써, 단차를 소실시킨다. 이 평탄화 처리 후의 실리콘 산화막(108)의 두께는, 예를 들면 700㎚이다. 그 후, 실리콘 산화막(108) 상에 포토레지스트(201)를 도포하여, 이 포토레지스트(201)에 노광 및 현상을 실시함으로써, 집적 회로부(1) 내의 컨택트홀 및 주벽부(2) 및 부벽부(3) 내의 좁은 홈(131, 133)을 형성하기 위한 패턴(201a)을 포토레지스트(201)에 형성한다. 또, 저항값 측정부(4)에 대해서는, 예를 들면 소자 분리 절연막(102)의 형성과 동시에, 그 전역의 반도체 기판(101)의 표면에 소자 분리 절연막을 형성해도 되고, 또는 전극(5a, 5b) 이 형성되는 예정의 영역 내의 반도체 기판(101)의 표면에 소자 분리 절연막을 형성해도 된다.
계속해서, 도 18의 (b)에 도시한 바와 같이 포토레지스트(201)를 마스크로 하고, CF계의 가스를 사용하여, 실리콘 산화막(108) 및 실리콘 질화막(107)의 이방성 에칭을 행함으로써, 집적 회로부(1) 내에 컨택트홀을 형성하고, 주벽부(2), 부벽부(3) 및 저항값 측정부(4) 내에 좁은 홈(131, 133)을 형성한다. 그 후, 포토레지스트(201)를 제거하여, 컨택트홀 및 좁은 홈(131, 133) 내 및 실리콘 산화막(108) 상에 TiN막(109)을 글루층으로 하여, 예를 들면 스퍼터링 또는 CVD법 등에 의해 성막한다. 또한, TiN막(109) 상에 W막(110)을, 예를 들면 CVD법 등에 의해 성막한다. TiN막(109)의 두께는 예를 들면 50㎚이고, W막(110)의 두께는 예를 들면 400㎚이다. 그리고, CMP법 등에 의해, 실리콘 산화막(108) 상의 TiN막(109) 및 W막(110)을 제거하여 컨택트홀 및 좁은 홈(131, 133) 내에만 TiN막(109) 및 W막(110)을 잔존시킨다.
또, 실리콘 산화막(108) 및 실리콘 질화막(107)의 에칭 시 또는 포토레지스트(201)의 제거 시에 반도체 기판(101)에 손상이 생기는 경우에는, 우선 CF계 가스의 C량과 F량과의 비, C량과 H량과의 비, O2 가스 및 Ar 가스의 각 유량, 분압비, 압력, 온도, 플라즈마 전력 및 기판 전위 등의 프로세스 조건을 조정함으로써, 실리콘 산화막(108)과 실리콘 질화막(107)과의 에칭 선택비를 적절하게 조정한 후에 실리콘 산화막(108)만을 에칭한다. 계속해서, O2를 사용한 애싱(ashing)에 의해 포 토레지스트(201)를 제거한 후, 실리콘 질화막(107)을 반도체 기판(101)에 손상이 생기기 어려운 조건 하에서 에칭하면 된다.
여분의 TiN막(109) 및 W막(110)을 제거한 후, 도 18의 (c)에 도시한 바와 같이 전면에 유기 절연막용 재료를, 예를 들면 스핀 코팅에 의해 도포하고, 이 유기 절연막용 재료에 적당한 열 처리, 예를 들면 400℃에서 60분간의 열 처리를 실시함으로써, 유기 절연막용 재료를 경화시켜 유기 절연막(111)을 성막한다. 또한, 유기 절연막(111) 상에 실리콘 산화막(112)을 성막한다. 유기 절연막(111) 및 실리콘 산화막(112)의 막 두께는, 예를 들면 어느 것이나 250㎚이다. 그 후, 실리콘 산화막(112) 상에 포토레지스트(202)를 도포하여, 이 포토레지스트(202)에 노광 및 현상을 실시함으로써, 집적 회로부(1) 내의 배선용 홈(135) 및 주벽부(2), 부벽부(3) 및 저항값 측정부(4) 내의 넓은 홈(132, 134)을 형성하기 위한 패턴(202a)을 포토레지스트(202)에 형성한다.
계속해서, 도 19의 (a)에 도시한 바와 같이 포토레지스트(202)를 마스크로 하고, 실리콘 산화막(112)의 이방성 에칭을 행하여, 그 후에 H2 및 N2의 혼합 가스를 사용하여 유기 절연막(111)을 에칭함으로써, 집적 회로부(1) 내에 홈(135)을 형성하고, 주벽부(2), 부벽부(3) 및 저항값 측정부(4) 내에 넓은 홈(132, 134)을 형성한다. 이 때, 포토레지스트(202)는 유기 절연막(111)과 동시에 제거되지만, 그 아래에 존재하는 실리콘 산화막(112)은 에칭되지 않는다. 계속해서, 홈(135, 132, 134) 내 및 실리콘 산화막(112) 상에 Ta막(113)을 배리어 메탈막으로 하여, 예를 들면 스퍼터링 등에 의해 성막한다. 또한, 배선(114) 및 금속막(114a)이 되는 배선 재료의 막, 예를 들면 Cu막을, 예를 들면 도금법 등에 의해 Ta막(113) 상에 성막한다. 또, 배선 재료의 막을 도금법에 의해 성막하는 경우에는, 스퍼터링에 의해 Ta막(113)을 형성한 후에 그 위에 시드층을 형성하고, 그 후 배선 재료의 막을 형성하는 것이 바람직하다. Ta막(113)의 두께는 예를 들면 30㎚이고, 배선 재료의 막의 두께는 예를 들면 1800㎚이다.
계속해서, CMP법 등에 의해, 실리콘 산화막(112) 상의 Ta막(113) 및 배선 재료의 막을 제거하여 홈(135, 132, 134) 내에만 Ta막(113) 및 배선 재료의 막을 잔존시킨다. 그 결과, 도 19의 (b)에 도시한 바와 같이 배선(114) 및 금속막(114a)이 형성된다.
계속해서, 도 20의 (a)에 도시한 바와 같이, 전면에 실리콘 질화막(115) 및 실리콘 산화막(116)을 순차적으로 성막한다. 실리콘 질화막(115)의 두께는 예를 들면 50㎚이고, 실리콘 산화막(116)의 두께는 예를 들면 800㎚이다. 실리콘 질화막(115)은 에칭 스토퍼막 및 확산 방지막으로서 기능한다. 그 후, 예를 들면 CMP에 의해, 실리콘 산화막(116)을 평탄화함으로써, 단차를 소실시킨다. 이 평탄화 처리 후의 실리콘 산화막(116)의 두께는, 예를 들면 400㎚이다. 또, 실리콘 질화막(115) 상에, 예를 들면 400㎚ 정도의 두께의 실리콘 산화막(116)을 성막함으로써, CMP의 공정을 행하지 않도록 해도 된다. 이어서, 실리콘 산화막(116) 상에 유기 절연막(117) 및 실리콘 산화막(118)을 순차적으로 성막한다. 유기 절연막(117)은, 상술한 바와 같이 예를 들면 유기 절연막용 재료를 스핀 코팅에 의해 도포하 고, 이 유기 절연막용 재료에 적당한 열 처리를 실시하여 유기 절연막용 재료를 경화시킴으로써, 성막할 수 있다. 유기 절연막(117) 및 실리콘 산화막(118)의 두께는, 예를 들면 250㎚이다.
그 후, 실리콘 산화막(118) 상에, 홈 형성 시의 하드 마스크로서 사용하는 금속막(203)을 성막한다. 금속막(203)은 예를 들면 TiN막이고, 그 두께는 예를 들면 100㎚이다. 또한, 금속막(203) 상에 포토레지스트(204)를 도포하여, 이 포토레지스트(204)에 노광 및 현상을 실시함으로써, 집적 회로부(1) 내의 홈(137) 및 주벽부(2), 부벽부(3) 및 저항값 측정부(4) 내의 넓은 홈(132, 134)을 형성하기 위한 패턴(204a)을 포토레지스트(204)에 형성한다.
계속해서, 도 20의 (b)에 도시한 바와 같이 포토레지스트(204)를 마스크로 하여, C1계 가스를 사용하여, 금속막(203)을 에칭함으로써, 금속막(203)에 패턴(204a)을 전사하여 패턴(203a)을 형성한다. 계속해서, 애싱에 의해 포토레지스트(204)를 제거한다. 다음으로, 전면에 포토레지스트(205)를 도포하여, 이 포토레지스트(205)에 노광 및 현상을 실시함으로써, 집적 회로부(1) 내의 컨택트홀(136) 및 주벽부(2), 부벽부(3) 및 저항값 측정부(4) 내의 좁은 홈(131, 133)을 형성하기 위한 패턴(205a)을 포토레지스트(205)에 형성한다.
계속해서, 도 21의 (a)에 도시한 바와 같이 포토레지스트(205)를 마스크로 하여, 실리콘 산화막(118)을 에칭한다. 또한, 실리콘 산화막(118)을 마스크로 하여, H2 및 N2의 혼합 가스를 사용하여 유기 절연막(117)을 에칭함으로써, 집적 회로 부(1) 내에 컨택트홀(136)을 형성하고, 주벽부(2), 부벽부(3) 및 저항값 측정부(4) 내에 좁은 홈(131, 133)을 형성한다. 이 때, 포토레지스트(205)는 유기 절연막(117)과 동시에 제거되지만, 그 아래에 존재하는 금속막(203) 및 실리콘 산화막(118)은 에칭되지 않는다. 또, 금속막(203)에 패턴(203a)을 형성할 때에, 위치 어긋남이 생기고 있는 경우에는 실리콘 산화막(118)을 에칭하기 전에, 포토레지스트(205)를 마스크로 하여 금속막(203)이 불필요한 부분을 제거하는 것이 바람직하다.
계속해서, 도 21의 (b)에 도시한 바와 같이 금속막(203) 및 유기 절연막(117)을 마스크로 하여, 실리콘 산화막(118, 116)을 에칭한다. 그 결과, 패턴(203a)이 실리콘 산화막(118)에 전사됨과 함께, 실리콘 산화막(118) 및 유기 절연막(117)에 형성되어 있었던 패턴이 실리콘 산화막(116)에 전사된다. 이 때, 실리콘 산화막(118)의 에칭은 유기 절연막(117) 상에서 정지하고, 실리콘 산화막(116)의 에칭은 에칭 스토퍼막으로서 기능하는 실리콘 질화막(115) 상에서 정지한다.
계속해서, 도 22의 (a)에 도시한 바와 같이 금속막(203) 및 실리콘 산화막(118)을 마스크로 하여, 유기 절연막(117)의 이방성 에칭을 행한다. 그 후, 실리콘 산화막(116)을 마스크로 하여, 실리콘 질화막(115)의 이방성 에칭을 행한다. 그 결과, 집적 회로부(1) 내에 컨택트홀(136) 및 홈(137)이 형성됨과 함께, 주벽부(2) 및 부벽부(3) 내에 홈(131, 133)이 형성되고, 저항값 측정부(4) 내에 홈(132, 134)이 형성된다. 또, 유기 절연막(117)의 이방성 에칭을 실리콘 질화막(115)의 이방성 에칭의 후에 행해도 된다.
계속해서, 도 22의 (b)에 도시한 바와 같이 표면에 나타나고 있는 홈(131, 135) 및 컨택트홀(136) 내 및 금속막(203) 상에 Ta막(119)을 배리어 메탈막으로서, 예를 들면 스퍼터링 등에 의해 성막한다. 또한, 배선(120) 및 금속막(120a)이 되는 배선 재료의 막, 예를 들면 Cu막을, 예를 들면 도금법 등에 의해 Ta막(119) 상에 성막한다. 또, 배선 재료의 막을 도금법에 의해 성막하는 경우에는 스퍼터링에 의해 Ta막(119)을 형성한 후에 그 위에 시드층을 형성하고, 그 후 배선 재료의 막을 형성하는 것이 바람직하다. Ta막(119)의 두께는, 예를 들면 30㎚이고, 배선 재료의 막의 두께는, 예를 들면 1800㎚이다.
계속해서, CMP법 등에 의해, 실리콘 산화막(118) 상의 금속막(203), Ta막(119) 및 배선 재료의 막을 제거하여 표면에 나타내고 있었던 홈(131, 135) 및 컨택트홀(136) 내에만 Ta막(119) 및 배선 재료의 막을 잔존시킨다. 그 결과, 도 23에 도시한 바와 같이 주벽부(2), 부벽부(3) 및 저항값 측정부(4) 내에 금속막(120a)이 형성되고, 집적 회로부(1) 내에 배선(120)(도 23에 도시 생략)이 형성된다. 계속해서, 전면에 실리콘 질화막(115)을 재차 형성하고, 도 20의 (a)에 도시한 공정으로부터 도 23에 도시한 공정까지를 소정회만큼 반복한다.
그리고, 도 24에 도시한 바와 같이 최상층의 기본 구조체(121, 121a)를 형성한 후, 전면에 실리콘 질화막(122) 및 실리콘 산화막(123)을 성막한다. 그 후, 소정의 패턴이 형성된 포토레지스트(도시 생략)를 사용하여 실리콘 산화막(123) 및 실리콘 질화막(122)에 홈(131, 133) 및 컨택트홀(138)을 형성한다. 계속해서, 이 들의 홈(131, 133) 및 컨택트홀(138) 내 및 실리콘 산화막(123) 상에 배리어 메탈막(124) 및 Al막(125)을 성막하고, 또한 Al막(125) 상에 배리어 메탈막(126)을 성막한다. 다음으로, 배리어 메탈막(126), Al막(125) 및 배리어 메탈막(124)을 소정 형상으로 패터닝하고, 전면에 실리콘 산화막(127)을 성막한다. 그리고, 실리콘 산화막(127) 상에 실리콘 질화막(128)을 피복막으로 성막한다.
그 후, 실리콘 질화막(128) 및 실리콘 산화막(128)의 소정 위치에 개구부를 형성함으로써, 배리어 메탈막(126)을 선택적으로 노출시키고, 또한 노출된 배리어 메탈막(126)을 에칭하여 Al막(125)을 노출시키고, 이들 노출된 부분을 내습성 확보 체크용 모니터 패드(6a, 6b) 및 평가용 패드(7)로 한다. 도 25는 패드가 형성된 후의 웨이퍼를 도시하는 평면도이고, 도 26은 도 25의 파선으로 나타내는 영역을 확대하여 도시하는 레이아웃도이다. 내습성 확보 체크용 모니터 패드(6a, 6b) 및 평가용 패드(7)가 형성된 상태에서는 웨이퍼의 주연으로부터 일정한 거리 이상 이격하는 유효 칩 영역(8)(도 25에서 해칭이 그려진 영역)이 존재한다. 그 후, 유효 칩 영역(8) 내에서 서로 이웃하는 주벽부(2) 사이의 중심선을 절단선(9)으로서 다이싱을 행함으로써, 웨이퍼를 복수개의 칩으로 다이싱한다.
이와 같이 하여, 제1 실시예에 따른 반도체 장치를 제조할 수 있다.
또, 제2 내지 제13 실시예에 따른 반도체 장치를 제조하는 경우에는, 부벽부(3) 및 저항값 측정부(4)를 형성하기 위한 패턴을 변경하면 된다.
〈제14 실시예〉
상술한 반도체 장치의 제조 방법에 있어서, 포토레지스트를 패터닝할 때에 는, 예를 들면 하프톤형의 위상 시프트 마스크가 이용된다.
도 36을 이용하여 하프톤형의 위상 시프트 마스크를 설명한다. 도 36은 위상 시프트 마스크를 도시하는 평면도 및 단면도이다. 도 36의 (a)는 평면도이고, 도 36의 (b)는 도 36의 (a)의 A-A'선 단면도이다.
도 36에 도시한 바와 같이 투명 기판(400)에는 반투명의 위상 시프터막(402)이 형성되어 있다. 위상 시프터막(402)으로서는, 예를 들면 투과하는 광의 위상을 180도 시프트시키는 것이 이용된다.
집적 회로부를 형성하기 위한 집적 회로 영역(404)에서는 위상 시프터막(402)에 컨택트홀 패턴(407)이 형성되어 있다. 컨택트홀 패턴(407)은 컨택트홀을 형성하기 위한 것이다.
집적 회로부의 주연의 주연부를 형성하기 위한 주연 영역(406)에서는 위상 시프터막(402)에, 주벽부 패턴(408)과 부벽부 패턴(410)이 형성되어 있다. 주벽부 패턴(408)은 주벽부(2)(도 1 참조)를 형성하기 위한 패턴이다. 부벽부 패턴(410)은 부벽부(3)(도 1 참조)를 형성하기 위한 패턴이다.
스크라이브 라인 영역(412)에서는 위상 시프터막(402) 상에 차광막(414)이 형성되어 있다. 또, 스크라이브 라인 영역(414)은 스테퍼를 이용하여 순차적으로 전사 노광할 때에, 웨이퍼에 있어서 인접하는 샷끼리 중첩되는 영역(다중 노광 영역)이다.
이렇게 해서 하프톤형의 위상 시프트 마스크가 구성되어 있다.
하프톤형의 위상 시프트 마스크를 이용하면, 위상 시프트막(402)을 투과하는 광과 투과 영역을 투과하는 광 사이에 180도의 위상 차가 생기기 때문에, 광의 간섭 작용에 의해 패턴의 에지 부근의 콘트라스트를 향상시킬 수 있다. 이 때문에, 집적 회로부를 미세하게 형성할 수 있다.
그러나, 일반적인 하프톤형의 위상 시프트 마스크에 있어서는, 복수의 패턴이 서로 인접해 있으면, 이들 패턴의 근방에 사이드 로브라고 하는 원하지 않는 이상 패턴이 발생하는 경우가 있다. 이것은 하프톤형의 위상 시프트 마스크 특유의 문제이다. 사이드 로브는 반투명의 위상 시프터막으로 이루어지는 패턴을 투과하는 광이, 상호 간섭함으로써 발생한다. 주벽부 패턴(408)이나 부벽부 패턴(410)에 있어서는 패턴이 선 형상으로 되어 있어, 컨택트홀 패턴(407)에 비하여 노광량이 많아진다. 이 때문에 주벽부나 부벽부의 근방에서는 사이드 로브가 발생하기 쉽다.
도 36에 도시한 하프톤형의 위상 시프트 마스크를 이용하여, 도 37 및 도 38을 이용하여 노광한 경우에 발생하는 사이드 로브를 설명한다. 도 37은 사이드 로브를 나타내는 도면(그 1)이다. 도 38은 사이드 로브를 나타내는 도면(그 2)이다.
도 37 및 도 38에 화살표로 도시한 바와 같이, 패턴이 L자로 되어 있는 부분이나 T자로 되어 있는 부분의 근방에 사이드 로브가 발생하고 있다. 또한, 도시하지 않지만, 패턴이 라인 형상으로 되어 있는 부분에서도, 사이드 로브가 발생하는 경우가 있다.
그런데, 특허 문헌 1에는 더미 오픈 영역을 형성함으로써 사이드 로브의 발생을 방지하는 기술이 개시되어 있다. 그러나, 특허 문헌 1에 기재된 기술을 이용 한 경우에는 포토리소그래피의 조명 조건 등을 변경할 때마다 최적화가 필요하고, 많은 노동력을 필요로 한다. 또한, 인용 문헌 1에 기재된 기술에서는 패턴이 라인 형상으로 되어 있는 부분에서 생기는 사이드 로브를 방지하는 것은 매우 곤란하다.
본원 발명자들은, 예의 검토한 결과, 다음과 같은 위상 시프트 마스크를 이용하면, 사이드 로브의 발생을 방지하면서, 상술한 반도체 장치를 제조할 수 있는 것에 이르렀다.
도 29 및 도 30을 이용하여, 본 발명의 제14 실시예에 따른 위상 시프트 마스크를 설명한다. 도 29는 본 실시예에 따른 위상 시프트 마스크를 도시하는 평면도 및 단면도이다. 도 29의 (a)는 평면도이고, 도 29의 (b)는 도 29의 (a)의 A-A'선 단면도이다. 도 30은 본 실시예에 따른 위상 시프트 마스크를 도시하는 확대도이다. 도 30은 도 29에서 동그라미 표시로 둘러싸인 영역을 확대하여 도시한 것이다. 도 30의 (a)는 평면도이고, 도 30의 (b)는 도면의 A-A'선 단면도이다. 도 29에서는 일부의 벽부편 패턴(309b)(도 30 참조)이 생략되어 있지만, 도 30에서는 도 29에서 생략되어 있었던 벽부편 패턴(309b)도 도시되어 있다. 도 1 내지 도 28에 도시한 제1 내지 제13 실시예에 따른 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는, 동일한 부호를 병기하여 설명을 생략하거나 간결하게 한다.
본 실시예에서는 도 18의 (a)에 도시한 포토레지스트(201)를 패터닝할 때에 이용되는 위상 시프트 마스크를 예로 들어 설명한다. 즉, 소스/드레인 확산층(106)(도 2 참조)에 달하는 컨택트홀이나 확산층(106a)(도 3 참조)에 달하는 홈(131)(도 1 참조)을 형성하기 위한 패턴(201a) 등을 포토레지스트(201)에 형성할 때에 이용되는 위상 시프트 마스크를 예로 들어 설명한다.
본 실시예에서는, 도 18의 (a)에 도시한 포토레지스트(201)를 패터닝하기 위한 위상 시프트 마스크를 예로 들어 설명하지만, 본 발명의 원리는 포토레지스트(202)(도 18의 (c) 참조), 포토레지스트(204)(도 20의 (a) 참조), 포토레지스트(205)(도 20의 (b) 참조) 등, 다른 모든 포토레지스트를 패터닝하기 위한 위상 시프트 마스크에 적용할 수 있다.
도 29에 도시한 바와 같이 투명 기판(300) 상에는 위상 시프터막(302)이 형성되어 있다. 위상 시프터막(302)의 재료로는, 예를 들면 광의 투과율이 4∼30% 정도, 광의 위상을 180도 시프트시키는 재료를 이용할 수 있다. 보다 구체적으로는, 위상 시프터막(302)의 재료로서, 예를 들면 MoSi(몰리브덴 실리사이드) 등을 이용할 수 있다.
집적 회로부를 형성하기 위한 집적 회로 영역(304), 즉 메인 영역에는 위상 시프터막(302)에, 컨택트홀 패턴(307)이 형성되어 있다. 컨택트홀 패턴(307)은 상술한 바와 같이 컨택트홀을 형성하기 위한 패턴이다.
집적 회로부의 주연의 주연부를 형성하기 위한 주연 영역(306)에서는 위상 시프터막(302)에, 주벽부 패턴(308)과 부벽부 패턴(310)이 형성되어 있다. 주벽부 패턴(308)은, 상술한 바와 같이 주벽부(2)(도 1 참조)를 형성하기 위한 것이다. 부벽부 패턴(310)은, 상술한 바와 같이 부벽부(3)(도 1 참조)를 형성하기 위한 것이다.
도 30에 도시한 바와 같이 부벽부 패턴(310)은 벽부편 패턴(309a)과 벽부편 패턴(309b)으로 구성되어 있다. 외측의 벽부편 패턴(309a)은, 전체적으로 L자 형상으로 형성되어 있다. 내측의 벽부편 패턴(309b)은 복수 형성되어 있다. 또한, 내측의 벽부편 패턴(310)의 형상은 컨택트홀 패턴(307)과 근사한 형상으로 되어 있다. 복수의 벽부편 패턴(309b)은, 전체적으로 「ロ」자 형상으로 배열되어 있다. 또, 여기서는 전체적으로 「ロ」자 형상으로 배열된 복수의 벽부편 패턴(309b)을 한 겹으로 형성하였지만, 전체적으로 「ロ」자 형상으로 배열된 복수의 벽부편 패턴(309b)은 한 겹으로 형성하는 것에 한정되는 것이 아니고, 이중 이상으로 형성해도 된다. 외측의 벽부편 패턴(309a)은 주벽부 패턴(308)과 연결되어 있다. 주벽부 패턴(308)과 부벽부 패턴(310)의 벽부편 패턴(309a)이 연결되어 있는 부분에, 패턴이 T자 모양으로 되어 있다.
스크라이브 라인 영역(312)에서는, 예를 들면 Cr으로 이루어지는 차광막(314)이 형성되어 있다.
차광막(314)은 주연 영역(306)에도 형성되어 있다. 본 실시예에서, 주연 영역(306)에도 차광막(314)을 형성하고 있는 것은, 광이 위상 시프트막(302) 내를 투과하는 것을 차광막(314)으로 차단함으로써, 주연 영역(306)에서 광의 간섭이 생기는 것을 억제하기 위함이다. 이에 의해, 주연 영역(306)에서 사이드 로브가 발생하는 것을 방지할 수 있다. 도 29에 도시한 바와 같이, 차광막(314)은 부벽부 패턴(310)의 각으로부터, 예를 들면 1∼5㎛ 정도 내측의 범위까지 덮도록 형성되어 있다.
주연 영역(306)에 형성되는 패턴의 사이즈는, 집적 회로 영역(304)에 형성되 는 패턴의 사이즈보다 상대적으로 크게 되어 있다. 주연 영역(306)에 형성되는 패턴으로서는 주벽부 패턴(308)이나 부벽부 패턴(310) 외에, 컨택트홀 패턴(도시 생략) 등도 포함된다. 주연 영역에서의 패턴의 사이즈를 집적 회로 영역에서의 패턴의 사이즈보다 크게 하고 있는 것은, 이하의 이유에 따른 것이다. 즉, 위상 시프터막(304)이 차광막(314)에 의해 덮여 있지 않는 영역에서는, 높은 해상도를 얻을 수 있어, 미세한 사이즈의 개구를 형성할 수 있는 반면, 위상 시프터막(302)이 차광막(314)으로 덮여 있는 영역에서는 해상도가 낮아지므로, 미세한 사이즈의 개구를 형성하는 것이 곤란하게 되기 때문이다. 이 때문에, 주벽부(2)(도 1 참조)나 부벽부(3)(도 1 참조)의 폭은 결상면인 웨이퍼에 있어서, 예를 들면 0.2∼10㎛ 정도가 되고, 집적 회로부(1)(도 1 참조)의 컨택트홀(도시 생략)의 직경은 결상면인 웨이퍼에 있어서, 예를 들면 0.1∼0.3㎛ 정도가 된다. 단, 상기한 사이즈는 결상면인 웨이퍼에 있어서의 사이즈로서, 축소율이 5분의 1인 경우에는 위상 시프트 마스크 상에서는 5배의 사이즈가 되고, 축소율이 4분의 1인 경우에는 위상 시프트 마스크 상에서는 4배의 사이즈가 된다.
이렇게 해서 본 실시예에 따른 하프톤형의 위상 시프트 마스크가 구성되어 있다.
본 실시예에 따른 위상 시프트 마스크는, 상술한 바와 같이 주연 영역(306)에도 차광막(314)이 형성되어 있는 것에 주된 특징이 있다.
도 36에 도시하는 위상 시프트 마스크를 이용한 경우에는, 주벽부나 부벽부의 근방에서 위상 시프터막(302)을 투과한 광이 상호 간섭하고, 이에 의해 주벽부 나 부벽부의 근방에서 사이드 로브가 발생하고 있었다.
이에 대하여, 본 실시예에서는 주연 영역(306)에서도 차광막(314)이 형성되어 있기 때문에, 주연 영역(306)에서 위상 시프터막(302) 내를 광이 투과하는 것을 차광막(314)에 의해 차단할 수 있다. 이 때문에, 본 실시예에 따르면, 주벽부(2)나 부벽부(3)의 근방에서 광이 상호 간섭하는 것을 억제할 수 있어, 사이드 로브가 발생하는 것을 방지할 수 있다.
또한, 주연 영역(306)에 형성되어 있는 차광막(314)은, 스크라이브 라인 영역(312)에 형성되어 있는 차광막(314)과 동일한 막이므로, 제조 프로세스의 증가를 초래하지 않고 위상 시프트 마스크를 제조할 수 있다.
〈제15 실시예〉
도 31 및 도 32를 이용하여, 본 발명의 제15 실시예에 따른 위상 시프트 마스크를 설명한다. 도 31은 본 실시예에 따른 위상 시프트 마스크를 도시하는 평면도 및 단면도이다. 도 31의 (a)는 평면도이고, 도 31의 (b)는 도 31의 (a)의 A-A'선 단면도이고, 도 31의 (c)는 도 31의 (a)의 B-B'선 단면도이다. 도 32는 본 실시예에 따른 위상 시프트 마스크를 도시하는 확대도이다. 도 32에서는, 도 31에서 동그라미 표시로 둘러싸인 부분이 확대하여 나타내고 있다. 도 32의 (a)는 평면도이고, 도 32의 (b)는 도 32의 (a)의 A-A'선 단면도이다. 도 31에서는 일부의 벽부편 패턴(309b)(도 32 참조)이 생략되어 있지만, 도 32에서는 도 31에서 생략되어 있었던 벽부편 패턴(309b)도 도시되어 있다. 또한, 도 31에서는 일부의 컨택트홀 패턴(316)(도 32 참조)이 생략되어 있지만, 도 32에서는 도 31에서 생략되어 있었 던 컨택트홀 패턴(316)도 도시되어 있다. 도 1 내지 도 30에 도시한 제1 내지 제14 실시예에 따른 반도체 장치 및 그 제조 방법과 위상 시프트 마스크와 동일한 구성 요소에는, 동일한 부호를 병기하고 설명을 생략하거나 간결하게 한다.
본 실시예에 따른 위상 시프트 마스크는 주벽부 패턴(308) 및 부벽부 패턴(310)의 근방에서만, 차광막(314)이 선택적으로 형성되어 있는 것에 주된 특징이 있다.
도 31에 도시한 바와 같이 주연 영역(306)에서는, 주벽부 패턴(308) 및 부벽부 패턴(310)의 근방에서만, 차광막(314)이 선택적으로 형성되어 있다. 차광막(314)은 주벽부 패턴(308)이나 부벽부 패턴(310)의 에지로부터, 예를 들면 1∼5㎛ 정도 내측의 범위까지 덮도록 형성되어 있다.
또, 차광막(314)을 형성하는 범위는, 주벽부 패턴(308)이나 부벽부 패턴(310)의 에지로부터 1∼5㎛의 범위에 한정되는 것이 아니다. 차광막(314)을 형성하는 범위는 사이드 로브의 발생을 방지할 수 있을 정도로 적절하게 설정하면 된다.
주연 영역(306) 중, 주벽부 패턴(308) 및 부벽부 패턴(310)의 근방을 제외한 영역에는, 차광막(314)은 형성되어 있지 않다.
도 32에 도시한 바와 같이 주연 영역(306) 중 차광막(314)이 형성되어 있지 않는 영역에는, 컨택트홀 패턴(316)이 형성되어 있다. 컨택트홀 패턴(316)은, 예를 들면 MOS 트랜지스터의 소스/드레인 확산층에 달하는 컨택트홀(도시 생략)을 형성하기 위한 것이다.
스크라이브 라인 영역(312)에는, 상기와 마찬가지로 차광막(314)이 형성되어 있다.
본 실시예에 따른 위상 시프트 마스크는, 상술한 바와 같이 주벽부 패턴(308)이나 부벽부 패턴(310)의 근방에서만, 위상 시프터막(302) 상에 차광막(314)이 형성되어 있는 것에 주된 특징이 있다.
제14 실시예에 따른 위상 시프트 마스크에서는, 주연 영역(306)의 전체에 차광막(314)이 형성되어 있었다. 차광막(314)이 형성되어 있는 영역에서는 해상도가 낮아지는 경향이 있기 때문에, 제14 실시예에 따른 위상 시프트 마스크를 이용한 경우에는, 주연부 내에 미세한 컨택트홀을 형성할 수 없었다. 이 때문에, 제14 실시예에 따른 위상 시프트 마스크를 이용한 경우에는, 주연부에 미세한 MOS 트랜지스터를 형성할 수 없었다.
이에 대하여, 본 실시예에서는 주연 영역(306)에서 주벽부 패턴(308)이나 부벽부 패턴(310)의 근방에서만, 차광막(314)이 선택적으로 형성되어 있다. 이 때문에, 본 실시예에 따르면, 주연 영역(306) 중 차광막(314)이 형성되어 있지 않는 영역에서는 높은 해상도를 얻을 수 있다. 따라서, 본 실시예에 따르면, 주연부에도 미세한 컨택트홀을 형성할 수 있다. 이 때문에, 본 실시예에 의하면, 주연부에도 미세한 MOS 트랜지스터 등의 소자를 형성할 수 있다. 본 실시예에 따르면, 미세한 MOS 트랜지스터 등의 소자를 형성할 수 있는 영역을 넓게 확보할 수 있어, 칩 사이즈의 축소에 기여할 수 있다.
〈제16 실시예〉
도 33을 이용하여, 본 발명의 제16 실시예에 따른 위상 시프트 마스크를 설명한다. 도 33은 본 실시예에 따른 위상 시프트 마스크를 도시하는 평면도 및 단면도이다. 도 1 내지 도 32에 도시한 제1 내지 제15 실시예에 따른 반도체 장치 및 그 제조 방법과 위상 시프트 마스크와 동일한 구성 요소에는, 동일한 부호를 병기하여 설명을 생략하거나 간결하게 한다.
본 실시예에 따른 위상 시프트 마스크는, 주연 영역(306)에 차광막(314)이 형성되어 있지 않는 것, 주벽부 패턴(308)이나 부벽부 패턴(310a)의 각부가 직각으로 되어 있지 않고 둔각으로 되어 있는 것, 또한 주벽부 패턴(308)과 부벽부 패턴(310a)이 상호 분리하도록 형성되어 있는 것에 주된 특징이 있다.
도 33에 도시한 바와 같이 본 실시예에서는 차광막(314)은 주연 영역(306)에는 형성되어 있지 않다.
주벽부 패턴(308a)의 각부는 직각으로 되어 있지 않고, 둔각으로 되어 있다. 구체적으로는, 주벽부 패턴(308a)의 각부의 각도는 135도로 되어 있다.
부벽부 패턴(310a)은 벽부편 패턴(309c)과 벽부편 패턴(309b)으로 구성되어 있다. 벽부편 패턴(309c)의 각부는 직각으로 되어 있지 않고, 둔각으로 되어 있다. 구체적으로는, 벽부편 패턴(309c)의 각부의 각도는 135도로 되어 있다.
본 실시예에서, 주벽부 패턴(308a)이나 부벽부 패턴(310a)의 각부를 직각으로 하지 않고 둔각으로 하고 있는 것은, 패턴이 L자형이 되어 있는 부분을 없앰으로써 사이드 로브의 발생을 방지하기 위함이다.
또, 여기서는 주벽부 패턴(308a)이나 부벽부 패턴(310a)의 각부의 각도를 135도로 하였지만, 각부의 각도는 135도로 한정되는 것이 아니다. 각부의 각도를 둔각으로 하면, 사이드 로브의 발생을 어느 정도 억제할 수 있다. 구체적으로는, 각부의 각도를 100도 이상으로 하면, 사이드 로브의 발생을 효과적으로 억제할 수 있다. 또한, 각부의 각도를 110도 이상으로 하면, 사이드 로브의 발생을 보다 효과적으로 억제할 수 있다. 또한, 각부의 각도를 120도 이상으로 하면, 사이드 로브의 발생을 보다 효과적으로 억제할 수 있다.
주벽부 패턴(308a)과 부벽부 패턴(310a)은 상호 이격하여 형성되어 있다.
또한, 본 실시예에서, 주벽부 패턴(308a)과 부벽부 패턴(310a)을 상호 이격하도록 형성하고 있는 것은, 패턴이 T자 모양이 되어 있는 부분을 없앰으로써, 사이드 로브의 발생을 방지하기 위함이다.
이와 같이 본 실시예에 따르면, 주벽부 패턴(308)이나 부벽부 패턴(310)의 각부가 직각으로 되어 있지 않고 둔각으로 되어 있으며, 또한 주벽부 패턴(308)이나 부벽부 패턴(310)이 상호 분리하도록 형성되어 있기 때문에, 주벽부 패턴(308)이나 부벽부 패턴(310)의 근방에 차광막(314)을 형성하지 않는 경우라도, 주벽부(2)나 부벽부(3)의 근방에 사이드 로브가 발생하는 것을 방지할 수 있다.
〈제17 실시예〉
도 34를 이용하여, 본 발명의 제17 실시예에 따른 위상 시프트 마스크를 설명한다. 도 34는 본 실시예에 따른 위상 시프트 마스크를 도시하는 평면도 및 단면도이다. 도 34의 (a)는 평면도이고, 도 34의 (b)는 도 34의 (a)의 A-A'선 단면도이다. 도 1 내지 도 33에 도시한 제1 내지 제16 실시예에 따른 반도체 장치 및 그 제조 방법과 위상 시프트 마스크와 동일한 구성 요소에는, 동일한 부호를 병기하여 설명을 생략하거나 간결하게 한다.
본 실시예에 따른 위상 시프트 마스크는, 상호 분리된 복수의 벽부편 패턴(309b, 309d, 309e)에 의해 부벽부 패턴(310b)이 구성되어 있는 것에 주된 특징이 있다.
도 34에 도시한 바와 같이 부벽부 패턴(310b)은, 상호 분리된 복수의 벽부편 패턴(309b, 309d, 309e)으로 구성되어 있다. 벽부편 패턴(309d, 309e)은, 각각 선 형상으로 형성되어 있다.
본 실시예에서 부벽부 패턴(310b)을 이와 같이 형성하고 있는 것은 부패턴(310b)의 각부에서 사이드 로브가 발생하는 것을 보다 효과적으로 방지하기 위함이다.
이와 같이 본 실시예에 따르면, 부벽부 패턴(310b)이 상호 분리된 복수의 벽부편 패턴(309b, 309d, 309e)으로 구성되어 있으므로, 각부가 없는 부벽부 패턴(310b)을 형성할 수 있다. 따라서, 본 실시예에 따르면, 사이드 로브의 발생을 보다 효과적으로 방지할 수 있다.
〈제18 실시예〉
도 35을 이용하여, 본 발명의 제18 실시예에 따른 위상 시프트 마스크를 설명한다. 도 35는 본 실시예에 따른 위상 시프트 마스크를 도시하는 평면도 및 단면도이다. 도 35의 (a)는 평면도이고, 도 35의 (b)는 A-A'선 단면도이다. 도 1 내지 도 34에 도시한 제1 내지 제17 실시예에 따른 반도체 장치 및 그 제조 방법과 위상 시프트 마스크와 동일한 구성 요소에는, 동일한 부호를 병기하여 설명을 생략하거나 간결하게 한다.
본 실시예에 따른 위상 시프트 마스크는, 내측의 벽부편 패턴(309b)뿐만 아니라, 외측의 벽부편 패턴(309f)도, 점 형상으로 형성되어 있는 것에 주된 특징이 있다.
도 35에 도시한 바와 같이 부벽부 패턴(310c)은 점 형상의 벽부편 패턴(309f)과 점 형상의 벽부편 패턴(309b)으로 구성되어 있다. 벽부편 패턴(309f)은, 복수 형성되어 있다. 벽부편 패턴(309f)은, 전체적으로 L자 형상으로 배열되어 있다. 벽부편 패턴(309b)은, 상기와 마찬가지로 전체적으로 「ロ」자형으로 형성되어 있다. 벽부편 패턴(309f)은 벽부편 패턴(309b)과 마찬가지로, 컨택트홀 패턴(316)과 근사한 형상으로 되어 있다.
본 실시예에 의해서도, 패턴이 L자형이나 T자 모양이 되어 있는 부분을 없앨 수 있기 때문에, 사이드 로브의 발생을 방지할 수 있다.
〈변형 실시예〉
본 발명은 상기 실시예에 한하지 않고 다양한 변형이 가능하다.
예를 들면, 저항값 측정부를 구성하는 빗살 모양 전극의 위치 및 패턴은 특별히 한정되는 것이 아니고, 예를 들면 주벽부와의 사이에 부벽부를 끼우는 위치에, 주벽부에 의해 부벽부를 둘러싸도록 하여 배치된다. 또한, 본 발명에서는 반드시 저항값 측정부가 형성되어 있지 않아도 된다. 또한, 부벽부를 저항값 측정부로 기능시킬 수도 있다. 이 경우, 예를 들면 한 쌍의 전극을 구성하도록 부벽부를 형성하고, 이들 한 쌍의 전극의 각각에 외부로부터 신호를 공급하기 위한 패드를 형성하면 된다. 단, 패드에 전기적으로 접속된 부벽부 내의 금속막은 기판 및 주벽부로부터 전기적으로 절연시킬 필요가 있다.
또한, 본 발명에 따른 반도체 장치의 평면 형상은 특별히 한정되는 것이 아니지만, 제조상, 예를 들면 사각형 등의 다각형인 것이 바람직하다. 이 경우, 부벽부는 다각형의 정점과 집적 회로부 사이에 배치되어 있는 것이 바람직하다. 이것은 다각형의 정점에 응력이 집중하기 쉽기 때문이다.
또한, 본 발명에서는 주벽부 및 부벽부의 적층 구조에 대하여, 폭이 넓은 홈끼리, 폭이 좁은 홈끼리가 평면에서 보아 일치하고 있을 필요는 없고, 예를 들면 도 27에 도시한 바와 같이 평면에서 보아 폭이 좁은 홈이 교대로 일치하도록 구성되어 있어도 된다.
또한, 상술한 제1 내지 제13 실시예를 적절하게 조합해도 된다.
또한, 상술한 제1 내지 제13 실시예에 대하여, 도 28에 도시한 바와 같이 부벽부(3n) 내의 홈(131)의 일부가, 집적 회로부(1) 내의 컨택트홀과 마찬가지의 컨택트홀(139)로 치환되어 있어도 된다. 도 28은 도 16에 도시한 제12 실시예에 이 치환을 적용한 경우의 구조를 도시하는 레이아웃도이다.
또한, 유기 절연막의 일부가 Cu층으로 치환되어 있어도 된다.
또한, 상기 실시예에서는 주벽부 패턴과 부벽부 패턴의 어느 근방에도 차광막을 형성하였지만, 반드시 주벽부 패턴과 부벽부 패턴의 양방의 근방에 차광막을 형성하지 않아도 된다. 예를 들면, 주벽부 패턴의 근방에 대해서만 차광막을 형성 해도 된다.
또한, 상기 실시예에서는 주벽부 패턴이나 부벽부 패턴의 근방의 전체에 차광막을 형성하였지만, 주벽부 패턴이나 부벽부 패턴의 근방 중 일부에만 차광막을 형성하도록 해도 된다. 즉, 사이드 로브가 발생하기 쉬운 부분에만 선택적으로 차광막을 형성하도록 해도 된다. 예를 들면, 패턴이 T자 모양이 되어 있는 부분이나 패턴이 L자 모양이 되어 있는 부분의 근방에서만 차광막을 선택적으로 형성하도록 해도 된다.
또한, 상기 실시예에서는 주벽부나 부벽부의 근방에 발생하는 사이드 로브를 방지하는 경우를 예로 들어 설명하였지만, 주벽부나 부벽부의 근방뿐만 아니라, 본 발명은 모든 부분에 발생하는 사이드 로브를 방지하는 경우에 적용할 수 있다. 예를 들면, 퓨즈 패턴의 근방에서 사이드 로브가 발생하는 것을 방지하는 경우에도 적용할 수 있다.
또한, 상기 실시예에서는 벽부편 패턴(309b)을 점 형상으로 형성하였지만, 벽부편 패턴(309b)의 형상은 점 형상으로 한정되는 것이 아니고, 예를 들면 선 형상으로 형성해도 된다.
이하, 본 발명의 여러가지 형태를 부기로서 정리하여 기재한다.
(부기 1) 집적 회로가 형성된 집적 회로부와,
상기 집적 회로부를 둘러싸는 금속막을 포함하는 주벽부와,
상기 집적 회로부와 상기 주벽부 사이에 선택적으로 형성된 금속막을 포함하는 부벽부를 포함하고,
상기 집적 회로부, 상기 주벽부 및 상기 부벽부는, 반도체 기판과, 상기 반도체 기판 상에 형성되고, 선택적으로 개구부가 형성된 1 또는 2 이상의 층간 절연막을 공유하고,
상기 집적 회로를 구성하는 배선의 일부와 상기 주벽부 및 상기 부벽부에 각각 포함된 상기 금속막의 일부가 실질적으로 동일한 층에 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 2) 부기 1에 기재된 반도체 장치에 있어서,
상기 배선과 상기 주벽부 및 상기 부벽부에 각각 포함된 상기 금속막은 상기 각 층간 절연막 상 및 상기 개구부 내에 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 3) 부기 2에 기재된 반도체 장치에 있어서,
상기 주벽부 및 상기 부벽부에 각각 포함된 상기 금속막은, 그 하나 아래의 금속막 또는 상기 반도체 기판에 결합되어 있는 것을 특징으로 하는 반도체 장치.
(부기 4) 부기 1 내지 3 중 어느 하나의 항에 기재된 반도체 장치에 있어서,
상기 반도체 기판의 상기 주벽부 및 상기 부벽부 내의 상기 금속막이 접촉하는 영역에 형성된 확산층을 갖는 것을 특징으로 하는 반도체 장치.
(부기 5) 부기 1 내지 4 중 어느 하나에 기재된 반도체 장치에 있어서,
평면 형상이 실질적으로 다각형이고, 상기 부벽부가 다각형의 정점과 상기 집적 회로부 사이에 배치되어 있는 것을 특징으로 하는 반도체 장치.
(부기 6) 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 부벽부와 상기 집적 회로부 사이의 영역에 배치된 한 쌍의 전극과, 상기 한 쌍의 전극의 각각에 외부로부터 신호를 공급하기 위한 패드를 구비한 저항값 측정부를 갖는 것을 특징으로 하는 반도체 장치.
(부기 7) 부기 1 내지 6 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 부벽부를 구성하는 상기 층간 절연막 및 상기 금속막의 적층 순서는, 상기 주벽부를 구성하는 상기 층간 절연막 및 상기 배선의 적층 순서와 일치하고 있는 것을 특징으로 하는 반도체 장치.
(부기 8) 부기 6 또는 7에 기재된 반도체 장치에 있어서,
상기 저항값 측정부는 적층 순서가 상기 주벽부를 구성하는 상기 층간 절연막 및 상기 금속막의 적층 순서와 일치하는 층간 절연막 및 금속막을 갖는 것을 특징으로 하는 반도체 장치.
(부기 9) 부기 1, 2, 4, 5 또는 7에 기재된 반도체 장치에 있어서,
상기 부벽부가 한 쌍의 전극을 구성하고, 상기 한 쌍의 전극의 각각에 외부로부터 신호를 공급하기 위한 패드를 갖는 것을 특징으로 하는 반도체 장치.
(부기 10) 부기 1 내지 9 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 부벽부를 구성하는 상기 금속막의 폭은 상기 반도체 기판측이 좁아지도록 하여 2단계로 변화하고, 그 상기 반도체 기판의 부위가 상기 개구부 내에 존재하는 것을 특징으로 하는 반도체 장치.
(부기 11) 부기 1 내지 10 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 주벽부 및 상기 부벽부 내의 상기 층간 절연막에 각각 형성된 각 개구 부의 위치는 평면에서 보아 일치하는 것을 특징으로 하는 반도체 장치.
(부기 12) 부기 1 내지 11 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 부벽부의 일부가 상기 주벽부에 연결되어 있는 것을 특징으로 하는 반도체 장치.
(부기 13) 부기 1 내지 12 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 부벽부는 평면에서 보아 상기 주벽부와의 간격이 실질적으로 일정한 제1 벽부편을 갖는 것을 특징으로 하는 반도체 장치.
(부기 14) 부기 13에 기재된 반도체 장치에 있어서,
상기 제1 벽부편이 상기 주벽부에 연결되어 있는 것을 특징으로 하는 반도체 장치.
(부기 15) 부기 13에 기재된 반도체 장치에 있어서,
복수의 상기 제1 벽부편이 상기 주벽부로부터 등간격으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
(부기 16) 부기 13 내지 15 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 부벽부는 상기 제1 벽부편과 상기 집적 회로부 사이에 형성되며 상기 제1 벽부편과의 간격이 실질적으로 일정한 제2 벽부편을 갖는 것을 특징으로 하는 반도체 장치.
(부기 17) 부기 16에 기재된 반도체 장치에 있어서,
상기 제2 벽부편의 길이가 상기 제1 벽부편의 길이보다 짧은 것을 특징으로 하는 반도체 장치.
(부기 18) 부기 16 또는 17에 기재된 반도체 장치에 있어서,
상기한 제1 벽부편 및 상기 제2 벽부편이 상호 연결되어 있는
것을 특징으로 하는 반도체 장치.
(부기 19) 부기 16 내지 18 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 주벽부의 2개소에 연결되며 상기 주벽부와에 의해 상기 제1 벽부편 및 상기 제2 벽부편을 둘러싸는 제3 벽부편을 갖는 것을 특징으로 하는 반도체 장치.
(부기 20) 부기 1 내지 19 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 부벽부는 상기 집적 회로부와 상기 주벽부 사이의 임의의 영역을 둘러싸는 제4 벽부편을 갖는 것을 특징으로 하는 반도체 장치.
(부기 21) 부기 20에 기재된 반도체 장치에 있어서,
상기 부벽부는 상기 제4 벽부편을 둘러싸는 제5 벽부편을 갖는 것을 특징으로 하는 반도체 장치.
(부기 22) 부기 21에 기재된 반도체 장치에 있어서,
상기 제4 벽부편 및 상기 제5 벽부편이 상호 연결되어 있는 것을 특징으로 하는 반도체 장치.
(부기 23) 부기 1 내지 22 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 부벽부는 상기 주벽부의 2개소에 연결되며 상기 주벽부와에 의해 상기 주벽부와 상기 집적 회로부 사이의 임의의 영역을 둘러싸는 제6 벽부편을 갖는 것을 특징으로 하는 반도체 장치.
(부기 24) 부기 23에 기재된 반도체 장치에 있어서,
상기 제4 벽부편이 상기 주벽부 및 상기 제6 벽부편에 의해 둘러싸여 있는 것을 특징으로 하는 반도체 장치.
(부기 25) 부기 23에 기재된 반도체 장치에 있어서,
상기 제5 벽부편이 상기 주벽부 및 상기 제6 벽부편에 의해 둘러싸여 있는 것을 특징으로 하는 반도체 장치.
(부기 26) 집적 회로가 형성된 집적 회로부 및 상기 집적 회로부를 둘러싸는 금속막을 포함하는 주벽부를 갖는 반도체 장치의 제조 방법에 있어서,
상기 집적 회로부 및 상기 주벽부의 형성과 병행하여, 상기 집적 회로부와 상기 주벽부 사이에 금속막을 포함하는 부벽부를 선택적으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 27) 부기 26에 기재된 반도체 장치의 제조 방법에 있어서,
상기 집적 회로를 구성하는 배선의 일부와 상기 주벽부 및 상기 부벽부에 각각 포함되는 상기 금속막의 일부를 반도체 기판 상에 동시에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 28) 부기 27에 기재된 반도체 장치의 제조 방법에 있어서,
상기 반도체 기판 상에 층간 절연막을 전면에 걸쳐 형성하는 공정과,
상기 층간 절연막의 상기 집적 회로부, 상기 주벽부 및 상기 부벽부가 되는 영역 내에 적어도 1개씩 개구부를 형성하는 공정을 포함하고,
상기 각 층간 절연막 상 및 상기 개구부 내에 상기 배선 및 상기 금속막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 29) 부기 26 내지 28 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 반도체 장치의 평면 형상이 실질적으로 다각형이고, 상기 부벽부를 다각형의 정점과 상기 집적 회로부 사이에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 30) 부기 26 내지 29 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 부벽부와 상기 집적 회로부 사이의 영역에 배치된 한 쌍의 전극과, 상기 한 쌍의 전극의 각각에 외부로부터 신호를 공급하기 위한 패드를 구비한 저항값 측정부를 상기 집적 회로부, 상기 주벽부 및 상기 부벽부와 병행하여 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 31) 부기 26 내지 30 중 어느 하나의 항에 기재된 반도체 장치의 제조 방법에 있어서,
상기 부벽부의 일부를 상기 주벽부에 연결시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 32) 투명 기판 상에 형성된 위상 시프터막과, 상기 투명 기판 상의 스크라이브 라인 영역에 형성된 차광막을 갖는 위상 시프트 마스크에 있어서,
상기 스크라이브 라인 영역에 둘러싸인 영역은 집적 회로부를 형성하기 위한 집적 회로 영역과, 상기 집적 회로부의 주연의 주연부를 형성하기 위한 주연 영역으로 이루어지고,
상기 주연 영역과 상기 집적 회로 영역 중 적어도 일부에, 상기 차광막이 더 형성되어 있는 것을 특징으로 하는 위상 시프트 마스크.
(부기 33) 부기 32에 기재된 위상 시프트 마스크에 있어서,
상기 주연 영역에는 상기 집적 회로부를 둘러싸는 주벽부를 형성하기 위한 주벽부 패턴이 형성되어 있는 것을 특징으로 하는 위상 시프트 마스크.
(부기 34) 부기 33에 기재된 위상 시프트 마스크에 있어서,
상기 주벽부 패턴의 근방에서만, 상기 차광막이 형성되어 있는 것을 특징으로 하는 위상 시프트 마스크.
(부기 35) 부기 32에 기재된 위상 시프트 마스크에 있어서,
상기 주연 영역에, 상기 집적 회로부와 상기 주벽부 사이에 형성되는 부벽부를 형성하기 위한 부벽부 패턴이 형성되어 있는 것을 특징으로 하는 위상 시프트 마스크.
(부기 36) 부기 35에 기재된 위상 시프트 마스크에 있어서,
상기 주벽부 패턴 및 상기 부벽부 패턴의 근방에서만, 상기 차광막이 형성되어 있는 것을 특징으로 하는 위상 시프트 마스크.
(부기 37) 부기 32 내지 36 중 어느 하나에 기재된 위상 시프트 마스크에 있어서,
상기 차광막이 형성되어 있지 않는 영역에서의 상기 위상 시프터막에, 컨택트홀을 형성하기 위한 컨택트홀 패턴이 더 형성되어 있는 것을 특징으로 하는 위상 시프트 마스크.
(부기 38) 부기 37에 기재된 위상 시프트 마스크에 있어서,
상기 컨택트홀 패턴은 트랜지스터의 소스/드레인 영역에 달하는 컨택트홀을 형성하기 위한 패턴인 것을 특징으로 하는 위상 시프트 마스크.
(부기 39) 부기 32 내지 38 중 어느 하나에 기재된 기재된 위상 시프트 마스크에 있어서,
상기 차광막이 형성되어 있는 영역에서의 상기 위상 시프터막에 형성되어 있는 패턴의 사이즈는, 상기 차광막이 형성되어 있지 않는 영역에서의 상기 위상 시프터막에 형성되어 있는 패턴의 사이즈보다 큰 것을 특징으로 하는 위상 시프트 마스크.
(부기 40) 집적 회로부를 형성하기 위한 집적 회로부 패턴과, 상기 집적 회로부를 둘러싸도록 형성되는 주벽부를 형성하기 위한 주벽부 패턴이 형성된 위상 시프터막을 갖고, 상기 주벽부 패턴의 각부의 각도는 100도 이상인 것을 특징으로 하는 위상 시프트 마스크.
(부기 41) 집적 회로부를 형성하기 위한 집적 회로부 패턴과, 상기 집적 회로 패턴을 둘러싸도록 형성되는 주벽부를 형성하기 위한 주벽부 패턴과, 상기 집적 회로부와 상기 주벽부 사이에 형성되는 부벽부를 형성하기 위한 부벽부 패턴이 형성된 위상 시프터막을 갖고, 상기 부벽부 패턴의 각부(角部)의 각도는 100도 이상인 것을 특징으로 하는 위상 시프트 마스크.
(부기 42) 부기 41에 기재된 위상 시프트 마스크에 있어서,
상기 주벽부 패턴 및 상기 부벽부 패턴이 분리되어 있는 것을 특징으로 하는 위상 시프트 마스크.
(부기 43) 집적 회로부를 형성하기 위한 집적 회로부 패턴과, 상기 집적 회로부를 둘러싸도록 형성되는 주벽부를 형성하기 위한 주벽부 패턴과, 상기 집적 회로부와 상기 주벽부 사이에 형성되는 부벽부를 형성하기 위한 부벽부 패턴이 형성된 위상 시프터막을 갖고,
상기 부벽부 패턴은 복수의 선 형상의 벽부편 패턴으로 이루어지는 것을 특징으로 하는 위상 시프트 마스크.
(부기 44) 집적 회로부를 형성하기 위한 집적 회로부 패턴과, 상기 집적 회로부를 둘러싸도록 형성되는 주벽부를 형성하기 위한 주벽부 패턴과, 상기 집적 회로부와 상기 주벽부 사이에 형성되는 부벽부를 형성하기 위한 부벽부 패턴이 형성된 위상 시프터막을 갖고,
상기 부벽부 패턴은 복수의 점 형상의 벽부편 패턴으로 이루어지는 것을 특징으로 하는 위상 시프트 마스크.
이상 상술한 바와 같이 본 발명에 따르면, 부벽부가 형성된 영역 근방에서 응력이 분산되기 쉽게 되기 때문에, 층간의 박리 및 크랙을 생기기 어렵게 할 수 있다. 따라서, 크랙의 발생에 수반하는 수분의 침입율을 현저히 낮게 억제하여 매우 높은 내습성을 확보할 수 있다. 또한, 이러한 구조를 형성하기 위한 공정 수의 증가를 더욱 억제할 수 있다. 또한, 주벽부와 부벽부를 상호 접속함으로써, 크랙의 진행 및 수분의 침입을 보다 한층 억제할 수 있다.
또한, 본 발명에 따르면, 위상 시프트 마스크에 있어서, 주연부를 형성하기 위한 주연 영역에 차광막이 형성되어 있어, 주연 영역에서 위상 시프터막 내를 광이 투과하는 것을 차광막에 의해 차단할 수 있다. 이 때문에, 본 발명에 따르면, 주벽부나 부벽부의 근방에서 광이 상호 간섭하는 것을 억제할 수 있어, 사이드 로브가 발생하는 것을 방지할 수 있다.

Claims (10)

  1. 집적 회로가 형성된 집적 회로부와,
    상기 집적 회로부를 둘러싸는 금속막을 포함하는 주벽부와,
    상기 집적 회로부와 상기 주벽부 사이에 선택적으로 형성된 금속막을 포함하는 부벽부를 갖고,
    상기 집적 회로부, 상기 주벽부 및 상기 부벽부는, 반도체 기판과, 상기 반도체 기판 상에 형성되고, 선택적으로 개구부가 형성된 1 또는 2 이상의 층간 절연막을 공유하고,
    상기 집적 회로를 구성하는 배선의 일부와 상기 주벽부 및 상기 부벽부에 각각 포함된 상기 금속막의 일부가 실질적으로 동일한 층에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 배선과 상기 주벽부 및 상기 부벽부에 각각 포함된 상기 금속막은, 상기 각 층간 절연막 상 및 상기 개구부 내에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 주벽부 및 상기 부벽부에 각각 포함된 상기 금속막은, 그 하나 아래의 금속막 또는 상기 반도체 기판에 결합되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 반도체 장치의 평면 형상이 실질적으로 다각형이고, 상기 부벽부가 다각형의 정점과 상기 집적 회로부 사이에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 부벽부와 상기 집적 회로부 사이의 영역에 배치된 한 쌍의 전극과, 상기 한 쌍의 전극의 각각에 외부로부터 신호를 공급하기 위한 패드를 구비한 저항값 측정부를 갖는 것을 특징으로 하는 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 부벽부가 한 쌍의 전극을 구성하고, 상기 한 쌍의 전극의 각각에 외부로부터 신호를 공급하기 위한 패드를 갖는 것을 특징으로 하는 반도체 장치.
  7. 집적 회로가 형성된 집적 회로부 및 상기 집적 회로부를 둘러싸는 금속막을 포함하는 주벽부를 갖는 반도체 장치의 제조 방법으로서,
    상기 집적 회로부 및 상기 주벽부의 형성과 병행하여, 상기 집적 회로부와 상기 주벽부 사이에 금속막을 포함하는 부벽부를 선택적으로 형성하고,
    상기 집적 회로부, 상기 주벽부 및 상기 부벽부는, 반도체 기판과, 상기 반도체 기판 상에 형성되고, 선택적으로 개구부가 형성된 1 또는 2 이상의 층간 절연막을 공유하고,
    상기 집적 회로를 구성하는 배선의 일부와 상기 주벽부 및 상기 부벽부에 각각 포함된 상기 금속막의 일부가 실질적으로 동일한 층에 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
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