JP2004172169A - 半導体装置 - Google Patents

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Abstract

【課題】本発明は、ｌｏｗ−ｋ膜の密着強度の弱さやダイシング時のダメージに起因する、層間膜剥がれを抑制できるようにすることを最も主要な特徴としている。
【解決手段】たとえば、層間膜にｌｏｗ−ｋ膜１４を採用するＬＳＩ１０’において、その外周部に、層間膜剥がれ４０の発生を抑制するための補強パターン２０を配設する。これにより、アセンブリ時のみでなく、組み立て工程以降において、ｌｏｗ−ｋ膜１４のストッパー材１３との密着強度の弱さやダイシングによるダメージ３０に起因する層間膜剥がれ４０が発生したとしても、補強パターン２０によって層間膜剥がれ４０が進行するのをくい止めることが可能な構成となっている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、誘電率がｋ≦３．０の低誘電率（ｌｏｗ−ｋ）膜を備える半導体装置に関するもので、特に、ｌｏｗ−ｋ膜を層間膜に用いたＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）に関するものである。
【０００２】
【従来の技術】
近年、２層のカッパー（Ｃｕ）ダマシン配線を用いるＬＳＩにおいて、層間膜にｌｏｗ−ｋ膜を採用する試みがなされている。
【０００３】
図１２を参照して、ｌｏｗ−ｋ膜を層間膜に採用した、２層のＣｕダマシン配線を用いるＬＳＩ１０の製造工程について説明する。まず、シリコン（Ｓｉ）基板１１上に第１の層間膜１２を堆積させる。その上に、所定のダマシン配線工程を経て、第１の配線層２１ａを形成する。その上に、ストッパー材（たとえば、ＳｉＣＮ膜）１３、次いで第２の層間膜であるｌｏｗ−ｋ膜（たとえば、ＳｉＯＣ膜）１４を堆積させる。この後、第１の配線層２１ａにつながるコンタクト用のヴィア２１ｂを形成する。そして、所定のダマシン配線工程を経て、第２の配線層２１ｃを形成する。これにより、２層ダマシン配線構造（２層のＣｕダマシン配線）２１を完成させる。その後、ストッパー材１５、パッシベーション膜１６を順に堆積させる。
【０００４】
次に、このようにして作成されるＬＳＩ１０の組み立て工程について説明する。通常、ＬＳＩ１０は、たとえば図１３に示すように、ウェーハ１上に複数個同時に作られる。そして、このウェーハ１がダイシング部２に沿うカット線にしたがってダイシングされる。これにより、上記した製造工程を経たＬＳＩ１０は、チップごとに切り離される。このとき、ＬＳＩ１０の端部（チップのダイシング面）は、たとえば図１４に示すように、ダイシングによるダメージ３０を受ける。
【０００５】
チップ単位に切り離されたＬＳＩ１０は、たとえば図１５に示すように、パッケージングされる。すなわち、上記ＬＳＩ１０は、実装基板１０１上にマウント材１０３を用いてマウントされる。そして、そのＬＳＩ１０の各電極パッドは、ボンディングワイヤ１０４により実装基板１０１上のバンプ電極１０２と個々に接続される。この後、ＬＳＩ１０の周囲が、封止樹脂１０５によって封止される。このとき、封止樹脂１０５は硬化収縮を起こす。
【０００６】
一般に、ｌｏｗ−ｋ膜１４は膜密度が低い。このため、ｌｏｗ−ｋ膜１４は、下層のストッパー材１３との密着強度が弱い。その結果、たとえば図１６（ａ）に示すように、ＬＳＩ１０では、封止樹脂１０５の硬化収縮の際に、ｌｏｗ−ｋ膜１４の剥離（層間膜剥がれ）４０が発生しやすい。この層間膜剥がれ４０は、主に、ＬＳＩ１０の端部のダイシングによるダメージ３０を受けた部分を起点に、ｌｏｗ−ｋ膜１４とストッパー材１３との界面で発生する。特に、封止樹脂１０５の硬化収縮時の応力は、ＬＳＩ１０のコーナー部が最も大きい。したがって、層間膜剥がれ４０は、たとえば図１６（ｂ）に示すように、ＬＳＩ１０のコーナー部から選択的に発生する。発生した層間膜剥がれ４０は、ＬＳＩ１０の内部の配線構造２１を断線させる。これは、配線不良を招き、歩留りを低下させる。また、組み立て工程直後の層間膜剥がれ４０が軽微であっても、将来的にＬＳＩ故障となる可能性がある。すなわち、その後のＬＳＩ１０の使用において、たとえば電源のオン、オフにより生じる温度差によってＬＳＩ１０に応力がかかる。すると、その応力によって層間膜剥がれ４０が進行する。この結果、ＬＳＩ故障となる。
【０００７】
【発明が解決しようとする課題】
上記したように、従来においては、層間膜にｌｏｗ−ｋ膜を採用する試みがなされているものの、ｌｏｗ−ｋ膜の界面、特に、チップのコーナー部から層間膜の剥離が発生しやすいという問題があった。これは、ｌｏｗ−ｋ膜の密度が低いことによる密着強度の弱さや、ダイシング時にチップにダメージが与えられることに起因する。このように、アセンブリ時や、その後の実装、製品使用時に発生する層間膜剥がれはＬＳＩ故障の原因となる。したがって、層間膜剥がれを抑制する有効な対策が望まれていた。
【０００８】
そこで、この発明は、ｌｏｗ−ｋ膜の密着強度の弱さやダイシング時のダメージに起因する層間膜剥がれを抑制でき、層間膜剥がれによるＬＳＩ故障を防ぐことが可能な半導体装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、この発明の半導体装置にあっては、誘電率がｋ≦３．０の低誘電率膜を層間膜に用いたものであって、前記層間膜の膜剥がれ不良を抑制するための抑制手段を備えたことを特徴とする。
【００１０】
この発明の半導体装置によれば、層間膜にｌｏｗ−ｋ膜を採用した場合にも、層間膜の膜剥がれ不良の発生やその進行を阻止できるようになる。これにより、アセンブリ時や、その後の実装、製品使用時において、内部の配線構造が層間膜剥がれによって断線されるといった不具合を改善することが可能となるものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかるＬＳＩの構成例を示すものである。なお、ここでは層間膜にｌｏｗ−ｋ膜を採用する、２層のＣｕダマシン配線を備えるＬＳＩ（たとえば、図１２参照）に適用した場合について説明する。
【００１３】
同図（ａ）において、ＬＳＩ１０’は、その外周部に、層間膜剥がれ４０の進行を止めるための、抑制手段としての補強パターン２０が配設されている。この補強パターン２０は、たとえば同図（ｂ）に示すように、複数本（本例の場合、３本）のダミーの配線パターンにより構成されている。各ダミーの配線パターンは、たとえば同図（ｃ）に示すように、２層のダマシン配線構造を有して形成されている。具体的には、各ダミーの配線パターンは、第１，第２のＣｕ層２０ａ，２０ｃおよびヴィア２０ｂにより形成されている。なお、同図（ｄ）には、補強パターン２０の側面部を示している。
【００１４】
ここで、同図（ｃ）を参照して、上記補強パターン２０を備えるＬＳＩ１０’の製造工程について説明する。まず、Ｓｉ基板１１上に第１の層間膜１２を堆積させる。その上に、所定のダマシン配線工程を経て、Ｃｕからなる第１の配線層２１ａおよび第１のＣｕ層２０ａを形成する。その上に、ストッパー材（たとえば、ＳｉＣＮ膜）１３を堆積させ、次いで第２の層間膜としてのｌｏｗ−ｋ膜（たとえば、誘電率がｋ≦３．０の低誘電率膜であるＳｉＯＣ膜）１４を堆積させる。この後、第１の配線層２１ａにつながるコンタクト用のヴィア２１ｂ、および、第１のＣｕ層２０ａにつながるコンタクト用のヴィア２０ｂを、それぞれ形成する。そして、所定のダマシン配線工程を経て、第２の配線層２１ｃおよび第２のＣｕ層２０ｃを形成する。これにより、Ｃｕからなる２層ダマシン配線構造（２層のＣｕダマシン配線）２１および上記配線構造２１とほぼ同一構造の補強パターン２０を同時に完成させる。こうして、たとえばＬＳＩ１０’の外周部に対し、ｌｏｗ−ｋ膜１４の界面を部分的になくした補強パターン２０を配置する。その後、ストッパー材１５、パッシベーション膜１６を順に堆積させる。
【００１５】
上記した製造工程により作成されるＬＳＩ１０’は、外周部の補強パターン２０によって、ｌｏｗ−ｋ膜１４の密度が低いことによるストッパー材１３との密着強度の弱さやダイシングにより与えられるダメージ３０に起因する層間膜剥がれ４０に対し、非常に強固となる。これにより、たとえＬＳＩ１０’の端部（特に、コーナー部）から層間膜剥がれ４０が発生したとしても、同図（ｅ）に示すように、補強パターン２０によって層間膜剥がれ４０が進行するのをくい止めることが可能となる。したがって、アセンブリ時のみでなく、組み立て工程以降においても、層間膜剥がれ４０の進行にともなってＬＳＩ１０’の内部の配線構造２１が断線されるなどのＬＳＩ故障を、未然に防止できるものである。
【００１６】
特に、本実施形態においては、補強パターン２０を２層のＣｕダマシン配線構造とし、配線構造２１と同一プロセスにより同時に形成できるようにしている。そのため、プロセスの追加や面倒な制御を必要とすることなしに、容易に実現できる。勿論、この補強パターン２０は、必ずしも２層のＣｕダマシン配線構造を有して形成されるものである必要はない。また、補強パターン２０は、Ｃｕ以外の配線材料を用いて形成することも可能である。
【００１７】
（第２の実施形態）
図２および図３は、本発明の第２の実施形態にかかるＬＳＩの構成例を示すものである。なお、ここでは層間膜にｌｏｗ−ｋ膜を採用する、２層のＣｕダマシン配線を備えるＬＳＩ（たとえば、図１２参照）において、コーナー部に抑制手段としての補強パターン（配線パターン）５０を配設するように構成した場合について説明する。
【００１８】
図２（ａ）に示すように、このＬＳＩ１０ａは、各コーナー部に、層間膜剥がれ４０の進行を止めるための補強パターン５０が配設されている。この場合、たとえばＬＳＩ１０ａの各コーナー部に対し、ｌｏｗ−ｋ膜の界面を部分的になくすようにして、上記補強パターン５０は配置される。また、補強パターン５０としては、たとえば図２（ｂ）〜（ｅ）および図３（ａ）〜（ｄ）にそれぞれ示すような、各種のダミー配線パターン５０ａ，５０ｂ，５０ｃ，５０ｄ，５０ｅ，５０ｆ，５０ｇ，５０ｈを用いることができる。各種のダミー配線パターン５０ａ，５０ｂ，５０ｃ，５０ｄ，５０ｅ，５０ｆ，５０ｇ，５０ｈは、たとえば第１の実施形態の場合と同様に、いずれも、Ｃｕからなる２層のダマシン配線構造を有して構成されるものである。
【００１９】
このような補強パターン５０を、特に層間膜剥がれ４０が発生しやすいＬＳＩ１０ａの各コーナー部に配置する。これにより、上述した第１の実施形態に示したＬＳＩ１０’と同様の効果が期待できる。すなわち、図３（ｅ）に示すように、補強パターン５０によって、層間膜剥がれ４０が進行するのを防ぐことが可能となる。したがって、アセンブリ時のみでなく、組み立て工程以降においても、層間膜剥がれ４０の進行にともなってＬＳＩ１０ａの内部の配線構造が断線されるなどのＬＳＩ故障を、未然に防止できるものである。
【００２０】
また、補強パターン５０を、２層のＣｕダマシン配線構造を有して構成するようにした場合には、プロセスの追加や面倒な制御を必要とすることなしに、ＬＳＩ１０ａを容易に実現できる。勿論、この補強パターン５０は、必ずしも２層のＣｕダマシン配線構造を有して形成されるものである必要はない。また、補強パターン５０は、Ｃｕ以外の配線材料を用いて形成することも可能である。
【００２１】
さらに、この第２の実施形態の補強パターン５０は、上述した第１の実施形態の補強パターン２０と組み合わせて使うことも可能である。たとえば図４に示すように、ＬＳＩ１０ｂには、第２の実施形態の補強パターン５０と、第１の実施形態の補強パターン２０とが配設されている。このような構成によれば、補強パターン２０，５０によって、層間膜剥がれ４０が進行するのをより確実に防ぐことが可能となる。
【００２２】
（第３の実施形態）
図５は、本発明の第３の実施形態にかかるＬＳＩの構成例を示すものである。なお、ここでは層間膜にｌｏｗ−ｋ膜を採用する、２層のＣｕダマシン配線を備えるＬＳＩ（たとえば、図１２参照）において、外周部に抑制手段としての補強パターン（開口パターン）６０を配設するように構成した場合について説明する。
【００２３】
同図（ａ），（ｂ）に示すように、このＬＳＩ１０ｃは、その外周部に、層間膜剥がれ４０の進行を止めるための補強パターン６０が配設されている。この場合、補強パターン６０は、たとえば同図（ｃ）に示すように、少なくとも第１の層間膜１２に達する深さを有する溝によって構成されている。すなわち、エッチングやレーザーなどによって、ｌｏｗ−ｋ膜１４とストッパー材１３との界面を部分的に除去するようにして、上記補強パターン６０は形成される。こうして、ＬＳＩ１０ｃの外周部に、部分的にｌｏｗ−ｋ膜１４をなくすように形成された開口パターンからなる上記補強パターン６０が配置される。
【００２４】
このような補強パターン６０によっても、上述した第１，第２の実施形態とほぼ同様の効果が期待できる。すなわち、補強パターン６０によって、ＬＳＩ１０ｃの端部と内部の配線構造２１との間を物理的に隔離することが可能となる。これにより、たとえば同図（ｄ）に示すように、ダイシングによるダメージ３０などに起因する層間膜剥がれ４０が発生したとしても、層間膜剥がれ４０がそれ以上進行するのを、補強パターン６０によって防ぐことが可能となる。したがって、アセンブリ時のみでなく、組み立て工程以降においても、層間膜剥がれ４０の進行にともなってＬＳＩ１０ｃの内部の配線構造２１が断線されるなどのＬＳＩ故障を、未然に防止できるものである。
【００２５】
（第４の実施形態）
図６および図７は、本発明の第４の実施形態にかかるＬＳＩの構成例を示すものである。なお、ここでは層間膜にｌｏｗ−ｋ膜を採用する、２層のＣｕダマシン配線を備えるＬＳＩ（たとえば、図１２参照）において、コーナー部に抑制手段としての補強パターン（開口パターン）７０を配設するように構成した場合について説明する。
【００２６】
図６（ａ）に示すように、このＬＳＩ１０ｄは、各コーナー部に、層間膜剥がれ４０の進行を止めるための補強パターン７０が配設されている。この場合、補強パターン７０は、たとえば図５（ｃ）に示したように、少なくとも第１の層間膜１２に達する深さを有する溝によって構成されている。また、補強パターン７０としては、たとえば図６（ｂ）〜（ｅ）および図７（ａ），（ｂ）にそれぞれ示すような、各種の開口パターン７０ａ，７０ｂ，７０ｃ，７０ｄ，７０ｅ，７０ｆを用いることができる。すなわち、各種の開口パターン７０ａ，７０ｂ，７０ｃ，７０ｄ，７０ｅ，７０ｆは、たとえば上述した第３の実施形態の場合と同様に、いずれも、エッチングやレーザーなどによって、ｌｏｗ−ｋ膜とストッパー材との界面を部分的に除去するようにして形成されるものである。
【００２７】
このような補強パターン７０を、特に層間膜剥がれ４０が発生しやすいＬＳＩ１０ｄの各コーナー部に配置する。これにより、上述した第１乃至第３の実施形態とほぼ同様の効果が期待できる。すなわち、図７（ｃ）に示すように、補強パターン７０によって、層間膜剥がれ４０がそれ以上進行するのを防ぐことが可能となる。したがって、アセンブリ時のみでなく、組み立て工程以降においても、層間膜剥がれ４０の進行にともなってＬＳＩ１０ｄの内部の配線構造が断線されるなどのＬＳＩ故障を、未然に防止できるものである。
【００２８】
また、この第４の実施形態の補強パターン７０は、上述した第１の実施形態の補強パターン２０と組み合わせて使うことも可能である。たとえば図８に示すように、ＬＳＩ１０ｅには、第４の実施形態の補強パターン７０と、第１の実施形態の補強パターン２０とが配設されている。このような構成によれば、補強パターン２０，７０によって、層間膜剥がれ４０が進行するのをより確実に防ぐことが可能となる。さらに、この第４の実施形態の補強パターン７０は、上述した第３の実施形態の補強パターン６０と組み合わせて使うことも可能である。たとえば図９に示すように、ＬＳＩ１０ｆには、第４の実施形態の補強パターン７０と、第３の実施形態の補強パターン６０とが配設されている。このような構成によれば、補強パターン６０，７０によって、層間膜剥がれ４０が進行するのをより確実に防ぐことが可能となる。
【００２９】
（第５の実施形態）
図１０は、本発明の第５の実施形態にかかるＬＳＩの構成例を示すものである。なお、ここでは層間膜にｌｏｗ−ｋ膜を採用する、２層のＣｕダマシン配線を備えるＬＳＩ（たとえば、図１２参照）において、チップの周辺部（ウェーハのダイシング部）に抑制手段としての補強パターン（配線パターン）８０を配設するように構成した場合について説明する。
【００３０】
同図（ａ）に示すように、このＬＳＩ１０は、その周辺部であるウェーハ１のダイシング部２に、層間膜剥がれ４０の発生を抑えるための補強パターン８０が配設されている。この場合、上記補強パターン８０は、たとえば同図（ｂ）に示すように、少なくともｌｏｗ−ｋ膜１４の界面を部分的になくすようにして設けられた、Ｃｕからなる１つの配線パターンによって構成されている。
【００３１】
このような補強パターン８０を、特にダイシング時のダメージ３０を受けやすいウェーハ１のダイシング部２に配置する。これにより、上述した第１乃至第４の実施形態とほぼ同様の効果が期待できる。すなわち、同図（ｃ）に示すように、補強パターン８０によって、ダイシング時のダメージ３０を吸収することが可能となる。つまり、ダイシングによるダメージ３０が、直接、ｌｏｗ−ｋ膜１４の界面に与えられるのを阻止できるようになる。その結果、層間膜剥がれ４０が発生するのを抑制することが可能となる。したがって、アセンブリ時のみでなく、組み立て工程以降においても、層間膜剥がれ４０の発生によりＬＳＩ１０の内部の配線構造２１が断線されるといった不具合を改善できるものである。
【００３２】
また、補強パターンとしては、１つの配線パターンによって構成する場合に限らない。たとえば、同図（ｄ）に示すように、複数（この例では、３つ）の配線パターンによって構成される補強パターン８０ａとした場合にも、同様の効果が得られる。
【００３３】
いずれの場合においても、補強パターン８０，８０ａの形成にＣｕを用いることにより、プロセスの追加や面倒な制御を必要とすることなく、ＬＳＩ１０は容易に実現できる。勿論、補強パターン８０，８０ａは、第１の実施形態に示したように、２層のダマシン配線構造を有して形成されるものであってもよい。また、補強パターン８０，８０ａは、Ｃｕ以外の配線材料を用いて形成することも可能である。
【００３４】
（第６の実施形態）
図１１は、本発明の第６の実施形態にかかるＬＳＩの構成例を示すものである。なお、ここでは層間膜にｌｏｗ−ｋ膜を採用する、２層のＣｕダマシン配線を備えるＬＳＩ（たとえば、図１２参照）において、チップの周辺部（ウェーハのダイシング部）に抑制手段としての補強パターン（開口パターン）９０を配設するように構成した場合について説明する。
【００３５】
同図（ａ）に示すように、このＬＳＩ１０は、その周辺部であるウェーハ１のダイシング部２に、層間膜剥がれ４０の発生を抑えるための補強パターン９０が配設されている。この場合、上記補強パターン９０は、たとえば同図（ｂ）に示すように、エッチングやレーザーなどによって、少なくともｌｏｗ−ｋ膜１４の界面を部分的になくすようにして形成された１つの溝によって構成されている。
【００３６】
このような補強パターン９０を、特にダイシング時のダメージ３０を受けやすいウェーハ１のダイシング部２に配置する。これにより、上述した第１乃至第５の実施形態とほぼ同様の効果が期待できる。すなわち、同図（ｃ）に示すように、補強パターン９０によって、ダイシングによるダメージ３０が、直接、ｌｏｗ−ｋ膜１４の界面に与えられるのを阻止できるようになる。その結果、層間膜剥がれ４０が発生するのを抑制することが可能となる。したがって、アセンブリ時のみでなく、組み立て工程以降においても、層間膜剥がれ４０の発生によりＬＳＩ１０の内部の配線構造２１が断線されるといった不具合を改善できるものである。
【００３７】
また、補強パターン９０としては、１つの開口パターン（溝）によって構成する場合に限らない。たとえば、複数の開口パターンによって構成するようにした場合にも、同様の効果が得られる。
【００３８】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００３９】
【発明の効果】
以上、詳述したようにこの発明によれば、ｌｏｗ−ｋ膜の密着強度の弱さやダイシング時のダメージに起因する層間膜剥がれを抑制でき、層間膜剥がれによるＬＳＩ故障を防ぐことが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるＬＳＩの一例を示す構成図。
【図２】本発明の第２の実施形態にかかるＬＳＩにおける補強パターンの一例を示す平面図。
【図３】本発明の第２の実施形態にかかるＬＳＩにおける補強パターンの他の例を示す平面図。
【図４】第１の実施形態にかかる補強パターンと第２の実施形態にかかる補強パターンとを組み合わせた場合を例に示すＬＳＩの平面図。
【図５】本発明の第３の実施形態にかかるＬＳＩの一例を示す構成図。
【図６】本発明の第４の実施形態にかかるＬＳＩにおける補強パターンの一例を示す平面図。
【図７】本発明の第４の実施形態にかかるＬＳＩにおける補強パターンの他の例を示す平面図。
【図８】第１の実施形態にかかる補強パターンと第４の実施形態にかかる補強パターンとを組み合わせた場合を例に示すＬＳＩの平面図。
【図９】第３の実施形態にかかる補強パターンと第４の実施形態にかかる補強パターンとを組み合わせた場合を例に示すＬＳＩの平面図。
【図１０】本発明の第５の実施形態にかかるＬＳＩの一例を示す構成図。
【図１１】本発明の第６の実施形態にかかるＬＳＩの一例を示す構成図。
【図１２】従来技術とその問題点を説明するために示す、ＬＳＩの断面図。
【図１３】ＬＳＩをダイシングにより切り出す前の、ウェーハを示す平面図。
【図１４】ダイシングにより与えられるダメージを示す、ＬＳＩの断面図。
【図１５】ＬＳＩのパッケージングの一例を示す断面図。
【図１６】層間膜剥がれ不良の発生を説明するために示す、ＬＳＩの構成図。
【符号の説明】
１…ウェーハ
２…ダイシング部
１０，１０’，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ…ＬＳＩ
１１…Ｓｉ基板
１２…第１の層間膜
１３，１５…ストッパー材
１４…ｌｏｗ−ｋ膜（第２の層間膜）
１６…パッシベーション膜
２０…補強パターン
２０ａ…第１のＣｕ層
２０ｂ…ヴィア
２０ｃ…第２のＣｕ層
２１…２層のＣｕダマシン配線構造
２１ａ…第１の配線層
２１ｂ…ヴィア
２１ｃ…第２の配線層
３０…ダメージ
４０…層間膜剥がれ
５０…補強パターン
５０ａ，５０ｂ，５０ｃ，５０ｄ，５０ｅ，５０ｆ，５０ｇ，５０ｈ…ダミー配線パターン
６０…補強パターン
７０…補強パターン
７０ａ，７０ｂ，７０ｃ，７０ｄ，７０ｅ，７０ｆ…開口パターン
８０，８０ａ…補強パターン
９０…補強パターン

Claims (14)

  1. 誘電率がｋ≦３．０の低誘電率膜を層間膜に用いた半導体装置であって、
    前記層間膜の膜剥がれ不良を抑制するための抑制手段を備えたことを特徴とする半導体装置。
  2. 前記抑制手段は、少なくとも組み立て工程以降での前記層間膜の膜剥がれ不良の進行を防ぐものであることを特徴とする請求項１に記載の半導体装置。
  3. 前記抑制手段は、少なくとも組み立て工程以降での前記層間膜の膜剥がれ不良の発生を防ぐものであることを特徴とする請求項１に記載の半導体装置。
  4. 前記層間膜の膜剥がれ不良は、前記低誘電率膜の膜密度が低いことによるストッパー材との密着強度の弱さやダイシングのダメージに起因して発生することを特徴とする請求項１、２または３に記載の半導体装置。
  5. 前記抑制手段は、チップの外周部に配置された配線パターンであることを特徴とする請求項１または２に記載の半導体装置。
  6. 前記抑制手段は、チップのコーナー部に配置された配線パターンであることを特徴とする請求項１または２に記載の半導体装置。
  7. 前記抑制手段は、ウェーハのダイシング部に配置された配線パターンであることを特徴とする請求項１または３に記載の半導体装置。
  8. 前記配線パターンは、複数のカッパー層と前記複数のカッパー層間をつなぐヴィアとで構成されることを特徴とする請求項５乃至７のいずれかに記載の半導体装置。
  9. 前記抑制手段は、チップの外周部に配置された開口パターンであることを特徴とする請求項１または２に記載の半導体装置。
  10. 前記抑制手段は、チップのコーナー部に配置された開口パターンであることを特徴とする請求項１または２に記載の半導体装置。
  11. 前記抑制手段は、ウェーハのダイシング部に配置された開口パターンであることを特徴とする請求項１または３に記載の半導体装置。
  12. 前記開口パターンは、少なくとも低誘電率膜を部分的に除去した溝により構成されることを特徴とする請求項９乃至１１のいずれかに記載の半導体装置。
  13. ２層以上のダマシン構造のカッパー配線をさらに備えることを特徴とする請求項１に記載の半導体装置。
  14. ２層以上のダマシン構造のカッパー配線をさらに備え、
    前記配線パターンは、前記カッパー配線とほぼ同一のダマシン構造を有して構成されることを特徴とする請求項８に記載の半導体装置。
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