JP2776457B2 - 半導体デバイスのクラックストップ形成方法及び半導体デバイス - Google Patents

半導体デバイスのクラックストップ形成方法及び半導体デバイス

Info

Publication number
JP2776457B2
JP2776457B2 JP5293707A JP29370793A JP2776457B2 JP 2776457 B2 JP2776457 B2 JP 2776457B2 JP 5293707 A JP5293707 A JP 5293707A JP 29370793 A JP29370793 A JP 29370793A JP 2776457 B2 JP2776457 B2 JP 2776457B2
Authority
JP
Japan
Prior art keywords
groove
forming
depositing
tungsten
active
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP5293707A
Other languages
English (en)
Other versions
JPH06232256A (ja
Inventor
ジェフリー ホワイト エリック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH06232256A publication Critical patent/JPH06232256A/ja
Application granted granted Critical
Publication of JP2776457B2 publication Critical patent/JP2776457B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体デバイスのクラ
ックストップの製造方法及びこれらのクラックストップ
を組み入れた半導体デバイスに関する。
【０００２】
【従来の技術】半導体デバイスの製造では、従来の写真
平版技術の使用により、複数の集積回路が一つの半導体
ウェーハ内に同時に製造される。従って、例えば従来技
術の従来の手法、例えばシリコンボデー内に拡散した
り、予定されたパターンを形成することによって、ウェ
ーハにそのウェーハの実質的な平面領域に形成された多
数の別々の集積回路を含ませることができる。また、接
点パッド、テストモニタデバイス、各集積回路又は他の
半導体デバイスの外周に隣接するプレーナ表面上の測定
又は整列（アラインメント）用のデバイスのような２次
デバイスを複数製造することは有益である。各単一の集
積回路は、方形切断ライン又はレーンと呼ばれる垂直軸
に沿って個々のデバイス間の境界ラインをマーキングす
ると共に、単一のウェーハ内に複数の集積回路を同時に
形成するのに有益なように比較的微小な寸法に形成され
ている。方形切断ラインはウェーハ上で直交する２つの
方向に離間して形成される。一般的に方形切断ラインの
幅は５０〜１００μｍで、深さは３〜１０μｍである。
方形切断領域は金属回転ブレードにより切断される領域
であるため、ＩＣエレメント（以下、機能エレメントと
称する。）はこの領域に形成されないが、機能エレメン
トを試験するためのテストエレメント又はマスクアライ
ンメント用のアラインメントマークがしばしばこの領域
に形成される。
【０００３】従来技術において周知の技術に従って、相
互接続された半導体デバイスの形に半導体ウェーハを形
成した後に、良好なチップと不適切に形成又は製造され
た不良チップとを識別するためにチップが試験される。
前述のように、方形切断レーンに試験、測定、アライン
メント及びダイ密封構造（体）を配置することが一般的
に行われている。試験後に、隣接する良好なチップは残
されて、一緒に接続される一方で、不良チップは分離さ
れ、又はウェーハ全体が分離され、かつ、不良チップが
廃棄される。分離（又は方形切断）は方形切断レーンに
沿ったソーイング又はレーザ切断のような従来技術によ
り行うことができる。
【０００４】大規模集積（ＬＳＩ）の最も大きな問題の
一つは、各ウェーハからデバイスの商業的に有利な程度
に充分に高い歩留りを得ることである。ウェーハ毎のデ
バイスの数及び複雑性が増加すると、歩留りがしばしば
比例して低減する。それゆえに、不良品として廃棄され
るべきデバイスの数を最小化することが強く望まれる。
【０００５】半導体デバイスは通常１以上の誘電性材料
層を含んでいる。一般的に、誘電体層は金属相互接続ラ
インを形成できるように予定された方法で製造されてい
る。タングステン又はアルミニウムアロイ及び同等金属
が通常相互接続ラインを形成するために使用されてい
る。ＩＣチップに配置された多層の相互接続ライン同様
多数の結合した誘電体層を有するＩＣチップが従来技術
において既知である。しばしば誘電体性料の密度は全体
的に均一でない。その材料におけるフイルムストレス及
びインターフェイスは、マイクロクラックが相互接続ラ
イン及びバイアに使用されるような金属とぶつかるまで
誘電体内に広がるのを許容する。金属ラインは非常に薄
いので、クラックはラインを切断してチップの不良を引
き起こす。
【０００６】方形切断操作はしばしば半導体基板及び最
上の誘電体層の双方にマイクロクラックを誘発する。シ
リコン基板に生じるマイクロクラックは非常に速く広が
り、上記の初期試験において見いだされる不良に導く傾
向にある。誘電体層のマイクロクラックはもっとゆっく
り広がり、遅延された不良、しばしばデバイスが実際に
使用された後の不良に導く傾向にある。使用における不
良は特に高くつき、崩壊的である。それゆえに、誘電体
層におけるマイクロクラックの広がりを低減する方法が
強く望まれる。
【０００７】その問題に対する一つのアプローチはブル
メンシャイン（Ｂｌｕｍｅｎｓｈｉｎｅ）ら（米国特許
第４，９９２，３２６号及び第４，９７６，８１４号）
の技術によって提案されている。このアプローチでは、
ストレスと不良（欠陥）が最も高いといわれているパッ
ケージの角部に金属クラック防止パターンを形成してい
る。しかしながら、通常のメタライゼーション（金属被
服）の厚さの層ではマイクロクラックは停止せず、むし
ろ金属ストラップが分裂してしまうので、その技術は相
当に強固な層の蒸着を必要とする。さらに、角部以外の
場所に生じるクラックは妨げられることなく広がってし
まう。従って、角部強化は、チップが輸送及び使用の間
に受けるチッピング及び熱ショックからのダメージを低
減するが、方形切断処理から生じるダメージを防止する
ことは期待できないと言われている。
【０００８】モリ（米国特許第５，０２４，９７０号）
は、クラック防止として作用する方形切断レーンのシリ
コン基板インボードに一対の溝を生成する方法を記載し
ている。その溝は、その一対の溝、つまりケイ素化合物
の各面に一つずつの溝を作るためのエッチングマスクと
して作用するプラチナケイ素化合物を形成するために、
プラチナフイルムを焼結することにより生成される。モ
リの方法は誘電体ではなくシリコンに溝を生成してお
り、また能動（アクティブ）デバイス領域の形成に必要
なステップに加えて多くのステップ（蒸着、焼結及びエ
ッチング）を必要とする。この明細書で使用される「能
動デバイス領域」という用語は、電気的エレメントの動
作に関係する構造体を意味している。それはｐ／ｎ接
合、ＭＯＳＦＥＴＳ等のような構造体を含んでいる。
【０００９】このように、特に誘電体層で、追加のマス
クステップを必要とせず、能動領域の生成に必要とされ
るステップ以外に１又は２の追加の処理ステップのみを
必要とするクラックストップの製造方法が必要とされて
いる。
【００１０】
【発明が解決しようとする課題】本発明の目的は誘電体
層及び半導体基板のマイクロクラックの広がりを防止す
る構造体を提供することである。
【００１１】さらなる目的は追加のマスクステップを必
要とせず、能動領域の生成に必要とされるステップ以外
に１又は２の追加の処理ステップのみを必要とするクラ
ックストップの製造方法を提供することである。
【００１２】接点及びクラックストップを製造する方法
のための金属のパターン形成及び蒸着が、１つのマスク
ステップのみ及び１つの蒸着ステップのみが必要とされ
るように、同時に実行可能なことが本発明の方法の特別
の利点である。
【００１３】
【課題を解決するための手段】これら及び他の目的、特
徴及び利点は、以下のステップを含む半導体デバイスの
クラックストップ形成方法に関する本発明により提供さ
れる。 （ａ） 複数の能動（アクティブ）及び非能動領域（イ
ナクティブ）を有する半導体基板に誘電性材料を蒸着す
るステップと、（ｂ） 能動領域にバイアを有し、非能
動領域に溝を有し、各溝が能動領域の一つを囲む連続ル
ープを形成するようにその誘電性材料をパターン形成す
るステップと、（ｃ） 複数の接点及び複数の金属リン
グを生成するためにバイア及び溝の双方に第１の金属を
蒸着するステップと、である。
【００１４】その方法は以下によって、さらに改良でき
る。 （ｄ） 接点上の第２の金属層を形成するステップであ
って、前記第２の金属はその第２の金属の存在下で第１
の金属を選択的にエッチングできるようなものから選択
される前記形成ステップと、（ｅ） 溝から第１の金属
を除去するステップと、である。
【００１５】選択的にエッチングされるということは、
第２の金属と第１の金属との間のエッチング速度比が第
２の金属の機能を損なうことなく第１の金属の実質的に
全てを除去することを許容する程度に十分高いことを意
味している。
【００１６】好ましい実施例において、第１の金属はタ
ングステン又はタングステンアロイであり、第２の金属
はアルミニウム又はアルミニウムアロイである。溝は一
連の方形切断ラインに平行かつ近接して生成され、それ
により方形切断ラインに沿って基板を切断することによ
り製造されるチップは、能動デバイス領域の周辺に連続
した溝を有している。溝は基板に略達する程度までの深
さがあってもよい。
【００１７】第２の態様において本発明は以下のステッ
プを含む半導体デバイスのクラックストップを形成する
方法に関する。 （ａ） 半導体基板上に第１の誘電性材料を蒸着するス
テップと、（ｂ） 基板に略達する深さの複数の溝を有
するようにその誘電性材料をパターン形成するステッ
プ。ここで各溝は複数の能動デバイス領域の一つを囲む
連続ループを形成し、それにより基板を切断することに
よって製造されるチップは能動デバイス領域の周辺に連
続した溝を有する。更に、（ｃ） 溝にタングステンを
蒸着するステップと、（ｄ） そのタングステンを除去
するステップと、である。
【００１８】この方法の利点は、一連の溝を有する誘電
体のパターン形成が能動デバイス領域内の金属構造に対
する誘電体のパターン形成と同時に行われる場合に最も
大きくなる。
【００１９】一つの実施例において、連続する溝は基板
と誘電性材料との間の境界へ下方に伸長している。別の
実施例においては、連続する溝は基板内へ入り込んでい
る。タングステンを選択的に溶解するためにパーオキシ
ド溶液が使用でき、パーオキシド溶液としては６０°〜
１００°ＣでＨ2 Ｏ2 の１０〜３０％水溶液が好まし
い。デバイスの追加処理はステップ（ｃ）とステップ
（ｄ）の間で行える。その処理にはしばしばタングステ
ンメタライゼーション層の蒸着及びパターン形成及び不
動態（パッシベーション）フイルムの蒸着及びパターン
形成が含まれる。
【００２０】大部分の実施例では、タングステンは溝に
蒸着されると同時に能動デバイス領域に相互接続を形成
するために蒸着される。
【００２１】別の態様では本発明は多数（複数）の誘電
体層を有する半導体デバイスのクラックストップを形成
する方法に関する。その方法は以下のステップを含んで
いる。 （ａ） 半導体基板上に第１の誘電性材料を蒸着するス
テップと、（ｂ） 基板に略達する深さの複数の溝を有
し、各溝が複数の能動デバイス領域の一つを囲む連続ル
ープを形成するように、誘電性材料をパターン形成する
ステップと、（ｃ） 溝にタングステンを蒸着するステ
ップと、（ｄ） 第１の誘電体上に誘電性材料の一以上
の連続フイルムを蒸着するステップであって、各連続フ
イルムが第１のタングステン充填溝と垂直に位置合わせ
された複数の溝を有し、この溝の各々がタングステンに
よって充填されている前記蒸着ステップと、（ｅ） 前
記溝からタングステンを除去するステップと、である。
【００２２】別の態様において、本発明は以下のステッ
プを含む半導体デバイスのクラックストップを形成する
方法に関する。 （ａ） 一連の溝を有するように半導体基板をパターン
形成するステップであって、各溝が基板内の複数の能動
領域の一つを囲む連続ループを形成する前記パターン形
成ステップと、（ｂ） 溝の幅の２／１未満の厚さのフ
イルムを順応するように蒸着するステップであって、そ
れにより溝は不完全に充填され、能動デバイス領域の回
りの各連続ループ内にポケットが形成される前記蒸着ス
テップと、（ｃ） タングステンリングを形成するため
にポケットにタングステンを蒸着するステップと、
（ｄ） そのタングステンを除去するステップと、であ
る。
【００２３】フイルムが誘電体層である場合は、これは
能動デバイス領域を囲む誘電体を内張りした溝の形で複
数のクラックストップを形成する。
【００２４】この態様の好ましい実施例において、誘電
体層はステップ（ｂ）とステップ（ｃ）との間で一連の
バイアが付与され、リングを形成するためのタングステ
ンの蒸着は同時にバイア内の接点を形成する。
【００２５】ステップ（ｃ）とステップ（ｄ）との間で
アルミニウムアロイメタライゼーション層の蒸着及びパ
ターン形成及び不動態フイルムの蒸着及びパターン形成
により、デバイスを追加的に処理できる。
【００２６】さらなる実施例において、本発明は前記方
法により製造される半導体デバイスに関する。半導体デ
バイスは半導体基板と誘電体層を含んでいる。基板は誘
電体を内張りした溝により囲まれた能動デバイス領域を
含んでいる。
【００２７】別の態様では、本発明は以下のステップを
含む半導体デバイスのクラックストップを形成する方法
に関する。 （ａ） 半導体基板上に誘電性材料を蒸着するステップ
と、（ｂ） 基板に略達する深さの一連の溝を有するよ
うに誘電性材料をパターン形成するステップであって、
各溝が複数の能動デバイス領域の一つを囲む連続ループ
を形成する前記パターン形成ステップと、（ｃ） 溝に
溝の幅の２／１未満の厚さの第１の金属層を順応するよ
うに蒸着するステップであって、それにより溝が不完全
に充填される前記蒸着ステップ。ここで蒸着法は化学蒸
着法が好ましく、また第１の金属としてはタングステン
が好ましい。（ｄ） 方向性感知処理により溝の最上部
に第２の金属層を蒸着するステップであって、それによ
り第１の金属層により３面が囲まれ、第２の金属層によ
り４番目の面が囲まれたキャビティが形成される前記蒸
着ステップ。ここで第２の金属はアルミニウムアロイが
好ましく、また方向性感知処理としてはスパッタリング
が好ましい。
【００２８】ステップ（ａ）からステップ（ｄ）までの
一連（ステップ（ｂ）における溝はそれが形成された層
の下方に伸長しないことを除く）が複数の誘電体層の一
連のクラックストップのために繰り返されるであろう。
これにより好ましくは第１の一連の溝と垂直に位置合わ
せされる複数の中空金属リングを有する各連続フイルム
又は層ができ、それにより基板を切断することにより製
造されるチップは能動領域を囲む中空金属リングのスタ
ックの形でクラックストップを有する。
【００２９】一つの実施例において、溝は２〜３μｍ幅
で、タングステンは０．８〜１．０μｍ厚である。
【００３０】さらなる態様において、本発明は上記方法
により製造される半導体デバイスに関する。半導体デバ
イスは複数の誘電体層を有する半導体基板を含んでい
る。基板は能動領域を含み、誘電体層の各々は基板の能
動領域を囲む連続する中空金属ループを含んでいる。能
動領域を囲む中空金属ループは、キャビティの床及び壁
を形成する第１の金属組成とキャビティのキャップを形
成する第２の金属組成の２つの金属組成からなるのが好
ましく、第１の金属組成としてはタングステンが好まし
く、また第２の金属組成としてはアルミニウムアロイが
好ましい。
【００３１】
【実施例】本発明による第１の方法は図１から図８の断
面図に示されている。図１は基板１を示しており、本実
施例においては、シリコンであるが、能動デバイス領域
２を有する他の半導体基板（例えばガリウムヒ化物）で
あってもよい。能動領域は従来技術において周知の方法
で形成されている。能動領域２の各々は少なくとも１つ
の電子エレメントを含んでいる。能動領域の詳細は図に
おいては省略されている。誘電体層３は基板上に蒸着さ
れており、この誘電体層３にはシリコン窒化物、シリコ
ンジオキシド、ボロン リン シリコングラス、アルミ
ニウムオキシド、ポリイミド又は他の誘電性材料が使用
できる。フォトレジストは誘電体層３の最上部にあり、
バイア４及び溝５を形成するためにパターン形成され、
例えば反応性イオンエッチング（ＲＩＥ）によりエッチ
ングされ、図２に示す構造体を形成するためにマスクが
除去される。溝５は基板に向かって下方にエッチングさ
れる。完全に基板に到達することは必要でないが、溝の
底が基板より上である程クラックストップとして効率的
に機能しない。幾つかのデバイスのために我々は２００
０オングストローム程度の厚みが残っている場合はまだ
使用可能なクラックストップを形成することを発見し
た。
【００３２】タングステンは例えば化学蒸着法（ＣＶ
Ｄ）により順応するように蒸着され、タングステン接点
６とタングステンリング７とを有する図３に示す構造体
を形成するために、表面が平面化される。能動構造及び
クラックストップのパターン形成及び能動構造及びクラ
ックストップの蒸着が単一の操作において達成できるこ
とに注意されたい。これが好ましい方法であるが、状況
によってはこれらの各々を別々に達成することができ
る。アルミニウム又は他のメタライゼーション層８が誘
電体の最上部に蒸着されて、図４に示されるタングステ
ンと電気的接触が付与される。通常のメタライゼーショ
ン材料には、アルミニウム及びそのアロイに加えて、Ｔ
ｉ、Ｐｔ、Ａｕ、Ｃｒ、Ｍｏ、Ｎｉ、Ｚｒ、Ｐｄ及びそ
れらのアロイが含まれる。フォトレジストが再度配置さ
れ、相互接続９を限定し、かつ、方形切断レーン１０及
びタングステンリング７上の表面を明瞭にするために、
パターン形成される。アルミニウム又は他のメタライゼ
ーションは、図５に示すように、方形切断レーン及び溝
上から及び能動領域内の対象となる領域からエッチング
される。このエッチングは通常誘電体層３で止まるドラ
イエッチングによって行われる。アルミニウムに対する
通常のＲＩＥエッチングはＢＣｌ3 、ＨＣｌ及びＣＨＣ
ｌ3 雰囲気内で行われる。
【００３３】不動態層１１は通常シリコン窒化物又は同
様の材料であり、パッド１２とリング７へのアクセスを
限定し、かつ、方形切断レーンを予備的にエッチングす
るために、写真平版術に従ってその構造体上に蒸着され
る。不動態層１１は、図６に示すように、パッド又はリ
ングの金属へ下方に選択的にエッチングされる。リング
はそのとき、図７に示す構造体を形成するために、アル
ミニウム上のタングステンに対して非常に選択的ないず
れかのエッチング液（本実施例では、過酸化水素エッチ
ング液）を用いてエッチングすることにより、選択的に
除去される。ウェーハはそのとき図８に示すように、チ
ップを製造するために領域１０を通って方形切断され
る。図２３は２つの方形切断レーン１０の交差部分の図
７と同じ段階の平面図であり、不動態層１１がコーティ
ングされた能動領域に関係する溝５の位置を示してい
る。簡素化のために、パッド１２は図２３に示されてい
ない。図７は図２３のＡ−Ａ’線における断面である。
【００３４】誘電体層３は単一層として描かれている
が、この誘電体層３はモノリシックである必要はない。
誘電体層３をバイア４と溝５を生成するために全層をエ
ッチングできる限り多層誘電体のサンドウィッチとする
こともできる。
【００３５】前述の例では、リング構造７はタングステ
ンにより形成され、メタライゼーション８はアルミニウ
ムアロイであった。これは便利で有効な組み合わせであ
るが、有効なメタライゼーション層を形成し、かつ、高
い差分エッチング速度比を有する金属のいかなる組み合
わせも同様に機能し、例えばタンタル、チタン及びタン
グステンがアルミニウム、銅及びそのアロイの存在下で
選択的にエッチングされる。同様に、リング７中の金属
とメタライゼーション８との間を区分するいかなるエッ
チング液も使用できる。３０以上のエッチング速度比が
好ましい。
【００３６】リングがタングステンで、メタライゼーシ
ョンがアルミニウムである場合、熱過酸化水素水溶液が
適切なエッチング液である。我々は１０〜３０％のＨ2
Ｏ2が適切な試薬であることを発見したが、安全性を考
慮する以外で３０％を越える濃度が使用できない理由は
ない。我々はＨ2 Ｏ2 のエッチングに対する最適な温度
範囲は７０〜７５°であることを発見した。６０°未満
では反応が商業的方法としては実際的でない位遅く、７
５°を越えると反応はより速いが、促進の程度が殆どの
目的にとって不必要であり、かつ、接触時間が非常に短
いので、選択性を完全に利用することが困難となる。
【００３７】溝は各チップの能動領域の回りの単一のリ
ングとして生成される。殆どすべてのクラックがチップ
の外側のエッジから始まり、内側に広がるからである。
前述のように、クラックは誘電体層内でかなり頻繁に発
生する傾向がある。クラックが能動領域内へ内側に広が
る（伝播する）と、クラックは結局金属ラインにぶつか
る。金属ラインは非常に薄いので、クラックは金属ライ
ンを通過し続けて、接続を切断しチップの不良を引き起
こす。能動領域を囲む溝を用いると、エッジから始まる
クラックは能動領域に到達する前に溝で止まる。５×１
２ｍｍのデバイスに対して溝は約１μｍ幅である。
【００３８】強固に付着した固体金属特徴（形質）がリ
ング内に残されるなら、例えば、タングステンがエッチ
ングされないならば、伝播するクラック先端の大きなエ
ネルギーは金属リングを通過し、広がり続けるであろ
う。タングステンが誘電体に弱く付着しているならば、
クラックのエネルギーは消失し、伝播は止まるが、接点
と共にリングが蒸着されているので、接点も弱く付着し
ているであろう。
【００３９】この実施例のさらなる拡張では、誘電体の
複数の層を重ねるように蒸着してもよく、パターン形成
と蒸着が前述の通り繰り返される。クラックストップと
しての溝は垂直に位置合わせされた状態に保たれなけれ
ばならない。図２４はそのような多層デバイスを図示し
ている。本実施例では、第２の誘電体層３６及び第３層
４７が蒸着、パターン形成及び接点３８及び４４と相互
接続部３９及び４６が形成されている。最終不動態層４
８が配置され、溝５０及び５２がタングステンリングの
全てを通じてエッチングされる。溝５０及び５２を満た
すタングステンのアスペクト比及び厚さのため、エッチ
ングはより問題となり、以下の第３実施例のデバイス及
び方法が幾つかの場合において好ましい。
【００４０】上記及び図１〜８に記載された実施例は、
基板に対してクラックストップが必要な場合又は一連の
誘電体蒸着、パターン形成及びメタライゼーションを処
理上の理由から変更する必要がある場合に、図９〜１４
に示すように修正することができる。図９〜１４に示す
実施例において、前記のように能動デバイス領域２を有
する基板１は各能動領域を囲む溝２０を形成するために
最初にパターン形成及びエッチングされる。図１０に示
す本実施例の溝２０は、基板内へ切り込まれ、かつ、よ
り幅広になっていることを除いて第１実施例（図２）の
溝５と同様である。第１実施例では、溝はメタライゼー
ション蒸着によって完全に充填するのに十分狭かった
が、本実施例では、その幅は、次のフイルム蒸着の全て
の複合物の厚さの２倍よりも大きい。原理的には、溝は
次の蒸着の厚さの２倍よりも大きい限りいかなる幅にす
ることもできる。実際には、次の蒸着の厚さの３又は４
倍よりも大きい溝は有益な空間の浪費であり、通常使用
されないであろう。通常の幅は３〜５μｍである。図１
１に示すように、誘電体３が配置される場合、これは中
空又はポケット２１を生成する。誘電体は図１２に示す
ようにバイア２２のためにパターン形成され、図１３に
示すように、接点２３とポケットフィル（充填物）２４
の双方を生成するために、タングステンが前記のように
蒸着される。本実施例の方法の残りの部分は第１実施例
と同じであり、タングステンの除去を含む。その結果図
１４に示すように、能動領域を囲む誘電体を内張りした
溝２０を有するチップができる。
【００４１】本発明の第１実施例同様、図２５に図示す
ように、第２実施例のクラックストップの多層バージョ
ンを形成してもよい。第２実施例の多層クラックストッ
プ形成方法は図１３に図示する構造体を製造するステッ
プの完了に引き続いて開始される。第１実施例のクラッ
クストップの多層バージョンに関する前述のとおり、多
層の誘電体は第１（底部）誘電体層の最上部に蒸着さ
れ、第１の誘電体層のタングステン充填溝に垂直に位置
合わせする溝を形成するようにパターン形成され、その
溝がタングステンにより充填されるようにメタライゼー
ションしてもよい。最後に、図２５に図示されるクラッ
クストップを製造するようにそのタングステンが除去さ
れる。
【００４２】第３実施例が図１５〜２２に示されてい
る。第３実施例は多数の治金（メタラジー）レベルを有
するデバイスに対して本発明のクラックストップ手法を
改良したものである。能動デバイス領域２及び最上部に
誘電体層３を有する基板１を有する図１から前記の通り
開始し、図１５に示すようにバイア４と溝３０とを有す
る第１実施例のように、誘電体をパターン形成する。本
実施例では、溝３０は次の金属（タングステン）蒸着の
厚さの２〜３倍の寸法の幅を有している。タングステン
は溝３０の幅の半分未満の厚みに順応するように蒸着さ
れ、それにより溝は不完全に充填される。通常、溝は２
μｍ以上であり、タングステン蒸着は１μｍ以下であ
る。図１６に示すように接点６及びポケット又は中空３
２を含むリング３１を生成するために、誘電体層に対し
て表面が平面化される。
【００４３】アルミニウム又は他のメタライゼーション
層８は、スパッタリングのような方向性感知処理により
蒸着される。フイルム成長速度の大きさがコサイン分配
則に従うことは方向性感知により付与される。即ち、成
長速度はＣＯＳ αに比例し、ここでαは蒸気流と表面
法線との間の角度である。このような蒸着条件下で、金
属は溝の角部により速く蒸着され、その結果壁や床より
も角部の成長が速くなる。角部は結局一緒になるように
成長し、金属リング３１内の中空空間又はキャビティ３
３を覆い、図１７に示すように最上部に連続層８が形成
され、第１実施例の図４に示す工程と対応する。しかし
ながら本実施例では、相互接続部９及び方形切断レーン
１０を限定するためのパターン形成は溝上の表面を明瞭
にせず、むしろ図１８に示すように金属（アルミニウ
ム）のキャップ３４を残している。これは、広がるクラ
ックのエネルギーを消失するための上記の溝と同様に機
能する中空リングを生成する。
【００４４】この実施例では、誘電体蒸着、パターン形
成及びメタライゼーションの方法は必要なだけ何回でも
繰り返すことができ、クラックストップのスタックが生
成され、各層を保護する。図１９及び２０は第２の誘電
体層３６、中空リング３７、キャップ４０、相互接続部
３９及びバイア３８を生成するために図１５〜１８のス
テップの繰り返しを図示している。
【００４５】適切な数の層が生成される場合、不動態フ
イルム４２は蒸着され、パターン形成され、基板は図２
１に示すようにチップを製造するために方形切断され
る。図２２は拡大した第３実施例のスタックされたクラ
ックストップを示している。
【００４６】
【発明の効果】本発明は上記構成としたので、誘電体層
及び半導体基板のマイクロクラックの広がりを防止でき
るという優れた効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の方法に係る第１実施例に従った半導体
デバイスの製造を示す断面図である。
【図２】本発明の方法に係る第１実施例に従った半導体
デバイスの製造を示す断面図である。
【図３】本発明の方法に係る第１実施例に従った半導体
デバイスの製造を示す断面図である。
【図４】本発明の方法に係る第１実施例に従った半導体
デバイスの製造を示す断面図である。
【図５】本発明の方法に係る第１実施例に従った半導体
デバイスの製造を示す断面図である。
【図６】本発明の方法に係る第１実施例に従った半導体
デバイスの製造を示す断面図である。
【図７】本発明の方法に係る第１実施例に従った半導体
デバイスの製造を示す断面図である。
【図８】本発明の方法に係る第１実施例に従った半導体
デバイスの製造を示す断面図である。
【図９】本発明の第２実施例に従った半導体デバイスの
製造を示す断面図である。
【図１０】本発明の第２実施例に従った半導体デバイス
の製造を示す断面図である。
【図１１】本発明の第２実施例に従った半導体デバイス
の製造を示す断面図である。
【図１２】本発明の第２実施例に従った半導体デバイス
の製造を示す断面図である。
【図１３】本発明の第２実施例に従った半導体デバイス
の製造を示す断面図である。
【図１４】本発明の第２実施例に従った半導体デバイス
の製造を示す断面図である。
【図１５】本発明の第３実施例に従った半導体デバイス
の製造を示す断面図である。
【図１６】本発明の第３実施例に従った半導体デバイス
の製造を示す断面図である。
【図１７】本発明の第３実施例に従った半導体デバイス
の製造を示す断面図である。
【図１８】本発明の第３実施例に従った半導体デバイス
の製造を示す断面図である。
【図１９】本発明の第３実施例に従った半導体デバイス
の製造を示す断面図である。
【図２０】本発明の第３実施例に従った半導体デバイス
の製造を示す断面図である。
【図２１】本発明の第３実施例に従った半導体デバイス
の製造を示す断面図である。
【図２２】本発明の第３実施例に従った積重ねられたク
ラックストップの拡大断面図である。
【図２３】能動領域及び方形切断レーンに関するクラッ
クストップの位置を示す２つの方形切断レーンの交差点
の平面図である。
【図２４】複数の誘電体蒸着を有する本発明の第１実施
例の断面図である。
【図２５】複数の誘電体蒸着を有する本発明の第２実施
例の断面図である。
【符号の説明】
１ 基板 ２ 能動領域 ３ 誘電体層 ４ バイア ５ 溝 ６ 接点 ７ タングステンリング ８ メタライゼーション ９ 相互接続部 １０ 方形切断レーン １１ 不動態層 １２ パッド ２０ 溝 ２１ ポケット ２２ バイア ２３ 接点 ２４ ポケットフィル ３０ 溝 ３１ リング ３２ ポケット ３３ キャビティ ３４ キャップ ３７ 中空リング ３８ バイア ３９ 相互接続部 ４０ キャップ ４２ 不動態フイルム ５０ 溝 ５２ 溝
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−211652（ＪＰ，Ａ) 特開 平１−309351（ＪＰ，Ａ) 特開 平３−30357（ＪＰ，Ａ) 特開 平３−283637（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体デバイスのクラックストップを形
    成する方法であって、 （ａ）複数の能動及び非能動領域を有する半導体基板上
    に誘電性材料を蒸着するステップと、 （ｂ）前記能動領域にバイアを有し、前記非能動領域に
    溝を有し、各溝が前記能動領域の一つを囲む連続ループ
    を形成するように前記誘電性材料をパターン形成するス
    テップと、 （ｃ）複数の接点及び複数の金属リングを生成するため
    に前記バイア及び前記溝に第１の金属を蒸着するステッ
    プと、 （ｄ）接点上の第２の金属層を形成するステップであっ
    て、前記第２の金属はその第２の金属の存在下で第１の
    金属を選択的にエッチングできるようなものから選択さ
    れる前記形成ステップと、 （ｅ）溝から第１の金属を除去するステップと、 を有することを特徴とする半導体デバイスのクラックス
    トップ形成方法。
  2. 【請求項２】 半導体デバイスのクラックストップを形
    成する方法であって、 （ａ）半導体基板上に第１の誘電性材料を形成するステ
    ップと、 （ｂ）前記基板に略達する深さの複数の溝であって各溝
    が複数の能動デバイス領域の一つを囲む連続ループを形
    成する溝を有するように、同時に前記能動デバイス領域
    において導通路が形成されるように、前記誘電性材料を
    パターン形成するステップと、 （ｃ）前記導通路が形成されるようにパターン形成され
    た能動デバイス領域と前記溝にタングステンを蒸着する
    ステップと、 （ｄ）前記溝からタングステンを除去するステップと、 を有することを特徴とする半導体デバイスのクラックス
    トップ形成方法。
  3. 【請求項３】 半導体デバイスのクラックストップを形
    成する方法であって、 （ａ）半導体基板上に第１の誘電性材料を蒸着するステ
    ップと、 （ｂ）前記基板に略達する深さの複数の溝を有し、各溝
    が複数の能動デバイス領域の一つを囲む連続ループを形
    成するように前記誘電性材料をパターン形成するステッ
    プと、 （ｃ）前記溝にタングステンを蒸着するステップと、 （ｄ）前記第１の誘電体上に誘電性材料の１以上の連続
    フイルムを蒸着するステップであって、各連続フイルム
    が前記第１のタングステンが充填された溝に垂直に位置
    合わせされる複数の溝を有し、かつ、これらの溝の各々
    がタングステンに充填されている前記蒸着ステップと、 （ｅ）前記溝から前記タングステンを除去するステップ
    と、 を有することを特徴とする半導体デバイスのクラックス
    トップ形成方法。
  4. 【請求項４】 半導体デバイスのクラックストップを形
    成する方法であって、 （ａ）一連の溝を有するように半導体基板をパターン形
    成するステップであって、各溝が前記基板内の複数の能
    動領域の一つを囲む連続ループを形成する前記パターン
    形成ステップと、 （ｂ）前記溝の幅の半分未満の厚さのフイルムを前記半
    導体基板上に沿うように蒸着するステップであって、そ
    れにより前記溝が不完全に充填され、能動デバイス領域
    を囲む各連続ループ内にポケットが形成される前記蒸着
    ステップと、 （ｃ）前記能動領域上のフイルムを導通路が形成される
    ようにパターン形成するステップと、 （ｄ）前記導通路が形成されるようにパターン形成され
    た能動デバイス領域と前記ポケットにタングステンを蒸
    着するステップと、 （ｅ）前記ポケットからタングステンを除去するステッ
    プと、 を有することを特徴とする半導体デバイスのクラックス
    トップ形成方法。
  5. 【請求項５】 半導体デバイスのクラックストップを形
    成する方法であって、 （ａ）半導体基板上に誘電性材料を蒸着するステップ
    と、 （ｂ）前記基板に略達する深さの第１の一連の溝を有
    し、各溝が複数の能動デバイス領域の一つを囲む連続ル
    ープを形成するように前記誘電性材料をパターン形成す
    るステップと、 （ｃ）前記溝の幅の半分未満の厚さの第１の金属層を前
    記溝に沿うように蒸着するステップであって、それによ
    り前記溝が不完全に充填される前記蒸着ステップと、 （ｄ）方向性感知処理により前記溝の最上部に第２の金
    属層を蒸着するステップであって、それにより前記第１
    の金属層により３つの面が囲まれて前記第２の金属層に
    より４番目の面が囲まれたキャビティが形成される前記
    蒸着ステップと、 を有することを特徴とする半導体デバイスのクラックス
    トップ形成方法。
  6. 【請求項６】 半導体基板と、この半導体基板上の複数
    の誘電体層と、を備え、前記基板は能動領域を含み、か
    つ、前記誘電体層の各々は前記基板の能動領域を囲む連
    続する中空金属リングを含むことを特徴とする半導体デ
    バイス。
  7. 【請求項７】 半導体デバイスのクラックストップを形
    成する方法であって、 （ａ）少なくとも一つの第１の溝を有し、各第１の溝が
    前記基板内の複数の能動領域の一つを囲む連続ループを
    形成するように半導体基板をパターン形成するステップ
    と、 （ｂ）前記第１の溝の幅の１／２未満の厚さのフイルム
    を前記半導体基板上に沿うように蒸着するステップであ
    って、それにより前記第１の溝が不完全に充填され、か
    つ、能動デバイス領域を囲む各連続ループ内にポケット
    が形成される前記蒸着ステップと、 （ｃ）タングステンリングを生成するために前記ポケッ
    トにタングステンを蒸着するステップと、 （ｄ）前記第１のフイルム上に１以上の連続フイルムを
    蒸着するステップであって、各連続フイルムは少なくと
    も一つの第１の溝に垂直に位置合わせされる溝を有し、
    かつ、前記連続フイルムの各々における各溝にタングス
    テンを蒸着する蒸着ステップと、 （ｅ）前記第１の溝及び前記連続フイルムの前記溝から
    前記タングステンを除去するステップと、 を有することを特徴とする半導体デバイスのクラックス
    トップ形成方法。
JP5293707A 1992-12-29 1993-11-24 半導体デバイスのクラックストップ形成方法及び半導体デバイス Expired - Fee Related JP2776457B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US99816392A 1992-12-29 1992-12-29
US998163 1997-12-24

Publications (2)

Publication Number Publication Date
JPH06232256A JPH06232256A (ja) 1994-08-19
JP2776457B2 true JP2776457B2 (ja) 1998-07-16

Family

ID=25544858

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5293707A Expired - Fee Related JP2776457B2 (ja) 1992-12-29 1993-11-24 半導体デバイスのクラックストップ形成方法及び半導体デバイス

Country Status (3)

Country Link
US (2) US5530280A (ja)
EP (1) EP0605806A3 (ja)
JP (1) JP2776457B2 (ja)

Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0720227B1 (en) * 1994-12-29 2004-12-01 STMicroelectronics, Inc. Electrical connection structure on an integrated circuit device comprising a plug with an enlarged head
TW293152B (en) * 1995-07-28 1996-12-11 Hitachi Ltd Semiconductor integrated circuit device and fabricating method thereof
US6376911B1 (en) * 1995-08-23 2002-04-23 International Business Machines Corporation Planarized final passivation for semiconductor devices
US6057224A (en) * 1996-03-29 2000-05-02 Vlsi Technology, Inc. Methods for making semiconductor devices having air dielectric interconnect structures
US5776826A (en) * 1996-05-06 1998-07-07 International Business Machines Corporation Crack stop formation for high-productivity processes
JPH09306872A (ja) * 1996-05-14 1997-11-28 Sony Corp 半導体装置
US6376330B1 (en) * 1996-06-05 2002-04-23 Advanced Micro Devices, Inc. Dielectric having an air gap formed between closely spaced interconnect lines
TW303982U (en) * 1996-06-28 1997-04-21 Winbond Electronics Corp Structure of chip guard ring using contact via
US6881611B1 (en) 1996-07-12 2005-04-19 Fujitsu Limited Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device
EP1189271A3 (en) * 1996-07-12 2003-07-16 Fujitsu Limited Wiring boards and mounting of semiconductor devices thereon
US5834829A (en) * 1996-09-05 1998-11-10 International Business Machines Corporation Energy relieving crack stop
TW311242B (en) * 1996-12-12 1997-07-21 Winbond Electronics Corp Die seal structure with trench and manufacturing method thereof
US5789302A (en) * 1997-03-24 1998-08-04 Siemens Aktiengesellschaft Crack stops
US6013536A (en) 1997-04-22 2000-01-11 Vlsi Technology, Inc. Apparatus for automated pillar layout and method for implementing same
US5917197A (en) * 1997-05-21 1999-06-29 Siemens Aktiengesellschaft Integrated multi-layer test pads
JPH1187262A (ja) * 1997-09-03 1999-03-30 Toshiba Corp 半導体装置及びその製造方法
US6022791A (en) * 1997-10-15 2000-02-08 International Business Machines Corporation Chip crack stop
US6365958B1 (en) * 1998-02-06 2002-04-02 Texas Instruments Incorporated Sacrificial structures for arresting insulator cracks in semiconductor devices
US5903051A (en) * 1998-04-03 1999-05-11 Motorola, Inc. Electronic component and method of manufacture
US6091131A (en) * 1998-04-28 2000-07-18 International Business Machines Corporation Integrated circuit having crack stop for interlevel dielectric layers
US6486526B1 (en) * 1999-01-04 2002-11-26 International Business Machines Corporation Crack stop between neighboring fuses for protection from fuse blow damage
JP2000323570A (ja) * 1999-05-11 2000-11-24 Fujitsu Ltd 半導体装置及びその製造方法
US6521975B1 (en) * 1999-05-20 2003-02-18 Texas Instruments Incorporated Scribe street seals in semiconductor devices and method of fabrication
KR100314133B1 (ko) * 1999-11-26 2001-11-15 윤종용 가장자리에 흡습방지막이 형성된 반도체 칩 및 이흡습방지막의 형성방법
US6261945B1 (en) * 2000-02-10 2001-07-17 International Business Machines Corporation Crackstop and oxygen barrier for low-K dielectric integrated circuits
JP3827909B2 (ja) * 2000-03-21 2006-09-27 シャープ株式会社 固体撮像装置およびその製造方法
JP4258105B2 (ja) * 2000-06-27 2009-04-30 株式会社デンソー 半導体装置の製造方法
US6495918B1 (en) * 2000-09-05 2002-12-17 Infineon Technologies Ag Chip crack stop design for semiconductor chips
US6492247B1 (en) 2000-11-21 2002-12-10 International Business Machines Corporation Method for eliminating crack damage induced by delaminating gate conductor interfaces in integrated circuits
JP3928695B2 (ja) * 2001-03-30 2007-06-13 セイコーエプソン株式会社 面発光型の半導体発光装置およびその製造方法
US6383930B1 (en) * 2001-07-12 2002-05-07 Taiwan Semiconductor Manufacturing Company Method to eliminate copper CMP residue of an alignment mark for damascene processes
EP1283549A1 (en) * 2001-08-02 2003-02-12 STMicroelectronics S.r.l. Semiconductor device with mechanical stress protection during wafer cutting, and manufacturing process thereof
US7259043B2 (en) * 2002-05-14 2007-08-21 Texas Instruments Incorporated Circular test pads on scribe street area
US6828217B2 (en) 2002-10-31 2004-12-07 Northrop Grumman Corporation Dicing process for GAAS/INP and other semiconductor materials
JP2004172169A (ja) * 2002-11-15 2004-06-17 Toshiba Corp 半導体装置
US20050110151A1 (en) * 2002-11-15 2005-05-26 Itaru Tamura Semiconductor device
US7098676B2 (en) 2003-01-08 2006-08-29 International Business Machines Corporation Multi-functional structure for enhanced chip manufacturibility and reliability for low k dielectrics semiconductors and a crackstop integrity screen and monitor
US6951801B2 (en) * 2003-01-27 2005-10-04 Freescale Semiconductor, Inc. Metal reduction in wafer scribe area
JP2004288816A (ja) * 2003-03-20 2004-10-14 Seiko Epson Corp 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
US7126225B2 (en) * 2003-04-15 2006-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for manufacturing a semiconductor wafer with reduced delamination and peeling
US20050026397A1 (en) * 2003-07-28 2005-02-03 International Business Machines Corporation Crack stop for low k dielectrics
US7098544B2 (en) * 2004-01-06 2006-08-29 International Business Machines Corporation Edge seal for integrated circuit chips
US7868472B2 (en) * 2004-04-08 2011-01-11 Avago Technologies General Ip (Singapore) Pte. Ltd. Thermal dissipation in integrated circuit systems
US7129566B2 (en) * 2004-06-30 2006-10-31 Freescale Semiconductor, Inc. Scribe street structure for backend interconnect semiconductor wafer integration
US7211500B2 (en) * 2004-09-27 2007-05-01 United Microelectronics Corp. Pre-process before cutting a wafer and method of cutting a wafer
JP2006179542A (ja) * 2004-12-21 2006-07-06 Renesas Technology Corp 半導体装置
US7268440B2 (en) * 2005-01-09 2007-09-11 United Microelectronics Corp. Fabrication of semiconductor integrated circuit chips
US20060278957A1 (en) * 2005-06-09 2006-12-14 Zong-Huei Lin Fabrication of semiconductor integrated circuit chips
US20070102791A1 (en) * 2005-11-07 2007-05-10 Ping-Chang Wu Structure of multi-layer crack stop ring and wafer having the same
US20070102792A1 (en) * 2005-11-07 2007-05-10 Ping-Chang Wu Multi-layer crack stop structure
US7553753B2 (en) * 2006-08-31 2009-06-30 Freescale Semiconductor, Inc. Method of forming crack arrest features in embedded device build-up package and package thereof
US7544602B2 (en) * 2007-03-29 2009-06-09 International Business Machines Corporation Method and structure for ultra narrow crack stop for multilevel semiconductor device
US7955955B2 (en) * 2007-05-10 2011-06-07 International Business Machines Corporation Using crack arrestor for inhibiting damage from dicing and chip packaging interaction failures in back end of line structures
US7951688B2 (en) * 2007-10-01 2011-05-31 Fairchild Semiconductor Corporation Method and structure for dividing a substrate into individual devices
US7767552B1 (en) * 2007-11-29 2010-08-03 Marvell International Ltd. Method for avoiding die cracking
US7491578B1 (en) 2008-04-02 2009-02-17 International Business Machines Corporation Method of forming crack trapping and arrest in thin film structures
US7955952B2 (en) * 2008-07-17 2011-06-07 International Business Machines Corporation Crackstop structures and methods of making same
US8039367B2 (en) * 2009-05-13 2011-10-18 United Microelectronics Corp. Scribe line structure and method for dicing a wafer
US20110006389A1 (en) * 2009-07-08 2011-01-13 Lsi Corporation Suppressing fractures in diced integrated circuits
JP5442394B2 (ja) 2009-10-29 2014-03-12 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
US8859390B2 (en) * 2010-02-05 2014-10-14 International Business Machines Corporation Structure and method for making crack stop for 3D integrated circuits
US9093411B2 (en) * 2010-10-19 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Pad structure having contact bars extending into substrate and wafer having the pad structure
US8531008B2 (en) * 2010-11-23 2013-09-10 Infineon Technologies Ag Material structure in scribe line and method of separating chips
JP5678705B2 (ja) * 2011-02-08 2015-03-04 株式会社デンソー 半導体装置の製造方法
JP6053256B2 (ja) * 2011-03-25 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体チップ及びその製造方法、並びに半導体装置
US8742594B2 (en) 2012-09-14 2014-06-03 International Business Machines Corporation Structure and method of making an offset-trench crackstop that forms an air gap adjacent to a passivated metal crackstop
US8937009B2 (en) 2013-04-25 2015-01-20 International Business Machines Corporation Far back end of the line metallization method and structures
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
JP5915636B2 (ja) * 2013-12-18 2016-05-11 ソニー株式会社 半導体装置とその製造方法
KR101697961B1 (ko) * 2015-03-10 2017-01-20 주식회사 세미콘라이트 반도체 발광소자, 및 이의 제조방법
US11069627B2 (en) * 2014-11-06 2021-07-20 Texas Instruments Incorporated Scribe seals and methods of making
US9536842B2 (en) 2014-12-18 2017-01-03 GlobalFoundries, Inc. Structure with air gap crack stop
US9589912B1 (en) 2015-08-27 2017-03-07 Globalfoundries Inc. Integrated circuit structure with crack stop and method of forming same
US9589911B1 (en) 2015-08-27 2017-03-07 Globalfoundries Inc. Integrated circuit structure with metal crack stop and methods of forming same
US9704830B1 (en) 2016-01-13 2017-07-11 International Business Machines Corporation Semiconductor structure and method of making
JP6815237B2 (ja) 2017-03-16 2021-01-20 三菱電機株式会社 半導体装置
DE102017123846B4 (de) 2017-10-13 2020-03-12 Infineon Technologies Austria Ag Leistungshalbleiter-Die und Halbleiterwafer umfassend einen Oxid-Peeling Stopper und Verfahren zum Verarbeiten eines Halbleiterwafers
CN109935552B (zh) * 2019-03-29 2021-02-12 长江存储科技有限责任公司 3d存储器件及其制造方法
US10896878B2 (en) * 2019-06-18 2021-01-19 Nxp B.V. Integrated circuit saw bow break point
JP7428051B2 (ja) * 2020-03-31 2024-02-06 住友大阪セメント株式会社 光導波路素子とそれを用いた光変調デバイス及び光送信装置
US11652069B2 (en) 2020-12-08 2023-05-16 Globalfoundries Singapore Pte. Ltd. Crackstop structures

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5367363A (en) * 1976-11-27 1978-06-15 Mitsubishi Electric Corp Semiconductor device
DE2751485A1 (de) * 1977-11-18 1979-05-23 Semikron Gleichrichterbau Verfahren zum herstellen von halbleiterkoerpern mit definiertem, durch aetzen erzielten und mit einem glas abgedeckten randprofil
JPS567471A (en) * 1979-06-29 1981-01-26 Mitsubishi Electric Corp Semiconductor device
US4356211A (en) * 1980-12-19 1982-10-26 International Business Machines Corporation Forming air-dielectric isolation regions in a monocrystalline silicon substrate by differential oxidation of polysilicon
JPS58137228A (ja) * 1982-02-09 1983-08-15 Toshiba Corp 半導体装置の製造方法
JPS60149151A (ja) * 1984-01-17 1985-08-06 Oki Electric Ind Co Ltd 半導体ウエハのダイシング方法
EP0220404B1 (de) * 1985-09-30 1991-02-06 Siemens Aktiengesellschaft Verfahren zur Begrenzung von Ausbrüchen beim Sägen einer Halbleiterscheibe
US5096855A (en) * 1988-05-23 1992-03-17 U.S. Philips Corporation Method of dicing semiconductor wafers which produces shards less than 10 microns in size
JPH01309351A (ja) * 1988-06-08 1989-12-13 Hitachi Ltd 半導体チツプ
JPH0215652A (ja) * 1988-07-01 1990-01-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
US4976814A (en) * 1988-07-18 1990-12-11 Motorola, Inc. Method of making a ceramic semiconductor package having crack arrestor patterns
US4922326A (en) * 1988-07-18 1990-05-01 Motorola, Inc. Ceramic semiconductor package having crack arrestor patterns
JPH02188942A (ja) * 1989-01-17 1990-07-25 Fujitsu Ltd 多層配線構造を備えた半導体装置の製造方法
JP2737979B2 (ja) * 1989-02-10 1998-04-08 三菱電機株式会社 半導体装置
US5136354A (en) * 1989-04-13 1992-08-04 Seiko Epson Corporation Semiconductor device wafer with interlayer insulating film covering the scribe lines
JPH0750700B2 (ja) * 1989-06-27 1995-05-31 三菱電機株式会社 半導体チップの製造方法
US5017512A (en) * 1989-07-27 1991-05-21 Mitsubishi Denki Kabushiki Kaisha Wafer having a dicing area having a step region covered with a conductive layer and method of manufacturing the same
US5157001A (en) * 1989-09-18 1992-10-20 Matsushita Electric Industrial Co., Ltd. Method of dicing semiconductor wafer along protective film formed on scribe lines
JP2777426B2 (ja) * 1989-10-16 1998-07-16 三洋電機株式会社 半導体装置の製造方法
JPH03283637A (ja) * 1990-03-30 1991-12-13 Fujitsu Ltd 半導体装置
US5196373A (en) * 1990-08-06 1993-03-23 Harris Corporation Method of making trench conductor and crossunder architecture
US5227658A (en) * 1991-10-23 1993-07-13 International Business Machines Corporation Buried air dielectric isolation of silicon islands

Also Published As

Publication number Publication date
US5665655A (en) 1997-09-09
US5530280A (en) 1996-06-25
JPH06232256A (ja) 1994-08-19
EP0605806A2 (en) 1994-07-13
EP0605806A3 (en) 1994-07-27

Similar Documents

Publication Publication Date Title
JP2776457B2 (ja) 半導体デバイスのクラックストップ形成方法及び半導体デバイス
JP3229248B2 (ja) エネルギー解放クラック・ストッパ、集積回路チップ及び電子装置
US7586176B2 (en) Semiconductor device with crack prevention ring
US7977232B2 (en) Semiconductor wafer including cracking stopper structure and method of forming the same
CN102354692B (zh) 晶片和切割晶片的方法
US7622364B2 (en) Bond pad for wafer and package for CMOS imager
TW426980B (en) Wire bonding to copper
TW583750B (en) Process for forming fusible links
EP1609179B1 (en) Internally reinforced bond pads
US20070032059A1 (en) Method of manufacturing a semiconductor structure having a wafer through-contact and a corresponding semiconductor structure
JPH10270388A (ja) クラックストッパを形成する方法
TW200939371A (en) A semiconductor device including a die region designed for aluminum-free solder bump connection and a test structure designed for aluminum-free wire bonding
JP3468188B2 (ja) 半導体装置とその製法
JP2001298029A (ja) ストレスを減少してパッドの下に回路を入れることができるようにするためのデュアル食刻ボンドパッド構造およびそれを形成するための方法
EP2220673A1 (en) Thermal stress reduction
KR20240032986A (ko) 실리콘 ic를 밀봉하기 위한 구조체 및 방법
US6687973B2 (en) Optimized metal fuse process
JPH031570A (ja) 半導体装置接続用接点スタツド構造
US11456253B2 (en) Semiconductor device and method of forming the same
JPH06338563A (ja) 半導体装置及びその製造方法
JP2000058549A (ja) 集積回路配線の形成方法
JPH10312980A (ja) 半導体装置の製造方法
JPH05136271A (ja) 半導体集積回路装置およびその製造方法
US20090001597A1 (en) Semiconductor device having an interconnect electrically connecting a front and backside thereof and a method of manufacture therefor
JP2001110893A (ja) 半導体集積回路装置およびその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees