JPH03283637A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体ウェハのスクライブ領域に関し。

スクライブ領域が占める面積を縮小させて。

半 導体ウェハ上に占める素子領域の面積の増大に対処する
ことを可能にすることを目的とし。

集積回路などの半導体素子が形成された複数個の素子領
域を有し、隣接する素子領域間に各素子領域を個々の半
導体チップに分割するためのスクライブラインを含むス
クライブ領域を設けた半導体ウェハにおいて、スクライ
ブ領域の両端にトレンチを設けるように構成する。

〔産業上の利用分野〕

本発明は、半導体装置、特に半導体ウェハのスクライブ
領域に関する。

集積回路などの半導体素子は、前工程において１枚の半
導体ウェハに多数の素子領域として形成される。その後
、隣接する素子領域間に設けられたスクライブ領域の中
心を走るスクライブラインに沿ってスクライブすること
により１個々の半導体チップに分割される。そして、後
工程を経て完成品と成る。

近年、集積回路の大規模化が進むのに伴って。

半導体ウェハ上に占める素子領域の面積が増大している
。このため、隣接する素子領域間に設けられたスクライ
ブ領域が占める面積を縮小させることが求められている
。

〔従来の技術〕

第３図は、従来例を示す図である。

同図において、３１は半導体ウェハ、３２は絶縁膜、３
３は素子領域、３４はスクライブライン。

３５はスクライブ領域である。

半導体ウェハ３１中には、集積回路などの半導体素子が
形成された複数個の素子領域３３が形成されている。ま
た、隣接する素子領域３３．３３間には、各素子領域３
３．３３を個々の半導体チップに分割するためのスクラ
イブライン３４を含むスクライブ領域３５が設けられて
いる。

本従来例では、半導体ウェハ３１上に形成されたＳｉ島
などから成る絶縁膜３２のスクライブ領域３５に当たる
部分を除去した後、スクライブライン３４に沿ってスク
ライブして各素子領域３３゜３３を個々の半導体チップ
に分割する。

こうすることにより、スクライブが容易になると共に、
破砕した絶縁膜の破片が半導体チップ上に飛び散り、後
工程に悪影響を与えるのを防止することができる。また
、絶縁１Ｍ！３２のひび割れや剥離を防止することがで
きる。

〔発明が解決しようとする課題〕

第３図に示した従来例では、スクライブライン３４に沿
ってスクライブして各素子領域３３，３３を個々の半導
体チップに分割する際に、半導体ウェハ３１中に生じる
歪が素子領域３３．３３に伝播してチップ欠けなどの悪
影響が生じないようにするためには、スクライブ領域の
幅を広くしなければならない。

したがって、従来例では、半導体ウェハ上に占める素子
領域の面積の増大に対処するために、スクライブ領域が
占める面積を縮小させる。という要請に応えることがで
きない、という問題があった。

本発明はこの問題を解決して、スクライブ領域が占める
面積を縮小させて、半導体ウェハ上に占める素子領域の
面積の増大に対処することを可能にした半導体装置を提
供することを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するために９本発明に係る半導体装置
は、集積回路などの半導体素子が形成された複数個の素
子領域を有し、隣接する素子領域間に各素子領域を個々
の半導体チップに分割するためのスクライブラインを含
むスクライブ領域を設けた半導体ウェハにおいて、スク
ライブ領域の両端にトレンチを設けるように構成する。

第１図は２本発明の原理を示す図である。

同図において、ｌは半導体ウェハ、２は素子領域、３は
スクライブライン、４はスクライブ領域。

５はトレンチ、ｆｉは絶縁膜である。

半導体ウェハｌ中には、集積回路などの半導体素子が形
成された複数個の素子領域２が形成されている。また、
隣接する素子領域２．２間には。

各素子領域２，２を個々の半導体チップに分割するため
のスクライブライン３を含むスクライブ領域４が設けら
れている。

スクライブ領域４の両端には、トレンチ５．５が設けら
れている。

〔作　用〕

半導体ウェハｌをスクライブライン３に沿ってスクライ
ブして各素子領域２，２を個々の半導体チップに分割す
る際に半導体ウェハ１中で発生する歪の伝播は、トレン
チ５により阻止される。この結果２分割された半導体チ
ップには、チップ欠けなどの悪影響が発生しない。

トレンチ５．５の間隔は、加工技術の限度まで狭くする
ことができるので、スクライブ領域４の幅を従来例に比
して大幅に狭くすることが可能になる。したがって、ス
クライブ領域４が占める面積を格段に縮小することがで
きるので、半導体ウェハ上に占める素子領域の面積の増
大に対処することが可能になる。

〔実　施　例〕

第２図は９本発明の一実施例を示す図である。

同図（ａ）は平面図、同図（ｂ）はｘ−ｘ’断面図であ
る。

第２図において、２１はＳｔ支持基板、２２はＳｉ基板
、２３はＳｉＯ□、２４は素子領域、２５はスクライブ
ライン、２６はスクライブ領域、２７はトレンチ、２８
はＰＳＧである。

本実施例は９本発明を貼り合わせ５ｏｌ（Ｓｉｆｉｃｏ
ｎ　Ｏｎ　１ｎｓｕｌａｔｏｒ）基板に適用した例であ
る。

貼り合わせＳｏｌ基板とは９表面に酸化膜が形成された
２枚の単結晶Ｓｉ基板同士を直接接合し。

その後一方のＳｉ基板をエッチバック法を用いて所望の
厚さにしたものである。

本実施例に即して説明すると、厚いＳＬ支支持版板２１
上薄いＳｉ基板２２がＳｉＯオ膜２３を間に挟んだ形状
をしている。

Ｓｉ基板２２中には、集積回路などの半導体素子が形成
された複数個の素子領域２４が形成されている。また、
隣接する素子領域２４．２４間には。

各素子領域２４．２４を個々の半導体チップに分割する
ためのスクライブライン２５を含むスクライブ領域２６
が設けられている。

スクライブ領域２６の両端には、トレンチ２７゜２７が
設けられている。

本実施例は貼り合わせＳｏｌ基板を用いているので、　
Ｓｉ基板２２をエツチングすると、　ＳｉＯ□１１１！
２３がストッパーとして働くので、精度良くトレンチ２
７を形成することができる。

トレンチ２７内は、ｐｓｃで被覆されている。

この状態の貼り合わせＳｏｌ基板をスクライブライン２
５に沿ってスクライブして各素子領域２４．２４を個々
の半導体チップに分割する。その際にスクライブ領域２
６内のＳｉ基板２２中で発生する歪の伝播は、トレンチ
２７．２７により完全に阻止される。この結果１分割さ
れた半導体チップには、チップ欠けなどの悪影響が発生
しない。

トレンチ２７．２７の間隔は、加工技術の限度まで狭く
することができるので、スクライブ領域２６の幅を大幅
に狭くすることが可能になる。したがって、スクライブ
領域２６が占める面積を格段に縮小することができるの
で、Ｓｉ基板２２上に占める素子領域２４の面積を充分
に大きくすることが可能になる。

以上２本発明を貼り合わせＳｏｌ基板に適用した例を説
明したが１本発明はこれに限らず９通常の単一の半導体
基板を用いた素子の製造に適用することができる。

〔発明の効果〕

本発明によれば、半導体ウェハ上に占めるスクライブ領
域の面積を大幅に縮小することが可能になるので、集積
回路の大規模化に伴う、半導体ウェハ上に占める素子領
域の面積の増大に対処することが可能になる。

【図面の簡単な説明】

第１図は本発明の原理を示す図。 第２図は本発明の一実施例を示す図。 第３図は従来例を示す図 である。 第１図において １：半導体ウェハ ２：素子領域 ３ニスクライブライン ４ニスクライブ領域 ５ニドレンチ ６：絶縁膜

Claims (1)

【特許請求の範囲】
1. 　集積回路などの半導体素子が形成された複数個の素子
   領域（２，２）を有し、隣接する素子領域（２，２）間
   に各素子領域（２，２）を個々の半導体チップに分割す
   るためのスクライブライン（３）を含むスクライブ領域
   （４）を設けた半導体ウェハ（１）において，スクライ
   ブ領域（４）の両端にトレンチ（５，５）を設けたこと
   を特徴とする半導体装置。