JP6815237B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
特開２０１３−１２６５２号公報（特許文献１）は、複数の半導体素子が形成されたウエハをブレードを用いて切断することによって得られた半導体装置を開示している。複数の半導体素子は、各々、絶縁ゲート型バイポーラトランジスタと、絶縁ゲート型バイポーラトランジスタを囲む耐圧構造部を含んでいる。互いに隣り合う耐圧構造部の間の間隔が６０μｍ以上となるように、ウエハ上に複数の半導体素子が形成されている。そのため、ウエハを切断する工程においてクラックが発生しても、このクラックが耐圧構造部に達せず、耐圧構造部にチッピングが発生しない。
特開２０１３−１２６５２号公報
しかしながら、特許文献１に開示されたウエハでは、互いに隣り合う耐圧構造部の間の間隔が６０μｍ以上であるため、１枚のウエハから得られる半導体装置の収率は低く、半導体装置の製造コストが高い。本発明は、上記の課題を鑑みてなされたものであり、その目的は、素子領域にチッピングが発生することを抑制し得て、かつ、半導体装置の製造コストを低減し得る構造を有する半導体装置を提供することである。
本発明の第１の態様の半導体装置は、基板と、第１の絶縁膜と、第１の非晶質絶縁膜とを備える。基板は、主面と、端面とを有する。主面は、周縁領域と、周縁領域によって囲まれる素子領域とを含む。第１の絶縁膜は、素子領域上と周縁領域上とに設けられている。第１の非晶質絶縁膜は、第１の絶縁膜上に設けられている。第１の非晶質絶縁膜は、周縁領域上に配置され、かつ、素子領域から分離されている。第１の非晶質絶縁膜は、端面に沿ってストライプ状に延在している。第１の非晶質絶縁膜は、端面と面一である。
本発明の第２の態様の半導体装置は、基板と、第１のストライプ構造部と、第２のストライプ構造部とを備えている。基板は、主面と、端面とを有している。主面は、周縁領域と、周縁領域によって囲まれる素子領域とを含んでいる。第１のストライプ構造部は、周縁領域上に位置し、かつ、端面に沿って延在している。第２のストライプ構造部は、周縁領域上に位置し、かつ、端面に沿って延在している。第２のストライプ構造部は、素子領域と第１のストライプ構造部との間に位置している。第１のストライプ構造部は、第２のストライプ構造部よりも厚い。
本発明の第３の態様の半導体装置は、基板を備えている。基板は、主面と、端面と、切欠部とを有している。主面は、周縁領域と、周縁領域によって囲まれる素子領域とを含んでいる。切欠部は、主面に接続されている側面と、側面と端面とに接続されている底面とを有する。切欠部は、基板の露出面のみで構成されている。
本発明の第４の態様の半導体装置は、基板と、第１の多結晶膜とを備えている。基板は、主面と、端面と、切欠部とを有している。主面は、周縁領域と、周縁領域によって囲まれる素子領域とを含んでいる。切欠部は、主面と端面とに接続され、かつ、端面に沿ってストライプ状に延在している。第１の多結晶膜は、切欠部上に設けられ、かつ、端面に沿ってストライプ状に延在している。
本発明の第５の態様の半導体装置は、基板と、第１の多結晶膜とを備えている。基板は、主面と、端面と、第１の溝部とを有している。主面は、周縁領域と、周縁領域によって囲まれる素子領域とを含んでいる。第１の溝部は、周縁領域に形成され、かつ、端面に沿ってストライプ状に延在している。第１の多結晶膜は、第１の溝部内に設けられ、かつ、端面に沿ってストライプ状に延在している。
本発明の半導体装置は、周縁領域の幅を狭くしても、素子領域にチッピングが発生することを防止し得る構造を含んでいる。本発明の半導体装置は、素子領域にチッピングが発生することを抑制し得て、かつ、半導体装置の製造コストを低減し得る構造を有する。
本発明の実施の形態１に係る半導体装置の概略平面図である。 本発明の実施の形態１に係る半導体装置の、図１に示される断面線ＩＩ−ＩＩにおける概略部分拡大断面図である。 本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す概略平面図である。 本発明の実施の形態１に係る半導体装置の製造方法の一工程における、図３に示される領域ＩＶの概略部分拡大平面図である。 本発明の実施の形態１に係る半導体装置の製造方法の一工程における、図４に示される断面線Ｖ−Ｖにおける概略部分拡大断面図である。 本発明の実施の形態１に係る半導体装置の製造方法における、図５に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態１に係る半導体装置の製造方法のフローチャートを示す図である。 本発明の実施の形態２に係る半導体装置の概略部分拡大断面図である。 本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す概略部分拡大平面図である。 本発明の実施の形態２に係る半導体装置の製造方法の一工程における、図９に示される断面線Ｘ−Ｘにおける概略部分拡大断面図である。 本発明の実施の形態２に係る半導体装置の製造方法における、図１０に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態２に係る半導体装置の製造方法のフローチャートを示す図である。 本発明の実施の形態３に係る半導体装置の概略部分拡大断面図である。 本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す概略部分拡大平面図である。 本発明の実施の形態３に係る半導体装置の製造方法の一工程における、図１４に示される断面線ＸＶ−ＸＶにおける概略部分拡大断面図である。 本発明の実施の形態３に係る半導体装置の製造方法における、図１５に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態３に係る半導体装置の製造方法のフローチャートを示す図である。 本発明の実施の形態４に係る半導体装置の概略部分拡大断面図である。 本発明の実施の形態４に係る半導体装置の製造方法の一工程を示す概略部分拡大平面図である。 本発明の実施の形態４に係る半導体装置の製造方法の一工程における、図１９に示される断面線ＸＸ−ＸＸにおける概略部分拡大断面図である。 本発明の実施の形態４に係る半導体装置の製造方法における、図２０に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態４に係る半導体装置の製造方法のフローチャートを示す図である。 本発明の実施の形態５に係る半導体装置の概略部分拡大断面図である。 本発明の実施の形態５に係る半導体装置の製造方法の一工程を示す概略部分拡大平面図である。 本発明の実施の形態５に係る半導体装置の製造方法の一工程における、図２４に示される断面線ＸＸＶ−ＸＸＶにおける概略部分拡大断面図である。 本発明の実施の形態５に係る半導体装置の製造方法における、図２５に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態５に係る半導体装置の製造方法のフローチャートを示す図である。 本発明の実施の形態６に係る半導体装置の概略部分拡大断面図である。 本発明の実施の形態６に係る半導体装置の製造方法の一工程を示す概略部分拡大平面図である。 本発明の実施の形態６に係る半導体装置の製造方法の一工程における、図２９に示される断面線ＸＸＸ−ＸＸＸにおける概略部分拡大断面図である。 本発明の実施の形態６に係る半導体装置の製造方法における、図３０に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態６に係る半導体装置の製造方法のフローチャートを示す図である。 本発明の実施の形態７に係る半導体装置の概略部分拡大断面図である。 本発明の実施の形態７に係る半導体装置の製造方法の一工程を示す概略部分拡大平面図である。 本発明の実施の形態７に係る半導体装置の製造方法の一工程における、図３４に示される断面線ＸＸＸＶ−ＸＸＸＶにおける概略部分拡大断面図である。 本発明の実施の形態７に係る半導体装置の製造方法における、図３５に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態７に係る半導体装置の製造方法のフローチャートを示す図である。 本発明の実施の形態８に係る半導体装置の概略部分拡大断面図である。 本発明の実施の形態８に係る半導体装置の製造方法の一工程を示す概略部分拡大平面図である。 本発明の実施の形態８に係る半導体装置の製造方法の一工程における、図３９に示される断面線ＸＬ−ＸＬにおける概略部分拡大断面図である。 本発明の実施の形態８に係る半導体装置の製造方法における、図４０に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態８に係る半導体装置の製造方法のフローチャートを示す図である。 本発明の実施の形態９に係る半導体装置の概略部分拡大断面図である。 本発明の実施の形態９に係る半導体装置の製造方法の一工程を示す概略部分拡大平面図である。 本発明の実施の形態９に係る半導体装置の製造方法の一工程における、図４４に示される断面線ＸＬＶ−ＸＬＶにおける概略部分拡大断面図である。 本発明の実施の形態９に係る半導体装置の製造方法における、図４５に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態９に係る半導体装置の製造方法のフローチャートを示す図である。 本発明の実施の形態１０に係る半導体装置の概略部分拡大断面図である。 本発明の実施の形態１０に係る半導体装置の製造方法の一工程を示す概略部分拡大平面図である。 本発明の実施の形態１０に係る半導体装置の製造方法の一工程における、図４９に示される断面線Ｌ−Ｌにおける概略部分拡大断面図である。 本発明の実施の形態１０に係る半導体装置の製造方法における、図５０に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態１０に係る半導体装置の製造方法のフローチャートを示す図である。 本発明の実施の形態１１に係る半導体装置の概略部分拡大断面図である。 本発明の実施の形態１１に係る半導体装置の製造方法の一工程を示す概略部分拡大平面図である。 本発明の実施の形態１１に係る半導体装置の製造方法の一工程における、図５４に示される断面線ＬＶ−ＬＶにおける概略部分拡大断面図である。 本発明の実施の形態１１に係る半導体装置の製造方法における、図５５に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態１１に係る半導体装置の製造方法のフローチャートを示す図である。 本発明の実施の形態１２に係る半導体装置の概略部分拡大断面図である。 本発明の実施の形態１２に係る半導体装置の製造方法の一工程を示す概略部分拡大平面図である。 本発明の実施の形態１２に係る半導体装置の製造方法の一工程における、図５９に示される断面線ＬＸ−ＬＸにおける概略部分拡大断面図である。 本発明の実施の形態１２に係る半導体装置の製造方法における、図６０に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態１２に係る半導体装置の製造方法のフローチャートを示す図である。 本発明の実施の形態１３に係る半導体装置の概略部分拡大断面図である。 本発明の実施の形態１３に係る半導体装置の製造方法の一工程を示す概略部分拡大平面図である。 本発明の実施の形態１３に係る半導体装置の製造方法の一工程における、図６４に示される断面線ＬＸＶ−ＬＸＶにおける概略部分拡大断面図である。 本発明の実施の形態１３に係る半導体装置の製造方法における、図６５に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態１３に係る半導体装置の製造方法のフローチャートを示す図である。 本発明の実施の形態１４に係る半導体装置の概略部分拡大断面図である。 本発明の実施の形態１４に係る半導体装置の製造方法の一工程を示す概略部分拡大平面図である。 本発明の実施の形態１４に係る半導体装置の製造方法の一工程における、図６９に示される断面線ＬＸＸ−ＬＸＸにおける概略部分拡大断面図である。 本発明の実施の形態１４に係る半導体装置の製造方法における、図７０に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態１４に係る半導体装置の製造方法のフローチャートを示す図である。 本発明の実施の形態１５に係る半導体装置の概略部分拡大断面図である。 本発明の実施の形態１５に係る半導体装置の製造方法の一工程を示す概略部分拡大平面図である。 本発明の実施の形態１５に係る半導体装置の製造方法の一工程における、図７４に示される断面線ＬＸＸＶ−ＬＸＸＶにおける概略部分拡大断面図である。 本発明の実施の形態１５に係る半導体装置の製造方法における、図７５に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態１５に係る半導体装置の製造方法のフローチャートを示す図である。 本発明の実施の形態１６に係る半導体装置の概略平面図である。 本発明の実施の形態１６に係る半導体装置の、図７８に示される断面線ＬＸＸＩＸ−ＬＸＸＩＸにおける概略部分拡大断面図である。 本発明の実施の形態１６に係る半導体装置の製造方法の一工程を示す概略部分拡大平面図である。 本発明の実施の形態１６に係る半導体装置の製造方法の一工程における、図８０に示される断面線ＬＸＸＸＩ−ＬＸＸＸＩにおける概略部分拡大断面図である。 本発明の実施の形態１６に係る半導体装置の製造方法における、図８１に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態１６に係る半導体装置の製造方法のフローチャートを示す図である。 本発明の実施の形態１７に係る半導体装置の概略部分拡大断面図である。 本発明の実施の形態１７に係る半導体装置の製造方法の一工程を示す概略部分拡大平面図である。 本発明の実施の形態１７に係る半導体装置の製造方法の一工程における、図８５に示される断面線ＬＸＸＸＶＩ−ＬＸＸＸＶＩにおける概略部分拡大断面図である。 本発明の実施の形態１７に係る半導体装置の製造方法における、図８６に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態１７に係る半導体装置の製造方法のフローチャートを示す図である。 本発明の実施の形態１８に係る半導体装置の概略部分拡大断面図である。 本発明の実施の形態１８に係る半導体装置の製造方法の一工程を示す概略部分拡大平面図である。 本発明の実施の形態１８に係る半導体装置の製造方法の一工程における、図９０に示される断面線ＸＣＩ−ＸＣＩにおける概略部分拡大断面図である。 本発明の実施の形態１８に係る半導体装置の製造方法における、図９１に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態１８に係る半導体装置の製造方法のフローチャートを示す図である。 本発明の実施の形態１９に係る半導体装置の概略部分拡大断面図である。 本発明の実施の形態１９に係る半導体装置の製造方法の一工程を示す概略部分拡大平面図である。 本発明の実施の形態１９に係る半導体装置の製造方法の一工程における、図９５に示される断面線ＸＣＶＩ−ＸＣＶＩにおける概略部分拡大断面図である。 本発明の実施の形態１９に係る半導体装置の製造方法における、図９６に示される工程の次工程を示す概略部分拡大断面図である。 本発明の実施の形態１９に係る半導体装置の製造方法のフローチャートを示す図である。
以下、本発明の実施の形態を説明する。なお、同一の構成には同一の参照番号を付し、その説明は繰り返さない。
実施の形態１．
図１及び図２を参照して、実施の形態１に係る半導体装置１を説明する。本実施の形態の半導体装置１は、基板１１と、第１の絶縁膜１６と、第１の非晶質絶縁膜２４とを主に備えている。半導体装置１は、第２の絶縁膜１３と、電極膜２０と、第２の非晶質絶縁膜２３をさらに備えてもよい。
基板１１は、主面１１ａと、端面３０とを有している。基板１１は、特に限定されないが、Ｓｉ基板のような半導体基板であってもよい。端面３０は、主面１１ａに交差している。基板１１の主面１１ａは、周縁領域３と、周縁領域３によって囲まれる素子領域２とを含んでいる。素子領域２上には、能動素子が形成されている。
特定的には、素子領域２は、能動素子領域２ａと、耐圧保持領域２ｂとを含んでもよい。能動素子領域２ａ上には、能動素子が形成されている。能動素子は、パワー半導体素子であってもよい。能動素子は、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）またはダイオードであってもよい。能動素子領域２ａは、耐圧保持領域２ｂによって囲まれている。耐圧保持領域２ｂは、周縁領域３に隣接している。耐圧保持領域２ｂには、耐圧保持構造が形成されている。耐圧保持構造の一例として、基板１１の耐圧保持領域２ｂはｐ-型を有し、基板１１の能動素子領域２ａはｎ-型を有してもよい。耐圧保持構造の一例では、耐圧保持領域２ｂにガードリングが設けられてもよい。
第１の絶縁膜１６は、素子領域２上と周縁領域３上とに設けられている。周縁領域３上に設けられた第１の絶縁膜１６は、素子領域２上に設けられた第１の絶縁膜１６と一体化されてもよい。第１の絶縁膜１６は、例えば、二酸化シリコン膜であってもよい。
第２の絶縁膜１３は、周縁領域３から離れた素子領域２の一部の上に設けられている。素子領域２の一部では、第２の絶縁膜１３は、基板１１と第１の絶縁膜１６との間に設けられている。第２の絶縁膜１３は、フィールド酸化膜であってもよい。第２の絶縁膜１３は、例えば、二酸化シリコン膜であってもよい。
第１の非晶質絶縁膜２４は、周縁領域３上に設けられた第１の絶縁膜１６上に設けられている。第１の非晶質絶縁膜２４は、周縁領域３上に配置され、かつ、素子領域２から分離されている。第１の非晶質絶縁膜２４は、端面３０に沿ってストライプ状に延在している。基板１１の主面１１ａの平面視において、第１の非晶質絶縁膜２４の長さは、端面３０の長さの１／３以上であってもよく、１／２以上であってもよく、２／３以上であってもよく、３／４以上であってもよい。基板１１の主面１１ａの平面視において、第１の非晶質絶縁膜２４の長さは、端面３０の長さに等しいか、または、端面３０の長さよりも小さい。第１の非晶質絶縁膜２４は、基板１１の端面３０と面一である。第１の非晶質絶縁膜２４は、第１の絶縁膜１６と異なる材料で構成されてもよい。第１の非晶質絶縁膜２４は、例えば、非晶質窒化シリコン膜であってもよい。
電極膜２０は、素子領域２上に配置され、かつ、第１の絶縁膜１６上に設けられている。電極膜２０は、周縁領域３から離れていてもよい。電極膜２０は、例えば、ＡｌＳｉ膜またはＡｌ膜であってもよい。
第２の非晶質絶縁膜２３は、素子領域２上に配置されている。第２の非晶質絶縁膜２３は、第１の非晶質絶縁膜２４から分離されている。第２の非晶質絶縁膜２３は、電極膜２０を覆ってもよい。第２の非晶質絶縁膜２３は、電極膜２０から露出している第１の絶縁膜１６の部分上にも形成されてもよい。第２の非晶質絶縁膜２３は、第１の非晶質絶縁膜２４と同じ材料で構成されてもよいし、異なる材料で構成されてもよい。第２の非晶質絶縁膜２３は、例えば、非晶質窒化シリコン膜であってもよい。
図３から図７を参照して、本実施の形態の半導体装置１の製造方法を説明する。
図３から図５及び図７を参照して、本実施の形態の半導体装置１の製造方法は、ウエハ１０の主面１０ａの周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１）を備える。第１の非晶質絶縁膜２４は、例えば、化学的気相成長法（ＣＶＤ）、蒸着法または熱酸化法などを用いて、第１の絶縁膜１６上に形成されてもよい。ウエハ１０は、特に限定されないが、Ｓｉウエハのような半導体ウエハであってもよい。ウエハ１０の主面１０ａは、周縁領域３と、周縁領域３によって囲まれる複数の素子領域２とを含んでいる。周縁領域３は、ウエハ１０の主面１０ａの複数の素子領域２の各々を囲んでいる。
周縁領域３の幅Ｗ1は、例えば、５０μｍ以下であってもよく、４０μｍ以下であってもよい。周縁領域３の幅Ｗ1は、互いに隣り合う素子領域２の間の間隔として定義される。周縁領域３の幅Ｗ1は、例えば、２５μｍより大きくてもよく、３０μｍ以上であってもよい。周縁領域３の幅Ｗ1は、ウエハ１０を切断する（Ｓ３）際に用いられるブレードの最大厚さとウエハ１０に対するブレードの位置合わせ精度との和に等しいか、この和よりも大きい。周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１）は、複数の素子領域２上に第１の絶縁膜１６を形成することと同じ工程で行われてもよい。
図３から図５及び図７を参照して、本実施の形態の半導体装置１の製造方法は、第１の絶縁膜１６上に第１の非晶質絶縁膜２４を形成すること（Ｓ２）を備える。第１の非晶質絶縁膜２４は、例えば、化学的気相成長法（ＣＶＤ）、蒸着法またはスピンコート法などを用いて、第１の絶縁膜１６上に形成されてもよい。第１の非晶質絶縁膜２４は、周縁領域３に配置され、かつ、素子領域２から分離されている。第１の非晶質絶縁膜２４は、第１の方向（例えば、図３のｙ方向）に沿ってストライプ状に延在している。図３及び図５に示されるように、第１の非晶質絶縁膜２４の幅Ｗ2は、周縁領域３の幅Ｗ1よりも小さい。第１の非晶質絶縁膜２４の幅Ｗ2は、第１の方向に直交する第２の方向（例えば、図３のｘ方向）における第１の非晶質絶縁膜２４の長さとして定義される。第１の非晶質絶縁膜２４の幅Ｗ2は、４５μｍ以下であってもよく、３５μｍ以下であってもよい。第１の非晶質絶縁膜２４の幅Ｗ2は、２５μｍ以上であってもよい。
図３に示されるように、第１の非晶質絶縁膜２４は、第１の方向に直交する第２の方向にも沿ってストライプ状に延在してもよい。すなわち、第１の非晶質絶縁膜２４は、第１の絶縁膜１６上に、格子状に形成されてもよい。第１の絶縁膜１６上に第１の非晶質絶縁膜２４を形成すること（Ｓ２）は、電極膜２０上に第２の非晶質絶縁膜２３を形成することと同じ工程で行われてもよい。
図６及び図７を参照して、本実施の形態の半導体装置１の製造方法は、ブレードを用いて、第１の非晶質絶縁膜２４に沿ってウエハ１０を切断すること（Ｓ３）を備える。具体的には、ウエハ１０はダイシングテープ１２に接着される。それから、ブレードを用いて、第１の非晶質絶縁膜２４に沿ってウエハ１０は切断される。ウエハ１０は、複数の基板１１に分割されて、基板１１の端面３０が形成される。基板１１の主面１１ａは、ウエハ１０の主面１０ａの一部である。基板１１の端面３０は、ブレードによって切断された面である。複数の基板１１がダイシングテープ１２から剥離されて、複数の半導体装置１が得られる。
ウエハ１０を切断する（Ｓ３）際、第１の非晶質絶縁膜２４の中央部が除去されるとともに、ブレードの幅方向の両端に、第１の非晶質絶縁膜２４の端部が残存している。そのため、第１の非晶質絶縁膜２４は、端面３０に沿ってストライプ状に延在し、かつ、端面３０と面一である。ブレードは、１５μｍ以上の厚さを有してもよい。ブレードは、３５μｍ以下の厚さを有してもよく、２５μｍ以下の厚さを有してもよい。本実施の形態では、ステップカット法によってウエハ１０は切断されている。ステップカット法は、第１のブレードによってウエハ１０の一部を切削することと、その後、第１のブレードより小さな厚さを有する第２のブレードを用いて、ウエハ１０を完全に切断することとを含んでいる。ウエハ１０は、シングルカット法によって切断されてもよい。シングルカット法は、一つのブレードを用いてウエハ１０を完全に切断する方法である。
ウエハ１０を切断する（Ｓ３）際、ブレードは、最初に、第１の非晶質絶縁膜２４に接触する。ブレードから第１の非晶質絶縁膜２４に大きな機械的エネルギーが加わる。第１の非晶質絶縁膜２４は第１の絶縁膜１６よりも脆い。ブレードが第１の非晶質絶縁膜２４に接触すると、第１の非晶質絶縁膜２４の一部は第１の絶縁膜１６から剥がれる。ブレードの機械的エネルギーの一部は、第１の非晶質絶縁膜２４の一部を第１の絶縁膜１６から剥がすために消費される。第１の非晶質絶縁膜２４は、第１の非晶質絶縁膜２４の下に位置する第１の絶縁膜１６及びウエハ１０にブレードが接触するときにブレードから第１の絶縁膜１６及びウエハ１０に加わる機械的エネルギーを減衰させることができる。
そのため、図６の左側の半導体装置１に示されるように、ブレードがウエハ１０に接触しても、基板１１にチッピング３２が発生することが抑制され得る。また、仮にブレードがウエハ１０に接触したときに基板１１の一部にクラックが発生したとしても、クラックの長さは減少され得て、クラックが素子領域２に達することが防止され得る。こうして、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、図６の右側の半導体装置１に示されるように、周縁領域３の一部にチッピング３２は発生するかもしれないが、素子領域２にチッピング３２が発生することは防止され得る。ウエハ１０の周縁領域３の幅Ｗ1を狭くすることができるため、１枚のウエハ１０から得られる半導体装置１の収率は増加し、半導体装置１の製造コストは減少する。
さらに、第１の非晶質絶縁膜２４は、素子領域２から分離されている。そのため、仮に、ウエハ１０を切断する（Ｓ３）際に第１の非晶質絶縁膜２４に損傷が発生しても、この損傷が、第１の非晶質絶縁膜２４を通して、素子領域２に達することが防止され得る。素子領域２の表面に形成された構造体（例えば、電極膜２０）が破損することが抑制され得る。
本実施の形態の半導体装置１及びその製造方法の効果を説明する。
本実施の形態の半導体装置１は、基板１１と、第１の絶縁膜１６と、第１の非晶質絶縁膜２４とを備える。基板１１は、主面１１ａと、端面３０とを有する。主面１１ａは、周縁領域３と、周縁領域３によって囲まれる素子領域２とを含む。第１の絶縁膜１６は、素子領域２上と周縁領域３上とに設けられている。第１の非晶質絶縁膜２４は、第１の絶縁膜１６上に設けられている。第１の非晶質絶縁膜２４は、周縁領域３上に配置され、かつ、素子領域２から分離されている。第１の非晶質絶縁膜２４は、端面３０に沿ってストライプ状に延在している。第１の非晶質絶縁膜２４は、端面３０と面一である。周縁領域３の幅を狭くしても、第１の非晶質絶縁膜２４は、素子領域２にチッピング３２が発生することを防止し得る。本実施の形態の半導体装置１は、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１の製造コストを低減し得る構造を有している。
本実施の形態の半導体装置１の製造方法は、ウエハ１０の主面１０ａの周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１）を備えている。周縁領域３は、ウエハ１０の主面１０ａの複数の素子領域２の各々を囲んでいる。本実施の形態の半導体装置１の製造方法は、第１の絶縁膜１６上に第１の非晶質絶縁膜２４を形成すること（Ｓ２）を備えている。第１の非晶質絶縁膜２４は、周縁領域３に配置され、かつ、素子領域２から分離されている。第１の非晶質絶縁膜２４は、第１の方向に沿ってストライプ状に延在している。本実施の形態の半導体装置１の製造方法は、ブレードを用いて、第１の非晶質絶縁膜２４に沿ってウエハ１０を切断すること（Ｓ３）をさらに備えている。ウエハ１０を切断する際、第１の非晶質絶縁膜２４の中央部が除去されるとともに、ブレードの幅方向の両端に、第１の非晶質絶縁膜２４の端部が残存している。
第１の非晶質絶縁膜２４は、ブレードから第１の絶縁膜１６及びウエハ１０に加わる機械的エネルギーを減衰させることができる。そのため、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピング３２が発生することが防止され得る。本実施の形態の半導体装置１の製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１の製造コストは低減され得る。
実施の形態２．
図８を参照して、実施の形態２に係る半導体装置１ｂを説明する。本実施の形態の半導体装置１ｂは、実施の形態１の半導体装置１と同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｂでは、素子領域２と第１の非晶質絶縁膜２４との間において、第１の非晶質絶縁膜２４の下に設けられた第１の絶縁膜１６は、素子領域２上に設けられた第１の絶縁膜１６から分離されている。特定的には、第１の非晶質絶縁膜２４の下に設けられた第１の絶縁膜１６と素子領域２上に設けられた第１の絶縁膜１６との間において、第１の絶縁膜１６から基板１１の主面１１ａは露出している。第１の非晶質絶縁膜２４の下に設けられた第１の絶縁膜１６と素子領域２上に設けられた第１の絶縁膜１６との間において、基板１１は、露出された主面１１ａを有している。第１の非晶質絶縁膜２４の下に設けられた第１の絶縁膜１６は、端面３０に沿ってストライプ状に延在している。第１の非晶質絶縁膜２４の下に設けられた第１の絶縁膜１６は、端面３０と面一である。
図９から図１２を参照して、実施の形態２に係る半導体装置１ｂの製造方法を説明する。本実施の形態の半導体装置１ｂの製造方法は、実施の形態１の半導体装置１の製造方法と同様の工程を備えるが、主に以下の点で異なる。
図９、図１０及び図１２を参照して、本実施の形態の半導体装置１ｂの製造方法は、ウエハ１０の主面１０ａの周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１ｂ）を備える。周縁領域３上に形成された第１の絶縁膜１６は、素子領域２上に設けられた第１の絶縁膜１６から分離されている。周縁領域３上に形成された第１の絶縁膜１６は、第１の方向に沿ってストライプ状に延在している。周縁領域３上に形成された第１の絶縁膜１６の幅Ｗ3は、周縁領域３の幅Ｗ1よりも小さい。周縁領域３上に形成された第１の絶縁膜１６の幅Ｗ3は、第１の方向に直交する第２の方向における周縁領域３上に形成された第１の絶縁膜１６の長さとして定義される。周縁領域３上に形成された第１の絶縁膜１６の幅Ｗ3は、４５μｍ以下であってもよく、３５μｍ以下であってもよい。周縁領域３上に形成された第１の絶縁膜１６の幅Ｗ3は、２５μｍ以上であってもよい。第１の絶縁膜１６は、第１の方向に直交する第２の方向にも沿ってストライプ状に延在してもよい。すなわち、第１の絶縁膜１６は、第１の絶縁膜１６上に、格子状に形成されてもよい。
図９、図１０及び図１２を参照して、本実施の形態の半導体装置１ｂの製造方法は、第１の絶縁膜１６上に第１の非晶質絶縁膜２４を形成すること（Ｓ２ｂ）を備える。本実施の形態における第１の絶縁膜１６上に第１の非晶質絶縁膜２４を形成すること（Ｓ２ｂ）は、実施の形態１における第１の絶縁膜１６上に第１の非晶質絶縁膜２４を形成すること（Ｓ２）と基本的に同様である。第１の非晶質絶縁膜２４の幅Ｗ2は、周縁領域３上に形成された第１の絶縁膜１６の幅Ｗ3に等しくてもよいし、周縁領域３上に形成された第１の絶縁膜１６の幅Ｗ3より小さくてもよい。
図１１及び図１２を参照して、本実施の形態の半導体装置１ｂの製造方法は、ブレードを用いて、第１の非晶質絶縁膜２４と周縁領域３上に形成された第１の絶縁膜１６とに沿ってウエハ１０を切断すること（Ｓ３ｂ）を備える。ウエハ１０を切断する（Ｓ３ｂ）際、第１の非晶質絶縁膜２４の中央部と周縁領域３上に形成された第１の絶縁膜１６の中央部とが除去されるとともに、ブレードの幅方向の両端に、第１の非晶質絶縁膜２４の端部と周縁領域３上に形成された第１の絶縁膜１６の端部とが残存している。ウエハ１０を切断した（Ｓ３ｂ）後において、第１の非晶質絶縁膜２４と周縁領域３上に形成された第１の絶縁膜１６とは、半導体装置１ｂの端面３０に沿ってストライプ状に延在し、かつ、基板１１の端面３０と面一である。
本実施の形態の半導体装置１ｂ及びその製造方法は、実施の形態１の半導体装置１及びその製造方法の効果に加えて、以下の効果を奏する。
本実施の形態の半導体装置１ｂでは、素子領域２と第１の非晶質絶縁膜２４との間において、第１の非晶質絶縁膜２４の下に設けられた第１の絶縁膜１６は、素子領域２上に設けられた第１の絶縁膜１６から分離されている。第１の非晶質絶縁膜２４の下に設けられた第１の絶縁膜１６は、端面３０に沿ってストライプ状に延在している。第１の非晶質絶縁膜２４の下に設けられた第１の絶縁膜１６は、端面３０と面一である。
本実施の形態の半導体装置１ｂでは、第１の非晶質絶縁膜２４の下に設けられた第１の絶縁膜１６は、素子領域２上に設けられた第１の絶縁膜１６から分離されている。そのため、第１の非晶質絶縁膜２４の下に形成された第１の絶縁膜１６に発生した損傷が、第１の絶縁膜１６を通して、素子領域２に達することが防止され得る。本実施の形態の半導体装置１ｂは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｂの製造コストを低減し得る構造を有している。
本実施の形態の半導体装置１ｂの製造方法は、ウエハ１０の主面１０ａの周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１ｂ）を備えている。周縁領域３上に形成された第１の絶縁膜１６は、素子領域２から分離されている。周縁領域３上に形成された第１の絶縁膜１６とは、第１の方向に沿ってストライプ状に延在している。本実施の形態の半導体装置１ｂの製造方法は、第１の絶縁膜１６上に第１の非晶質絶縁膜２４を形成すること（Ｓ２）を備えている。第１の非晶質絶縁膜２４は、周縁領域３に配置され、かつ、素子領域２から分離されている。第１の非晶質絶縁膜２４は、第１の方向に沿ってストライプ状に延在している。本実施の形態の半導体装置１ｂの製造方法は、ブレードを用いて、第１の非晶質絶縁膜２４と周縁領域３上に形成された第１の絶縁膜１６とに沿ってウエハ１０を切断すること（Ｓ３ｂ）をさらに備えている。ウエハ１０を切断する（Ｓ３ｂ）際、第１の非晶質絶縁膜２４の中央部と周縁領域３上に形成された第１の絶縁膜１６の中央部とが除去されるとともに、ブレードの幅方向の両端に、第１の非晶質絶縁膜２４の端部と周縁領域３上に形成された第１の絶縁膜１６の端部とが残存している。
本実施の形態の半導体装置１ｂの製造方法では、周縁領域３上にかつ第１の非晶質絶縁膜２４の下に形成された第１の絶縁膜１６は、素子領域２から分離されている。そのため、仮に、ウエハ１０を切断する（Ｓ３ｂ）際に、第１の非晶質絶縁膜２４の下に形成された第１の絶縁膜１６に損傷が発生しても、この損傷が第１の絶縁膜１６を通して素子領域２に達することが防止され得る。本実施の形態の半導体装置１ｂの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｂの製造コストは低減され得る。
実施の形態３．
図１３を参照して、実施の形態３に係る半導体装置１ｃを説明する。本実施の形態の半導体装置１ｃは、実施の形態１の半導体装置１と同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｃは、実施の形態１の第１の非晶質絶縁膜２４に代えて、第３の絶縁膜２５を備えている。第３の絶縁膜２５は、第１の絶縁膜１６の一部上に設けられ、かつ、端面３０に沿ってストライプ状に延在している。第１の絶縁膜１６の一部は、周縁領域３上に設けられ、かつ、端面３０に沿って延在している。第３の絶縁膜２５は、素子領域２から１μｍ以上離れていてもよい。第３の絶縁膜２５は、素子領域２から５μｍ以下離れていてもよい。第３の絶縁膜２５は、端面３０から離れていてもよい。第３の絶縁膜２５は、第１の絶縁膜１６と異なる材料で構成されている。第３の絶縁膜２５は、第２の非晶質絶縁膜２３と同じ材料で構成されてもよいし、異なる材料で構成されてもよい。第３の絶縁膜２５は、例えば、非晶質窒化シリコン膜であってもよい。
本実施の形態の半導体装置１ｃは、第１のストライプ構造部６と、第２のストライプ構造部７とを備えている。第１のストライプ構造部６は、周縁領域３上に位置し、かつ、端面３０に沿って延在している。第２のストライプ構造部７は、周縁領域３上に位置し、かつ、端面３０に沿って延在している。第２のストライプ構造部７は、素子領域２と第１のストライプ構造部６との間に位置している。第１のストライプ構造部６は、第２のストライプ構造部７よりも厚い。第１のストライプ構造部６の幅Ｗ4は、第２のストライプ構造部７の幅Ｗ5より広くてもよい。第２のストライプ構造部７の幅Ｗ5は、例えば、１μｍ以上であってもよい。第２のストライプ構造部７の幅Ｗ5は、例えば、５μｍ以下であってもよい。
第１のストライプ構造部６は、第１の絶縁膜１６の一部と、第１の絶縁膜１６の一部上に設けられた第３の絶縁膜２５とを含んでいる。第２のストライプ構造部７は、第１の絶縁膜１６を含んでいるが、第３の絶縁膜２５を含んでいない。第２のストライプ構造部７では、基板１１の主面１１ａが第１の絶縁膜１６から露出してもよく、第２のストライプ構造部７は第１の絶縁膜１６を含んでいなくてもよい。第１の絶縁膜１６の一部は、周縁領域３上に設けられ、かつ、端面３０に沿ってストライプ状に延在している。
図１４から図１７を参照して、実施の形態３に係る半導体装置１ｃの製造方法を説明する。本実施の形態の半導体装置１ｃの製造方法は、実施の形態１の半導体装置１の製造方法と同様の工程を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｃの製造方法は、実施の形態１における第１の非晶質絶縁膜２４を形成すること（Ｓ２）に代えて、周縁領域３上に設けられた第１の絶縁膜１６上に一対の第３の絶縁膜２５を形成すること（Ｓ４）を備えている。第３の絶縁膜２５は、例えば、化学的気相成長法（ＣＶＤ）、蒸着法またはスピンコート法などを用いて、第１の絶縁膜１６上に形成されてもよい。一対の第３の絶縁膜２５を形成すること（Ｓ４）は、電極膜２０上に第２の非晶質絶縁膜２３を形成することと同じ工程で行われてもよい。
一対の第３の絶縁膜２５は、周縁領域３に配置され、かつ、素子領域２から分離されている。一対の第３の絶縁膜２５は、それぞれ、第１の方向に沿ってストライプ状に延在している。一対の第３の絶縁膜２５は、互いに、第１の方向に直交する第２の方向に離れている。一対の第３の絶縁膜２５の間の間隔は、ウエハ１０を切断する際（Ｓ３ｃ）に用いられるブレードの厚さより広くてもよいし、ブレードの厚さに等しくてもよい。
第１のストライプ構造部６は、周縁領域３のうち、第１の絶縁膜１６上に一対の第３の絶縁膜２５が形成された部分である。第１のストライプ構造部６は、ウエハ１０を切断する（Ｓ３ｃ）際にブレードが接触する部分よりも厚い。第１のストライプ構造部６は、第１のストライプ構造部６の両側に位置し、かつ、第１の方向に沿ってストライプ状に延在する部分よりも厚い。具体的には、第１のストライプ構造部６は、第２のストライプ構造部７及び一対の第３の絶縁膜２５の間の周縁領域３の部分よりも厚い。例えば、第１のストライプ構造部６は、第１の絶縁膜１６と、第１の絶縁膜１６上の第３の絶縁膜２５とを含んでいる。第２のストライプ構造部７及び一対の第３の絶縁膜２５の間の周縁領域３の部分は、それぞれ、第１の絶縁膜１６を含んでいるが、第３の絶縁膜２５を含んでいない。第２のストライプ構造部７は、第１のストライプ構造部６と素子領域２との間に位置し、第１のストライプ構造部６に隣接している。
本実施の形態の半導体装置１ｃの製造方法は、ブレードを用いて、一対の第３の絶縁膜２５に沿ってウエハ１０を切断すること（Ｓ３ｃ）をさらに備えている。ウエハ１０を切断する（Ｓ３ｃ）際、ブレードは一対の第３の絶縁膜２５の間のウエハ１０に接触して、一対の第３の絶縁膜２５の間のウエハ１０がブレードを用いて切断される。ウエハ１０を切断する（Ｓ３ｃ）際、ブレードの幅方向の両端に、一対の第３の絶縁膜２５の少なくとも一部が残存している。特定的には、ウエハ１０を切断する（Ｓ３ｃ）際、ブレードの幅方向の両端に、一対の第３の絶縁膜２５が全て残存してもよい。
ウエハ１０を切断する（Ｓ３ｃ）際、ブレードは、一対の第３の絶縁膜２５の間に位置するウエハ１０の主面１０ａに接触する。一対の第３の絶縁膜２５の間に位置するウエハ１０の主面１０ａ上には、第１の絶縁膜１６だけが形成されている。これに対し、第１のストライプ構造部６におけるウエハ１０の主面１０ａ上には、第１の絶縁膜１６だけでなく、第１の絶縁膜１６上に積層された第３の絶縁膜２５も形成されている。第１のストライプ構造部６が形成されているウエハ１０の部分を欠損させるために必要な機械的エネルギーは、一対の第３の絶縁膜２５の間に位置しかつ第１の絶縁膜１６だけが形成されているウエハ１０の部分を欠損させるために必要な機械的エネルギーよりも大きい。そのため、仮にウエハ１０を切断する（Ｓ３ｃ）際にブレードが接触するウエハ１０の部分の近傍にクラックが発生しても、第１のストライプ構造部６は、このクラックが素子領域２に達することを防止し得る。
こうして、図１６の右側の半導体装置１ｃに示されるように、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピング３２が発生することが防止され得る。ウエハ１０の周縁領域３の幅Ｗ1を狭くすることができるため、１枚のウエハ１０から得られる半導体装置１ｃの収率は増加し、半導体装置１ｃの製造コストは減少する。第２のストライプ構造部７の幅Ｗ5を５μｍ以下とすることによって、第１のストライプ構造部６の幅Ｗ4を拡げることができる。そのため、第１のストライプ構造部６は、素子領域２にチッピング３２が発生することを一層防止し得る。
さらに、第３の絶縁膜２５は、素子領域２から分離されている。第２のストライプ構造部７において、第３の絶縁膜２５は形成されていない。そのため、仮に、ウエハ１０を切断する（Ｓ３ｃ）際に第２のストライプ構造部７の間に設けられた第３の絶縁膜２５に損傷が発生しても、この損傷が、第３の絶縁膜２５を通して、素子領域２に達することが防止され得る。第２のストライプ構造部７の幅Ｗ5を１μｍ以上とすることによって、この損傷が素子領域２に達することが一層防止され得る。素子領域２の表面に形成された構造体（例えば、電極膜２０）が破損することが抑制され得る。
本実施の形態の半導体装置１ｃ及びその製造方法は、実施の形態１の半導体装置１及びその製造方法と同様の効果を奏するが、以下の点で主に異なる。
本実施の形態の半導体装置１ｃは、基板１１と、第１のストライプ構造部６と、第２のストライプ構造部７とを備えている。基板１１は、主面１１ａと、端面３０とを有している。主面１１ａは、周縁領域３と、周縁領域３によって囲まれる素子領域２とを含んでいる。第１のストライプ構造部６は、周縁領域３上に位置し、かつ、端面３０に沿って延在している。第２のストライプ構造部７は、周縁領域３上に位置し、かつ、端面３０に沿って延在している。第２のストライプ構造部７は、素子領域２と第１のストライプ構造部６との間に位置している。第１のストライプ構造部６は、第２のストライプ構造部７よりも厚い。周縁領域３の幅を狭くしても、第１のストライプ構造部６は、素子領域２にチッピング３２が発生することを防止し得る。本実施の形態の半導体装置１ｃは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｃの製造コストを低減し得る構造を有している。
本実施の形態の半導体装置１ｃでは、第１のストライプ構造部６は、第１の絶縁膜１６の一部と、第１の絶縁膜１６の一部上に設けられた第３の絶縁膜２５とを含んでいる。第２のストライプ構造部７は、第１の絶縁膜１６を含んでいる。第１の絶縁膜１６は、素子領域２上と周縁領域３上とに設けられている。第１の絶縁膜１６の一部は、周縁領域３上に設けられ、かつ、端面３０に沿ってストライプ状に延在している。第３の絶縁膜２５は、端面３０に沿ってストライプ状に延在している。第２のストライプ構造部７は、第３の絶縁膜２５を素子領域２から分離している。そのため、第３の絶縁膜２５に損傷が発生しても、この損傷が、第３の絶縁膜２５を通して、素子領域２に達することが防止され得る。素子領域２の表面に形成された構造体（例えば、電極膜２０）が破損することが抑制され得る。本実施の形態の半導体装置１ｃは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｃの製造コストを低減し得る構造を有している。
本実施の形態の半導体装置１ｃの製造方法は、周縁領域３上に設けられた第１の絶縁膜１６上に一対の第３の絶縁膜２５を形成すること（Ｓ４）をさらに備えている。一対の第３の絶縁膜２５は、素子領域２から分離されている。一対の第３の絶縁膜２５は、それぞれ、第１の方向に沿ってストライプ状に延在している。本実施の形態の半導体装置１ｃの製造方法は、ブレードを用いて、第３の絶縁膜２５に沿ってウエハ１０を切断すること（Ｓ３ｃ）をさらに備えている。ウエハ１０を切断する際、ブレードの幅方向の両端に、第３の絶縁膜２５の少なくとも一部が残存している。
第１の絶縁膜１６と、第１の絶縁膜１６上の第３の絶縁膜２５とを含む第１のストライプ構造部６は、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピング３２が発生することを防止し得る。本実施の形態の半導体装置１ｃの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｃの製造コストは低減され得る。
一対の第３の絶縁膜２５は、素子領域２から分離されている。そのため、第２のストライプ構造部７の間に設けられた第３の絶縁膜２５に損傷が発生しても、この損傷が、第３の絶縁膜２５を通して、素子領域２に達することが防止され得る。素子領域２の表面に形成された構造体（例えば、電極膜２０）が破損することが抑制され得る。本実施の形態の半導体装置１ｃの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｃの製造コストは低減され得る。
実施の形態４．
図１８を参照して、実施の形態４に係る半導体装置１ｄを説明する。本実施の形態の半導体装置１ｄは、実施の形態３の半導体装置１ｃと同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｄでは、第１のストライプ構造部６は、第４の絶縁膜１４と、第４の絶縁膜１４上に設けられた第１の絶縁膜１６と、第１の絶縁膜１６上に設けられた第１の導電性膜２１とを含んでいる。第４の絶縁膜１４は、周縁領域３上に設けられ、かつ、端面３０に沿ってストライプ状に延在している。第１の導電性膜２１は、端面３０に沿ってストライプ状に延在している。第１のストライプ構造部６では、第４の絶縁膜１４と第１の絶縁膜１６と第１の導電性膜２１とが互いに積層されている。
第４の絶縁膜１４は、周縁領域３上に設けられ、かつ、端面３０に沿ってストライプ状に延在している。第４の絶縁膜１４は、素子領域２から離れている。第４の絶縁膜１４は、第２の絶縁膜１３と同じ材料で構成されてもよいし、異なる材料で構成されてもよい。第４の絶縁膜１４は、例えば、二酸化シリコン膜であってもよい。
第１の導電性膜２１は、第１の絶縁膜１６上に設けられ、かつ、端面３０に沿ってストライプ状に延在している。第１の導電性膜２１は、素子領域２から離れている。第１の導電性膜２１は、第１の絶縁膜１６よりも厚くてもよい。第１の導電性膜２１は、電極膜２０と同じ材料で構成されてもよいし、異なる材料で構成されてもよい。第１の導電性膜２１は、例えば、ＡｌＳｉ膜またはＡｌ膜であってもよい。
第１のストライプ構造部６及び第２のストライプ構造部７は、第２の非晶質絶縁膜２３をさらに備えてもよい。第２の非晶質絶縁膜２３は、第１の導電性膜２１を覆ってもよい。第１のストライプ構造部６では、第４の絶縁膜１４と第１の絶縁膜１６と第１の導電性膜２１と第２の非晶質絶縁膜２３とが互いに積層されてもよい。第２のストライプ構造部７では、第１の絶縁膜１６と第２の非晶質絶縁膜２３とが互いに積層されてもよい。
図１９から図２２を参照して、実施の形態４に係る半導体装置１ｄの製造方法を説明する。本実施の形態の半導体装置１ｄの製造方法は、実施の形態３の半導体装置１ｃの製造方法と同様の工程を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｄの製造方法は、ウエハ１０の主面１０ａの周縁領域３上に一対の第４の絶縁膜１４を形成すること（Ｓ５）を備えている。一対の第４の絶縁膜１４は、例えば、化学的気相成長法（ＣＶＤ）、蒸着法または熱酸化法などを用いて、第１の絶縁膜１６上に形成されてもよい。一対の第４の絶縁膜１４は、素子領域２から分離されている。一対の第４の絶縁膜１４は、それぞれ、第１の方向に沿ってストライプ状に延在している。一対の第４の絶縁膜１４は、互いに、第１の方向に直交する第２の方向に離れている。一対の第４の絶縁膜１４の間の間隔は、ウエハ１０を切断する際（Ｓ３ｄ）に用いられるブレードの厚さよりも広くてもよいし、等しくてもよい。周縁領域３上に一対の第４の絶縁膜１４を形成すること（Ｓ５）は、複数の素子領域２上に第２の絶縁膜１３を形成することと同じ工程で行われてもよい。
本実施の形態の半導体装置１ｄの製造方法は、素子領域２を囲む主面１１ａの周縁領域３上に、第１の絶縁膜１６を形成すること（Ｓ１ｄ）を備えている。本実施の形態における周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１ｄ）は、実施の形態１における周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１）と基本的に同様である。第１の絶縁膜１６は、一対の第４の絶縁膜１４を覆っている。周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１ｄ）は、ウエハ１０の複数の素子領域２上に第１の絶縁膜１６を形成することと同じ工程で行われてもよい。一対の第４の絶縁膜１４において、ウエハ１０の主面１０ａは、第１の絶縁膜１６から露出してもよい。
本実施の形態の半導体装置１ｄの製造方法は、周縁領域３上に設けられた第１の絶縁膜１６上に一対の第１の導電性膜２１を形成すること（Ｓ６）を備えている。一対の第１の導電性膜２１は、例えば、蒸着法などを用いて、第１の絶縁膜１６上に形成されてもよい。一対の第１の導電性膜２１は、素子領域２から分離されている。一対の第１の導電性膜２１は、それぞれ、第１の方向に沿ってストライプ状に延在している。一対の第１の導電性膜２１は、互いに、第１の方向に直交する第２の方向に離れている。主面１１ａの平面視において、一対の第１の導電性膜２１は一対の第４の絶縁膜１４と重なっている。一対の第１の導電性膜２１の間の間隔は、ウエハ１０を切断する際（Ｓ３ｄ）に用いられるブレードの厚さよりも広くてもよいし、等しくてもよい。一対の第１の導電性膜２１を形成すること（Ｓ６）は、複数の素子領域２上に電極膜２０を形成することと同じ工程で行われてもよい。
第１のストライプ構造部６は、第４の絶縁膜１４と、第４の絶縁膜１４上の第１の絶縁膜１６と、第１の絶縁膜１６上の第１の導電性膜２１とを含んでいる。第２のストライプ構造部７は、第１の絶縁膜１６を含んでいるが、第４の絶縁膜１４と第１の導電性膜２１とを含んでいない。一対の第１の導電性膜２１の間かつ一対の第４の絶縁膜１４の間の周縁領域３の部分もまた、第４の絶縁膜１４と第１の導電性膜２１とを含んでいない。
本実施の形態の半導体装置１ｄの製造方法は、ブレードを用いて、第４の絶縁膜１４及び第１の導電性膜２１に沿ってウエハ１０を切断すること（Ｓ３ｄ）とを備えている。ウエハ１０を切断する（Ｓ３ｄ）際、ブレードは、一対の第４の絶縁膜１４と一対の第１の導電性膜２１との間のウエハ１０に接触する。一対の第４の絶縁膜１４と一対の第１の導電性膜２１との間のウエハ１０が、ブレードを用いて切断される。ウエハ１０を切断する（Ｓ３ｄ）際、ブレードの幅方向の両端に、第４の絶縁膜１４の少なくとも一部と第１の導電性膜２１の少なくとも一部とが残存している。特定的には、ウエハ１０を切断する（Ｓ３ｄ）際、ブレードの幅方向の両端に、第４の絶縁膜１４の全てと第１の導電性膜２１の全てとが残存してもよい。
ウエハ１０を切断する（Ｓ３ｄ）際、ブレードは、一対の第１の導電性膜２１の間かつ一対の第４の絶縁膜１４の間に位置するウエハ１０の主面１０ａに接触する。一対の第１の導電性膜２１の間かつ一対の第４の絶縁膜１４の間に位置するウエハ１０の主面１０ａ上には、第４の絶縁膜１４及び第１の導電性膜２１が形成されていない。これに対し、第１のストライプ構造部６におけるウエハ１０の主面１０ａ上には、第１の絶縁膜１６だけでなく第４の絶縁膜１４及び第１の導電性膜２１も形成されている。第１のストライプ構造部６が形成されているウエハ１０の部分を欠損させるため必要な機械的エネルギーは、一対の第１の導電性膜２１の間かつ一対の第４の絶縁膜１４の間に位置するウエハ１０の部分を欠損させるため必要な機械的エネルギーよりも大きい。そのため、仮にウエハ１０を切断する（Ｓ３ｄ）際にブレードが接触するウエハ１０の部分の近傍にクラックが発生しても、第１のストライプ構造部６は、このクラックが素子領域２に達することを防止し得る。
こうして、図２１の右側の半導体装置１ｄに示されるように、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピング３２が発生することが防止され得る。ウエハ１０の周縁領域３の幅Ｗ1を狭くすることができるため、１枚のウエハ１０から得られる半導体装置１ｄの収率は増加し、半導体装置１ｄの製造コストは減少する。
さらに、第４の絶縁膜１４及び第１の導電性膜２１は、素子領域２から分離されている。第２のストライプ構造部７において、第４の絶縁膜１４及び第１の導電性膜２１は形成されていない。そのため、仮に、ウエハ１０を切断する（Ｓ３ｄ）際に第２のストライプ構造部７の間に設けられた第４の絶縁膜１４と第１の導電性膜２１とに損傷が発生しても、この損傷が、第４の絶縁膜１４及び第１の導電性膜２１を通して素子領域２に達することが防止され得る。素子領域２の表面に形成された構造体（例えば、電極膜２０）が破損することが抑制され得る。
本実施の形態の半導体装置１ｄ及びその製造方法は、以下のように、実施の形態３の半導体装置１ｃ及びその製造方法と同様の効果を奏する。
本実施の形態の半導体装置１ｄでは、第１のストライプ構造部６は、第４の絶縁膜１４と、第４の絶縁膜１４上に設けられた第１の絶縁膜１６と、第１の絶縁膜１６上に設けられた第１の導電性膜２１とを含んでいる。第４の絶縁膜１４は、周縁領域３上に設けられ、かつ、端面３０に沿ってストライプ状に延在している。第１の導電性膜２１は、端面３０に沿ってストライプ状に延在している。第１のストライプ構造部６は、素子領域２にチッピング３２が発生することを防止し得る。本実施の形態の半導体装置１ｄは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｄの製造コストを低減し得る構造を有している。
第２のストライプ構造部７は、第４の絶縁膜１４及び第１の導電性膜２１を素子領域２から分離している。そのため、第４の絶縁膜１４及び第１の導電性膜２１に損傷が発生しても、この損傷が、第４の絶縁膜１４及び第１の導電性膜２１を通して、素子領域２に達することが防止され得る。素子領域２の表面に形成された構造体（例えば、電極膜２０）が破損することが抑制され得る。本実施の形態の半導体装置１ｄは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｄの製造コストを低減し得る構造を有している。
本実施の形態の半導体装置１ｄの製造方法は、ウエハ１０の主面１０ａの周縁領域３上に一対の第４の絶縁膜１４を形成すること（Ｓ５）をさらに備える。一対の第４の絶縁膜１４は、周縁領域３に配置され、かつ、素子領域２から分離されている。一対の第４の絶縁膜１４は、第１の方向に沿ってストライプ状に延在している。本実施の形態の半導体装置１ｄの製造方法は、周縁領域３上に設けられた第４の絶縁膜１４上に第１の絶縁膜１６を形成すること（Ｓ１ｄ）を備えている。第１の絶縁膜１６は、第４の絶縁膜１４を覆っている。本実施の形態の半導体装置１ｄの製造方法は、第１の絶縁膜１６上に一対の第１の導電性膜２１を形成すること（Ｓ６）を備えている。一対の第１の導電性膜２１は、周縁領域３に配置され、かつ、素子領域２から分離されている。一対の第１の導電性膜２１は、第１の方向に沿ってストライプ状に延在している。主面１１ａの平面視において、一対の第１の導電性膜２１は一対の第４の絶縁膜１４と重なっている。本実施の形態の半導体装置１ｄの製造方法は、ブレードを用いて、第４の絶縁膜１４及び第１の導電性膜２１に沿ってウエハ１０を切断すること（Ｓ３ｄ）とを備えている。ウエハ１０を切断する際（Ｓ３ｄ）、ブレードの幅方向の両端に、第４の絶縁膜１４の少なくとも一部と第１の導電性膜２１の少なくとも一部とが残存している。
第４の絶縁膜１４と、第４の絶縁膜１４上の第１の絶縁膜１６と、第１の絶縁膜１６上の第１の導電性膜２１とを含む第１のストライプ構造部６は、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピング３２が発生することを防止し得る。本実施の形態の半導体装置１ｄの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｄの製造コストは低減され得る。
一対の第４の絶縁膜１４及び一対の第１の導電性膜２１は、素子領域２から分離されている。そのため、第２のストライプ構造部７の間に設けられた第４の絶縁膜１４と第１の導電性膜２１とに損傷が発生しても、この損傷が、第４の絶縁膜１４及び第１の導電性膜２１を通して、素子領域２に達することが防止され得る。素子領域２の表面に形成された構造体（例えば、電極膜２０）が破損することが抑制され得る。本実施の形態の半導体装置１ｄの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｄの製造コストは低減され得る。
実施の形態５．
図２３を参照して、実施の形態５に係る半導体装置１ｅを説明する。本実施の形態の半導体装置１ｅは、実施の形態２の半導体装置１ｂと同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｅは、周縁領域３上に設けれれた第１の絶縁膜１６上に設けられた第３の絶縁膜２５をさらに備えている。第３の絶縁膜２５は、素子領域２と第１の非晶質絶縁膜２４との間に設けられている。第３の絶縁膜２５は、素子領域２及び第１の非晶質絶縁膜２４から分離されている。第３の絶縁膜２５は、端面３０に沿ってストライプ状に延在している。本実施の形態の第３の絶縁膜２５は、実施の形態３の第３の絶縁膜２５と同様の材料で構成されている。
本実施の形態の半導体装置１ｅでは、第３の絶縁膜２５と第１の非晶質絶縁膜２４との間において、第１の非晶質絶縁膜２４の下に設けられた第１の絶縁膜１６は、第３の絶縁膜２５の下に設けられた第１の絶縁膜１６から分離されてもよい。第３の絶縁膜２５と第１の非晶質絶縁膜２４との間において、基板１１の主面１１ａは、第１の絶縁膜１６、第１の非晶質絶縁膜２４及び第３の絶縁膜２５から露出してもよい。第１の非晶質絶縁膜２４の下に設けられた第１の絶縁膜１６と第３の絶縁膜２５の下に設けられた第１の絶縁膜１６との間において、基板１１は、露出された主面１１ａを有してもよい。第１の非晶質絶縁膜２４の下に設けられた第１の絶縁膜１６は、端面３０に沿ってストライプ状に延在してもよい。第１の非晶質絶縁膜２４の下に設けられた第１の絶縁膜１６は、端面３０と面一であってもよい。
第１のストライプ構造部６は、第１の絶縁膜１６の一部（１６ｅ）と、第１の絶縁膜１６の一部（１６ｅ）上に設けられた第３の絶縁膜２５とを含む。第１のストライプ構造部６は、第１のストライプ構造部６の両側に位置する第２のストライプ構造部７，７ｂよりも厚い。第２のストライプ構造部７は、第１のストライプ構造部６に隣接し、かつ、第１のストライプ構造部６と素子領域２との間に位置している。第２のストライプ構造部７は、周縁領域３上に設けられた第１の絶縁膜１６を含んでもよいが、第３の絶縁膜２５を含んでいない。第２のストライプ構造部７は、第１の絶縁膜１６を含んでいなくてもよく、主面１１ａが第１の絶縁膜１６及び第３の絶縁膜２５から露出してもよい。
第２のストライプ構造部７ｂは、第１のストライプ構造部６に隣接し、かつ、第１のストライプ構造部６と端面３０との間に位置している。第２のストライプ構造部７ｂは、第１の絶縁膜１６及び第３の絶縁膜２５を含んでおらず、主面１１ａは第１の絶縁膜１６及び第３の絶縁膜２５から露出している。第２のストライプ構造部７ｂは、第３の絶縁膜２５を含まないが、周縁領域３上に設けられた第１の絶縁膜１６を含んでもよい。
図２４から図２７を参照して、実施の形態５に係る半導体装置１ｅの製造方法を説明する。本実施の形態の半導体装置１ｅの製造方法は、実施の形態２の半導体装置１ｂの製造方法と同様の工程を備えるが、主に以下の点で異なる。
図２４、図２５及び図２７を参照して、本実施の形態の半導体装置１ｅの製造方法は、ウエハ１０の主面１０ａの周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１ｅ）を備える。本実施の形態における第１の絶縁膜１６を形成すること（Ｓ１ｅ）は、実施の形態１における第１の絶縁膜１６を形成すること（Ｓ１）と基本的に同様である。周縁領域３上に形成された第１の絶縁膜１６は、第１の方向に沿ってストライプ状に延在している。周縁領域３上に形成された第１の絶縁膜１６は、第１の方向に沿ってストライプ状に延在している第１の絶縁膜部分（１６）と、第１の方向に沿ってストライプ状に延在している第２の絶縁膜部分１６ｅとを含んでいる。第２の絶縁膜部分１６ｅは、第１の絶縁膜部分（１６）と素子領域２との間に配置されている。第１の絶縁膜部分（１６）は、第２の絶縁膜部分１６ｅから分離されてもよい。第２の絶縁膜部分１６ｅは、素子領域２上に設けられた第１の絶縁膜１６と一体化されてもよい。第１の絶縁膜部分（１６）の幅Ｗ3は、周縁領域３の幅Ｗ1よりも小さい。
図２４、図２５及び図２７を参照して、本実施の形態の半導体装置１ｅの製造方法は、第１の絶縁膜部分（１６）上に第１の非晶質絶縁膜２４を形成すること（Ｓ２ｅ）を備える。本実施の形態における第１の非晶質絶縁膜２４を形成すること（Ｓ２ｅ）は、実施の形態１における第１の非晶質絶縁膜２４を形成すること（Ｓ２）と基本的に同様である。第１の非晶質絶縁膜２４は、周縁領域３に配置され、かつ、素子領域２から分離されている。第１の非晶質絶縁膜２４は、第１の方向に沿ってストライプ状に延在している。第１の非晶質絶縁膜２４の幅Ｗ2は、周縁領域３の幅Ｗ1よりも小さい。第１の非晶質絶縁膜２４の幅Ｗ2は、第１の絶縁膜部分（１６）の幅Ｗ3に等しくてもよいし、第１の絶縁膜部分（１６）の幅Ｗ3より小さくてもよい。第１の非晶質絶縁膜２４を形成すること（Ｓ２ｅ）は、複数の素子領域２上に第２の非晶質絶縁膜２３を形成することと同じ工程で行われてもよい。
本実施の形態の半導体装置１ｅの製造方法は、第２の絶縁膜部分１６ｅ上に一対の第３の絶縁膜２５を形成すること（Ｓ４ｅ）をさらに備えている。本実施の形態における第３の絶縁膜２５を形成すること（Ｓ４ｅ）は、実施の形態３における第３の絶縁膜２５を形成すること（Ｓ４）と基本的に同様である。一対の第３の絶縁膜２５は、周縁領域３に配置され、かつ、素子領域２及び第１の非晶質絶縁膜２４から分離されている。一対の第３の絶縁膜２５は、それぞれ、第１の方向に沿ってストライプ状に延在している。一対の第３の絶縁膜２５は、互いに、第１の方向に直交する第２の方向に離れている。一対の第３の絶縁膜２５の間の間隔は、ウエハ１０を切断する際（Ｓ３ｅ）に用いられるブレードの厚さよりも広い。第２の絶縁膜部分１６ｅ上に一対の第３の絶縁膜２５を形成すること（Ｓ４ｅ）は、第１の絶縁膜部分（１６）上に第１の非晶質絶縁膜２４を形成すること（Ｓ２ｅ）と同じ工程で行われてもよい。第２の絶縁膜部分１６ｅ上に一対の第３の絶縁膜２５を形成すること（Ｓ４ｅ）は、複数の素子領域２上に第２の非晶質絶縁膜２３を形成することと同じ工程で行われてもよい。
本実施の形態の半導体装置１ｅの製造方法は、ブレードを用いて、第１の非晶質絶縁膜２４及び一対の第３の絶縁膜２５に沿ってウエハ１０を切断すること（Ｓ３ｅ）をさらに備えている。ウエハ１０を切断する（Ｓ３ｅ）際、第１の非晶質絶縁膜２４の中央部と第１の絶縁膜部分（１６）の中央部とが除去されるとともに、ブレードの幅方向の両端に、第１の非晶質絶縁膜２４の端部と第１の絶縁膜部分（１６）の端部とが残存している。そのため、第１の非晶質絶縁膜２４と第１の絶縁膜部分（１６）とは、半導体装置１ｅの端面３０に沿ってストライプ状に延在し、かつ、基板１１の端面３０と面一である。ウエハ１０を切断する（Ｓ３ｅ）際、ブレードの幅方向の両端に、一対の第３の絶縁膜２５の少なくとも一部が残存している。特定的には、ウエハ１０を切断する（Ｓ３ｅ）際、ブレードの幅方向の両端に、一対の第３の絶縁膜２５が全て残存してもよい。
本実施の形態における第１の非晶質絶縁膜２４は、実施の形態１における第１の非晶質絶縁膜２４と同様に、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピング３２が発生することを防止し得る。さらに、本実施の形態における第１のストライプ構造部６は、実施の形態３における第１のストライプ構造部６と同様に、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピング３２が発生することを防止し得る。
第１のストライプ構造部６の両側には、第１のストライプ構造部６よりも薄い第２のストライプ構造部７，７ｂが形成されている。そのため、仮に、ウエハ１０を切断する（Ｓ３ｅ）際に第１の絶縁膜部分（１６）及び第３の絶縁膜２５の少なくとも１つに損傷が発生しても、この損傷が、第１の絶縁膜部分（１６）及び第３の絶縁膜２５の少なくとも１つを通して素子領域２に達することが防止され得る。素子領域２の表面に形成された構造体（例えば、電極膜２０）が破損することが抑制され得る。
本実施の形態の半導体装置１ｅ及びその製造方法は、以下のように、実施の形態１の半導体装置１及びその製造方法の効果に加えて、実施の形態３の半導体装置１ｃ及びその製造方法の効果を奏する。
本実施の形態の半導体装置１ｅは、周縁領域３上に設けられた第１の絶縁膜１６上に設けられた第３の絶縁膜２５をさらに備えている。第３の絶縁膜２５は、素子領域２と第１の非晶質絶縁膜２４との間に設けられている。第３の絶縁膜２５は、素子領域２及び第１の非晶質絶縁膜２４から分離されている。第３の絶縁膜２５は、端面３０に沿ってストライプ状に延在している。第１の絶縁膜１６と第１の絶縁膜１６上に積層された第３の絶縁膜２５とを含む第１のストライプ構造部６と、第１の非晶質絶縁膜２４とは、周縁領域の幅を狭くしても、素子領域２にチッピング３２が発生することを防止し得る。本実施の形態の半導体装置１ｅは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｅの製造コストを低減し得る構造を有している。
本実施の形態の半導体装置１ｅの製造方法は、ウエハ１０の主面１０ａの周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１ｅ）を備える。周縁領域３上に形成された第１の絶縁膜１６は、第１の方向に沿ってストライプ状に延在している第１の絶縁膜部分（１６）と、第１の方向に沿ってストライプ状に延在している第２の絶縁膜部分１６ｅとを含んでいる。第２の絶縁膜部分１６ｅは、第１の絶縁膜部分（１６）と素子領域２との間に配置されている。本実施の形態の半導体装置１ｅの製造方法は、第１の絶縁膜部分（１６）上に第１の非晶質絶縁膜２４を形成すること（Ｓ２ｅ）を備える。第１の非晶質絶縁膜２４は、周縁領域３に配置され、かつ、素子領域２から分離されている。第１の非晶質絶縁膜２４は、第１の方向に沿ってストライプ状に延在している。
本実施の形態の半導体装置１ｅの製造方法は、第２の絶縁膜部分１６ｅ上に一対の第３の絶縁膜２５を形成すること（Ｓ４ｅ）をさらに備えている。一対の第３の絶縁膜２５は、周縁領域３に配置され、かつ、素子領域２及び第１の非晶質絶縁膜２４から分離されている。第３の絶縁膜２５は、第１の方向に沿ってストライプ状に延在している。本実施の形態の半導体装置１ｅの製造方法は、ブレードを用いて、第１の非晶質絶縁膜２４及び第３の絶縁膜２５に沿ってウエハ１０を切断すること（Ｓ３ｅ）をさらに備えている。ウエハ１０を切断する（Ｓ３ｅ）際、第１の非晶質絶縁膜２４の中央部と第１の絶縁膜部分（１６）の中央部とが除去されるとともに、ブレードの幅方向の両端に、第１の非晶質絶縁膜２４の端部と第１の絶縁膜部分（１６）の端部とが残存している。
第１の絶縁膜１６と第１の絶縁膜１６上に積層された第３の絶縁膜２５とを含む第１のストライプ構造部６と、第１の非晶質絶縁膜２４とは、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、ウエハ１０を切断する（Ｓ３ｅ）際に素子領域２にチッピング３２が発生することを防止し得る。本実施の形態の半導体装置１ｅの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｅの製造コストは低減され得る。
実施の形態６．
図２８を参照して、実施の形態６に係る半導体装置１ｆを説明する。本実施の形態の半導体装置１ｆは、実施の形態１の半導体装置１と同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｆでは、基板１１は、主面１１ａと、端面３０と、主面１１ａと端面３０とに接続されている切欠部３５とを含んでいる。切欠部３５は、主面１１ａに接続されている側面３６と、側面３６と端面３０とに接続されている底面３７とを有する。切欠部３５は、基板１１の露出面のみで構成されている。
図２９から図３２を参照して、実施の形態６に係る半導体装置１ｆの製造方法を説明する。本実施の形態の半導体装置１ｆの製造方法は、実施の形態１の半導体装置１の製造方法と同様の工程を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｆの製造方法は、ウエハ１０の主面１０ａの周縁領域３に溝部３５ｆを形成すること（Ｓ８）を備えている。溝部３５ｆは、ウエハ１０の周縁領域３の一部をエッチングすることによって形成されてもよい。溝部３５ｆは、素子領域２から離れている。溝部３５ｆは、第１の方向に沿ってストライプ状に延在している。溝部３５ｆは、主面１１ａに接続されている側面３６ｆと、側面３６ｆに接続されている底面３７ｆとを有する。溝部３５ｆは、基板１１の露出面のみで構成されている。溝部３５ｆの幅Ｗ6は、周縁領域３の幅Ｗ1よりも小さい。溝部３５ｆの幅Ｗ6は、ウエハ１０を切断する（Ｓ３ｆ）際に用いられるブレードの最大幅よりも広い。
本実施の形態の半導体装置１ｆの製造方法は、ウエハ１０の主面１０ａの周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１ｆ）を備えてもよい。本実施の形態における第１の絶縁膜１６を形成すること（Ｓ１ｆ）は、実施の形態１における第１の絶縁膜１６を形成すること（Ｓ１）と基本的に同様である。第１の絶縁膜１６は、溝部３５ｆの両側のウエハ１０の主面１０ａ上に設けられる。
本実施の形態の半導体装置１ｆの製造方法は、ブレードを用いて、溝部３５ｆに沿ってウエハ１０を切断すること（Ｓ３ｆ）を備えている。ウエハ１０を切断する（Ｓ３ｆ）際、第１の方向に直交する溝部３５ｆの幅方向における溝部３５ｆの中央部が除去されるとともに、ブレードの幅方向の両端に、溝部３５ｆの一部が、切欠部３５として残存している。
ウエハ１０を切断する（Ｓ３ｆ）際、ブレードは、溝部３５ｆの底面３７ｆに接触する。そのため、ブレードから基板１１に加わる応力は、側面３６ｆと底面３７ｆとが交差する溝部３５ｆの角部３８ｆに集中する。そのため、仮に、図３１の右側の半導体装置１ｆに示されるように、ウエハ１０を切断する（Ｓ３ｆ）際に基板１１にチッピング３２が発生しても、このチッピング３２は、溝部３５ｆの角部３８ｆ近傍の基板１１の領域に選択的に発生する。こうして、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピング３２が発生することが防止され得る。ウエハ１０の周縁領域３の幅Ｗ1を狭くすることができるため、１枚のウエハ１０から得られる半導体装置１ｆの収率は増加し、半導体装置１ｆの製造コストは減少する。
本実施の形態の半導体装置１ｆ及びその製造方法は、実施の形態１の半導体装置１及びその製造方法と同様の効果を奏するが、以下の点で主に異なる。
本実施の形態の半導体装置１ｆは、基板１１を備えている。基板１１は、主面１１ａと、端面３０と、切欠部３５とを有している。主面１１ａは、周縁領域３と、周縁領域３によって囲まれる素子領域２とを含んでいる。切欠部３５は、主面１１ａに接続されている側面３６と、側面３６と端面３０とに接続されている底面３７とを有する。切欠部３５は、基板１１の露出面のみで構成されている。周縁領域３の幅を狭くしても、切欠部３５は、素子領域２にチッピング３２が発生することを防止し得る。本実施の形態の半導体装置１ｆは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｆの製造コストを低減し得る構造を有している。
本実施の形態の半導体装置１ｆの製造方法は、ウエハ１０の主面１０ａの周縁領域３に溝部３５ｆを形成すること（Ｓ８）を備えている。溝部３５ｆは、素子領域２から離れている。溝部３５ｆは、第１の方向に沿ってストライプ状に延在している。溝部３５ｆは、主面１１ａに接続されている側面３６ｆと、側面３６ｆに接続されている底面３７ｆとを有する。溝部３５ｆは、基板１１の露出面のみで構成されている。本実施の形態の半導体装置１ｆの製造方法は、ブレードを用いて、溝部３５ｆに沿ってウエハ１０を切断すること（Ｓ３ｆ）を備えている。ウエハ１０を切断する（Ｓ３ｆ）際、第１の方向に直交する溝部３５ｆの幅方向における溝部３５ｆの中央部が除去されるとともに、ブレードの幅方向の両端に、溝部３５ｆの一部が、切欠部３５として残存している。
ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、溝部３５ｆは、素子領域２にチッピング３２が発生することを防止し得る。本実施の形態の半導体装置１ｆの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｆの製造コストは低減され得る。
実施の形態７．
図３３を参照して、実施の形態７に係る半導体装置１ｇを説明する。本実施の形態の半導体装置１ｇは、実施の形態６の半導体装置１ｆと同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｇは、第１の絶縁膜１６と、第３の絶縁膜２５とをさらに備えている。第１の絶縁膜１６は、素子領域２上と周縁領域３上とに設けられている。第３の絶縁膜２５は、周縁領域３上に設けられた第１の絶縁膜１６上に設けられている。第３の絶縁膜２５は、素子領域２と切欠部３５との間に設けられている。第３の絶縁膜２５は、素子領域２から分離されている。第３の絶縁膜２５は、端面３０に沿ってストライプ状に延在している。本実施の形態の第３の絶縁膜２５は、実施の形態３及び実施の形態５の第３の絶縁膜２５と同じ材料で構成されている。
素子領域２と第３の絶縁膜２５との間において、第３の絶縁膜２５の下に設けられた第１の絶縁膜１６は、素子領域２上に設けられた第１の絶縁膜１６から分離されてもよい。第３の絶縁膜２５の下に設けられた第１の絶縁膜１６と素子領域２上に設けられた第１の絶縁膜１６との間において、基板１１は第１の絶縁膜１６から露出してもよい。第３の絶縁膜２５の下に設けられた第１の絶縁膜１６と素子領域２上に設けられた第１の絶縁膜１６との間において、基板１１は露出された主面１１ａを有してもよい。第３の絶縁膜２５の下に設けられた第１の絶縁膜１６は、切欠部３５に沿ってストライプ状に延在してもよい。第３の絶縁膜２５の下に設けられた第１の絶縁膜１６は、端面３０と面一であってもよい。
第１のストライプ構造部６は、第２のストライプ構造部７よりも厚い。第１のストライプ構造部６は、第３の絶縁膜２５の下に設けられた第１の絶縁膜１６と、第３の絶縁膜２５とを含む。第２のストライプ構造部７は、第１の絶縁膜１６及び第３の絶縁膜２５を含んでいない。第２のストライプ構造部７では、基板１１の主面１１ａが第１の絶縁膜１６及び第３の絶縁膜２５から露出してもよい。第２のストライプ構造部７は、第３の絶縁膜２５を含んでいないが、第１の絶縁膜１６を含んでいてもよい。
図３４から図３７を参照して、実施の形態７に係る半導体装置１ｇの製造方法を説明する。本実施の形態の半導体装置１ｇの製造方法は、実施の形態６の半導体装置１ｆの製造方法と同様の工程を備えるが、主に以下の点で異なる。
図３４、図３５及び図３７を参照して、本実施の形態の半導体装置１ｇの製造方法は、ウエハ１０の主面１０ａの周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１ｇ）を備える。本実施の形態における第１の絶縁膜１６を形成すること（Ｓ１ｇ）は、実施の形態６における第１の絶縁膜１６を形成すること（Ｓ１ｆ）と基本的に同様である。本実施の形態では、第１の絶縁膜１６は、溝部３５ｆの両側に設けられている。本実施の形態では、周縁領域３上に形成された第１の絶縁膜１６は、素子領域２上に設けられた第１の絶縁膜１６から分離されてもよい。周縁領域３上に形成された第１の絶縁膜１６は、第１の方向に沿ってストライプ状に延在している。
本実施の形態の半導体装置１ｇの製造方法は、周縁領域３上に設けられた第１の絶縁膜１６上に、一対の第３の絶縁膜２５を形成すること（Ｓ４ｇ）を備えている。一対の第３の絶縁膜２５を形成すること（Ｓ４ｇ）は、実施の形態３における一対の第３の絶縁膜２５を形成すること（Ｓ４）と基本的に同様である。一対の第３の絶縁膜２５は、溝部３５ｆの両側に形成されている。
本実施の形態における溝部３５ｆは、実施の形態６における溝部３５ｆと同様に、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピング３２が発生することを防止し得る。本実施の形態における第１のストライプ構造部６は、実施の形態３及び実施の形態５における第１のストライプ構造部６と同様に、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピング３２が発生することを防止し得る。ウエハ１０の周縁領域３の幅Ｗ1を狭くすることができるため、１枚のウエハ１０から得られる半導体装置１ｇの収率は増加し、半導体装置１ｇの製造コストは減少する。
素子領域２と第３の絶縁膜２５との間に位置する第２のストライプ構造部７には、第１の絶縁膜１６及び第３の絶縁膜２５が形成されていない。そのため、仮に、ウエハ１０を切断する（Ｓ３ｆ）際に第２のストライプ構造部７の間に設けられた第１の絶縁膜１６及び第３の絶縁膜２５の少なくとも一つに損傷が発生しても、この損傷が、第１の絶縁膜１６及び第３の絶縁膜２５の少なくとも一つを通して素子領域２に達することが防止され得る。素子領域２の表面に形成された構造体（例えば、電極膜２０）が破損することが抑制され得る。
本実施の形態の半導体装置１ｇ及びその製造方法は、実施の形態６の半導体装置１ｆ及びその製造方法の効果に加えて、以下の効果を奏する。
本実施の形態の半導体装置１ｇは、第１の絶縁膜１６と、第３の絶縁膜２５とをさらに備えている。第１の絶縁膜１６は、素子領域２上と周縁領域３上とに設けられている。第３の絶縁膜２５は、周縁領域３上に設けられた第１の絶縁膜１６上に設けられている。第３の絶縁膜２５は、素子領域２と切欠部３５との間に設けられている。第３の絶縁膜２５は、素子領域２から分離されている。第３の絶縁膜２５は、端面３０に沿ってストライプ状に延在している。
本実施の形態の半導体装置１ｇの製造方法は、ウエハ１０の主面１０ａの周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１ｇ）と、周縁領域３上に設けられた第１の絶縁膜１６上に、一対の第３の絶縁膜２５を形成すること（Ｓ４ｇ）とをさらに備えている。一対の第３の絶縁膜２５は、素子領域２から分離されている。
本実施の形態の半導体装置１ｇ及びその製造方法では、第１の絶縁膜１６と第１の絶縁膜１６上に積層された第３の絶縁膜２５とを含む第１のストライプ構造部６は、周縁領域３の幅を狭くしても、素子領域２にチッピング３２が発生することを防止し得る。また、仮に、第２のストライプ構造部７の間に設けられた第１の絶縁膜１６及び第３の絶縁膜２５の少なくとも１つに損傷が発生しても、ウエハ１０を切断する（Ｓ３ｆ）際に、この損傷が、第１の絶縁膜１６及び第３の絶縁膜２５の少なくとも１つを通して素子領域２に達することが防止され得る。素子領域２の表面に形成された構造体（例えば、電極膜２０）が破損することが抑制され得る。本実施の形態の半導体装置１ｇは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｇの製造コストを低減し得る構造を有している。本実施の形態の半導体装置１ｇの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｇの製造コストは低減され得る。
実施の形態８．
図３８を参照して、実施の形態８に係る半導体装置１ｈを説明する。本実施の形態の半導体装置１ｈは、実施の形態６の半導体装置１ｆと同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｈは、基板１１と、第１の多結晶膜４２とを備えている。基板１１は、主面１１ａと、端面３０と、切欠部１１ｃとを有している。主面１１ａは、周縁領域３と、周縁領域３によって囲まれる素子領域２とを含んでいる。切欠部１１ｃは、主面１１ａと端面３０とに接続されている。切欠部１１ｃは、端面３０に沿ってストライプ状に延在している。
第１の多結晶膜４２は、切欠部１１ｃ上に設けられている。第１の多結晶膜４２は、端面３０に沿ってストライプ状に延在している。第１の多結晶膜４２は、例えば、ポリシリコン膜であってもよい。切欠部１１ｃ上に第５の絶縁膜４１が設けられており、この第５の絶縁膜４１上に第１の多結晶膜４２が設けられてもよい。第５の絶縁膜４１は、例えば、二酸化シリコン膜であってもよい。第１の多結晶膜４２は、第１の多結晶膜４２の内部に空洞４４を含んでもよい。第１の多結晶膜４２は、周縁領域３上に設けられた第１の絶縁膜１６によって覆われてもよい。
図３９から図４２を参照して、実施の形態８に係る半導体装置１ｈの製造方法を説明する。
図３９、図４０及び図４２を参照して、本実施の形態の半導体装置１ｈの製造方法は、ウエハ１０の主面１０ａの周縁領域３に、第１の溝部１０ｃと、第２の溝部１０ｄとを形成すること（Ｓ１０）を備える。第１の溝部１０ｃと第２の溝部１０ｄとは、ウエハ１０の主面１０ａの周縁領域３の一部をエッチングすることによって形成されてもよい。第１の溝部１０ｃと第２の溝部１０ｄとは、素子領域２から離れている。第１の溝部１０ｃと第２の溝部１０ｄとは、それぞれ、第１の方向に沿ってストライプ状に延在している。第１の溝部１０ｃと第２の溝部１０ｄとは、第１の方向に直交する第２の方向に互いに離れている。第１の溝部１０ｃと第２の溝部１０ｄとの間の間隔は、ウエハ１０を切断する（Ｓ３ｈ）際に用いられるブレードの最大厚さよりも狭い。
図３９、図４０及び図４２を参照して、本実施の形態の半導体装置１ｈの製造方法は、第１の溝部１０ｃ及び第２の溝部１０ｄ内に第５の絶縁膜４１を形成すること（Ｓ１１）を備えてもよい。第５の絶縁膜４１は、第１の溝部１０ｃ及び第２の溝部１０ｄの表面を酸化することによって形成されてもよい。
図３９、図４０及び図４２を参照して、本実施の形態の半導体装置１ｈの製造方法は、第１の溝部１０ｃ及び第２の溝部１０ｄ内に第１の多結晶膜４２を形成すること（Ｓ１２）を備えている。特定的には、第１の多結晶膜４２は、第１の溝部１０ｃ及び第２の溝部１０ｄ内の第５の絶縁膜４１上に形成されてもよい。第１の多結晶膜４２は、例えば、化学的気相成長法（ＣＶＤ）または蒸着法などを用いて、第１の絶縁膜１６上に形成されてもよい。第１の多結晶膜４２は、第１の多結晶膜４２の内部に空洞４４を含んでもよい。ウエハ１０のうち第１の多結晶膜４２が形成された領域は、ウエハ１０の脆弱領域８である。ウエハ１０の脆弱領域８は、ウエハ１０の他の領域よりも割れやすい。
図３９、図４０及び図４２を参照して、本実施の形態の半導体装置１ｈの製造方法は、ウエハ１０の主面１０ａの周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１ｈ）を備える。本実施の形態における第１の絶縁膜１６を形成すること（Ｓ１ｈ）は、実施の形態１における第１の絶縁膜１６を形成すること（Ｓ１）と基本的に同様である。周縁領域３上に設けられた第１の絶縁膜１６は、第１の溝部１０ｃと第２の溝部１０ｄとの間のウエハ１０の主面１０ａ上と、第１の溝部１０ｃ及び第２の溝部１０ｄ内に形成された第１の多結晶膜４２上とに形成されてもよい。
図４１及び図４２を参照して、本実施の形態の半導体装置１ｈの製造方法は、ブレードを用いて、第１の溝部１０ｃ及び第２の溝部１０ｄに沿ってウエハ１０を切断すること（Ｓ３ｈ）を備える。ウエハ１０を切断する（Ｓ３ｈ）際、第１の溝部１０ｃの一部と、第２の溝部１０ｄの一部とが、切欠部１１ｃとして残存している。ウエハ１０を切断する（Ｓ３ｕ）際、第１の多結晶膜４２の少なくとも一部は残存している。
仮に、図４１の右側の半導体装置１ｈに示されるように、ウエハ１０を切断する際（Ｓ３ｈ）に基板１１にチッピング３２が発生しても、このチッピング３２は、脆弱領域８に選択的に発生する。こうして、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピング３２が発生することが防止され得る。ウエハ１０の周縁領域３の幅Ｗ1を狭くすることができるため、１枚のウエハ１０から得られる半導体装置１ｈの収率は増加し、半導体装置１ｈの製造コストは減少する。
本実施の形態の半導体装置１ｈ及びその製造方法の効果を、以下説明する。
本実施の形態の半導体装置１ｈは、基板１１と、第１の多結晶膜４２とを備えている。基板１１は、主面１１ａと、端面３０と、切欠部１１ｃとを有している。主面１１ａは、周縁領域３と、周縁領域３によって囲まれる素子領域２とを含んでいる。切欠部１１ｃは、主面１１ａと端面３０とに接続され、かつ、端面３０に沿ってストライプ状に延在している。第１の多結晶膜４２は、切欠部１１ｃ上に設けられ、かつ、端面３０に沿ってストライプ状に延在している。周縁領域３の幅を狭くしても、切欠部１１ｃ上に設けられた第１の多結晶膜４２を含む脆弱領域８は、素子領域２にチッピング３２が発生することを防止し得る。本実施の形態の半導体装置１ｈは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｈの製造コストを低減し得る構造を有している。
本実施の形態の半導体装置１ｈの製造方法は、ウエハ１０の主面１０ａの周縁領域３に、第１の溝部１０ｃと、第２の溝部１０ｄとを形成すること（Ｓ１０）を備える。第１の溝部１０ｃと第２の溝部１０ｄとは、素子領域２から離れている。第１の溝部１０ｃと第２の溝部１０ｄとは、第１の方向に沿ってストライプ状に延在している。第１の溝部１０ｃと第２の溝部１０ｄとは、第１の方向に直交する第２の方向に互いに離れている。本実施の形態の半導体装置１ｈの製造方法は、第１の溝部１０ｃ及び第２の溝部１０ｄ内に第１の多結晶膜４２を形成すること（Ｓ１２）と、周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１ｈ）と、ブレードを用いて、第１の溝部１０ｃと第２の溝部１０ｄとに沿ってウエハ１０を切断すること（Ｓ３ｈ）を備える。ウエハ１０を切断する（Ｓ３ｈ）際、第１の溝部１０ｃの少なくとも一部と、第２の溝部１０ｄの少なくとも一部とが残存している。
切欠部１１ｃ上に設けられた第１の多結晶膜４２を含む脆弱領域８は、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、ウエハ１０を切断する（Ｓ３ｈ）際に素子領域２にチッピング３２が発生することを防止し得る。本実施の形態の半導体装置１ｈの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｈの製造コストは低減され得る。
本実施の形態の半導体装置１ｈ及びその製造方法では、第１の多結晶膜４２は、第１の多結晶膜４２の内部に空洞４４を含んでもよい。第１の多結晶膜４２は空洞４４を含むため、ウエハ１０の脆弱領域８に、より一層選択的にチッピング３２が発生する。本実施の形態の半導体装置１ｈは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｈの製造コストを低減し得る構造を有している。本実施の形態の半導体装置１ｈの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｈの製造コストは低減され得る。
実施の形態９．
図４３を参照して、実施の形態９に係る半導体装置１ｉを説明する。本実施の形態の半導体装置１ｉは、実施の形態８の半導体装置１ｈと同様の構成を備えるが、以下の点で主に異なる。本実施の形態の半導体装置１ｉでは、第１の多結晶膜４２は、第１の絶縁膜１６から露出している。第１の絶縁膜１６は、第１の多結晶膜４２上に形成されていない。第１の多結晶膜４２は、空洞４４を含んでない。
図４４から図４７を参照して、実施の形態９に係る半導体装置１ｉの製造方法を説明する。本実施の形態の半導体装置１ｉの製造方法は、実施の形態８の半導体装置１ｈの製造方法と同様の工程を備えるが、主に以下の点で異なる。
図４４、図４５及び図４７を参照して、本実施の形態の半導体装置１ｉの製造方法は、ウエハ１０の主面１０ａの周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１ｉ）を備える。周縁領域３上に設けられた第１の絶縁膜１６は、第１の溝部１０ｃと第２の溝部１０ｄとの間のウエハ１０の主面１０ａ上に形成されているが、第１の溝部１０ｃ及び第２の溝部１０ｄ内に形成された第１の多結晶膜４２上には形成されていない。周縁領域３上に形成された第１の絶縁膜１６は、第１の方向に沿ってストライプ状に延在している。第１の溝部１０ｃと第２の溝部１０ｄとの間の周縁領域３上に形成された第１の絶縁膜１６の幅Ｗ3は、周縁領域３の幅Ｗ1よりも小さい。第１の溝部１０ｃと第２の溝部１０ｄとの間に形成された第１の絶縁膜１６の幅Ｗ3は、ブレードの最大幅よりも小さい。
本実施の形態の半導体装置１ｉ及びその製造方法は、実施の形態８の半導体装置１ｈ及びその製造方法の効果に加えて、以下の効果を奏する。本実施の形態における脆弱領域８には、第１の絶縁膜１６は形成されていない。そのため、実施の形態８における脆弱領域８に比べて、本実施の形態における脆弱領域８には、より一層選択的にチッピング３２が発生する。本実施の形態の半導体装置１ｉ及びその製造方法によれば、素子領域２にチッピング３２が発生することがさらに防止され得る。本実施の形態の半導体装置１ｉは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｉの製造コストを低減し得る構造を有している。本実施の形態の半導体装置１ｉの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｉの製造コストは低減され得る。
実施の形態１０．
図４８を参照して、実施の形態１０に係る半導体装置１ｊを説明する。本実施の形態の半導体装置１ｊは、実施の形態９の半導体装置１ｉと同様の構成を備えている。
図４９から図５２を参照して、実施の形態１０に係る半導体装置１ｊの製造方法を説明する。本実施の形態の半導体装置１ｊの製造方法は、実施の形態９の半導体装置１ｉの製造方法と同様の工程を備えるが、主に以下の点で異なる。
図４９、図５０及び図５２を参照して、本実施の形態の半導体装置１ｊの製造方法は、周縁領域３上に設けられた第１の絶縁膜１６上に第１の非晶質絶縁膜２４を形成すること（Ｓ２ｊ）を備える。第１の非晶質絶縁膜２４は、第１の溝部１０ｃと第２の溝部１０ｄとの間に形成されている。本実施の形態における第１の非晶質絶縁膜２４を形成すること（Ｓ２ｊ）は、実施の形態５における第１の非晶質絶縁膜２４を形成すること（Ｓ２ｅ）と基本的に同様である。第１の非晶質絶縁膜２４の幅Ｗ2は、ブレードの最大幅よりも小さい。
図５１及び図５２を参照して、本実施の形態の半導体装置１ｊの製造方法は、ブレードを用いて、第１の溝部１０ｃと第２の溝部１０ｄとに沿ってウエハ１０を切断すること（Ｓ３ｊ）を備える。本実施の形態における第１の溝部１０ｃと第２の溝部１０ｄとに沿ってウエハ１０を切断すること（Ｓ３ｊ）は、実施の形態９における第１の溝部１０ｃと第２の溝部１０ｄとに沿ってウエハ１０を切断すること（Ｓ３ｈ）と基本的に同様である。ウエハ１０を切断する（Ｓ３ｊ）際に、第１の溝部１０ｃと第２の溝部１０ｄとの間に形成されている第１の非晶質絶縁膜２４と第１の絶縁膜１６とは除去される。
本実施の形態の半導体装置１ｊの製造方法は、実施の形態９の半導体装置１ｉ及びその製造方法の効果に加えて、以下の効果を奏する。実施の形態１における第１の非晶質絶縁膜２４と同様に、本実施の形態における第１の非晶質絶縁膜２４は、ウエハ１０を切断する（Ｓ３ｊ）際に素子領域２にチッピング３２が発生することを防止し得る。本実施の形態の半導体装置１ｊの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｊの製造コストは低減され得る。
実施の形態１１．
図５３を参照して、実施の形態１１に係る半導体装置１ｋを説明する。本実施の形態の半導体装置１ｋは、実施の形態８の半導体装置１ｈと同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｋでは、基板１１は、主面１１ａと、端面３０と、第１の溝部１０ｃとを有している。第１の溝部１０ｃは、周縁領域３に形成され、かつ、端面３０に沿ってストライプ状に延在している。第１の多結晶膜４２は、第１の溝部１０ｃ内に設けられ、かつ、端面３０に沿ってストライプ状に延在している。特定的には、第１の溝部１０ｃ部上に第５の絶縁膜４１が設けられており、この第５の絶縁膜４１上に第１の多結晶膜４２が設けられてもよい。第１の多結晶膜４２は、第１の多結晶膜４２の内部に空洞（図示せず）を含んでもよい。第１の多結晶膜４２は、周縁領域３上に設けられた第１の絶縁膜１６によって覆われてもよい。
図５４から図５７を参照して、実施の形態１１に係る半導体装置１ｋの製造方法を説明する。本実施の形態の半導体装置１ｋの製造方法は、実施の形態８の半導体装置１ｈの製造方法と同様の工程を備えるが、主に以下の点で異なる。
図５４、図５５及び図５７を参照して、本実施の形態の半導体装置１ｋの製造方法は、ウエハ１０の主面１０ａの周縁領域３に、第１の溝部１０ｃと第２の溝部１０ｄとを形成すること（Ｓ１０ｋ）を備える。第１の溝部１０ｃと第２の溝部１０ｄとは、ウエハ１０の周縁領域３の一部をエッチングすることによって形成されてもよい。第１の溝部１０ｃと第２の溝部１０ｄとは、素子領域２から離れている。第１の溝部１０ｃと第２の溝部１０ｄとは、第１の方向に沿ってストライプ状に延在している。第１の溝部１０ｃと第２の溝部１０ｄとは、第１の方向に直交する第２の方向に互いに離れている。第１の溝部１０ｃと第２の溝部１０ｄとの間の間隔は、ウエハ１０を切断する（Ｓ３ｋ）際に用いられるブレードの最大厚さよりも広い。
図５６及び図５７を参照して、本実施の形態の半導体装置１ｋの製造方法は、ブレードを用いて、第１の溝部１０ｃ及び第２の溝部１０ｄに沿ってウエハ１０を切断すること（Ｓ３ｋ）を備える。ウエハ１０を切断する（Ｓ３ｋ）際、第１の溝部１０ｃと第２の溝部１０ｄとはブレードに接触せず、少なくとも第１の溝部１０ｃは残存している。
仮に、図５６の右側の半導体装置１ｋに示されるように、ウエハ１０を切断する際（Ｓ３ｋ）に、基板１１にチッピング３２が発生しても、このチッピング３２は、脆弱領域８に選択的に発生する。こうして、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピング３２が発生することが防止され得る。ウエハ１０の周縁領域３の幅Ｗ1を狭くすることができるため、１枚のウエハ１０から得られる半導体装置１ｋの収率は増加し、半導体装置１ｋの製造コストは減少する。
本実施の形態の半導体装置１ｋ及びその製造方法は、以下のように、実施の形態８の半導体装置１ｈ及びその製造方法と同様の効果を奏する。
本実施の形態の半導体装置１ｋは、基板１１と、第１の多結晶膜４２とを備えている。基板１１は、主面１１ａと、端面３０と、第１の溝部１０ｃとを有している。第１の溝部１０ｃは、周縁領域３に形成され、かつ、端面３０に沿ってストライプ状に延在している。第１の多結晶膜４２は、第１の溝部１０ｃ内に設けられ、かつ、端面３０に沿ってストライプ状に延在している。周縁領域３の幅を狭くしても、第１の溝部１０ｃ内に設けられた第１の多結晶膜４２を含む脆弱領域８は、素子領域２にチッピング３２が発生することを防止し得る。本実施の形態の半導体装置１ｋは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｋの製造コストを低減し得る構造を有している。
本実施の形態の半導体装置１ｋの製造方法は、ウエハ１０の主面１０ａの周縁領域３に、第１の溝部１０ｃと、第２の溝部１０ｄとを形成すること（Ｓ１０ｋ）を備える。第１の溝部１０ｃと第２の溝部１０ｄとは、素子領域２から離れている。第１の溝部１０ｃと第２の溝部１０ｄとは、第１の方向に沿ってストライプ状に延在している。第１の溝部１０ｃと第２の溝部１０ｄとは、第１の方向に直交する第２の方向に互いに離れている。本実施の形態の半導体装置１ｋの製造方法は、ブレードを用いて、第１の溝部１０ｃ及び第２の溝部１０ｄに沿ってウエハ１０を切断すること（Ｓ３ｋ）を備える。ウエハ１０を切断する（Ｓ３ｋ）際、第１の溝部１０ｃと第２の溝部１０ｄとはブレードに接触せず、少なくとも第１の溝部１０ｃは残存している。
第１の溝部１０ｃ内に設けられた第１の多結晶膜４２を含むウエハ１０の脆弱領域８は、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、ウエハ１０を切断する（Ｓ３ｋ）際に素子領域２にチッピング３２が発生することを防止し得る。本実施の形態の半導体装置１ｋの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｋの製造コストは低減され得る。
実施の形態１２．
図５８を参照して、実施の形態１２に係る半導体装置１ｍを説明する。本実施の形態の半導体装置１ｍは、実施の形態１１の半導体装置１ｋと同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｍは、素子領域２上と周縁領域３上とに設けられた第１の絶縁膜１６と、第１の絶縁膜１６上に設けられた第１の非晶質絶縁膜２４とをさらに備えている。第１の非晶質絶縁膜２４は、第１の溝部１０ｃと端面３０との間に配置され、かつ、素子領域２から分離されている。第１の非晶質絶縁膜２４は、端面３０に沿ってストライプ状に延在している。第１の非晶質絶縁膜２４は、端面３０と面一である。
図５９から図６２を参照して、実施の形態１２に係る半導体装置１ｍの製造方法を説明する。本実施の形態の半導体装置１ｍの製造方法は、実施の形態１１の半導体装置１ｋの製造方法と同様の工程を備えるが、主に以下の点で異なる。
図５９、図６０及び図６２を参照して、本実施の形態の半導体装置１ｍの製造方法は、周縁領域３上に設けられた第１の絶縁膜１６上に第１の非晶質絶縁膜２４を形成すること（Ｓ２ｍ）をさらに備えている。本実施の形態における第１の非晶質絶縁膜２４を形成すること（Ｓ２ｍ）は、実施の形態５における第１の非晶質絶縁膜２４を形成すること（Ｓ２ｅ）と基本的に同様である。第１の非晶質絶縁膜２４は、第１の溝部１０ｃと第２の溝部１０ｄとの間に形成される。第１の非晶質絶縁膜２４の幅Ｗ2は、ウエハ１０を切断する（Ｓ３ｍ）際に用いられるブレードの最大幅よりも大きい。第１の非晶質絶縁膜２４の幅Ｗ2は、第１の溝部１０ｃと第２の溝部１０ｄとの間の間隔に等しいか、または、第１の溝部１０ｃと第２の溝部１０ｄとの間の間隔よりも小さい。
図６１及び図６２を参照して、本実施の形態の半導体装置１ｍの製造方法は、ブレードを用いて、第１の非晶質絶縁膜２４に沿ってウエハ１０を切断すること（Ｓ３ｍ）を備える。本実施の形態におけるウエハ１０を切断すること（Ｓ３ｍ）は、実施の形態１１におけるウエハ１０を切断すること（Ｓ３ｋ）と基本的に同様である。ウエハ１０を切断する（Ｓ３ｍ）際、第１の非晶質絶縁膜２４の中央部が除去されるとともに、ブレードの幅方向の両端に、第１の非晶質絶縁膜２４の端部が残存している。そのため、第１の非晶質絶縁膜２４は、端面３０に沿ってストライプ状に延在し、かつ、端面３０と面一である。
本実施の形態の半導体装置１ｍ及びその製造方法は、実施の形態１１の半導体装置１ｋ及びその製造方法の効果に加えて、以下の効果を奏する。
本実施の形態の半導体装置１ｍは、素子領域２上と周縁領域３上とに設けられた第１の絶縁膜１６と、第１の絶縁膜１６上に設けられた第１の非晶質絶縁膜２４とをさらに備えている。第１の非晶質絶縁膜２４は、第１の溝部１０ｃと端面３０との間に配置され、かつ、素子領域２から分離されている。第１の非晶質絶縁膜２４は、端面３０に沿ってストライプ状に延在している。第１の非晶質絶縁膜２４は、端面３０と面一である。
本実施の形態の半導体装置１ｍの製造方法は、周縁領域３上に設けられた第１の絶縁膜１６上に第１の非晶質絶縁膜２４を形成すること（Ｓ２ｍ）をさらに備えている。第１の非晶質絶縁膜２４の幅Ｗ2は、第１の溝部１０ｃと第２の溝部１０ｄとの間の間隔に等しいか、または、第１の溝部１０ｃと第２の溝部１０ｄとの間の間隔よりも小さい。本実施の形態の半導体装置１ｍの製造方法は、ブレードを用いて、第１の非晶質絶縁膜２４に沿ってウエハ１０を切断すること（Ｓ３ｍ）を備える。ウエハ１０を切断する（Ｓ３ｍ）際、第１の溝部１０ｃと第２の溝部１０ｄとはブレードに接触せず、少なくとも第１の溝部１０ｃは残存している。
本実施の形態における第１の非晶質絶縁膜２４は、実施の形態１における第１の非晶質絶縁膜２４と同様に、ウエハ１０を切断する（Ｓ３ｍ）際に素子領域２にチッピング３２が発生することを防止し得る。本実施の形態の半導体装置１ｍは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｍの製造コストを低減し得る構造を有している。本実施の形態の半導体装置１ｍの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｍの製造コストは低減され得る。
実施の形態１３．
図６３を参照して、実施の形態１３に係る半導体装置１ｎを説明する。本実施の形態の半導体装置１ｎは、実施の形態１２の半導体装置１ｍと同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｎは、第１の絶縁膜１６上に設けられた第３の絶縁膜２５をさらに備えている。第３の絶縁膜２５は、素子領域２と第１の溝部１０ｃとの間に配置されている。第３の絶縁膜２５は、素子領域２及び第１の非晶質絶縁膜２４から分離されている。第３の絶縁膜２５は、端面３０に沿ってストライプ状に延在している。第１の溝部１０ｃは、第１の非晶質絶縁膜２４と第３の絶縁膜２５との間に位置している。本実施の形態の第３の絶縁膜２５は、実施の形態３、実施の形態５及び実施の形態７の第３の絶縁膜２５と同じ材料で構成されている。
第１のストライプ構造部６は、第２のストライプ構造部７よりも厚い。第１のストライプ構造部６は、第３の絶縁膜２５の下に設けられた第１の絶縁膜１６と、第３の絶縁膜２５とを含む。第２のストライプ構造部７は、第３の絶縁膜２５を含んでいないが、第１の絶縁膜１６を含んでもよい。第２のストライプ構造部７では、基板１１の主面１１ａが第１の絶縁膜１６及び第３の絶縁膜２５から露出してもよい。
図６４から図６７を参照して、実施の形態１３に係る半導体装置１ｎの製造方法を説明する。本実施の形態の半導体装置１ｎの製造方法は、実施の形態１２の半導体装置１ｍの製造方法と同様の工程を備えるが、主に以下の点で異なる。
図６４、図６５及び図６７を参照して、本実施の形態の半導体装置１ｎの製造方法は、周縁領域３上に設けられた第１の絶縁膜１６上に、一対の第３の絶縁膜２５を形成すること（Ｓ４ｎ）をさらに備えている。一対の第３の絶縁膜２５は、第１の溝部１０ｃと第１の溝部１０ｃに対向する素子領域２との間と、第２の溝部１０ｄと第２の溝部１０ｄに対向する素子領域２との間とに形成される。本実施の形態における一対の第３の絶縁膜２５を形成すること（Ｓ４ｎ）は、実施の形態７における一対の第３の絶縁膜２５を形成すること（Ｓ４ｇ）と基本的に同様である。
本実施の形態における第１のストライプ構造部６は、実施の形態７における第１のストライプ構造部６と同様に、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピング３２が発生することを防止し得る。ウエハ１０の周縁領域３の幅Ｗ1を狭くすることができるため、１枚のウエハ１０から得られる半導体装置１ｎの収率は増加し、半導体装置１ｎの製造コストは減少する。また、本実施の形態における第２のストライプ構造部７は、実施の形態７における第２のストライプ構造部７と同様に、ウエハ１０を切断する（Ｓ３ｍ）際に第２のストライプ構造部７の間に設けられた第３の絶縁膜２５に発生した損傷が、第３の絶縁膜２５を通して素子領域２に達することが防止され得る。素子領域２の表面に形成された構造体（例えば、電極膜２０）が破損することが抑制され得る。
本実施の形態の半導体装置１ｎ及びその製造方法は、実施の形態１２の半導体装置１ｍ及びその製造方法の効果に加えて、以下の効果を奏する。
本実施の形態の半導体装置１ｎは、第１の絶縁膜１６上に設けられた第３の絶縁膜２５をさらに備えている。第３の絶縁膜２５は、素子領域２と第１の溝部１０ｃとの間に配置されている。第３の絶縁膜２５は、素子領域２及び第１の非晶質絶縁膜２４から分離されている。第３の絶縁膜２５は、端面３０に沿ってストライプ状に延在している。第１の溝部１０ｃは、第１の非晶質絶縁膜２４と第３の絶縁膜２５との間に位置している。
本実施の形態の半導体装置１ｎの製造方法は、周縁領域３上に設けられた第１の絶縁膜１６上に、一対の第３の絶縁膜２５を形成すること（Ｓ４ｎ）をさらに備えている。一対の第３の絶縁膜２５は、第１の溝部１０ｃと第１の溝部１０ｃに対向する素子領域２との間と、第２の溝部１０ｄと第２の溝部１０ｄに対向する素子領域２との間とに形成される。
本実施の形態における第１のストライプ構造部６は、実施の形態７における第１のストライプ構造部６と同様に、周縁領域３の幅を狭くしても、素子領域２にチッピング３２が発生することを防止し得る。また、本実施の形態における第２のストライプ構造部７は、実施の形態７における第２のストライプ構造部７と同様に、素子領域２の表面に形成された構造体（例えば、電極膜２０）が破損することを抑制し得る。本実施の形態の半導体装置１ｎは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｎの製造コストを低減し得る構造を有する。本実施の形態の半導体装置１ｎの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｎの製造コストは低減され得る。
実施の形態１４．
図６８を参照して、実施の形態１４に係る半導体装置１ｐを説明する。本実施の形態の半導体装置１ｐは、実施の形態１２の半導体装置１ｍと同様の構成を備えるが、主に以下の点で異なる。本実施の形態の半導体装置１ｐは、複数の第１の溝部１０ｃを含んでいる。第１の多結晶膜４２は、複数の第１の溝部１０ｃのそれぞれに設けられ、かつ、端面３０に沿ってストライプ状に延在している。互いに隣り合う第１の溝部１０ｃの間の間隔ｄは、複数の第１の溝部１０ｃの各々の幅Ｗ7以下であってもよい。複数の第１の溝部１０ｃ及び複数の第２の溝部１０ｄ内に第５の絶縁膜４１が設けられてもよい。
図６９から図７２を参照して、実施の形態１４に係る半導体装置１ｐの製造方法を説明する。本実施の形態の半導体装置１ｐの製造方法は、実施の形態１２の半導体装置１ｍの製造方法と同様の工程を備えるが、ウエハ１０に形成される第１の溝部１０ｃの数と第２の溝部１０ｄの数とにおいて異なる。
図６９、図７０及び図７２を参照して、本実施の形態の半導体装置１ｐの製造方法は、ウエハ１０の主面１０ａの周縁領域３に、複数の第１の溝部１０ｃと複数の第２の溝部１０ｄとを形成すること（Ｓ１０ｐ）を備える。本実施の形態における複数の第１の溝部１０ｃと複数の第２の溝部１０ｄとを形成すること（Ｓ１０ｐ）は、実施の形態１２における第１の溝部１０ｃと第２の溝部１０ｄとを形成すること（Ｓ１０）と基本的に同様である。複数の第１の溝部１０ｃと複数の第２の溝部１０ｄとは、素子領域２から離れている。複数の第１の溝部１０ｃと複数の第２の溝部１０ｄとは、それぞれ、第１の方向に沿ってストライプ状に延在している。複数の第１の溝部１０ｃと複数の第２の溝部１０ｄとは、第１の方向に直交する第２の方向に互いに離れている。複数の第１の溝部１０ｃと複数の第２の溝部１０ｄとの間の最短間隔は、ウエハ１０を切断する（Ｓ３ｐ）際に用いられるブレードの最大厚さよりも広い。
図６９、図７０及び図７２を参照して、本実施の形態の半導体装置１ｐの製造方法は、複数の第１の溝部１０ｃ及び複数の第２の溝部１０ｄ内に第５の絶縁膜４１を形成すること（Ｓ１１ｐ）を備えてもよい。特定的には、第５の絶縁膜４１は、複数の第１の溝部１０ｃの全てと複数の第２の溝部１０ｄの全てに形成されてもよい。本実施の形態における第５の絶縁膜４１を形成すること（Ｓ１１ｐ）は、実施の形態１２における第５の絶縁膜４１を形成すること（Ｓ１１）と、基本的に同様である。
図６９、図７０及び図７２を参照して、本実施の形態の半導体装置１ｐの製造方法は、複数の第１の溝部１０ｃ及び複数の第２の溝部１０ｄ内に第１の多結晶膜４２を形成すること（Ｓ１２ｐ）を備えている。本実施の形態における第１の多結晶膜４２を形成すること（Ｓ１２ｐ）は、実施の形態１２における第１の多結晶膜４２を形成すること（Ｓ１２）と基本的に同様である。ウエハ１０のうち、第１の多結晶膜４２が形成された領域と、複数の第１の溝部１０ｃによって挟まれた領域と、複数の第２の溝部１０ｄによって挟まれた領域とは、ウエハ１０の脆弱領域８である。ウエハ１０の脆弱領域８は、ウエハ１０の他の領域よりも割れやすい。
図６９、図７０及び図７２を参照して、本実施の形態の半導体装置１ｐの製造方法は、ウエハ１０の主面１０ａの周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１ｐ）を備える。本実施の形態における第１の絶縁膜１６を形成すること（Ｓ１ｐ）は、実施の形態１２における第１の絶縁膜１６を形成すること（Ｓ１ｈ）と基本的に同様である。周縁領域３上に設けられた第１の絶縁膜１６は、複数の第１の溝部１０ｃと複数の第２の溝部１０ｄとの間のウエハ１０の主面１０ａ上と、複数の第１の溝部１０ｃ及び複数の第２の溝部１０ｄ内に形成された第１の多結晶膜４２上とに形成されてもよい。
図６９、図７０及び図７２を参照して、本実施の形態の半導体装置１ｐの製造方法は、周縁領域３上に設けられた第１の絶縁膜１６上に第１の非晶質絶縁膜２４を形成すること（Ｓ２ｐ）をさらに備えている。本実施の形態における第１の非晶質絶縁膜２４を形成すること（Ｓ２ｐ）は、実施の形態１２における第１の非晶質絶縁膜２４を形成すること（Ｓ２ｍ）と同様である。第１の非晶質絶縁膜２４は、複数の第１の溝部１０ｃと複数の第２の溝部１０ｄとの間に形成される。第１の非晶質絶縁膜２４の幅Ｗ2は、ウエハ１０を切断する（Ｓ３ｐ）際に用いられるブレードの最大幅よりも大きい。第１の非晶質絶縁膜２４の幅Ｗ2は、複数の第１の溝部１０ｃと複数の第２の溝部１０ｄとの間の間隔に等しいか、または、複数の第１の溝部１０ｃと複数の第２の溝部１０ｄとの間の間隔よりも小さい。
図７１及び図７２を参照して、本実施の形態の半導体装置１ｐの製造方法は、ブレードを用いて、複数の第１の溝部１０ｃ及び複数の第２の溝部１０ｄに沿ってウエハ１０を切断すること（Ｓ３ｐ）を備える。ウエハ１０を切断する（Ｓ３ｐ）際、複数の第１の溝部１０ｃと複数の第２の溝部１０ｄとはブレードに接触しなくてもよい。ウエハ１０を切断する（Ｓ３ｐ）際、ブレードは、複数の第１の溝部１０ｃの一部に接触してもよいし、複数の第２の溝部１０ｄの一部に接触してもよい。ウエハ１０を切断する（Ｓ３ｐ）際、第１の多結晶膜４２の少なくとも一部は残存している。
仮に、図７１の右側の半導体装置１ｐに示されるように、ウエハ１０を切断する際（Ｓ３ｐ）に、基板１１にチッピング３２が発生しても、このチッピング３２は、脆弱領域８に選択的に発生する。複数の第１の溝部１０ｃと複数の第２の溝部１０ｄとは、ブレードから基板１１に加えられる機械的エネルギーを段階的に減衰させることができる。こうして、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピング３２が発生することが防止され得る。ウエハ１０の周縁領域３の幅Ｗ1を狭くすることができるため、１枚のウエハ１０から得られる半導体装置１ｐの収率は増加し、半導体装置１ｐの製造コストは減少する。
互いに隣り合う第１の溝部１０ｃの間の間隔ｄは、複数の第１の溝部１０ｃの各々の幅Ｗ7以下であってもよい。そのため、互いに隣り合う第１の溝部１０ｃの間のウエハ１０の機械的強度は減少する。チッピング３２は、脆弱領域８に選択的に発生しやすくなる。こうして、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピング３２が発生することが防止され得る。互いに隣り合う第２の溝部１０ｄの間の間隔ｄは、複数の第２の溝部１０ｄの各々の幅Ｗ7以下であってもよい。そのため、互いに隣り合う第２の溝部１０ｄの間のウエハ１０の機械的強度は減少する。チッピング３２は、脆弱領域８に選択的に発生しやすくなる。こうして、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピング３２が発生することが防止され得る。
本実施の形態の半導体装置１ｐ及びその製造方法の効果を以下説明する。
本実施の形態の半導体装置１ｐは、基板１１と、第１の多結晶膜４２とを備えている。基板１１は、主面１１ａと、端面３０と、複数の第１の溝部１０ｃとを含む。主面１１ａは、周縁領域３と、周縁領域３によって囲まれる素子領域２とを有している。複数の第１の溝部１０ｃは、周縁領域３に形成され、かつ、端面３０に沿ってストライプ状に延在している。第１の多結晶膜４２は、複数の第１の溝部１０ｃのそれぞれに設けられ、かつ、端面３０に沿ってストライプ状に延在している。複数の第１の溝部１０ｃ内に設けられた第１の多結晶膜４２を含む脆弱領域８は、素子領域２にチッピング３２が発生することを一層防止し得る。本実施の形態の半導体装置１ｐは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｐの製造コストを低減し得る構造を有する。
本実施の形態の半導体装置１ｐの製造方法は、ウエハ１０の主面１０ａの周縁領域３に、複数の第１の溝部１０ｃと、複数の第２の溝部１０ｄとを形成すること（Ｓ１０ｐ）を備える。複数の第１の溝部１０ｃと複数の第２の溝部１０ｄとは、素子領域２から離れている。複数の第１の溝部１０ｃと複数の第２の溝部１０ｄとは、第１の方向に沿ってストライプ状に延在している。複数の第１の溝部１０ｃと複数の第２の溝部１０ｄとは、第１の方向に直交する第２の方向に互いに離れている。本実施の形態の半導体装置１ｐの製造方法は、ブレードを用いて、複数の第１の溝部１０ｃ及び複数の第２の溝部１０ｄに沿ってウエハ１０を切断すること（Ｓ３ｐ）を備える。ウエハ１０を切断する（Ｓ３ｐ）際、複数の第１の溝部１０ｃと複数の第２の溝部１０ｄとはブレードに接触せず、少なくとも第１の溝部１０ｃは残存している。
複数の第１の溝部１０ｃ内と複数の第２の溝部１０ｄ内とに設けられた第１の多結晶膜４２を含む脆弱領域８は、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、ウエハ１０を切断する（Ｓ３ｐ）際に素子領域２にチッピング３２が発生することを一層防止し得る。本実施の形態の半導体装置１ｐの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｐの製造コストは低減され得る。
実施の形態１５．
図７３を参照して、実施の形態１５に係る半導体装置１ｑを説明する。本実施の形態の半導体装置１ｑは、実施の形態１４の半導体装置１ｐと同様の構成を備えるが、主に以下の点で異なる。本実施の形態の半導体装置１ｑでは、第１の多結晶膜４２は、第１の多結晶膜４２の内部に空洞４４を含んでいる。複数の第１の溝部１０ｃは、第１の絶縁膜１６によって覆われていない。
図７４から図７７を参照して、実施の形態１５に係る半導体装置１ｑの製造方法を説明する。本実施の形態の半導体装置１ｑの製造方法は、実施の形態１４の半導体装置１ｐの製造方法と同様の工程を備えるが、主に以下の点で異なる。
図７４、図７５及び図７７を参照して、本実施の形態の半導体装置１ｑの製造方法は、複数の第１の溝部１０ｃ及び複数の第２の溝部１０ｄ内に第１の多結晶膜４２を形成すること（Ｓ１２ｑ）を備えている。特定的には、第１の多結晶膜４２は、複数の第１の溝部１０ｃ及び複数の第２の溝部１０ｄ内の絶縁膜上に形成されてもよい。第１の多結晶膜４２は、第１の多結晶膜４２の内部に空洞４４を含んでいる。ウエハ１０のうち第１の多結晶膜４２が形成された領域は、ウエハ１０の脆弱領域８である。ウエハ１０の脆弱領域８は、ウエハ１０の他の領域よりも割れやすい。
図７４、図７５及び図７７を参照して、本実施の形態の半導体装置１ｑの製造方法は、ウエハ１０の主面１０ａの周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１ｑ）を備える。周縁領域３上に形成された第１の絶縁膜１６は、第１の方向に沿ってストライプ状に延在している。第１の絶縁膜１６は、第１の多結晶膜４２上に形成されていない。第１の絶縁膜１６の幅Ｗ3は、周縁領域３の幅Ｗ1よりも小さい。第１の絶縁膜１６の幅Ｗ3は、ブレードの最大幅よりも小さくてもよい。
本実施の形態の半導体装置１ｑ及びその製造方法は、実施の形態１４の半導体装置１ｐ及びその製造方法の効果に加えて以下の効果を奏する。
本実施の形態の半導体装置１ｑ及びその製造方法では、第１の多結晶膜４２は、第１の多結晶膜４２の内部に空洞４４を含んでいる。そのため、実施の形態１４におけるウエハ１０の脆弱領域８に比べて、本実施の形態におけるウエハ１０の脆弱領域８には、より一層選択的にチッピング３２が発生する。本実施の形態の半導体装置１ｑ及びその製造方法によれば、素子領域２にチッピング３２が発生することがさらに防止され得る。本実施の形態の半導体装置１ｑは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｑの製造コストを低減し得る構造を有する。本実施の形態の半導体装置１ｑの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｑの製造コストは低減され得る。
本実施の形態における脆弱領域８には、第１の絶縁膜１６は形成されていない。そのため、実施の形態１４におけるウエハ１０の脆弱領域８に比べて、本実施の形態におけるウエハ１０の脆弱領域８には、より一層選択的にチッピング３２が発生する。本実施の形態の半導体装置１ｑ及びその製造方法によれば、素子領域２にチッピング３２が発生することがさらに防止され得る。本実施の形態の半導体装置１ｑは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｑの製造コストを低減し得る構造を有する。本実施の形態の半導体装置１ｑの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｑの製造コストは低減され得る。
実施の形態１６．
図７８及び図７９を参照して、実施の形態１６に係る半導体装置１ｒを説明する。本実施の形態の半導体装置１ｒは、実施の形態１の半導体装置１と同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｒは、周縁領域３上に設けられた第１の絶縁膜１６上に設けられた第２の導電性膜５０をさらに備えている。第２の導電性膜５０は、第１の方向において、第１の非晶質絶縁膜２４から分離されている。第２の導電性膜５０は、図８０及び図８１に示されるアライメントマーク５１の一部である。第２の導電性膜５０は、基板１１の端面３０に面一であってもよい。第２の導電性膜５０は、第１の絶縁膜１６よりも厚くてもよい。第２の導電性膜５０は、電極膜２０と同じ材料で構成されてもよいし、異なる材料で構成されてもよい。第２の導電性膜５０は、例えば、ＡｌＳｉ膜またはＡｌ膜であってもよい。
第１の非晶質絶縁膜２４は、第１の非晶質絶縁膜部分２４ａと、第２の非晶質絶縁膜部分２４ｂとを含んでいる。第１の非晶質絶縁膜部分２４ａと、第２の非晶質絶縁膜部分２４ｂとは、それぞれ、第１の方向に沿ってストライプ状に延在している。第１の非晶質絶縁膜部分２４ａと、第２の非晶質絶縁膜部分２４ｂとは、第１の方向において互いに離れている。基板１１の主面１１ａの平面視において、第１の非晶質絶縁膜部分２４ａの長さは、端面３０の長さの１／６以上であってもよく、１／４以上であってもよく、１／３以上であってもよく、３／８以上であってもよい。基板１１の主面１１ａの平面視において、第１の非晶質絶縁膜２４の長さは、端面３０の長さの１／２よりも小さい。基板１１の主面１１ａの平面視において、第２の非晶質絶縁膜部分２４ｂの長さは、端面３０の長さの１／６以上であってもよく、１／４以上であってもよく、１／３以上であってもよく、３／８以上であってもよい。基板１１の主面１１ａの平面視において、第２の非晶質絶縁膜２３の長さは、端面３０の長さの１／２よりも小さい。
第１の方向における第２の導電性膜５０の長さは、第１の方向における第１の非晶質絶縁膜部分２４ａの長さよりも短い。第１の方向における第２の導電性膜５０の長さは、第１の方向における第２の非晶質絶縁膜部分２４ｂの長さよりも短い。第２の導電性膜５０と、第１の非晶質絶縁膜部分２４ａと、第２の非晶質絶縁膜部分２４ｂとは、基板１１の端面３０に沿って配置されている。第１の非晶質絶縁膜部分２４ａと、第２の非晶質絶縁膜部分２４ｂとは、基板１１の端面３０に面一である。第２の導電性膜５０は、第１の非晶質絶縁膜部分２４ａと第２の非晶質絶縁膜部分２４ｂとに挟まれている。
図８０から図８３を参照して、実施の形態１６に係る半導体装置１ｒの製造方法を説明する。本実施の形態の半導体装置１ｒの製造方法は、実施の形態１の半導体装置１の製造方法と同様の工程を備えるが、主に以下の点で異なる。
図８０、図８１及び図８３を参照して、本実施の形態の半導体装置１ｒの製造方法は、第１の絶縁膜１６上に第１の非晶質絶縁膜２４を形成すること（Ｓ２ｒ）を備える。第１の非晶質絶縁膜２４は、第１の非晶質絶縁膜部分２４ａと、第２の非晶質絶縁膜部分２４ｂとを含んでいる。第１の非晶質絶縁膜部分２４ａと、第２の非晶質絶縁膜部分２４ｂとは、それぞれ、第１の方向に沿ってストライプ状に延在している。第１の非晶質絶縁膜部分２４ａと、第２の非晶質絶縁膜部分２４ｂとは、第１の方向において互いに離れている。本実施の形態における第１の非晶質絶縁膜２４を形成すること（Ｓ２ｒ）は、実施の形態１における第１の非晶質絶縁膜２４を形成すること（Ｓ２）と基本的に同様である。
図８０、図８１及び図８３を参照して、本実施の形態の半導体装置１ｒの製造方法は、第１の非晶質絶縁膜部分２４ａと第２の非晶質絶縁膜部分２４ｂとの間にアライメントマーク５１を形成すること（Ｓ１３）を備える。第２の導電性膜５０は、第１の絶縁膜１６上に形成されてもよい。アライメントマーク５１は、周縁領域３に配置され、かつ、素子領域２から分離されている。アライメントマーク５１の幅Ｗ8は、周縁領域３の幅Ｗ1よりも小さい。アライメントマーク５１の幅Ｗ8は、ウエハ１０を切断する際（Ｓ３ｒ）に用いられるブレードの厚さよりも広い。アライメントマーク５１は、例えば、ＡｌＳｉ膜またはＡｌ膜であってもよい。アライメントマーク５１を形成すること（Ｓ１３）は、複数の素子領域２上に電極膜２０を形成することと同じ工程で行われてもよい。
図８２及び図８３を参照して、本実施の形態の半導体装置１ｒの製造方法は、ブレードを用いて、第１の非晶質絶縁膜２４に沿ってウエハ１０を切断すること（Ｓ３ｒ）を備える。ウエハ１０を切断する（Ｓ３ｒ）際、第１の非晶質絶縁膜部分２４ａの中央部と第２の非晶質絶縁膜部分２４ｂの中央部とアライメントマーク５１の中央部とが除去されるとともに、ブレードの幅方向の両端に、第１の非晶質絶縁膜部分２４ａの端部と第２の非晶質絶縁膜部分２４ｂの端部とアライメントマーク５１の端部とが残存している。アライメントマーク５１の端部は、第２の導電性膜５０に対応する。本実施の形態における第１の非晶質絶縁膜２４に沿ってウエハ１０を切断すること（Ｓ３ｒ）は、実施の形態１における第１の非晶質絶縁膜２４に沿ってウエハ１０を切断すること（Ｓ３）と同様である。
本実施の形態の半導体装置１ｒ及びその製造方法は、実施の形態１の半導体装置１及びその製造方法の効果に加えて、以下の効果を奏する。
本実施の形態の半導体装置１ｒ及びその製造方法では、第１の非晶質絶縁膜２４は、第２の導電性膜５０またはアライメントマーク５１を挟んでいる。第１の非晶質絶縁膜２４が形成されている周縁領域３では素子領域２にチッピング３２が発生することが抑制される。そのため、第２の導電性膜５０またはアライメントマーク５１が形成されている周縁領域３においても、素子領域２にチッピング３２が発生する可能性を低くすることができる。本実施の形態の半導体装置１ｒは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｒの製造コストを低減し得る構造を有している。本実施の形態の半導体装置１ｒの製造方法によれば、ウエハ１０の周縁領域３に第２の導電性膜５０またはアライメントマーク５１が形成されていても、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｒの製造コストは低減され得る。
実施の形態１７．
図８４を参照して、実施の形態１７に係る半導体装置１ｓを説明する。本実施の形態の半導体装置１ｓは、実施の形態１６の半導体装置１ｒと同様の構成を備えるが、主に以下の点で異なる。本実施の形態の半導体装置１ｓでは、素子領域２と第２の導電性膜５０との間において、周縁領域３上に設けられた第１の絶縁膜１６は、端面３０に沿ってストライプ状に延在する貫通孔５２を有している。貫通孔５２において、基板１１は、露出された主面１１ａを有している。第１の方向における貫通孔５２の長さは、第１の方向における第２の導電性膜５０の長さより大きくてもよい。
図８５から図８８を参照して、実施の形態１７に係る半導体装置１ｓの製造方法を説明する。本実施の形態の半導体装置１ｓの製造方法は、実施の形態１６の半導体装置１ｒの製造方法と同様の工程を備えるが、主に以下の点で異なる。
図８５、図８６及び図８８を参照して、本実施の形態の半導体装置１ｓの製造方法は、周縁領域３上に設けられた第１の絶縁膜１６に、一対の貫通孔５２を形成すること（Ｓ１４）を備える。一対の貫通孔５２は、それぞれ、アライメントマーク５１と素子領域２との間に位置している。第１の絶縁膜１６の一部をエッチングすることによって、一対の貫通孔５２が形成されてもよい。一対の貫通孔５２は、それぞれ、第１の方向に沿って延在している。一対の貫通孔５２は、第１の方向に直交する第２の方向において互いに離れている。一対の貫通孔５２の間の間隔は、ウエハ１０を切断する際（Ｓ３ｓ）に用いられるブレードの厚さより広い。第１の方向における一対の貫通孔５２の長さは、第１の方向におけるアライメントマーク５１の長さより大きくてもよい。一対の貫通孔５２は、各々、例えば、１μｍ以上の幅を有してもよい。一対の貫通孔５２は、各々、例えば、５μｍ以下の幅を有してもよい。一対の貫通孔５２の各々の幅は、第１の方向に直交する第２の方向における一対の貫通孔５２の各々の長さとして定義される。
図８７及び図８８を参照して、本実施の形態の半導体装置１ｓの製造方法は、ブレードを用いて、第１の非晶質絶縁膜２４に沿ってウエハ１０を切断すること（Ｓ３ｓ）を備える。本実施の形態における第１の非晶質絶縁膜２４に沿ってウエハ１０を切断すること（Ｓ３ｓ）は、実施の形態１６における第１の非晶質絶縁膜２４に沿ってウエハ１０を切断すること（Ｓ３ｒ）と基本的に同様である。ウエハ１０を切断する（Ｓ３ｓ）際、第１の非晶質絶縁膜部分２４ａの中央部と第２の非晶質絶縁膜部分２４ｂの中央部とが除去されるとともに、ブレードの幅方向の両端に、第１の非晶質絶縁膜部分２４ａの端部と第２の非晶質絶縁膜部分２４ｂの端部と一対の貫通孔５２とが残存している。
本実施の形態の半導体装置１ｓ及びその製造方法は、実施の形態１６の半導体装置１ｒ及びその製造方法の効果に加えて、以下の効果を奏する。
本実施の形態の半導体装置１ｓでは、第１の絶縁膜１６は、素子領域２と第２の導電性膜５０との間において、貫通孔５２を有している。そのため、第２の導電性膜５０の下に形成された第１の絶縁膜１６に損傷が発生しても、貫通孔５２は、この損傷が第１の絶縁膜１６を通して素子領域２に達することを抑制し得る。素子領域２の表面に形成された構造体（例えば、電極膜２０）が破損することが抑制され得る。本実施の形態の半導体装置１ｓは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｓの製造コストを低減し得る構造を有している。
本実施の形態の半導体装置１ｓの製造方法は、周縁領域３上に設けられた第１の絶縁膜１６に、一対の貫通孔５２を形成すること（Ｓ１４）をさらに備えている。そのため、仮に、ウエハ１０を切断する（Ｓ３ｒ）際に、アライメントマーク５１の下に形成された第１の絶縁膜１６に損傷が発生しても、一対の貫通孔５２は、この損傷が第１の絶縁膜１６を通して素子領域２に達することを抑制し得る。素子領域２の表面に形成された構造体（例えば、電極膜２０）が破損することが抑制され得る。本実施の形態の半導体装置１ｓの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｓの製造コストは低減され得る。
実施の形態１８．
図８９を参照して、実施の形態１８に係る半導体装置１ｔを説明する。本実施の形態の半導体装置１ｔは、実施の形態１６の半導体装置１ｒと同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｔは、周縁領域３上に設けられた第１の絶縁膜１６上に設けられた第６の絶縁膜５５をさらに備えている。第６の絶縁膜５５は、素子領域２と第２の導電性膜５０との間に設けられ、かつ、素子領域２及び第２の導電性膜５０から分離されている。第６の絶縁膜５５は、基板１１の端面３０に沿ってストライプ状に延在している。第１の方向における第６の絶縁膜５５の長さは、第１の方向における第２の導電性膜５０の長さより大きくてもよい。第６の絶縁膜５５は、素子領域２から１μｍ以上離れていてもよい。第６の絶縁膜５５は、素子領域２から５μｍ以下離れてもよい。第６の絶縁膜５５は、第１の絶縁膜１６と異なる材料で構成されてもよい。第６の絶縁膜５５は、第２の非晶質絶縁膜２３と同じ材料で構成されてもよいし、異なる材料で構成されてもよい。第６の絶縁膜５５は、例えば、非晶質窒化シリコン膜であってもよい。
本実施の形態の半導体装置１ｔは、第３のストライプ構造部６ｔと、第４のストライプ構造部７ｔとを備えている。第３のストライプ構造部６ｔは、周縁領域３上に位置し、かつ、端面３０に沿って延在している。第４のストライプ構造部７ｔは、周縁領域３上に位置し、かつ、端面３０に沿って延在している。第３のストライプ構造部６ｔは、素子領域２と第２の導電性膜５０との間に位置している。第４のストライプ構造部７ｔは、素子領域２と第３のストライプ構造部６ｔとの間に位置している。第３のストライプ構造部６ｔは、第４のストライプ構造部７ｔよりも厚い。第３のストライプ構造部６ｔの幅は、第４のストライプ構造部７ｔの幅より広くてもよい。第４のストライプ構造部７ｔの幅は、例えば、１μｍ以上であってもよい。第４のストライプ構造部７ｔの幅は、例えば、５μｍ以下であってもよい。
第３のストライプ構造部６ｔは、第１の絶縁膜１６の一部と、第１の絶縁膜１６の一部上に設けられた第６の絶縁膜５５とを含んでいる。第４のストライプ構造部７ｔは、第１の絶縁膜１６を含んでいるが、第６の絶縁膜５５を含んでいない。第４のストライプ構造部７ｔは第１の絶縁膜１６を含んでいなくてもよく、基板１１の主面１１ａが第１の絶縁膜１６から露出してもよい。第４のストライプ構造部７ｔでは、基板１１は露出された主面１１ａを有してもよい。
図９０から図９３を参照して、実施の形態１８に係る半導体装置１ｔの製造方法を説明する。本実施の形態の半導体装置１ｔの製造方法は、実施の形態１６の半導体装置１ｒの製造方法と同様の工程を備えるが、主に以下の点で異なる。
図９０、図９１及び図９３を参照して、本実施の形態の半導体装置１ｔの製造方法は、周縁領域３上に設けられた第１の絶縁膜１６上に一対の第６の絶縁膜５５を形成すること（Ｓ１５）をさらに備えている。一対の第６の絶縁膜５５は、例えば、化学的気相成長法（ＣＶＤ）、蒸着法またはスピンコート法などを用いて、第１の絶縁膜１６上に形成されてもよい。一対の第６の絶縁膜５５を形成すること（Ｓ１５）は、電極膜２０上に第２の非晶質絶縁膜２３を形成することと同じ工程で行われてもよい。
一対の第６の絶縁膜５５は、素子領域２とアライメントマーク５１との間に設けられ、かつ、素子領域２とアライメントマーク５１とから分離されている。一対の第６の絶縁膜５５は、それぞれ、第１の方向に沿ってストライプ状に延在している。一対の第６の絶縁膜５５は、互いに、第１の方向に直交する第２の方向に離れている。第１の方向における第６の絶縁膜５５の長さは、第１の方向におけるアライメントマーク５１の長さより大きくてもよい。一対の第６の絶縁膜５５は、互いに、第１の方向に直交する第２の方向に離れている。一対の第６の絶縁膜５５の間の間隔は、ウエハ１０を切断する際（Ｓ３ｔ）に用いられるブレードの厚さより広い。
第３のストライプ構造部６ｔは、周縁領域３のうち、第１の絶縁膜１６上に一対の第６の絶縁膜５５が形成された部分である。第３のストライプ構造部６ｔは、第３のストライプ構造部６ｔの両側に位置し、かつ、第１の方向に沿ってストライプ状に延在する部分よりも厚い。具体的には、第３のストライプ構造部６ｔは、第４のストライプ構造部７ｔよりも厚い。第３のストライプ構造部６ｔは、第３のストライプ構造部６ｔとアライメントマーク５１との間に位置しかつ第１の方向に沿ってストライプ状に延在する部分よりも厚い。例えば、第３のストライプ構造部６ｔは、第１の絶縁膜１６と、第１の絶縁膜１６上の第６の絶縁膜５５とを含んでいる。第４のストライプ構造部７ｔは、第１の絶縁膜１６を含んでいるが、第６の絶縁膜５５を含んでいない。第４のストライプ構造部７ｔは、第３のストライプ構造部６ｔと素子領域２との間に位置し、第３のストライプ構造部６ｔに隣接している。第３のストライプ構造部６ｔとアライメントマーク５１との間に位置しかつ第１の方向に沿ってストライプ状に延在する部分は、第１の絶縁膜１６を含んでいるが、第６の絶縁膜５５を含んでいない。
図９２及び図９３を参照して、本実施の形態の半導体装置１ｔの製造方法は、ブレードを用いて、一対の第６の絶縁膜５５に沿ってウエハ１０を切断すること（Ｓ３ｔ）をさらに備えている。ウエハ１０を切断する（Ｓ３ｔ）際、第１の非晶質絶縁膜部分２４ａの中央部と第２の非晶質絶縁膜部分２４ｂの中央部とアライメントマーク５１の中央部とが除去されるとともに、ブレードの幅方向の両端に、第１の非晶質絶縁膜部分２４ａの端部と第２の非晶質絶縁膜部分２４ｂの端部とアライメントマーク５１の端部と一対の第６の絶縁膜５５の少なくとも一部とが残存している。特定的には、ウエハ１０を切断する（Ｓ３ｔ）際、ブレードの幅方向の両端に、一対の第６の絶縁膜５５が全て残存してもよい。
第３のストライプ構造部６ｔは、第１の絶縁膜１６と第１の絶縁膜１６上に積層された第６の絶縁膜５５とを含んでいる。第３のストライプ構造部６ｔは、第３のストライプ構造部６ｔの両側に位置し、かつ、第１の方向に沿ってストライプ状に延在する部分よりも厚い。第３のストライプ構造部６ｔが形成されているウエハ１０の部分を欠損させるために必要な機械的エネルギーは、第３のストライプ構造部６ｔの両側に位置するウエハ１０の部分を欠損させるために必要な機械的エネルギーよりも大きい。そのため、仮にウエハ１０を切断する（Ｓ３ｔ）際にアライメントマーク５１の下に位置するウエハ１０の部分にクラックが発生しても、第１のストライプ構造部６は、このクラックが素子領域２に達することを防止し得る。
こうして、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピングが発生することが防止され得る。ウエハ１０の周縁領域３の幅Ｗ1を狭くすることができるため、１枚のウエハ１０から得られる半導体装置１ｔの収率は増加し、半導体装置１ｔの製造コストは減少する。第４のストライプ構造部７ｔの幅を５μｍ以下とすることによって、第３のストライプ構造部６ｔの幅を拡げることができる。そのため、第３のストライプ構造部６ｔは、素子領域２にチッピングが発生することを一層防止し得る。
さらに、第６の絶縁膜５５は、素子領域２から分離されている。第４のストライプ構造部７ｔにおいて、第６の絶縁膜５５は形成されていない。そのため、仮に、ウエハ１０を切断する（Ｓ３ｔ）際に第４のストライプ構造部７ｔの間に設けられた第６の絶縁膜５５に損傷が発生しても、この損傷が、第６の絶縁膜５５を通して、素子領域２に達することが防止され得る。第４のストライプ構造部７ｔの幅を１μｍ以上とすることによって、この損傷が素子領域２に達することが一層防止され得る。素子領域２の表面に形成された構造体（例えば、電極膜２０）が破損することが抑制され得る。
本実施の形態の半導体装置１ｔ及びその製造方法は、実施の形態１６の半導体装置１ｒ及びその製造方法の効果に加えて以下の効果を奏する。
本実施の形態の半導体装置１ｔは、周縁領域３上に設けられた第１の絶縁膜１６上に設けられた第６の絶縁膜５５をさらに備えている。第１の絶縁膜１６と第１の絶縁膜１６上に積層された第６の絶縁膜５５とを含む第３のストライプ構造部は、周縁領域３の幅を狭くしても、素子領域２にチッピングが発生することを防止し得る。本実施の形態の半導体装置１ｔは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｔの製造コストを低減し得る構造を有している。
本実施の形態の半導体装置１ｔでは、第３のストライプ構造部６ｔは、第１の絶縁膜１６の一部と、第１の絶縁膜１６の一部上に設けられた第６の絶縁膜５５とを含んでいる。第４のストライプ構造部７ｔは、第１の絶縁膜１６を含んでいる。第１の絶縁膜１６の一部は、周縁領域３上に設けられ、かつ、端面３０に沿ってストライプ状に延在している。第３の絶縁膜２５は、端面３０に沿ってストライプ状に延在している。第４のストライプ構造部７ｔは、第６の絶縁膜５５を素子領域２から分離している。そのため、第６の絶縁膜５５に損傷が発生しても、この損傷が、第６の絶縁膜５５を通して、素子領域２に達することが防止され得る。素子領域２の表面に形成された構造体（例えば、電極膜２０）が破損することが抑制され得る。本実施の形態の半導体装置１ｔは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｔの製造コストを低減し得る構造を有している。
本実施の形態の半導体装置１ｔの製造方法は、周縁領域３上に設けられた第１の絶縁膜１６上に一対の第６の絶縁膜５５を形成すること（Ｓ１５）をさらに備えている。一対の第６の絶縁膜５５は、素子領域２とアライメントマーク５１との間に設けられ、かつ、素子領域２とアライメントマーク５１とから分離されている。一対の第６の絶縁膜５５は、第１の方向に沿ってストライプ状に延在している。
第１の絶縁膜１６と、第１の絶縁膜１６上の第６の絶縁膜５５とを含む第３のストライプ構造部６ｔは、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピング３２が発生することを防止し得る。本実施の形態の半導体装置１ｔの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｔの製造コストは低減され得る。
一対の第６の絶縁膜５５は、素子領域２から分離されている。そのため、第４のストライプ構造部７ｔの間に設けられた第６の絶縁膜５５に損傷が発生しても、この損傷が、第６の絶縁膜５５を通して、素子領域２に達することが防止され得る。素子領域２の表面に形成された構造体（例えば、電極膜２０）が破損することが抑制され得る。本実施の形態の半導体装置１ｔの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｔの製造コストは低減され得る。
実施の形態１９．
図９４を参照して、実施の形態１９に係る半導体装置１ｕを説明する。本実施の形態の半導体装置１ｕは、実施の形態１６の半導体装置１ｒと同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｕは、第２の多結晶膜６２をさらに備えている。基板１１は、周縁領域３における主面１１ａに形成され、かつ、端面３０に沿ってストライプ状に延在している第３の溝部１０ｆを含んでいる。第２の多結晶膜６２は、第３の溝部１０ｆ内に設けられ、かつ、端面３０に沿ってストライプ状に延在している。第２の多結晶膜６２と第３の溝部１０ｆとは、素子領域２と第２の導電性膜５０との間に位置している。第３の溝部１０ｆ内に第７の絶縁膜６１が設けられており、この第７の絶縁膜６１上に第２の多結晶膜６２が設けられてもよい。第７の絶縁膜６１は、例えば、二酸化シリコン膜であってもよい。第２の多結晶膜６２は、第２の多結晶膜６２の内部に空洞（図示せず）を含んでもよい。第２の多結晶膜６２は、周縁領域３上に設けられた第１の絶縁膜１６によって覆われてもよい。
図９５から図９８を参照して、実施の形態１９に係る半導体装置１ｕの製造方法を説明する。本実施の形態の半導体装置１ｕの製造方法は、実施の形態１６の半導体装置１ｒの製造方法と同様の工程を備えるが、主に以下の点で異なる。
図９５、図９６及び図９８を参照して、本実施の形態の半導体装置１ｕの製造方法は、ウエハ１０の主面１０ａの周縁領域３に、第３の溝部１０ｆと第４の溝部１０ｇとを形成すること（Ｓ１６）をさらに備えている。第３の溝部１０ｆと第４の溝部１０ｇとは、ウエハ１０の主面１０ａの周縁領域３の一部をエッチングすることによって形成されてもよい。第３の溝部１０ｆと第４の溝部１０ｇとは、素子領域２とアライメントマーク５１との間に位置し、かつ、素子領域２及びアライメントマーク５１から離れている。第３の溝部１０ｆと第４の溝部１０ｇとは、それぞれ、第１の方向に沿ってストライプ状に延在している。第３の溝部１０ｆと第４の溝部１０ｇとは、第１の方向に直交する第２の方向に互いに離れている。第３の溝部１０ｆと第４の溝部１０ｇとの間の間隔は、ウエハ１０を切断する（Ｓ３ｕ）際に用いられるブレードの最大厚さよりも広くてもよい。
図９５、図９６及び図９８を参照して、本実施の形態の半導体装置１ｕの製造方法は、第３の溝部１０ｆ及び第４の溝部１０ｇ内に第７の絶縁膜６１を形成すること（Ｓ１７）を備えてもよい。第７の絶縁膜６１は、第３の溝部１０ｆ及び第４の溝部１０ｇの表面を酸化することによって形成されてもよい。
図９５、図９６及び図９８を参照して、本実施の形態の半導体装置１ｕの製造方法は、第３の溝部１０ｆ及び第４の溝部１０ｇ内に第２の多結晶膜６２を形成すること（Ｓ１８）を備えている。特定的には、第２の多結晶膜６２は、第３の溝部１０ｆ及び第４の溝部１０ｇ内の第７の絶縁膜６１上に形成されてもよい。第２の多結晶膜６２は、例えば、化学的気相成長法（ＣＶＤ）または蒸着法などを用いて、第７の絶縁膜６１上に形成されてもよい。第２の多結晶膜６２は、第２の多結晶膜６２の内部に空洞（図示せず）を含んでもよい。ウエハ１０のうち第２の多結晶膜６２が形成された領域は、ウエハ１０の脆弱領域８ｕである。ウエハ１０の脆弱領域８ｕは、ウエハ１０の他の領域よりも割れやすい。
図９５、図９６及び図９８を参照して、本実施の形態の半導体装置１ｕの製造方法は、ウエハ１０の主面１０ａの周縁領域３上に第１の絶縁膜１６を形成すること（Ｓ１ｕ）を備える。本実施の形態における第１の絶縁膜１６を形成すること（Ｓ１ｕ）は、実施の形態１１における第１の絶縁膜１６を形成すること（Ｓ１ｈ）と基本的に同様である。周縁領域３上に設けられた第１の絶縁膜１６は、第３の溝部１０ｆと第４の溝部１０ｇとの間のウエハ１０の主面１０ａ上と、第３の溝部１０ｆ及び第４の溝部１０ｇ内に形成された第１の多結晶膜４２上とに形成されてもよい。
図９５、図９６及び図９８を参照して、本実施の形態の半導体装置１ｕの製造方法は、第１の非晶質絶縁膜部分２４ａと第２の非晶質絶縁膜部分２４ｂとの間にアライメントマーク５１を形成すること（Ｓ１３ｕ）を備える。本実施の形態におけるアライメントマーク５１を形成すること（Ｓ１３ｕ）は、実施の形態１６におけるアライメントマーク５１を形成すること（Ｓ１３）と基本的に同様である。ウエハ１０の主面１０ａの平面視において、アライメントマーク５１は、周縁領域３上に、かつ、第３の溝部１０ｆと第４の溝部１０ｇとの間に形成されている。第３の溝部１０ｆと第４の溝部１０ｇとは、それぞれ、素子領域２とアライメントマーク５１との間に位置し、かつ、素子領域２及びアライメントマーク５１から分離されている。第１の方向におけるアライメントマーク５１の長さは、第１の方向における第３の溝部１０ｆの長さよりも小さくてもよい。第１の方向におけるアライメントマーク５１の長さは、第１の方向における第４の溝部１０ｇの長さよりも小さくてもよい。
図９７及び図９８を参照して、本実施の形態の半導体装置１ｕの製造方法は、ブレードを用いて、第３の溝部１０ｆ及び第４の溝部１０ｇに沿ってウエハ１０を切断すること（Ｓ３ｕ）を備える。ウエハ１０を切断する（Ｓ３ｕ）際、第３の溝部１０ｆと第４の溝部１０ｇとはブレードに接触せず、少なくとも第３の溝部１０ｆは残存している。特定的には、ウエハ１０を切断する（Ｓ３ｕ）際、第３の溝部１０ｆ及び第４の溝部１０ｇは残存してもよい。ウエハ１０を切断する（Ｓ３ｕ）際、第２の多結晶膜６２の少なくとも一部は残存している。
ウエハ１０の脆弱領域８ｕは、ウエハ１０の他の領域よりも割れやすい。仮に、ウエハ１０を切断する際（Ｓ３ｕ）にアライメントマーク５１の下に位置するウエハ１０にチッピングが発生しても、このチッピングは、脆弱領域８ｕに選択的に発生する。こうして、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、素子領域２にチッピングが発生することが防止され得る。１枚のウエハ１０から得られる半導体装置１ｕの収率は増加し、半導体装置１ｕの製造コストは減少し得る。
本実施の形態の半導体装置１ｕ及びその製造方法は、実施の形態１６の半導体装置１ｒ及びその製造方法の効果に加えて、以下の効果を奏する。
本実施の形態の半導体装置１ｕは、第２の多結晶膜６２をさらに備えている。基板１１は、周縁領域３における主面１１ａに形成され、かつ、端面３０に沿ってストライプ状に延在している第３の溝部１０ｆを含んでいる。第２の多結晶膜６２は、第３の溝部１０ｆ内に設けられ、かつ、端面３０に沿ってストライプ状に延在している。第２の多結晶膜６２と第３の溝部１０ｆとは、素子領域２と第２の導電性膜５０との間に位置している。第３の溝部１０ｆ内に設けられた第２の多結晶膜６２を含む脆弱領域８ｕは、素子領域２にチッピングが発生することを防止し得る。本実施の形態の半導体装置１ｕは、素子領域２にチッピング３２が発生することを抑制し得て、かつ、半導体装置１ｕの製造コストを低減し得る構造を有している。
本実施の形態の半導体装置１ｕの製造方法は、ウエハ１０の主面１０ａの周縁領域３に、第３の溝部１０ｆと第４の溝部１０ｇとを形成すること（Ｓ１６）をさらに備えている。第３の溝部１０ｆと第４の溝部１０ｇとは、素子領域２から離れている。第３の溝部１０ｆと第４の溝部１０ｇとは、第１の方向に沿ってストライプ状に延在している。第３の溝部１０ｆと第４の溝部１０ｇとは、第１の方向に直交する第２の方向に互いに離れている。本実施の形態の半導体装置１ｕの製造方法は、第３の溝部１０ｆ及び第４の溝部１０ｇ内に第２の多結晶膜６２を形成すること（Ｓ１８）と、第１の非晶質絶縁膜部分２４ａと第２の非晶質絶縁膜部分２４ｂとの間にアライメントマーク５１を形成すること（Ｓ１３ｕ）とをさらに備える。ウエハ１０の主面１０ａの平面視において、アライメントマーク５１は、周縁領域３上に、かつ、第３の溝部１０ｆと第４の溝部１０ｇとの間に形成されている。第３の溝部１０ｆと第４の溝部１０ｇとは、素子領域２とアライメントマーク５１との間に位置し、かつ、アライメントマーク５１から離れている。本実施の形態の半導体装置１ｕの製造方法は、ブレードを用いて、第３の溝部１０ｆ及び第４の溝部１０ｇに沿ってウエハ１０を切断すること（Ｓ３ｕ）を備える。
第３の溝部１０ｆ内と第４の溝部１０ｇ内とに設けられた第２の多結晶膜６２を含む脆弱領域８ｕは、ウエハ１０の周縁領域３の幅Ｗ1を狭くしても、ウエハ１０を切断する際（Ｓ３ｕ）に素子領域２にチッピングが発生することを防止し得る。本実施の形態の半導体装置１ｕの製造方法によれば、素子領域２にチッピング３２が発生することが抑制され得て、かつ、半導体装置１ｕの製造コストは低減され得る。
今回開示された実施の形態１−１９はすべての点で例示であって制限的なものではないと考えられるべきである。矛盾のない限り、今回開示された実施の形態１−１９の少なくとも２つを組み合わせてもよい。本発明の範囲は、上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
１，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈ，１ｉ，１ｊ，１ｋ，１ｍ，１ｎ，１ｐ，１ｑ，１ｒ，１ｓ，１ｔ，１ｕ 半導体装置、２ 素子領域、２ａ 能動素子領域、２ｂ 耐圧保持領域、３ 周縁領域、６ 第１のストライプ構造部、６ｔ 第３のストライプ構造部、７，７ｂ 第２のストライプ構造部、７ｔ 第４のストライプ構造部、８，８ｕ 脆弱領域、１０ ウエハ、１０ａ 主面、１０ｃ 第１の溝部、１０ｄ 第２の溝部、１０ｆ 第３の溝部、１０ｇ 第４の溝部、１１ 基板、１０ａ 主面、１１ｃ 切欠部、１２ ダイシングテープ、１３ 第２の絶縁膜、１４ 第４の絶縁膜、１６ 第１の絶縁膜、１６ｅ 第２の絶縁膜部分、２０ 電極膜、２１ 第１の導電性膜、２３ 第２の非晶質絶縁膜、２４ 第１の非晶質絶縁膜、２４ａ 第１の非晶質絶縁膜部分、２４ｂ 第２の非晶質絶縁膜部分、２５ 第３の絶縁膜、３０ 端面、３２ チッピング、３５ 切欠部、３５ｆ 溝部、３６，３６ｆ 側面、３７，３７ｆ 底面、３８ｆ 角部、４１ 第５の絶縁膜、４２ 第１の多結晶膜、４４ 空洞、５０ 第２の導電性膜、５１ アライメントマーク、５２ 貫通孔、５５ 第６の絶縁膜、６１ 第７の絶縁膜、６２ 第２の多結晶膜。

Claims (16)

  1. 主面と端面とを有する基板を備え、前記主面は、周縁領域と、前記周縁領域によって囲まれる素子領域とを含み、さらに、
    前記素子領域上と前記周縁領域上とに設けられた第１の絶縁膜と、
    前記第１の絶縁膜上に設けられた第１の非晶質絶縁膜とを備え、
    前記周縁領域において前記基板に溝が形成されておらず、かつ、前記第１の絶縁膜は前記素子領域から前記周縁領域にわたって連続的に形成されており、
    前記第１の非晶質絶縁膜は、前記周縁領域上に配置され、かつ、前記素子領域から分離されており、
    前記第１の非晶質絶縁膜は、前記端面に沿ってストライプ状に延在しており、
    前記第１の非晶質絶縁膜は、前記端面と面一である、半導体装置。
  2. 主面と端面とを有する基板を備え、前記主面は、周縁領域と、前記周縁領域によって囲まれる素子領域とを含み、さらに、
    前記素子領域上と前記周縁領域上とに設けられた第１の絶縁膜と、
    前記第１の絶縁膜上に設けられた第１の非晶質絶縁膜と、
    前記周縁領域上に設けられた前記第１の絶縁膜上に設けられた第２の導電性膜とを備え、
    前記第１の非晶質絶縁膜は、前記周縁領域上に配置され、かつ、前記素子領域から分離されており、
    前記第１の非晶質絶縁膜は、前記端面に沿ってストライプ状に延在しており、
    前記第１の非晶質絶縁膜は、前記端面と面一であり、
    前記第２の導電性膜は、前記第１の非晶質絶縁膜から分離されており、
    前記第１の非晶質絶縁膜は、第１の非晶質絶縁膜部分と、第２の非晶質絶縁膜部分とを含み、
    前記第２の導電性膜と、前記第１の非晶質絶縁膜部分と、前記第２の非晶質絶縁膜部分とは、前記端面に沿って配置されており、
    前記第２の導電性膜は、前記第１の非晶質絶縁膜部分と前記第２の非晶質絶縁膜部分とに挟まれている、半導体装置。
  3. 主面と端面とを有する基板を備え、前記主面は、周縁領域と、前記周縁領域によって囲まれる素子領域とを含み、さらに、
    前記周縁領域上に位置し、かつ、前記端面に沿って延在している第１のストライプ構造部と、
    前記周縁領域上に位置し、かつ、前記端面に沿って延在している第２のストライプ構造部とを備え、
    前記第２のストライプ構造部は、前記素子領域と前記第１のストライプ構造部との間に位置し、
    前記第１のストライプ構造部は、前記第２のストライプ構造部よりも厚く、
    前記第１のストライプ構造部は、第１の絶縁膜の一部と、前記第１の絶縁膜の前記一部上に設けられた第３の絶縁膜とを含み、
    前記第２のストライプ構造部は、前記第１の絶縁膜を含み、
    前記第１の絶縁膜は、前記素子領域上と前記周縁領域上とに設けられており、
    前記周縁領域において前記基板に溝が形成されておらず、かつ、前記第１の絶縁膜は前記素子領域から前記周縁領域にわたって連続的に形成されており、
    前記第１の絶縁膜の前記一部は、前記周縁領域上に設けられ、かつ、前記端面に沿ってストライプ状に延在しており、
    前記第３の絶縁膜は、前記端面に沿ってストライプ状に延在している、半導体装置。
  4. 主面と端面とを有する基板を備え、前記主面は、周縁領域と、前記周縁領域によって囲まれる素子領域とを含み、さらに、
    前記周縁領域上に位置し、かつ、前記端面に沿って延在している第１のストライプ構造部と、
    前記周縁領域上に位置し、かつ、前記端面に沿って延在している第２のストライプ構造部とを備え、
    前記第２のストライプ構造部は、前記素子領域と前記第１のストライプ構造部との間に位置し、
    前記第１のストライプ構造部は、前記第２のストライプ構造部よりも厚く、
    前記第１のストライプ構造部は、第４の絶縁膜と、前記第４の絶縁膜上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第１の導電性膜とを含み、
    前記第４の絶縁膜は、前記周縁領域上に設けられ、かつ、前記端面に沿ってストライプ状に延在しており、
    前記第１の導電性膜は、前記端面に沿ってストライプ状に延在している、半導体装置。
  5. 主面と端面とを有する基板を備え、前記主面は、周縁領域と、前記周縁領域によって囲まれる素子領域とを含み、さらに、
    前記素子領域上と前記周縁領域上とに設けられた第１の絶縁膜と、
    前記第１の絶縁膜上に設けられた第１の非晶質絶縁膜と、
    前記周縁領域上に設けられた前記第１の絶縁膜上に設けられた第３の絶縁膜とを備え、
    前記第１の非晶質絶縁膜は、前記周縁領域上に配置され、かつ、前記素子領域から分離されており、
    前記第１の非晶質絶縁膜は、前記端面に沿ってストライプ状に延在しており、
    前記第１の非晶質絶縁膜は、前記端面と面一であり、
    前記第３の絶縁膜は、前記素子領域と前記第１の非晶質絶縁膜との間に設けられており、
    前記第３の絶縁膜は、前記素子領域及び前記第１の非晶質絶縁膜から分離されており、
    前記第３の絶縁膜は、前記端面に沿ってストライプ状に延在している、半導体装置。
  6. 主面と、端面と、前記主面と前記端面とに接続される切欠部とを有する基板を備え、前記主面は、周縁領域と、前記周縁領域によって囲まれる素子領域とを含み、さらに、
    前記素子領域上と前記周縁領域上とに設けられた第１の絶縁膜と、
    前記周縁領域上に設けられた前記第１の絶縁膜上に設けられた第３の絶縁膜とを備え、
    前記切欠部は、前記端面に沿ってストライプ状に延在しており、
    前記切欠部は、前記主面に接続されている側面と、前記側面と前記端面とに接続されている底面とを有し、
    前記切欠部は、前記基板の露出面のみで構成されており、
    前記第３の絶縁膜は、前記素子領域と前記切欠部との間に設けられており、
    前記第３の絶縁膜は、前記素子領域から分離されており、
    前記第３の絶縁膜は、前記端面に沿ってストライプ状に延在している、半導体装置。
  7. 主面と、端面と、前記主面と前記端面とに接続される切欠部とを有する基板を備え、前記主面は、周縁領域と、前記周縁領域によって囲まれる素子領域とを含み、前記切欠部は、前記端面に沿ってストライプ状に延在しており、さらに、
    前記切欠部上に設けられた第１の多結晶膜を備え、前記第１の多結晶膜は前記端面に沿ってストライプ状に延在しており、前記第１の多結晶膜は、前記第１の多結晶膜の内部に空洞を含んでいる、半導体装置。
  8. 主面と、端面と、１つ以上の第１の溝部とを有する基板を備え、前記主面は、周縁領域と、前記周縁領域によって囲まれる素子領域とを含み、前記１つ以上の第１の溝部は、前記周縁領域に形成され、かつ、前記端面に沿ってストライプ状に延在しており、さらに、
    前記１つ以上の第１の溝部内に設けられた第１の多結晶膜と、
    前記素子領域上と前記周縁領域上とに設けられた第１の絶縁膜とを備え、
    前記基板から露出している前記第１の多結晶膜の表面は、前記第１の絶縁膜によって覆われており、
    前記第１の多結晶膜は、前記端面に沿ってストライプ状に延在している、半導体装置。
  9. 主面と、端面と、１つ以上の第１の溝部とを有する基板を備え、前記主面は、周縁領域と、前記周縁領域によって囲まれる素子領域とを含み、前記１つ以上の第１の溝部は、前記周縁領域に形成され、かつ、前記端面に沿ってストライプ状に延在しており、さらに、
    前記１つ以上の第１の溝部内に設けられた第１の多結晶膜と、
    前記素子領域上と前記周縁領域上とに設けられた第１の絶縁膜と、
    前記第１の絶縁膜上に設けられた第１の非晶質絶縁膜とを備え、
    前記第１の多結晶膜は、前記端面に沿ってストライプ状に延在しており、
    前記第１の非晶質絶縁膜は、前記１つ以上の第１の溝部と前記端面との間に配置され、かつ、前記素子領域から分離されており、
    前記第１の非晶質絶縁膜は、前記端面に沿ってストライプ状に延在しており、
    前記第１の非晶質絶縁膜は、前記端面と面一である、半導体装置。
  10. 前記第１の絶縁膜上に設けられた第３の絶縁膜をさらに備え、
    前記第３の絶縁膜は、前記素子領域と前記１つ以上の第１の溝部との間に配置されるとともに、前記素子領域及び前記第１の非晶質絶縁膜から分離されており、
    前記第３の絶縁膜は、前記端面に沿ってストライプ状に延在している、請求項９に記載の半導体装置。
  11. 主面と、端面と、１つ以上の第１の溝部とを有する基板を備え、前記主面は、周縁領域と、前記周縁領域によって囲まれる素子領域とを含み、前記１つ以上の第１の溝部は、前記周縁領域に形成され、かつ、前記端面に沿ってストライプ状に延在しており、さらに、
    前記１つ以上の第１の溝部内に設けられた第１の多結晶膜を備え、前記第１の多結晶膜は、前記端面に沿ってストライプ状に延在しており、前記第１の多結晶膜は、前記第１の多結晶膜の内部に空洞を含んでいる、半導体装置。
  12. 前記周縁領域上に設けられた前記第１の絶縁膜上に設けられた第２の導電性膜を備え、
    前記第２の導電性膜は、前記第１の非晶質絶縁膜から分離されており、
    前記第１の非晶質絶縁膜は、第１の非晶質絶縁膜部分と、第２の非晶質絶縁膜部分とを含み、
    前記第２の導電性膜と、前記第１の非晶質絶縁膜部分と、前記第２の非晶質絶縁膜部分とは、前記端面に沿って配置されており、
    前記第２の導電性膜は、前記第１の非晶質絶縁膜部分と前記第２の非晶質絶縁膜部分とに挟まれている、請求項５、９、１０のいずれか１項に記載の半導体装置。
  13. 前記素子領域と前記第２の導電性膜との間において、前記周縁領域上に設けられた前記第１の絶縁膜は、前記端面に沿ってストライプ状に延在する貫通孔を有する、請求項２または請求項１２に記載の半導体装置。
  14. 前記周縁領域上に設けられた前記第１の絶縁膜上に設けられた第６の絶縁膜をさらに備え、
    前記第６の絶縁膜は、前記素子領域と前記第２の導電性膜との間に設けられるとともに、前記素子領域及び前記第２の導電性膜から分離されており、
    前記第６の絶縁膜は、前記端面に沿ってストライプ状に延在している、請求項２または請求項１２に記載の半導体装置。
  15. 第２の多結晶膜をさらに備え、
    前記基板は、前記周縁領域における前記主面に形成され、かつ、前記端面に沿ってストライプ状に延在している第３の溝部を含み、
    前記第２の多結晶膜は、前記第３の溝部内に設けられ、かつ、前記端面に沿ってストライプ状に延在しており、
    前記第２の多結晶膜と前記第３の溝部とは、前記素子領域と前記第２の導電性膜との間に位置している、請求項２または請求項１２に記載の半導体装置。
  16. 前記素子領域は、前記周縁領域に隣接する耐圧保持領域と、前記耐圧保持領域によって囲まれている能動素子領域とを含む、請求項１から請求項１５のいずれか１項に記載の半導体装置。
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