TWI569305B - 用於形成微帶傳輸線於薄矽晶絕緣體晶片上的方法及結構 - Google Patents

用於形成微帶傳輸線於薄矽晶絕緣體晶片上的方法及結構 Download PDF

Info

Publication number
TWI569305B
TWI569305B TW103139367A TW103139367A TWI569305B TW I569305 B TWI569305 B TW I569305B TW 103139367 A TW103139367 A TW 103139367A TW 103139367 A TW103139367 A TW 103139367A TW I569305 B TWI569305 B TW I569305B
Authority
TW
Taiwan
Prior art keywords
layer
germanium
ruthenium
forming
iii
Prior art date
Application number
TW103139367A
Other languages
English (en)
Other versions
TW201535469A (zh
Inventor
傑弗瑞 拉羅奇
Original Assignee
雷森公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 雷森公司 filed Critical 雷森公司
Publication of TW201535469A publication Critical patent/TW201535469A/zh
Application granted granted Critical
Publication of TWI569305B publication Critical patent/TWI569305B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6683—High-frequency adaptations for monolithic microwave integrated circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

用於形成微帶傳輸線於薄矽晶絕緣體晶片上的方法及結構
本揭示大致上關於半導體結構及製造方法，特別關於在矽晶絕緣體(SOI)晶片上之例如GaN等薄的III-V材料上形成微帶傳輸線之方法及結構。
如同此技藝中所知般，有時在配置於絕緣體基底上的矽層中形成CMOS(互補金屬氧化物半導體)電晶體。在一結構中，在厚度約725微米的具有<100>晶向的經過摻雜之矽基底晶片上執行這些CMOS裝置的製造。晶片具有在基底的上表面上1400-2000厚的二氧化矽層以及在二氧化矽層上1-2微米厚的單晶矽層。晶片被處理以在上矽層中形成CMOS電晶體。使用經過摻雜的基底以降低晶片斷裂。
如同此技藝中所知般，有時希望在基底上形成III-V裝置以作為單石微波積體電路(MMIC)。在一此結構 中，例如厚度約725微米之8吋的<111>矽之矽晶片等矽晶片具有使用MOCVD或MBE而形成於上表面上之例如GaN等III-V材料層。在MMIC中，微帶傳輸線有時用以互連形成於III-V層中或上之例如FET裝置等主動裝置及被動裝置。在此情形中，在由微帶傳輸線形成FET及帶式導體之後，必須將725微米厚的晶片薄化或拋光至50-100微米以用於將形成於晶片背側上之微帶傳輸線接地平面導體、以及容納從接地平面通至FET的電極之導電通路。但是，晶片背側的薄化或拋光以及從晶片背側形成通路之製程難以控制。此外，低損失高頻傳輸線所需的高電阻<111>矽受到較高度的晶片斷裂。這是因為高電阻(>500Ω-cm)所需的Si之低氧含量使得矽更易脆。
根據本揭示，提供具有下述之結構：第一矽層；絕緣層；及第二矽層，絕緣層配置於第一矽層與第二矽層之間，第二矽層比第一矽層厚；III-V層，配置於第一矽層的上表面上。
在一實施例中，第一矽層具有<111>晶向。
在一實施例中，第一矽層具有50-100微米的厚度。
在一實施例中，第一矽層經過刻意地或非刻意地摻雜。
在一實施例中，第二矽層具有675-625微米的厚度。
在一實施例中，第二矽層具有的摻雜濃度高於第一矽 層的摻雜濃度。
在一實施例中，絕緣層包括二氧化矽。
在一實施例中，提供方法，方法包括設置結構，結構具有：(A)第一矽層及在第一矽層上的第一二氧化矽層；及(B)第二矽層及在第二矽層上的第二二氧化矽層；第一二氧化矽層接合至第二二氧化矽層。將第一矽層的上表面拋光以降低其厚度。III-V層生長於薄化的矽層之上表面上。III-V裝置與帶式導體一起形成於III-V層中，帶式導體連接至形成的裝置及穿過III-V層及第一矽層的導電通路。連續地移除第二矽層、第二二氧化矽層及第一二氧化矽層以曝露第一矽層的底表面。接地平面導體形成於曝露的底表面上，帶式導體及接地平面導體提供微帶傳輸線。
在一實施例中，方法包含：(A)設置結構，結構具有：第一矽層；絕緣層；及第二矽層，絕緣層配置在第一矽層與第二矽層之間，第二矽層比第一矽層厚；以及，III-V層，配置於第一矽層之上表面上；(B)在III-V層中形成III-V裝置與連接至裝置的帶式導體；(C)移除絕緣層及第二矽層以曝露第一矽層的底表面；及(D)在曝露的第一矽層底表面上形成接地平面導體，連接成與帶式導體提供微帶傳輸線。
在一實施例中，提供具有矽層及在矽層上的二氧化矽層之第一結構，提供具有矽層及在矽層上的二氧化矽層之第二結構；第一結構的二氧化矽層接合至第二結構的二氧 化矽層，以形成層疊結構。將第一結構的矽層的上表面拋光以將第一結構的矽層的厚度降低至50-100微米；III-V層，生長於層疊結構的第一結構的薄化的矽層之上表面上。III-V裝置與帶式導體一起形成於III-V層中，帶式導體連接至III-V層表面上的形成裝置及導電通路，導電通路連接至裝置及穿過第一結構的III-V層及矽層。將第二結構及第一結構上的二氧化矽層從第一結構的矽層移除，以曝露第一矽層的底表面。在第一結構的曝露的矽層底表面上，形成接地平面導體，帶式導體及接地平面導體提供微帶傳輸線。
在附圖及下述說明中顯示本揭示的一或更多實施例的細節。從說明、圖式及申請專利範圍，習於此技藝者將清楚本揭示之其它特徵、目的及優點。
10‧‧‧第一結構
20‧‧‧第二結構
24‧‧‧層疊結構
32‧‧‧帶式導體
36‧‧‧導電通路
圖1A-1H是根據揭示之製造時不同階段之半導體結構的剖面圖；圖2是流程圖，顯示根據揭示之用以形成圖1A-1H之結構的製程；圖3是根據揭示之替代實施例的製程流程圖；圖4A-4K是根據圖3之替代實施例之製造時不同階段之半導體結構的剖面圖。
在不同圖中類似的代號表示類似元件。
現在參考圖1A及圖2的步驟100，取得第一結構10，第一結構10具有：矽層12，具有725微米的額定厚度、<111>晶向，及輕度摻雜，較佳的是n型，以具有>500歐姆-cm的電阻率；在矽層12上的二氧化矽層14。如同所示，選加的蝕刻截止層16沈積於二氧化矽層14與矽層12之間，此處，舉例而言，蝕刻截止層16為Al2O3。
現在參考圖1B及圖2的步驟200，取得第二結構20，第二結構20具有：矽層18，625-675微米厚，及更高度摻雜；以及，在矽層上的二氧化矽層22。
現在參考圖1C及圖2的步驟300，第一結構10的二氧化矽層14接合至第二結構20的二氧化矽層22以形成層疊結構24。
現在參考圖1D及圖2的步驟400，將第一結構的矽層12(圖1C)的上表面拋光以將矽層12的厚度縮減成更薄的矽層12’(圖1D)，此處為50-100微米厚。
接著，參考圖1E及圖2的步驟500，舉例而言，藉由MOCVD或MBE，在薄化的矽層12’的上表面上，生長例如GaN等III-V族材料層26。
接著，參考圖1F及圖2的步驟600，III-V裝置30，舉例而言，在III-V層26中形成GaN HEMT FET主動裝置以及帶式導體32和導電通路36，帶式導體32連接至裝置26及被動裝置34，導電通路36連接至例如未顯示 之裝置26的源極電極等電極(注意，在圖2中既未顯示閘極電極也未顯示汲極電極)以及垂直穿過III-V層26和較薄矽層12’的下方部份，最後停止於較薄的矽(層12’)與下方介電質之間的介面，下方介電質可為SiO2(層14)或是選加的Al2O3層(層16)。
接著，將圖1F及圖2的步驟700所示的層疊結構上下顛倒置於未顯示的暫時載具上，以藉由例如拋光或蝕刻等來移除矽層18、然後二氧化矽層22、然後二氧化矽層14、最後是選加的Al2O3層16(假使存在時)，以曝露薄化的矽層12的底表面。圖1G顯示結果的結構。
接著，參考圖1H及圖2的步驟800，在薄化的矽層12’的底表面上形成接地平面導體40；帶式導體32及接地平面導體40提供微帶傳輸線。在大部份的情形中，接著將完成的結構移離暫時載具。
應瞭解，已指明第二Si結構(層18)為625-725μm厚(不是SEMI國際標準，San Joe 3081 Zanker Road San Jose,CA 95134，USA，對於200mm晶片之725μm)，以補償第一Si結構(層12)的厚度100-50μm。這使得最後接合的晶片堆疊的整體厚度將接近用於200mm晶片之額定725μm的半導體標準厚度，因而避免目前標準的處理工具中晶片處理的議題。
厚的接合頂部Si或化合物半導體層的主要目的是使製造廠所需的背側處理最小以利於微帶裝置。亦即，可以從正面蝕刻及金屬化源極通路。結果，僅需要最小的背側 處理以便於高產能微帶製程。基底設計的次級目的是消除導因於Si基底上低氧含量、高電阻<111>GaN的處理之晶片斷裂。
現在參考圖3及圖4A-4K，說明替代實施例。此處，提供725微米的<111>、>500歐姆-cm晶片(圖4A)，以及，其是在步驟1000(圖3)中在III-V(例如GaN)層26(圖4B)的上表面生長。接著，以例如二氧化矽等適當的暫時接合材料42，將GaN層26接合至暫時操作基底42(圖4C)(步驟2000)，而曝露<111>矽晶片12的底表面。接著，將晶片12曝露的底表面拋光或研磨，以將矽層12的厚度縮減至50-100微米的厚度(圖4A、步驟3000)。接著，在薄化的矽層12”的底表面上形成二氧化矽層14，注意，在形成二氧化矽層14之前，Al2O3(層16)的層形成於薄化的矽晶片12”的底表面上(圖4E，步驟4000)，藉以形成第一結構。接著，取得第二結構20(圖4F)，第二結構20具有：矽層18，625或675微米厚，<100>及高度摻雜；以及，在矽層18上的二氧化矽層22，步驟5000。接著，參考圖4G及步驟600，第一結構的二氧化矽層14接合至第二結構的二氧化矽層22，以形成層疊結構。接著，參考圖4H，移除暫時操作基底。接著，在GaN層30中形成半導體裝置30(圖4I)以及帶式導體(未顯示)、和導電通路36，如同配合圖1F之上述所述般，帶式導體連接至GaN層26的表面上之形成的裝置30，導電通路36連接至裝置30以及穿過GaN層26及 矽層12”(圖4I，步驟700)。接著，順序地移除矽層18、二氧化矽層22、二氧化矽層14、以及Al2O3層16(假使存在時)，以曝露矽層12”的底表面(圖4J，步驟800)。接著，在薄化矽層(16，步驟9000)的曝露的底表面上，形成接地平面導體40(圖4K，步驟9000)。
在另一實施例中，矽層12的上表面(圖1)接合至暫時操作基底，然後，將矽層的底表面薄化。然後，選加的Al2O3層16及二氧化矽層14形成於薄化矽層的底表面上，形成第一結構。第二結構的二氧化矽層接合至第一結構的二氧化矽層。然後，移除暫時操作基底，曝露較薄的矽層之上表面。接著在薄化的矽層的曝露上表面中，生長GaN層。然後，如同參考圖1F至1H之上述所述般，處理結構。
現在應瞭解，根據揭示的結構包含第一矽層；絕緣層；第二矽層，絕緣層配置於第一矽層與第二矽層之間，第二矽層比第一矽層厚；III-V層，配置於第一矽層的上表面上。結構包含與要包含的另一特點獨立或相結合之下述特點之一或更多：其中，第一矽層具有<111>晶向；其中，第一矽層具有50-100微米的厚度；其中，第一矽層經過刻意或非刻意地摻雜；其中，第一矽層是n型摻雜，具有>500歐姆-cm的電阻率；其中，第二矽層具有675-625微米的厚度；其中，第二矽層具有的摻雜濃度高於第一矽層的摻雜濃度；其中，絕緣層包括二氧化矽。
現在應瞭解，根據揭示的方法包含：設置結構，結構 包括：第一矽層；在第一矽層上的第一絕緣層；第二矽層；在第二矽層上的第二絕緣層；其中，第一絕緣層接合至第二絕緣層；以及，包含縮減第一矽層的厚度；在第一矽層的上表面上形成III-V層；在III-V層中形成III-V裝置，以帶式導體連接至形成的裝置；以及，在第一矽層的底表面上形成接地平面導體，帶式導體及接地平面導體提供微帶傳輸線。方法包含與要包含的另一特點獨立或相結合之下述特點之一或更多：其中，在第一絕緣層沈積之前，縮減第一矽層的厚度；其中，在縮減第一矽層的厚度之前，在第一矽層上形成III-V層；其中，接續在將第一絕緣層接合至第二絕緣層之後，III-V層形成於第一矽層上；其中，第一矽層縮減至50-100μm的厚度；其中，接續在第一絕緣層沈積之後，縮減第一矽層的厚度；其中，接續在將絕緣層接合至第二絕緣層之後，III-V層形成於第一矽層上；其中，第一矽層縮減至50-100μm的厚度。
已說明揭示的多個實施例。然而，將瞭解，在不悖離揭示的精神及範圍之下，可以作各式各樣的修改。舉例而言，晶片接合中使用的所有氧化物可以沈積或生長於第一Si結構(層12)或第二Si結構(層18)上，然後接合至裸Si晶片的原生氧化物。此外，第一矽層、第二矽層、及氧化物層的厚度可以從上述厚度改變且仍落在本揭示的精神及範圍之內。再者，其它的薄矽層(典型地1-2μm)可以接合至厚的675-625μm的Si基底及50-100μm的<111>Si之頂部上，以形成三層基底，允許在窗口(曝露的<111>Si 區)中生長GaN和CMOS處理以及相同基底上的GaN裝置處理。這接著將允許異質集成的GaN/CMOS電路。因此，其它實施例在後述申請專利範圍的範圍之內。
12’‧‧‧矽層
26‧‧‧GaN層
30‧‧‧GaN層
32‧‧‧帶式導體
34‧‧‧被動裝置
36‧‧‧導電通路
40‧‧‧接地平面導體

Claims (17)

  1. 一種用於形成微帶傳輸線於薄矽晶絕緣體晶片上的結構，包含：第一矽層；第一絕緣層，配置於該第一矽層下；第二絕緣層；第二矽層，配置於該第二絕緣層下，其中該第一絕緣層直接接合至該第二絕緣層；其中該第二矽層比該第一矽層厚；以及其中該第二矽層比該第一矽層重度摻雜以及其中，該第一矽層具有<111>晶向以及該第二矽層具有<100>晶向。
  2. 如申請專利範圍第1項之結構，其中，該第一矽層具有50-100微米的厚度。
  3. 如申請專利範圍第1項之結構，其中，該第一矽層經過刻意地或非刻意地摻雜。
  4. 如申請專利範圍第1項之結構，其中，該第一矽層是n型摻雜的，具有>500歐姆-cm的電阻率。
  5. 如申請專利範圍第2項之結構，其中，該第二矽層具有625-675微米的厚度。
  6. 如申請專利範圍第1項之結構，包括III-V層於該第一矽層上。
  7. 如申請專利範圍第1項之結構，其中，該第一絕緣層以及該第二矽層包括二氧化矽。
  8. 一種用於形成微帶傳輸線於薄矽晶絕緣體晶片上的方法，包含：設置第一結構，具有：第一矽層以及第一二氧化矽層，該第一矽層配置於該第一二氧化矽層上；設置第二結構，具有：第二二氧化矽層，配置於第二矽層上，該第二矽層比該第一矽層重度摻雜；將該第一二氧化矽層接合至該第二二氧化矽層；拋光該第一矽層的上表面以縮減該第一矽層的厚度到少於該第二矽層的厚度之厚度；在該減薄的第一矽層的上表面上形成III-V層；在該III-V層中形成III-V裝置，並以帶式導體連接至該形成的裝置；以及，連續地移除該第二矽層、該第二二氧化矽層及該第一二氧化矽層以曝露該第一矽層的底表面。
  9. 一種用於形成微帶傳輸線於薄矽晶絕緣體晶片上的方法，包含：(A)設置第一結構，具有：第一矽層以及第一絕緣層，該第一矽層配置於該第一絕緣層上；(B)設置第二結構，具有：第二矽層以及第二絕緣層，該第二絕緣層配置於該第二矽層上；(C)將該第一絕緣層接合至該第二絕緣層；(D)縮減該第一矽層的厚度到少於該第二矽層的厚度之厚度；(E)在該縮減厚度的第一矽層的上表面上形成III-V 層；(F)在該III-V層中形成III-V裝置，且帶式導體連接至該裝置；以及，(G)移除該第二矽層、該第二絕緣層、該第一絕緣層、及該第二矽層以曝露該第一矽層的底表面。
  10. 如申請專利範圍第8項之方法，其中，該拋光該第一結構的該矽層的上表面縮減該第一結構的該矽層的該厚度到50-100μm之厚度。
  11. 如申請專利範圍第8項之方法，包括在該III-V層中形成該III-V裝置並以該帶式導體連接至該形成的裝置在該III-V層的表面上以及導電通孔至該裝置和透過該III-V層和該第一結構的該矽層兩者。
  12. 如申請專利範圍第8項之方法，包括在該第一結構的該矽層的該曝露的底表面上形成接地平面導體，該帶式導體及該接地平面導體提供微帶傳輸線。
  13. 如申請專利範圍第9項之方法，包括在該第一矽層的該曝露的底表面上形成接地平面導體，該第一矽層被連接以提供微帶傳輸線給該帶式導體。
  14. 如申請專利範圍第9項之方法，其中，該第二矽層具有摻雜濃度高於該第一矽層的摻雜濃度。
  15. 如申請專利範圍第1項之結構，包括一層Al2O3，配置於該第一矽層以及該第二矽層之間。
  16. 如申請專利範圍第8項之方法，包括在該第一絕緣層的該形成之前，於該第一矽層上形成一層Al2O3，以 配置該層Al2O3於該第一絕緣層以及該第一矽層之間。
  17. 如申請專利範圍第9項之方法，包括在該第一絕緣層的該形成之前，於該第一矽層上形成一層Al2O3，以配置該層Al2O3於該第一絕緣層以及該第一矽層之間。
TW103139367A 2013-12-13 2014-11-13 用於形成微帶傳輸線於薄矽晶絕緣體晶片上的方法及結構 TWI569305B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/105,497 US9331153B2 (en) 2013-12-13 2013-12-13 Methods and structures for forming microstrip transmission lines on thin silicon on insulator (SOI) wafers

Publications (2)

Publication Number Publication Date
TW201535469A TW201535469A (zh) 2015-09-16
TWI569305B true TWI569305B (zh) 2017-02-01

Family

ID=51904292

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103139367A TWI569305B (zh) 2013-12-13 2014-11-13 用於形成微帶傳輸線於薄矽晶絕緣體晶片上的方法及結構

Country Status (5)

Country Link
US (1) US9331153B2 (zh)
EP (1) EP3080842B1 (zh)
JP (1) JP6345251B2 (zh)
TW (1) TWI569305B (zh)
WO (1) WO2015088674A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9761445B2 (en) 2013-12-13 2017-09-12 Raytheon Company Methods and structures for forming microstrip transmission lines on thin silicon carbide on insulator (SICOI) wafers
WO2016072188A1 (ja) * 2014-11-04 2016-05-12 ソニー株式会社 半導体装置、アンテナスイッチ回路および無線通信装置
US10453679B2 (en) 2015-08-28 2019-10-22 Intel Corporation Methods and devices integrating III-N transistor circuitry with Si transistor circuitry
WO2017172154A1 (en) * 2016-03-28 2017-10-05 Raytheon Company METHODS AND STRUCTURES FOR FORMING MICROSTRIP TRANSMISSION LINES ON THIN SILICON CARBIDE ON INSULATOR (SiCOI) WAFERS
US10388518B2 (en) * 2017-03-31 2019-08-20 Globalwafers Co., Ltd. Epitaxial substrate and method of manufacturing the same
WO2019066866A1 (en) * 2017-09-28 2019-04-04 Intel Corporation GROUP III NITRIDE DEVICES ON SOI SUBSTRATES HAVING A FLEXIBLE LAYER
CN112670695B (zh) * 2020-12-22 2022-04-22 西安电子科技大学 一种基于无金工艺的微带传输线结构及制备方法
JP7290156B2 (ja) * 2021-02-05 2023-06-13 信越半導体株式会社 窒化物半導体基板及びその製造方法
US11581448B2 (en) 2021-04-01 2023-02-14 Raytheon Company Photoconductive semiconductor switch laterally fabricated alongside GaN on Si field effect transistors
US11710708B2 (en) 2021-08-19 2023-07-25 Raytheon Company On-chip EMF isolation of an integrated circuit coupled with photoconductive semiconductor switch under an on-chip faraday cage
JP2024070722A (ja) * 2022-11-11 2024-05-23 信越半導体株式会社 高周波デバイス用基板およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030020069A1 (en) * 2001-07-25 2003-01-30 Motorola, Inc. Structure and method for optimizing transmission media through dielectric layering and doping in semiconductor structures and devices utilizing the formation of a compliant substrate
US20090050939A1 (en) * 2007-07-17 2009-02-26 Briere Michael A Iii-nitride device
US20110180857A1 (en) * 2010-01-28 2011-07-28 Raytheon Company Structure having silicon cmos transistors with column iii-v transistors on a common substrate

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6333208B1 (en) * 1999-07-13 2001-12-25 Li Chiung-Tung Robust manufacturing method for making a III-V compound semiconductor device by misaligned wafer bonding
JP4034099B2 (ja) * 2002-03-28 2008-01-16 株式会社ルネサステクノロジ 高周波用モノリシック集積回路装置およびその製造方法
JP2003347522A (ja) * 2002-05-24 2003-12-05 Renesas Technology Corp 半導体装置およびその製造方法
US7476918B2 (en) * 2004-11-22 2009-01-13 Panasonic Corporation Semiconductor integrated circuit device and vehicle-mounted radar system using the same
JP5521582B2 (ja) * 2010-01-28 2014-06-18 信越半導体株式会社 貼り合わせウェーハの製造方法
US9159825B2 (en) 2010-10-12 2015-10-13 Silanna Semiconductor U.S.A., Inc. Double-sided vertical semiconductor device with thinned substrate
US9281388B2 (en) 2011-07-15 2016-03-08 Infineon Technologies Americas Corp. Composite semiconductor device with a SOI substrate having an integrated diode
JP5888027B2 (ja) * 2012-03-14 2016-03-16 富士通株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030020069A1 (en) * 2001-07-25 2003-01-30 Motorola, Inc. Structure and method for optimizing transmission media through dielectric layering and doping in semiconductor structures and devices utilizing the formation of a compliant substrate
US20090050939A1 (en) * 2007-07-17 2009-02-26 Briere Michael A Iii-nitride device
US20110180857A1 (en) * 2010-01-28 2011-07-28 Raytheon Company Structure having silicon cmos transistors with column iii-v transistors on a common substrate

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Thermal behavior of AlGaN/GaN HEMT on silicon Microstrip technology" Microwave Integrated Circuits Conference (EuMIC)， 2011 European， IEEE， 10-11 Oct. 2011， ISBN 978-1-61284-236-3 *

Also Published As

Publication number Publication date
WO2015088674A1 (en) 2015-06-18
JP6345251B2 (ja) 2018-06-20
TW201535469A (zh) 2015-09-16
JP2017510055A (ja) 2017-04-06
US9331153B2 (en) 2016-05-03
EP3080842A1 (en) 2016-10-19
EP3080842B1 (en) 2020-08-12
US20150171171A1 (en) 2015-06-18

Similar Documents

Publication Publication Date Title
TWI569305B (zh) 用於形成微帶傳輸線於薄矽晶絕緣體晶片上的方法及結構
JP7550202B2 (ja) 加工基板に集積されているｒｆデバイス
CN105990375B (zh) Goi衬底上的光电子和cmos集成
US10546926B2 (en) III-V semiconductor devices with selective oxidation
US10157765B2 (en) Methods for processing a semiconductor workpiece
US11328927B2 (en) System for integration of elemental and compound semiconductors on a ceramic substrate
CN111566827A (zh) 利用工程化衬底结构实施的功率器件和rf器件
CN110957257B (zh) 绝缘体上半导体衬底、其形成方法以及集成电路
US10163799B2 (en) Semiconductor structure and method of manufacturing the same
US11810954B2 (en) Semiconductor devices with dissimlar materials and methods
US9761445B2 (en) Methods and structures for forming microstrip transmission lines on thin silicon carbide on insulator (SICOI) wafers
KR102198344B1 (ko) 3 차원 적층 소자 제조 방법
US9991230B2 (en) Integrated circuits and methods for fabricating integrated circuits and electrical interconnects for III-V semiconductor devices
EP3437125B1 (en) Methods for forming microstrip transmission lines on thin silicon carbide on insulator (sicoi) wafers
KR102702119B1 (ko) 가공된 기판에 통합된 무선 주파수 디바이스
JP2015065281A (ja) ３次元構造集積回路の製造方法