CN111566827A - 利用工程化衬底结构实施的功率器件和rf器件 - Google Patents

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Abstract

一种电子器件包括支撑结构，该支撑结构包括：多晶陶瓷芯、耦合至所述多晶陶瓷芯的第一粘附层、耦合至所述第一粘附层的导电层、耦合至所述导电层的第二粘附层、以及耦合至所述第二粘附层的阻挡层。所述电子器件还包括：耦合至所述支撑结构的缓冲层、耦合至所述缓冲层的接触层、以及耦合至所述接触层的场效应晶体管(FET)。

Description

利用工程化衬底结构实施的功率器件和RF器件
相关申请的交叉引用
本申请要求于2017年11月6日提交的62/582,090号美国临时专利申请的权益以及于2018年11月2日提交的16/179,351号美国专利申请的权益，这两件申请的内容通过引用并入本文。
背景技术
通常，基于氮化镓的器件在蓝宝石衬底上外延生长。由于衬底和外延层由不同的材料组成，因此这种基于氮化镓的器件在蓝宝石衬底上的生长是一种异质外延生长的过程。由于这种异质外延的生长过程，外延生长材料会呈现出各种负面影响，包括均匀性的降低以及与外延层的电子和机械特性相关联的度量指标(metrics)的降低。因此，本领域需要与外延生长过程和衬底结构有关的改进的方法和系统。
发明内容
本发明大体上涉及在工程化衬底结构上实施的器件。更具体地，本发明涉及适用于外延生长过程中的方法和系统。仅仅通过示例的方式，本发明已应用于用于提供适于外延生长的衬底结构的方法和系统，其中，所述衬底结构的特征在于该衬底结构的热膨胀系数(coefficient of thermal expansion，CTE)与在其上生长的外延层的热膨胀系数实质上匹配。这些衬底适用于制造多种电子器件，包括功率器件和RF器件。所述方法和技术可以应用至各种半导体工艺操作中。
根据本发明的实施例，提供一种电子器件。所述电子器件包括支撑结构，该支撑结构包括：多晶陶瓷芯、耦合至所述多晶陶瓷芯的第一粘附层、耦合至所述第一粘附层的导电层、耦合至所述导电层的第二粘附层、以及耦合至所述第二粘附层的阻挡层。所述电子器件还包括：耦合至所述支撑结构的缓冲层、耦合至所述缓冲层的接触层、以及耦合至所述接触层的场效应晶体管(FET)。
根据本发明的实施例，提供一种衬底。所述衬底包括支撑结构，该支撑结构包括：多晶陶瓷芯、耦合至所述多晶陶瓷芯的第一粘附层、耦合至所述第一粘附层的导电层、耦合至所述导电层的第二粘附层、以及耦合至所述第二粘附层的阻挡层。所述衬底还包括：耦合至所述支撑结构的氧化硅层、耦合至所述氧化硅层的实质单晶硅层、以及耦合至所述实质单晶硅层的III-V族外延层。
根据本发明的另一实施例，提供一种制造衬底的方法。所述方法包括：通过以下步骤形成支撑结构：提供多晶陶瓷芯；将所述多晶陶瓷芯封装在第一粘附壳中；将所述第一粘附壳封装在导电壳中、将所述导电壳封装在第二粘附壳中；以及将所述第二粘附壳封装在阻挡壳中。该方法还包括：将键合层接合至支撑结构，将实质单晶硅层接合至所述键合层；通过在所述实质单晶硅层上外延生长来形成硅外延层；以及通过在所述硅外延层上外延生长来形成III-V族外延层。
根据本发明的具体的实施例，提供一种工程化衬底结构。所述工程化衬底结构包括：支撑结构、耦合至所述支撑结构的键合层、耦合至所述键合层的实质单晶硅层、以及耦合至所述实质单晶硅层的单晶硅外延层。所述支撑结构包括：多晶陶瓷芯、耦合至所述多晶陶瓷芯的第一粘附层、耦合至所述第一粘附层的导电层、耦合至所述导电层的第二粘附层、以及耦合至所述第二粘附层的阻挡壳。
根据本发明的一些实施例，一种声学谐振器包括支撑结构。所述支撑结构包括：多晶陶瓷芯、耦合至所述多晶陶瓷芯的第一粘附层、耦合至所述第一粘附层的导电层、耦合至所述导电层的第二粘附层、以及耦合至所述第二粘附层的阻挡层。其中，所述支撑结构限定有腔体。所述声学谐振器还包括机械耦合至所述支撑结构的一部分的III-V族层。所述III-V族层的一部分无支撑地位于由所述支撑结构限定的所述腔体的上方。所述声学谐振器还包括：耦合至所述III-V族层的第一表面的第一电极；以及耦合至所述III-V族层的第二表面的第二电极，所述第二表面与所述III-V族层的无支撑的所述部分中的所述第一表面相对。
与传统技术相比，通过本发明可以获得许多优点。例如，本发明的实施例提供了工程化衬底结构，该结构与基于氮化镓的外延层CTE匹配，适用于光学、电子和光电应用中。被用作工程化衬底结构的部件的封装层防止存在于衬底的中心部分中的杂质扩散到在其中利用该衬底的半导体加工环境中。与基底材料相关联的关键特性(包括热膨胀系数、晶格失配、热稳定性和形状控制)是独立设计的，以用于与基于氮化镓的外延层和器件层以及与不同的器件架构和性能目标的改进(例如，优化)的匹配。由于在传统的半导体制造工艺中将衬底材料层集成在一起，因此简化了工艺集成度。结合下文和附图更详细地描述本发明的这些和其它实施例及其许多优点和特征。
附图说明
图1为示出了根据本发明的实施例的工程化衬底结构的简化示意图。
图2A为示出了根据本发明的实施例的工程化结构的物质浓度与深度的函数关系的SIMS分布图。
图2B为示出了根据本发明的实施例的在退火之后的工程化结构的物质浓度与深度的函数关系的SIMS分布图。
图2C为示出了根据本发明的实施例的退火之后的具有氮化硅层的工程化结构的物质浓度与深度的函数关系的SIMS分布图。
图3为示出了根据本发明的另一实施例的工程化衬底结构的简化示意图。
图4为示出了根据本发明的又一实施例的工程化衬底结构的简化示意图。
图5为示出了根据本发明的实施例的制造工程化衬底的方法的简化的流程图。
图6为示出了根据本发明的实施例的用于RF和功率应用的外延/工程化衬底结构的简化示意图。
图7为示出了根据本发明的实施例的在工程化衬底结构上的III-V族外延层的简化示意图。
图8为示出了根据本发明的另一实施例的制造工程化衬底的方法的简化流程图。
图9为示出了根据本发明的实施例的利用工程化衬底所制造的具有准垂直架构的鳍式场效应晶体管(fin-FET)的简化示意图。
图10为示出了根据本发明的实施例的利用工程化衬底所制造的鳍式场效应晶体管在从工程化衬底上移除之后的简化示意图。
图11为示出了根据本发明的实施例的利用工程化衬底所制造的具有准垂直架构的侧壁式MOS晶体管的简化示意图。
图12为示出了根据本发明的实施例的利用工程化衬底所制造的具有准垂直架构的侧壁式MOS晶体管在从工程化衬底上移除之后的简化示意图。
图13为示出了根据本发明的实施例的利用工程化衬底所制造的MOS晶体管的简化示意图。
图14A为示出了根据本发明的实施例的利用工程化衬底所制造的声学谐振器的简化示意图。
图14B为示出了根据本发明的另一实施例的利用工程化衬底所制造的声学谐振器的简化示意图。
图15为示出了根据本发明的实施例的利用工程化衬底所制造的微型LED显示器在从工程化衬底上移除之后的简化示意图。
图16A为示出了根据本发明的实施例的利用工程化衬底所制造的MEMS器件的简化示意图。
图16B为示出了根据本发明的另一实施例的利用工程化衬底所制造的MEMS器件的简化示意图。
图16C为示出了根据本发明的实施例的利用工程化衬底所制造的MEMS器件在从工程化衬底上移除之后的简化示意图。
具体实施方式
本发明的各个实施例涉及工程化衬底结构。更具体地，本发明涉及适用于外延生长过程中的方法和系统。仅仅是通过示例的方式，本发明已应用于用来提供适用于外延生长的衬底结构，其中，所述衬底结构的特征在于具有与在其上生长的外延层实质上匹配的热膨胀系数(coefficient of thermal expansion，CTE)。所述方法和技术可以应用于各种半导体的工艺操作中。
图1为示出了根据本发明的实施例的工程化衬底结构的简化示意图。图1中示出的工程化衬底100适用于各种电子和光学应用。所述工程化衬底100包括芯110，芯110可以具有与将要生长在工程化衬底100上的外延材料的热膨胀系数(CET)实质上匹配的CTE。所述外延材料130被示出为可选的，因为其并不是必须要作为工程化衬底100的组成部分，但是会通常地生长在工程化衬底上。
对于包括有基于氮化镓(GaN)的材料(包括基于GaN的层的外延层)的生长的应用，芯110可以为多晶陶瓷材料，例如，多晶氮化铝(AlN)，其可以包括粘结材料，例如氧化钇。其他材料也可以应用到芯110中，这些材料包括有：多晶氮化镓(GaN)、多晶氮化铝镓(AlGaN))、多晶碳化硅(SiC)、多晶氧化锌(ZnO)、多晶三氧化二镓(Ga2O3)等。
芯的厚度可以大约为100μm至1500μm，例如，为725μm。芯110可以被封装在第一粘附层112中，该第一粘附层112可以被称为壳或者封装壳。在一个实施例中，第一粘附层112包括正硅酸乙酯(TEOS)层，该层的厚度大约为
Figure BDA0002547122360000041
(埃)，例如，为
Figure BDA0002547122360000042
在其他的实施例中，第一粘附层112的厚度例如从
Figure BDA0002547122360000043
至
Figure BDA0002547122360000044
不等。虽然在一些实施例中使用TEOS氧化物作为粘附层，但是根据本发明的实施例，也可以使用在之后沉积的层与下面的层或材料(例如，陶瓷，特别是，多晶陶瓷)之间提供粘附的其他材料。例如，二氧化硅(SiO2)或者其他的硅氧化物(SixOy)很好地粘附至陶瓷材料并且提供用于后续沉积(例如，导电材料的沉积)的合适的表面。在一些实施例中，第一粘附层112完全包围芯110，以形成完全封装的芯，并且可以利用LPCVD工艺来形成该第一粘附层112。所述第一粘附层112提供这样的表面：随后的层粘附在该表面上，以形成工程化衬底结构的组成部分。
根据本发明的实施例，除了使用LPCVD工艺、基于熔炉的工艺等来形成封装的第一粘附层，也可以使用包括有CVD(chemical vapor deposition，化学气相沉积)工艺或者类似的沉积工艺的其他半导体工艺。作为示例，可以使用涂覆芯的一部分的沉积工艺，芯可以被翻转，并且可以重复所述沉积工艺，以涂覆芯的其他部分。因此，虽然在一些实施例中使用LPCVD技术来提供完全封装的结构，但是根据特定应用，也可以使用其他膜形成技术。
形成围绕所述粘附层112的导电层114。在一个实施例中，由于多晶硅表现出对于陶瓷材料的粘附性差，所述导电层114是围绕第一粘附层112形成的多晶硅(polysilicon)(即，多晶硅(polycrystalline silicon))壳。在导电层是多晶硅的实施例中，多晶硅层的厚度可以大约为
Figure BDA0002547122360000051
至
Figure BDA0002547122360000052
例如为
Figure BDA0002547122360000053
等。在一些实施例中，所述多晶硅层可以形成为壳以完全地包围第一粘附层112(例如，TEOS层)，从而形成了完全封装的第一粘附层，并且可以利用LPCVD工艺来形成该第一粘附层。在其他的实施例中，如下面所讨论的，所述导电材料可以形成在一部分的粘附层上，例如，形成在衬底结构的下半部分上。在一些实施例中，所述导电材料可以形成为完全封装的层，并且随后从所述衬底结构的一侧移除。
在一个实施例中，所述导电层114可以为被掺杂以提供高导电材料的多晶硅层，例如，掺杂有硼以提供P型多晶硅层。在一些实施例中，硼的掺杂在1×1019cm-3至1×1020cm-3的水平，从而提供高导电性。可以使用掺杂剂浓度不同的其他掺杂剂(例如，掺杂剂浓度在1×1016cm-3至5×1018cm-3的磷、砷、铋等)来提供适用于在导电层中使用的N型或P型半导体材料。本领域普通技术人员可以意识到多种变化、修改和替代
在将工程化衬底静电吸附到半导体处理工具(例如具有静电吸盘(ESC的工具)期间，导电层114的存在是有用的。导电层114能够在半导体加工工具中进行加工之后快速去除吸附。因此，本发明的实施例提供了可以用传统的硅晶片所使用的方式来进行处理的衬底结构。本领域普通技术人员可以意识到多种变化、修改和替代。
围绕所述导电层114形成有第二粘附层116(诸如厚度为大约
Figure BDA0002547122360000054
例如
Figure BDA0002547122360000055
的TEOS层)。在一些实施例中，第二粘附层116完全包围导电层114，以形成完全封装的结构并且可以使用LPCVD工艺、CVD工艺或者包括旋涂电介质的沉积的任何其它合适的沉积工艺来形成第二粘附层116。
围绕第二粘附层116形成有阻挡层118，例如，氮化硅层。在一个实施例中，阻挡层118为厚度大约为
Figure BDA0002547122360000056
至
Figure BDA0002547122360000057
的氮化硅层118。在一些实施例中，阻挡层118完全包围第二粘附层116，以形成完全封装的结构，并且可以利用LPCVD工艺来形成该阻挡层118。除了氮化硅层，也可以使用非晶态材料(包括碳氮化硅(SiCN)、氮氧化硅(SiON)、氮化铝(AlN)、碳化硅(SiC)等)作为阻挡层。在一些实施例中，阻挡层118包括被构建以形成该阻挡层的多个子层。因此，术语“阻挡层”并不旨在意为单层或者单一材料，而是涵盖以复合方式分层的一种或多种材料。本领域普通技术人员可以意识到多种变化、修改和替代。
在一些实施例中，阻挡层118(例如氮化硅层)防止(例如在高温(例如，1000℃)外延生长过程期间)存在于芯110中的元素(例如，氧化钇(yttrium oxide，即氧化钇(yttria))、氧、金属杂质、其它痕量元素等)扩散和/或放气进入可以存在工程化衬底的半导体处理室的环境中。通过使用本文所描述的封装层，可以在半导体工艺流程和洁净的室环境中使用陶瓷材料，所述陶瓷材料包括被设计用于非洁净的室环境的多晶氮化铝。
图2A为示出了根据本发明的实施例的工程化结构的物质与深度的函数关系的二次离子质谱(SIMS)分布图。所述工程化结构不包括阻挡层118。参见图2A，陶瓷芯中存在的几种物质(例如，钇、钙和铝)在工程化层120/122中降至可忽略的浓度。钙、钇和铝的浓度分别下降了三个、四个和六个数量级。
图2B为示出了根据本发明的实施例的退火之后的不具有阻挡层的工程化结构的物质与深度的函数关系的SIMS分布图。如上面所讨论的，在半导体处理操作期间，由本发明的实施例提供的工程化衬底结构可以例如在基于氮化镓的层的外延生长期间在高温(大约1100℃)下暴露数小时。
对于图2B中示出的分布图，所述工程化衬底结构在1100℃下退火四小时。如图2B所示，在所沉积的样本中最初以低浓度存在的钙、钇和铝已扩散到工程化层中，达到了与其他元素近似的浓度。
图2C为示出了根据本发明的实施例的退火之后的具有阻挡层的工程化结构的物质浓度与深度的函数关系的SIMS分布图。将扩散阻挡层118(例如，氮化硅层)集成到工程化衬底结构中，防止在退火过程期间钙、钇和铝扩散到工程化层中，在不存在阻挡层时会发生上述扩散。如图2C所示，存在于陶瓷芯中的钙、钇和铝在退火后的工程化层中保持低浓度。因此，使用阻挡层118(例如，氮化硅层)可以防止这些元素扩散通过该扩散阻挡物，并因此防止它们释放到工程化衬底周围的环境中。类似地，该阻挡层将会包含大量的陶瓷材料中所包含的其他杂质。
典型地，用于形成芯110的陶瓷材料在大约1800℃的温度下进行烧制。可以预计的是，该过程可以祛除陶瓷材料中存在的大量杂质。这些杂质可以包括钇(这是由于使用钇作为烧结剂)、钙以及其他元素和化合物。随后，在外延生长过程中(其在800℃到1100℃的非常低的温度范围内进行)，将预计的是，这些杂质的随后扩散将是微不足道的。但是，与传统预期相反的是，发明人已确定，即使在远小于陶瓷材料的烧制温度的温度下的外延生长过程中，也会发生元素穿过工程化衬底层的显著扩散。因此，本发明的实施例集成有阻挡层118(例如氮化硅层)，以防止来自多晶陶瓷材料(例如AlN)的背底元素扩散到工程化层120/122和外延层(例如可选的GaN层130)中。封装下面的层和材料的氮化硅层118提供了所需的阻挡层功能。
如图2B中所示出的，最初存在于芯110中的元素(包括钇)扩散至并通过第一TEOS层112、多晶硅层114和第二TEOS层116。然而，氮化硅层118的存在可以防止这些元素扩散通过氮化硅层，并因此防止它们释放到工程化衬底周围的环境中，如图2C所图示的。
再次参见图1，键合层120(例如氧化硅层)被设置在阻挡层118的一部分上，例如，设置在阻挡层的上表面，并且随后在键合实质单晶硅层122期间进行使用。在一些实施例中，所述键合层120的厚度可以为大约1.5μm。
实质单晶层122适用于在用于形成外延材料130的外延生长过程期间用作生长层。在一些实施例中，所述外延材料130包括厚度为2μm至10μm的氮化镓层，该氮化镓层可以被用作在光电器件、RF器件、功率器件等中使用的多个层中的一层。在一个实施例中，实质单晶层122包括利用层转移工艺附接到氧化硅层118的实质单晶硅层。
图3为示出了根据本发明的实施例的工程化衬底结构的简化示意图。图3中示出的工程化衬底300适用于各种电子和光学应用。所述工程化衬底包括芯110，其可以具有与将要生长在工程化衬底300上的外延材料130的热膨胀系数(CET)实质上匹配的CTE。所述外延材料130被示出为可选的，因为其并不是必须要作为工程化衬底的组成部分，但是会通常地生长在工程化衬底上。
对于包括基于氮化镓(GaN)的材料(包括基于GaN的层的外延层)的生长的应用，所述芯110可以为多晶陶瓷材料，例如，多晶氮化铝(AlN)。芯的厚度可以大约为100μm至1500μm，例如，为725μm。芯110可以被封装在第一粘附层112中，该第一粘附层112可以被称为壳或者封装壳。在该实施方式中，所述第一粘附层112完全封装芯，但是如图4中进一步详细讨论的，这不是本发明所必需的。
在一个实施例中，所述第一粘附层112包括正硅酸乙酯(TEOS)层，该层的厚度大约为
Figure BDA0002547122360000071
在其他的实施例中，第一粘附层的厚度例如从
Figure BDA0002547122360000072
至
Figure BDA0002547122360000073
不等。虽然在一些实施例中使用TEOS氧化物用于粘附层，但是根据本发明的实施例，也可以使用在之后沉积的层与下面的层或材料之间提供粘附的其他材料。例如，SiO2、SiON、SiON等很好地粘附到陶瓷材料并且为随后的沉积(例如，导电材料的沉积)提供合适的表面。在一些实施例中，第一粘附层112完全包围芯110，以形成完全封装的芯，并且可以利用LPCVD工艺来形成该第一粘附层112。所述粘附层提供这样的表面：随后的层粘附在该表面上，以形成工程化衬底结构的组成部分。
根据本发明的实施例，除了使用LPCVD工艺、基于熔炉的工艺等来形成封装的粘附层，也可以使用其他半导体工艺。作为示例，可以使用涂覆芯的一部分的沉积工艺(例如，CVD、PECVD等等)，所述芯可以被翻转，并且可以重复所述涂覆工艺，以涂覆芯的其他部分。
在第一粘附层112的至少一部分上形成有导电层314。在一个实施例中，所述导电层314包括多晶硅(polysilicon)(即，多晶硅(polycrystalline silicon))，其通过沉积工艺形成在芯/粘附层结构的下部(例如，下半部或者背侧)上。在导电层是多晶硅的实施例中，多晶硅层的厚度可以大约为几千埃，例如为
Figure BDA0002547122360000081
在一些实施例中，可以利用LPCVD工艺来形成所述多晶硅层。
在一个实施例中，所述导电层314可以为被掺杂以提供高导电材料的多晶硅层，例如，所述导电层314可以掺杂有硼以提供P型多晶硅层。在一些实施例中，硼的掺杂水平在大约1×1019cm-3到1×1020cm-3的范围内，以提供高导电性。在将工程化衬底静电吸附到半导体处理工具(例如具有静电吸盘(ESC)的工具)期间，导电层的存在是有用的。导电层314能够实现在进行处理之后的快速去吸附。因此，本发明的实施例提供了可以用传统硅片所使用的方式来进行处理的衬底结构。本领域普通技术人员可以意识到多种变化、修改和替代。
在导电层314(例如，多晶硅层)的周围形成有第二粘附层316(例如，第二TEOS氧化层)。所述第二粘附层316的厚度大约为
Figure BDA0002547122360000082
在一些实施例中，第二粘附层316可以完全包围导电层314以及第一粘附层112，以形成完全封装的结构，并且可以利用LPCVD工艺来形成该第二粘附层316。在其他的实施例中，第二粘附层316仅部分地包围导电层314，例如，在由平面317示出的位置处截至，该平面317可以与导电层314的上表面对齐。在该示例中，导电层314的上表面可以与一部分阻挡层118接触。本领域普通技术人员可以意识到多种变化、修改和替代。
围绕第二粘附层316形成有阻挡层118(例如，氮化硅层)。在一些实施例中，所述阻挡层118具有大约
Figure BDA0002547122360000083
至
Figure BDA0002547122360000084
的厚度。在一些实施例中，阻挡层118完全包围第二粘附层316，以形成完全封装的结构，并且可以利用LPCVD工艺来形成该阻挡层118。
在一些实施例中，使用氮化硅阻挡层防止例如在高温(例如，1000℃)外延生长工艺期间，存在于芯110中的元素(例如，氧化钇(即，钇氧化物)、氧、金属杂质、其他微量元素等)扩散或放气进入到可以存在工程化衬底的半导体处理室的环境中。通过使用在本文描述的封装层，可以在半导体工艺流程和洁净的室环境中使用陶瓷材料，所述陶瓷材料包括多晶氮化铝，其被设计为用于非洁净的室环境。
图4为示出了根据本发明的另一实施例的工程化衬底结构的简化的示意图。在图4所示出的实施例中，第一粘附层412形成在芯110的至少一部分上，但并没有封装芯110。在该实施方式中，为了提高随后形成的导电层414(在下文将对其进行更加完整的描述)的附着力，所述第一粘附层412形成在芯110的下表面(芯110的背面)上。虽然在图4中粘附层412仅仅示出在芯110的下表面上，应当理解的是，将粘附层材料沉积在芯的其他部分上将不会对工程化衬底结构的性能产生不利的影响，并且这样的材料可以存在于各个实施例中。本领域普通技术人员可以意识到多种变化、修改和替代。
导电层414没有封装第一粘附层412和芯110，但是与第一粘附层412实质上对齐。虽然导电层414被示出为沿着第一粘附层412的底面或者背面延伸以及向上延伸第一粘附层412的侧面的一部分，但这并不是本发明所必需的。因此，实施例可以使用衬底结构的一侧上的沉积、衬底结构的一侧的掩蔽(masking)等。所述导电层414可以形成在第一粘附层412的一侧(例如，底面/者背面)的一部分上。导电层414提供了工程化衬底结构的一侧上的电导体，该工程化衬底结构400在射频(RF)和大功率应用中具有优势。导电层414可以包括关于图1中的导电层114所讨论的掺杂的多晶硅。
为了提高阻挡层418对下面的材料的粘附力，芯110的一部分、第一粘附层412的一部分以及导电层414由第二粘附层416覆盖。如上面所讨论的，所述阻挡层418形成封装结构，以防止来自下面的层的扩散。
除了基于半导体的导电层，在其他的实施例中，导电层414为金属层，例如，
Figure BDA0002547122360000091
的钛等等。
再次参见图4，根据该实施例，可以移除一个或多个层。例如，可以移除层412和层414，只留下单个的粘附壳416和阻挡层418。在其他实施例中，可以仅移除层414。在该实施例中，所述层412也可以平衡由沉积在层418的顶部上的层120引起的应力和晶片弯曲。在芯110的顶侧上具有绝缘层(例如，仅在芯110与层120之间具有绝缘层)的衬底结构的构造，可以为功率/RF器件提供益处，其中，期望有高度绝缘的衬底。
在另一个实施例中，所述阻挡层418可以直接地封装芯110，随后是导电层414和随后的粘附层416。在该实施例中，层120可以从顶侧直接地沉积在粘附层416上。在又一个实施例中，粘附层416可以沉积在芯110上，接着是阻挡层418，并且然后接着是导电层414以及另一粘附层412。
尽管已经从层的方面讨论了一些实施例，术语“层”应当被理解为，使得层可以包括多个子层，多个子层构建形成感兴趣的层。因此，术语“层”并不旨在表示由单一材料组成的单层，而是涵盖以复合方式分层以形成所期望的结构的一种或多种材料。本领域普通技术人员可以意识到多种变化、修改和替代。
图5为示出了根据本发明的实施例的制造工程化衬底的方法的简化流程图。所述方法可以用于制造衬底，该衬底的CTE与生长在衬底上的一个或多个外延层的CTE匹配。所述方法500包括：通过提供多晶陶瓷芯来形成支撑衬底(510)；将所述多晶陶瓷芯封装在形成壳(例如，正硅酸乙酯(TEOS)壳)的第一粘附层中(512)；并且将所述第一粘附层封装在导电壳(例如，多晶硅壳)中(514)。所述第一粘附层可以形成为单层TEOS。所述导电壳可以形成为单层多晶硅。
所述方法还包括：将所述导电壳封装在第二粘附层(例如，第二TEOS壳)中(516)；以及将所述第二粘附层封装在阻挡层壳中(518)。所述第二粘附层可以形成为单层TEOS。所述阻挡层可以形成为单层氮化硅。
一旦通过过程510至518形成所述支撑结构，所述方法进一步包括：将键合层(例如，氧化硅层)接合至所述支撑结构(520)；以及将实质单晶层(例如，实质单晶硅层)接合至所述氧化硅层(522)。根据本发明的实施例，也可以使用其他的实质单晶层，该实质单晶层包括：碳化硅、蓝宝石、氮化镓、氮化铝、锗硅、锗、金刚石、三氧化二镓(Ga2O3)、氧化锌等。所述键合层的接合可包括键合材料的沉积，随后进行本文所描述的平坦化处理过程。如在下文描述的一个实施例中，使用层转移工艺将实质单晶层(例如，实质单晶硅层)接合至键合层，在层转移工艺中，所述层是从硅晶片转移的单晶硅层。
参见图1，所述键合层120可以通过沉积厚的(例如，4μm厚)氧化层、随后利用化学机械抛光(CMP)工艺将氧化物的厚度减薄到大约1.5μm来形成。厚的初始氧化物用于填充支撑结构上存在的空洞和表面特征，这些空洞和表面特征在多晶芯制造后可能存在，并且在形成图1所示的封装层时继续存在。所述CMP处理提供了没有空洞、颗粒和其他特征的实质上平坦的表面，可以在晶片转移过程期间使用该表面将实质单晶层122(例如，实质单晶硅层)键合至键合层120。应当理解的是，所述键合层120并不一定具有原子级的平坦表面的特征，而是应当提供实质上平坦的表面，该表面将以所希望的可靠性支持实质单晶层(例如，实质单晶硅层)的键合。
层转移工艺可以用于将实质单晶硅层122接合至键合层120。在一些实施例中，注入硅晶片(例如硅(111)晶片)以形成解理面。在晶片键合之后，硅衬底可以和解理面下面的单晶硅层的一部分一起被移除，得到剥离的单晶硅层122，如图1所图示的。实质单晶层122的厚度可以改变，以满足各种应用的规格。此外，所述实质单晶层122的晶体取向可以改变，以满足应用的规格。另外，实质单晶层122的掺杂水平和分布可以改变，以满足特殊应用的规格。
图5所示出的方法还可以包括：平滑所述实质单晶层(524)。在一些实施例中，为了高质量的外延生长，可以修改实质单晶层122的厚度和表面粗糙度。对于实质单晶层122的厚度和表面平滑度，不同的器件应用可以具有稍微不同的规格。解理过程在注入离子分布的峰值处将实质单晶层122从块体单晶硅晶片上脱层。在解理之后，实质单晶层122可以在将其用作其它材料(例如氮化镓)的外延生长的生长表面之前在几个方面进行调整或修改。应当理解的是，关于图5所示的过程可以包括如关于过程524所讨论的平滑，但是也可以包括实质单晶层的增厚和/或减薄。
首先，所转移的实质单晶层122可能包含少量的残余氢浓度，并且可能具有由注入物造成的一些晶体损伤。因此，在晶格被损坏的情况下，移除所转移的实质单晶层122的薄的部分将是有益的。在一些实施例中，所述注入深度可以被调整为大于所希望的实质单晶层122的最终厚度。额外的厚度允许移除所转移的实质单晶层的被损坏的薄的部分，留下具有所希望的最终厚度的未损坏的部分。
其次，希望的是可以调整实质单晶层122的总厚度。通常，希望的是使所述实质单晶层122足够厚以提供用于后续的一个或多个外延层生长的高质量的晶格模版，但是足够薄以具有高顺应性(compliant)。当实质单晶层122相对较薄使得其物理特性受到较少的约束，并且能模仿包围该单晶层的材料的物理特性，并具有较小的产生晶体缺陷的倾向时，该实质单晶层122可以被认为是“顺应的”。实质单晶层122的顺应性可以相对于实质单晶层122的厚度成反比。较高的顺应性可以导致在模板上生长的外延层中的缺陷密度更低，并且能够实现较厚的外延层生长。在一些实施例中，可以通过在剥离硅层上的硅的外延生长，来增加实质单晶层122的厚度。
第三，改善实质单晶层122的平滑度将是有益的。该层的平滑度可能与总体氢剂量、任何共同注入物种的存在以及用于形成氢基解理面的退火条件有关。如下文所讨论的，可以通过热氧化和氧化剥离来减轻由层转移(即解理步骤)产生的初始粗糙度。
在一些实施例中，可以通过对剥离硅层的顶部进行热氧化，然后用氢氟(HF)酸进行氧化层剥离来实现对受损层的移除以及对实质单晶层122的最终厚度的调节。例如，具有范围在0.3μm至0.8μm之间(例如0.53μm)的初始厚度的剥离硅层可以被热氧化,以生成具有厚度为大约420nm的二氧化硅层。在移除了生长的热氧化物之后，转移层中的剩余的硅的厚度可以为大约30nm至35nm。在热氧化期间，注入的氢会向表面迁移。因此，随后的氧化层剥离可以去除一些损害。但是，热氧化通常在1000℃或者更高的温度下进行。升高的温度也可以修复晶格损伤。
在热氧化期间形成在实质单晶层的顶部的氧化硅层可以用HF酸蚀刻进行剥离。通过调整HF溶液的温度和浓度以及氧化硅的化学计量和密度，可以调整HF酸在氧化硅与硅(SiO2:Si)之间的蚀刻选择性。蚀刻选择性指的是一种材料相对于其他材料的蚀刻速率。对于(SiO2：Si)，HF溶液的选择性可以在大约10：1到大约100：1的范围内。高的蚀刻选择性可以将表面粗糙度从初始表面粗糙度以相似的因子降低。然而，所得的实质单晶层122的表面粗糙度可能依然大于所需的表面粗糙度。例如，在进行额外处理之前，通过2μm×2μm原子力显微镜(AFM)扫描确定的块体硅(111)表面的均方根(RMS)表面粗糙度可小于0.1nm。在一些实施例中，用于硅(111)上的氮化镓材料的外延生长的所需的表面粗糙度可以为，例如，在30μm×30μm AFM扫描区域中小于1nm、小于0.5nm、或者小于0.2nm。
如果实质单晶层122在热氧化和氧化层剥离之后的表面粗糙度超过所期望的表面厚度，则可以进行额外的表面平滑处理。这里具有几种平滑硅表面的方法。这些方法可以包括：氢退火、激光微调、等离子平滑以及触摸抛光(例如，化学机械抛光(CMP))。这些方法可以涉及高纵横比表面峰的择优侵蚀(preferential attack)。因此，表面上的高纵横比特征可以比低纵横比特征被更快地移除，从而得到更平滑的表面。
应当理解的是，图5中所示出的具体步骤提供了制造根据本发明的实施例的工程化衬底的特定方法。根据可替代的实施例，也可以执行其他步骤的顺序。例如，本发明的可替代的实施例可以以不同的顺序执行上述步骤。此外，图5中所示出的单独的步骤可以包括多个子步骤，这些子步骤可以以适合于单独步骤的各种顺序来执行。另外，根据特定的应用，可以增加或移除额外的步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
图6为示出了根据本发明的实施例的用于RF和功率应用的外延/工程化衬底结构的简化示意图。在一些LED应用中，所述工程化衬底结构提供了生长衬底，该生长衬底可以实现高质量的氮化镓层的生长并且随后移除该工程化衬底结构。但是，对于RF和功率器件应用，所述工程化衬底结构形成了成品器件的一部分，并且结果是，该工程化衬底结构或者工程化衬底结构的组成部分的电、热和其他特性对于这些特定应用来说是重要的。
参见图1，所述单晶硅层122典型地可以是利用注入和剥离技术从硅施主晶片剥离的剥离层。典型的注入物是氢和硼。对于功率器件和RF器件应用，在工程化衬底结构中的层和材料的电特性是很重要的。例如，一些器件构架使用具有大于103Ohm-cm的电阻的高绝缘硅层，来减少或者消除泄漏穿过衬底和界面层。其他应用所使用的设计包括具有预定厚度(例如，1μm)的导电硅层，以便将器件的源连接至其他元件。因此，在这些应用中，希望控制单晶硅层的尺寸和特性。在层转移期间使用注入和剥离技术的设计中，剩余的注入原子(例如，氢或硼)存在于硅层中，从而改变了电特性。此外，利用例如注入计量(其可以影响导电性以及注入物分布的半峰全宽(FWHM)、表面粗糙度、解理面位置精确度)和注入深度(其可以影响层厚度)的调整，难以控制薄硅层的厚度、导电性和其他特性。
根据本发明的实施例，利用工程化衬底结构上的硅外延来获得适合于特定器件设计的单晶硅层的期望性能。
参见图6，外延/工程化衬底结构600包括工程化衬底结构610和形成在该工程化衬底结构上的硅外延层620。所述工程化衬底结构610可以与图1、图3和图4中示出的工程化衬底结构类似。典型地，在层转移之后所述实质单晶硅层122大约为0.5μm。在一些过程中，可以使用表面处理工艺将单晶硅层122的厚度减少至大约0.3μm。为了将单晶硅层的厚度增加到大约1μm以用于形成可靠的欧姆接触，例如，使用外延工艺在由层转移工艺形成的实质单晶硅层122上生长外延单晶硅层620。可以使用多种外延生长工艺来生长所述外延单晶硅层620，包括：CVD、ALD(原子层沉积)、MBE(分子束外延)等。外延单晶硅层620的厚度可以在大约0.1μm到大约20μm的范围之间，例如在0.1μm至10μm之间。
图7为示出了根据本发明的实施例的在工程化衬底结构上的III-V族外延层的简化示意图。图7中示出的结构可以被称为如下文所描述的双外延结构。如图7所示，一种工程化衬底结构710，包括外延单晶硅层620，该外延单晶硅层具有形成在其上的III-V族外延层720。在一个实施例中，所述III-V外延层包括氮化镓(GaN)。
III-V族外延层720的所需厚度可以根据所需功能而有很大的不同。在一些实施例中，III-V族外延层720的厚度可以在0.5μm至100μm之间不等，例如，厚度大于5μm。在III-V族外延层720上制造的器件的所得的击穿电压可以根据III-V族外延层720的厚度而变化。一些实施例提供的击穿电压至少为100V、300V、600V、1.2kV、1.7kV、3.3kV、5.5kV、13kV或20kV。
为了在III-V族外延层720(其可以包括多个子层)的多个部分之间提供导电性，在该示例中，形成有从III-V族外延层720的顶面穿入到外延单晶硅层620中的一组过孔724。过孔724可以内衬有绝缘层(未图示)，以使其与III-V族外延层720绝缘。作为一个示例，这些过孔可以用于通过穿过过孔提供欧姆接触，将二极管或者晶体管的电极连接至下面的硅层，从而释放在器件中积聚的电荷。
如果III-V族外延层生长在单晶硅层122上，由于在单晶硅层122中终止过孔蚀刻(例如，在整个晶片中可靠地蚀刻穿过5μm的GaN并且在0.3μm的硅层中终止蚀刻)将是困难的，因此将难以穿过这些过孔形成欧姆接触。利用本发明的实施例，可以提供若干微米厚度的单晶硅层，如果使用注入和剥离工艺则这是困难的，因为实现大注入深度需要高注入能量。进而，厚的硅层能够实现多种应用(例如所示出的过孔，从而能够实现多种多样的器件设计。
除了通过在单晶硅层122上外延地生长单晶硅层620来增加硅“层”的厚度，也可以对单晶硅层122的原始特性进行其他调整，包括导电性、结晶性等的修改。例如，如果在III-V族层或其他材料的额外外延生长之前需要大约10μm的硅层，则可根据本发明的实施例生长这样的厚层。
因为注入工艺会影响单晶硅层122的特性，例如，残留的硼/氢原子会影响硅的电特性，因此本发明的一些实施例在单晶硅层620的外延生长之前，移除了单晶硅层122的一部分。例如，单晶硅层可以被减薄，以形成厚度为0.1μm或者厚度更小的层，移除大部分或者全部残余的硼/氢原子。然后使用单晶硅层620的随后生长来提供具有电特性和/或实质上与使用层转移工艺形成的层的对应特性无关的其他特性的单晶材料。
除了增加耦合至工程化衬底结构的单晶硅材料的厚度，包括有外延单晶硅层620的导电性的电特性可以与单晶硅层122的电特性不同。在生长期间的外延单晶硅层620的掺杂可以通过掺杂硼产生P型硅和通过掺杂磷产生N型硅。可以生长未掺杂的硅，以提供在具有绝缘区域的器件中使用的高电阻率的硅。特别地，可以在RF器件中使用所述绝缘层。
所述外延单晶硅层620的晶格常数可以在生长期间进行调整，以改变单晶硅层122的晶格常数从而产生应变的外延材料。除了硅之外，其他元素也可以被外延地生长以提供层(包括应变层)，所述元素包括锗硅等。例如，可以在单晶硅层122上、外延单晶硅层620上、或者层之间生长缓冲层，以提高随后的外延生长。这些缓冲层可以包括应变的III-V族层、锗硅应力层等。此外，所述缓冲层和其他外延层可以按摩尔分数、掺杂剂、极性等进行分级。本领域普通技术人员可以意识到多种变化、修改和替代。
在一些实施例中，在单晶硅层122或者外延单晶硅层620中存在的应力在后续外延层(包括有III-V族外延层)的生长期间可以被释放。
图8为示出了根据本发明的另一示例性实施例的制造工程化衬底的方法的简化流程图。所述方法包括：通过提供多晶陶瓷芯来形成支撑结构(810)；形成耦合至多晶陶瓷芯的至少一部分的第一粘附层(812)。所述第一粘附层可以包括正硅酸四乙酯(TEOS)层。该方法还包括：形成耦合至第一粘附层的导电层(814)。所述导电层可以为多晶硅层。所述第一粘附层可以形成为单层TEOS。所述导电层可以形成为单层多晶硅。
所述方法还包括：形成耦合至导电层的至少一部分的第二粘附层(816)，以及形成阻挡壳(818)。所述第二粘附层可以形成为单层TEOS。所述阻挡壳可以形成为单层氮化硅或者形成为形成该阻挡壳的一系列的子层。
一旦通过步骤810至818形成所述支撑结构，所述方法进一步包括：将键合层(例如，氧化硅层)接合至所述支撑结构(820)；以及将实质单晶硅层或者实质单晶层接合至所述氧化硅层(822)。所述键合层的接合可包括键合材料的沉积，随后进行本文所描述的平坦化处理。
层转移工艺可以用于将实质单晶硅层122接合至键合层120。在一些实施例中，对硅晶片(例如硅(111)晶片)进行注入以形成解理面。在晶片键合之后，硅衬底可以和沿着解理面的单晶硅层的一部分一起被移除，得到剥离的单晶硅层122，如图1所图示的。所述实质单晶硅层122的厚度可以改变，以适应各种应用的规格。此外，所述实质单晶层122的晶体取向可以改变，以满足应用的规格。另外，实质单晶层122的掺杂水平和掺杂分布可以改变，以满足特殊应用的规格。在一些实施例中，可以对实质单晶硅层122进行平滑处理，如上面所描述的。
如图8所示出的方法还可以包括：通过在实质单晶硅层上进行外延生长来形成外延硅层(824)；以及通过在所述外延硅层上进行外延生长来形成III-V族外延层(826)。在一些实施例中，所述III-V族外延层可以包括氮化镓(GaN)。
应当理解的是，图8中所示出的具体步骤提供了制造根据本发明的另一个实施例的工程化衬底的特定方法。根据可替代的实施例，也可以执行其他的步骤顺序。例如，本发明的可替代的实施例可以以不同的顺序执行上述步骤。此外，图8中所示出的单独的步骤可以包括多个子步骤，这些子步骤可以以适合于单独步骤的各种顺序来执行。另外，根据特定的应用，可以增加或移除额外的步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
根据本发明的实施例，可以使用本文所述的工程化衬底(包括图1、图3和图4所示出的工程化衬底)来制造各种电子器件，包括功率器件和RF器件。参考以下附图更详细地示出了仅以说明的方式提供的各种电子器件。如本文所描述的，使用工程化衬底(所述工程化衬底与生长的外延层是热匹配的(即CTE匹配的))，使得能够以用传统技术无法获得的厚度生长高质量的层。因此，可以生长包括有氮化镓和氮化铝镓的三族氮化物(III-N)外延层，其适用于生产高功率电子设备、高功率RF器件等。在一些实施例中，III-N(例如氮化镓)外延层可以具有大于约5μm的厚度。在一些其他的实施例中，所述III-N外延层可以具有大于约10μm的厚度。
图9为示出了根据本发明的示例性实施例的利用工程化衬底902所制造的具有准垂直架构的鳍式场效应晶体管(fin-FET)的简化示意图。所述工程化衬底902可以与图1、图3和图4中示出的工程化衬底结构类似。如图9所图示的，可以在工程化衬底902与接触层920之间设置缓冲层910。所述缓冲层910的厚度范围可以例如在1μm至20μm之间，并且可以为掺杂的或未掺杂的。所述接触层920是重掺杂的基于氮化镓的层，例如以1×1018cm-3至3×1018cm-3的水平的N型掺杂。在一些实施例中，接触层920的厚度范围可以在1μm至5μm之间。
漂移层930电连接至接触层920，并且该漂移层930可以为具有低掺杂(例如1×1016cm-3至10×1016cm-3)的N型氮化镓层或者基于氮化镓的层，并且其厚度范围可以在1μm至15μm之间。所述FET包括沟道区950，该沟道区可以包括具有低掺杂密度(例如1×1016cm-3至10×1016cm-3)的N型氮化镓材料，并且其厚度范围可以在1μm至3μm之间。沟道区950在其一侧或多侧由绝缘层960包围，并且在该实施例中由金属材料提供电接触或电极，以形成源极980接触、栅极970接触和漏极940接触。
图10为示出了根据本发明的示例性实施例的利用工程化衬底所制造的鳍式场效应晶体管在从工程化衬底上移除之后的简化示意图。所述工程化衬底可以与图1、图3和图4中示出的工程化衬底结构类似。如图10所图示的，缓冲层1010可以电连接至FET的漏极1040。所述缓冲层1010的厚度范围可以例如在1μm至20μm之间，并且可以是掺杂的例如掺杂密度为1×1018cm-3至3×1018cm-3的N型氮化硅。漂移层1030电连接至缓冲层1010，并且该漂移层1030可以为具有低掺杂(例如1×1016cm-3至10×1016cm-3)的N型氮化镓层或者基于氮化镓的层，并且其厚度范围可以在1μm至15μm之间。所述FET包括沟道区1050，该沟道区可以包括具有低掺杂密度(例如1×1016cm-3至10×1016cm-3)的N型氮化镓材料，并且其厚度范围可以在1μm至3μm之间。沟道区1050在其一侧或多侧由绝缘层1060包围，并且在该实施例中由金属材料提供电接触或电极，以形成源极1080接触和栅极1070接触。
与图9和图10所示出的结构相比，图10所示出的结构与图9所示出的结构相比提供了若干益处，包括免除了蚀刻穿过漂移层930的工艺过程、减少了器件面积以及提供了降低的热阻。需要注意的是，图10中示出的结构执行了用于移除衬底902的加工操作。因此，每个结构都具有作为应用和制造工艺过程的功能(包括制造设施能力)的优点。
图11为根据本发明的实施例的利用工程化衬底1102所制造的具有准垂直架构的侧壁式金属氧化物半导体场效应晶体管(MOSFET)的简化示意图。如图11所示出的，该结构是对称且周期性的，如图中用“...”标记的。该MOS晶体管包括缓冲层1110，该缓冲层1110可以设置在工程化衬底1102与接触层1120之间。所述工程化衬底1102可以与图1、图3和图4中示出的工程化衬底结构类似。所述缓冲层1110的厚度范围可以例如在1μm至20μm之间，并且可以为掺杂的或未掺杂的。所述接触层1120可以是重掺杂的基于氮化镓的层，例如以1×1018cm-3至3×1018cm-3的水平的N型掺杂。在一些实施例中，接触层1120的厚度可以在1μm至5μm之间。可以在接触层1120上形成漏极电极1140。
漂移层1130电连接至接触层1120，并且该漂移层1130可以为具有低掺杂度(例如1×1016cm-3至10×1016cm-3)的N型氮化镓层或者基于氮化镓的层，并且其厚度范围可以在1μm至15μm之间。所述MOS晶体管包括阻挡层1150，该阻挡层1150可以为具有中等掺杂密度(例如1×1017cm-3至10×1017cm-3)的P型氮化镓或基于氮化镓的材料，并且其厚度范围可以在1μm至3μm之间。导电性背接触1152可以耦合至阻挡层1150。所述MOS晶体管还包括源极接触层1180，该源极接触层1180可以包括具有中等掺杂密度(例如1×1017cm-3至10×1017cm-3)的N型氮化镓材料，并且其厚度范围可以在1μm至3μm之间。可以在源极接触层1180上形成源极电极1182。栅极金属1170可以为各种厚度的金属层的堆叠。该堆叠1170的底层影响器件性能，这是由于该底层的功函数会影响结构的阈值电压。在其它可能的选择中，堆叠1170的底层可以是镍、铂、金、钯、钛、铝、高掺杂硅或钛、钨、钽的硅化物或它们的组合。对栅极电介质1160的材料和沉积细节进行选择，以确保所需的功能。可以通过各种方法(例如溅射、原子层沉积、蒸发(evaporation)或各种类型的化学或原子气相沉积)来沉积栅极电介质1160。可以使用许多不同的电介质，包括氧化铝、氧化铪(hafnium oxide)、氮化硅、氧化硅、氧化镓，或者总厚度范围在
Figure BDA0002547122360000173
至
Figure BDA0002547122360000174
之间的这些层的堆叠。在本实施例中，使用金属材料来形成源极电极1182和背接触1152。
图12为根据本发明的实施例的利用工程化衬底所制造的具有准垂直架构的侧壁式MOS晶体管在从工程化衬底上移除之后的简化示意图。所述工程化衬底可以与图1、图3和图4中示出的工程化衬底结构类似。如图12所示出的，该结构是对称且周期性的，如图中的用“...”标记的。如图12所示出的，缓冲层1210可以电连接至MOS晶体管的漏极1240。所述缓冲层1210的厚度可以例如在1μm至20μm之间，并且可以是掺杂的例如掺杂密度为1×1018cm-3至3×1018cm-3的N型氮化硅。漂移层1230电连接至缓冲层1210，并且该漂移层1230可以为具有低掺杂(例如1×1016cm-3至10×1016cm-3)的N型氮化镓层或者基于氮化镓的层，并且其厚度范围可以在1μm至15μm之间。
所述MOS晶体管包括阻挡层1250，该阻挡层1250可以为具有中等掺杂密度(例如1×1017cm-3至10×1017cm-3)的P型氮化镓或基于氮化镓的材料，并且其厚度范围可以在1μm至3μm之间。所述MOS晶体管还包括源极接触层1280，该源极接触层1280可以包括具有中等掺杂密度(例如1×1017cm-3至10×1017cm-3)的N型氮化镓材料，并且其厚度范围可以在0.1μm至3μm之间。栅极金属1270可以为各种厚度的金属层的堆叠。该堆叠1270的底层影响器件性能，这是由于该底层的功函数会影响结构的阈值电压。在其它可能的选择中，堆叠1270的底层可以是镍、铂、金、钯、钛、铝、高掺杂硅或钛、钨、钽的硅化物或它们的组合。对栅极电介质1260的材料和沉积细节进行选择，以确保所需的功能。可以通过各种方法，例如溅射、原子层沉积、蒸发(evaporation)或各种类型的化学或原子气相沉积方法来沉积栅极电介质1260。可以使用许多不同的电介质，包括氧化铝、氧化铪(hafnium oxide)、氮化硅、氧化硅、氧化镓，或者总厚度范围在
Figure BDA0002547122360000171
至
Figure BDA0002547122360000172
之间的这些层的堆叠。在本实施例中，使用金属材料来形成源极电极1282和背接触1252。
与图11和图12所示出的结构相比，图12所示出的结构与图11所示出的结构相比提供了若干益处，包括免除了蚀刻穿过漂移层1110的工艺过程、减少器件面积以及提供了降低的热阻。需要注意的是，图10中示出的结构执行了用于移除衬底1102的加工操作。因此，每个结构都具有作为应用和制造工艺过程的功能(包括制造设施能力)的优点。
图13为根据本发明的实施例的利用工程化衬底1302所制造的MOS晶体管的简化示意图。所述工程化衬底1302可以与图1、图3和图4中示出的工程化衬底结构类似。该MOS晶体管包括缓冲层1310，该缓冲层1110可以设置在工程化衬底1302与接触层1320之间。所述缓冲层1310的厚度范围可以例如在1μm至20μm之间，并且可以为掺杂的或未掺杂的。在一个实施例中，所述缓冲层1310是利用绝缘氮化镓来制造的。所述接触层1320可以是中度掺杂的基于氮化镓的层，例如以1×1017cm-3至10×1018cm-3的水平的P型掺杂。在一些实施例中，接触层1320的厚度范围可以在0.1μm至3μm之间。
对接触层1320中的区1390进行注入，以在源极区1380/栅极区1370/漏极区1340之间提供N型氮化镓。这些注入的区1390可以具有0.2μm至0.4μm的深度，并且具有大约1×1017cm-3至大约10×1017cm-3的掺杂密度。绝缘层1360将栅极区1370与接触层1320电分离。在本实施例中，使用金属材料来形成源极1380接触、栅极1370接触和漏极1340接触。图13所示出的背接触1350使栅极1370下的电势固定，并且用于确保器件具有定义良好的阈值电压和电流电压特性。
图14A为示出了根据本发明的实施例的利用工程化衬底1402所制造的声学谐振器(acoustic resonator)的简化示意图。所述工程化衬底1402可以与图1、图3和图4中示出的工程化衬底结构类似。本发明的实施例不限于声学谐振器，其他声学装置也包括在本发明的范围内。如图14A所示，工程化衬底1402向用于形成声学谐振器的III-N层1410(例如氮化镓层、氮化铝镓层等)提供机械支撑。工程化衬底1402可被图案化以形成开口1430，该开口1430提供了III-N层能够在其中经历自由运动的区域。在所示出的实施例中，III-N层1410的厚度为0.2μm至3μm。金属电极1420被形成为与III-N层1410接触。
图14B为示出了根据本发明的另一实施例的利用工程化衬底1402所制造的声学谐振器的简化示意图。尽管在一些实施例中可以移除整个工程化衬底1402，但这不是本发明和其他实施例中所要求的，如图14B所示，在工程化衬底1402中形成有腔体1440(或多个腔体)，并且谐振器结构可悬垂在一个或多个腔体1440上。这些实施例提供额外的机械支撑以及支撑结构来支撑器件，所述器件包括除谐振器结构之外的控制和电子器件。此外，例如在腔体上的硅谐振器的情况下，存在一部分的工程化衬底1402可以简化封装步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
图15为示出了根据本发明的实施例的利用工程化衬底所制造的微型LED显示器在从工程化衬底上移除之后的简化示意图。所述工程化衬底可以与图1、图3和图4中示出的工程化衬底结构类似。如图15所示，已使用工程化衬底来生长缓冲层1530以及其他结构(如适当)，然后将该衬底移除。在本实施例中，用作导电性背接触的缓冲层1530被支撑在镀铜层1510上，该镀铜层1510提供电流吸收器(current sink)和散热器(heat sink)的功能。缓冲层1530的厚度可以为0.5μm至5μm，并且具有大约1×1017cm-3至大约30×1017cm-3的掺杂密度。
可以将氮化镓LED(G-L)1590、以及红色(R)LED 1580和绿色(G)LED 1570转移到缓冲层1530，并且在绿色LED 1570与缓冲层1530之间示出有金属层1572，以及在红色LED1580与缓冲层1530之间示出有金属层1582。在一些实施例中，G-L 1590是用于RGB应用的蓝色LED，但是G-L 1590也可以具有根据特定应用而调整为其他颜色以提供较短波长处的照明的光谱。在一些实施例中，金属层1572和1582不仅提供与LED 1570和1580的电接触，而且起到背反射镜(back mirror)的作用。微型LED显示器的单元可以包括经转移的“驱动/寻址”块1540，其可以包括经转移的硅集成电路(Si-IC)、氮化镓开关等。“驱动/寻址”块1540之间的金属层1542可以向“驱动/寻址”块1540提供电接触。此外，所述单元可以包括连接到外部控制集成电路(IC)的“信号和电力线”1550以及单元间的连接(为了清楚起见未示出)。“信号和电力线”1550可以通过绝缘层1552与缓冲层1530电绝缘。
图16A为示出了根据本发明的实施例的利用工程化衬底1602所制造的MEMS器件的简化示意图。所述工程化衬底1602可以与图1、图3和图4中示出的工程化衬底结构类似。本领域技术人员将清楚地看到，使用工程化衬底1602生长高质量的、厚的基于氮化镓的层的能力在MEMS领域开辟了许多可能性，其包括非常广泛且多样的设备。如图16A所示出的，工程化衬底1602为MEMS结构提供机械支撑，该MEMS结构由包括有间隙1620的氮化镓膜1610表示。为了制造该器件，在工程化衬底1602上生长氮化镓薄膜，该氮化镓薄膜可以是本文所述的氮化镓层中的任何一个。所述氮化镓薄膜可以是包括有不同的III-N材料组合的多层结构。然后，可以对工程化衬底1602进行图案化以形成开口1630，该开口1630提供了氮化镓膜1610的区域。然后，可以对氮化镓薄膜进行加工(包括蚀刻)，以形成所需的MEMS结构，包括但不限于悬臂、谐振器、交叉指型电容器、压电致动器等。
图16B为示出了根据本发明的另一实施例的利用工程化衬底1602所制造的MEMS器件的简化示意图。在图16B所示的实施例中，并未移除整个工程化衬底1602，而仅移除一部分，以在工程化衬底1602中形成一个或多个腔体1640，使得谐振器结构可以悬垂在一个或多个腔体1640上。本领域普通技术人员可以意识到多种变化、修改和替代。
图16C为示出了根据本发明的实施例的利用工程化衬底1602所制造的MEMS器件在从工程化衬底1602上移除之后的简化示意图。在本实施例中，氮化镓薄膜已从工程化衬底1602分离并且转移至具有开口1650的图案化载体衬底1604，其在开口1650的上方提供氮化镓膜1610。
虽然在图中未表示，但是本发明的实施例适用于单片微波集成电路(MMIC)结构的形成。这些MMIC结构将射频(RF)氮化镓高电子迁移率晶体管(HEMT)与平面电容器、电感器和电阻器集成在工程化衬底上。在本发明的范围内包括各种不同的架构，包括使用绝缘工程化衬底和绝缘缓冲器来形成共面波导结构的架构。在其它实施例中，实施了使用具有导电层的绝缘工程化衬底来形成接地共面波导结构的架构。本领域普通技术人员可以意识到多种变化、修改和替代。
还应当理解的是，本文描述的示例和实施例仅用于说明目的，并且对于本领域技术人员而言，将建议其对本发明进行各种修改或改变，并且这些修改或改变包括在本申请的精神和范围内和所附权利要求的范围内。

Claims (15)

1.一种电子器件，包括：
支撑结构，包括：
多晶陶瓷芯；
耦合至所述多晶陶瓷芯的第一粘附层；
耦合至所述第一粘附层的导电层；
耦合至所述导电层的第二粘附层；以及
耦合至所述第二粘附层的阻挡层；
耦合至所述支撑结构的缓冲层；
耦合至所述缓冲层的接触层；以及
耦合至所述接触层的场效应晶体管(FET)。
2.根据权利要求1所述的电子器件，其特征在于，所述场效应晶体管包括鳍式场效应晶体管。
3.根据权利要求1所述的电子器件，其特征在于，所述场效应晶体管包括金属氧化物半导体场效应晶体管(MOSFET)。
4.根据权利要求1所述的电子器件，其特征在于，所述支撑结构还包括：
耦合至所述阻挡层的键合层；以及
耦合至所述键合层的实质单晶硅层；
其中所述缓冲层包括：耦合至所述实质单晶硅层的III-V族外延层。
5.根据权利要求4所述的电子器件，其特征在于，所述III-V族外延层包括氮化镓外延层。
6.根据权利要求5所述的电子器件，其特征在于，所述氮化镓外延层具有大约5μm或更厚的厚度。
7.根据权利要求1所述的电子器件，其特征在于，所述多晶陶瓷芯包括氮化铝。
8.根据权利要求7所述的电子器件，其特征在于，
所述第一粘附层包括第一正硅酸乙酯层(TEOS)，所述第一正硅酸乙酯层封装所述多晶陶瓷芯；
所述导电层包括多晶硅层，所述多晶硅层封装所述第一正硅酸乙酯氧化层；
所述第二粘附层包括第二正硅酸乙酯层，所述第二正硅酸乙酯层封装所述多晶硅层；以及
所述阻挡层包括氮化硅层，所述氮化硅层封装所述第二正硅酸乙酯层。
9.根据权利要求8所述的电子器件，其特征在于，
所述第一正硅酸乙酯层具有大约
Figure FDA0002547122350000021
的厚度；
所述多晶硅层具有大约
Figure FDA0002547122350000022
的厚度；
所述第二正硅酸乙酯层具有大约
Figure FDA0002547122350000023
的厚度；以及
所述氮化硅层具有大约
Figure FDA0002547122350000024
的厚度。
10.一种声学谐振器，包括：
支撑结构，包括：
多晶陶瓷芯；
耦合至所述多晶陶瓷芯的第一粘附层；
耦合至所述第一粘附层的导电层；
耦合至所述导电层的第二粘附层；以及
耦合至所述第二粘附层的阻挡层；
其中，所述支撑结构限定有腔体；
机械地耦合至所述支撑结构的一部分的III-V族层，其中，所述III-V族层的一部分无支撑地位于由所述支撑结构限定的所述腔体的上方；
耦合至所述III-V族层的第一表面的第一电极；以及
耦合至所述III-V族层的第二表面的第二电极，所述第二表面与所述III-V族层的无支撑的所述部分中的所述第一表面相对。
11.根据权利要求10所述的声学谐振器，其特征在于，所述多晶陶瓷芯包括氮化铝。
12.根据权利要求10所述的声学谐振器，其特征在于，
所述第一粘附层包括第一正硅酸乙酯层，所述第一正硅酸乙酯层封装所述多晶陶瓷芯；
所述导电层包括多晶硅层，所述多晶硅层封装所述第一正硅酸乙酯氧化层；
所述第二粘附层包括第二正硅酸乙酯层，所述第二正硅酸乙酯层封装所述多晶硅层；以及
所述阻挡层包括氮化硅层，所述氮化硅层封装所述第二正硅酸乙酯层。
13.根据权利要求10所述的声学谐振器，其特征在于，所述支撑结构还包括：
耦合至所述阻挡层的键合层；
耦合至所述键合层的实质单晶硅层；以及
耦合至所述实质单晶硅层的缓冲层；
其中，所述III-V族层外延地生长在所述缓冲层上。
14.根据权利要求13所述的声学谐振器，其特征在于，所述III-V族层包括外延氮化铝或外延氮化铝镓。
15.根据权利要求14所述的声学谐振器，其特征在于，所述III-V族层具有大约1μm的厚度。
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