CN101971308A - 半导体器件 - Google Patents

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Abstract

本发明提供了一种半导体器件，其在降低了栅泄漏电流的同时，具有高电子迁移率和具有阈值电压的优良均匀性和再现性，并且还能够应用到增强模式型。该半导体器件顺序层压由晶格驰豫的AlxGa1-xN(0≤x≤1)构成的下部势垒层、由具有压应变的InyGa1-yN(0≤y≤1)构成的沟道层和由AlzGa1-zN(0≤z≤1)构成的接触层，并且在所述InyGa1-yN沟道层与所述AlzGa1-zN接触层的界面附近，产生二维电子气。AlzGa1-zN接触层的一部分形成为栅电极嵌入在凹陷部中，并且插有绝缘膜，其中通过蚀刻所述AlzGa1-zN接触层而去除所述AlzGa1-zN接触层中的一部分直到暴露所述InyGa1-yN沟道层，来形成所述凹陷部，以及在AlzGa1-zN接触层上形成欧姆电极。因此，获得了一种能够以增强模式进行操作的半导体器件，该半导体器件具有阈值电压的优良均匀性和再现性，同时保持低栅泄漏电流和高电子迁移率。

Description

半导体器件
技术领域
本发明涉及一种包括基于III族氮化物的半导体作为主材料的半导体器件。在基于III族氮化物的半导体器件之中，具体来讲，本发明涉及一种基于III族氮化物的场效应晶体管的结构，其具有阈值电压的优良均匀性和再现性，同时保持低栅泄漏电流和高电子迁移率，并且还能够以增强模式操作。
背景技术
图10是示意性示出使用基于III族氮化物半导体的根据现有技术的场效应晶体管型半导体器件的结构的横截面图。例如，已经由Imanaga等人报道了这种场效应晶体管型半导体器件。(参见专利文件1)
图10中所示的场效应晶体管型半导体器件包括例如下述的构成。衬底100是具有(0001)面(即，C面)的衬底，缓冲层101由未掺杂的氮化镓(GaN)或氮化铝镓(AlGaN)制成，电子供应层102由N型氮化铝镓(Alx10Ga1-x10N)制成，沟道层103由氮化镓(GaN)制成，并且绝缘层104由未掺杂的氮化铝(AlN)制成。在绝缘层104上，形成源电极10S和漏电极10D，并且与之处于欧姆接触。在绝缘层104上，栅电极10G形成在源电极10S和漏电极10D之间的区域中，并且与之处于肖特基接触。沟道层103和电子供应层102之间的界面是GaN/AlGaN的异质结界面，并且绝缘层104和沟道层103之间的界面也是AlN/GaN的异质结界面。其中沟道层103的上下界面由与这种AlN/GaN/AlGaN的异质结界面类似的异质结界面形成的半导体器件被称作具有双异质结构。
图11是示意性示出在具有图10所示的双异质结构的场效应晶体管型半导体器件中、位于栅电极10G正下方的区域中的导带的带示意图的横截面图。分别在GaN与AlGaN之间和GaN与AlN之间存在导带边能量Ec的差(带不连续)ΔEc(AlGaN/GaN)和ΔEc(AlN/GaN)。带的不连续量可以被设置为ΔEc(AlN/GaN)＞ΔEc(AlGaN/GaN)。在双异质结构中，在GaN沟道层103与AlGaN电子供应层102的界面附近以及GaN沟道层103与AlN绝缘层104的界面附近，产生二维电子气107。在图10所示的结构中，与GaN的带隙Eg(GaN)相比，构成绝缘层104的AlN的带隙Eg(AlN)大，由此肖特基势垒ΦB增大。因此，提供了如下的优点：场效应晶体管型半导体器件的正向栅击穿电压由此增大。
如下所述报道了具有双异质结构的场效应晶体管型半导体器件的实例。
Imagnage等人还报道了具有这种具有双异质结构的场效应晶体管型半导体器件，其采用AlN层和二氧化硅(SiO2)层的层压结构替代AlN绝缘层来作为绝缘层(参见专利文件2)。
Yosida报道了具有AlGaN/GaN/AlGaN的双异质结构的半导体器件，在该双异质结构中，用未掺杂的AlGaN取代AlN绝缘层(参见专利文件3)。O.Aktas等人还描述了具有AlGaN/GaN/AlGaN的双异质结构的半导体器件，在该双异质结构中，用未掺杂的AlGaN取代AlN绝缘层(参见非专利文件1)。
另外，如下所述报道了基于III族氮化物的半导体器件的实例，其采用绝缘膜插入在栅电极和半导体层之间的结构。
Matuo等人已经报道了氮化硅(SiN)绝缘膜在GaN/N型AlGaN/GaN的双异质结构上设置的半导体器件(参见专利文件4)。
另外，Ching-Ting Lee等人已经报道了具有金属-绝缘体-半导体(MIS)结构的半导体器件，在该MIS结构中，具有氧化镓(Ga2O3)和SiO2的层压结构的绝缘膜形成在n型GaN沟道层(参见非专利文件2)。
专利文件1：JP2000-294768A
专利文件2：JP2000-252458A
专利文件3：JP11-261052A
专利文件4：JP2004-335960A
非专利文件1：O.Aktas et al.，IEEE Electron Device Letters，Vol.18，No.6，pp 293-295，June 1997
非专利文件2：Ching-Ting Lee et al.，IEEE Electron Device Letters，Vol.24，No.2，pp.54-56，February 2003
发明内容
本发明要解决的问题
在使用图10所示的基于III族氮化物半导体的场效应晶体管型半导体器件中，采用AlN绝缘层104提供了位于如图11所示的栅电极10G正下方的区域中的导带的带示意图。由于构成该绝缘层104的AlN的极化效应，导致在GaN沟道层103和AlN绝缘层104之间的界面中产生极化电荷。由于在该界面中产生极化电荷，导致在AlN绝缘层104内部形成大电场。另外，除了从AlGaN电子供应层102提供载流子(电子)之外，还由于AlN的极化效应造成从AlN绝缘层104提供载流子(电子)。结果，难以以增强模式实现器件操作。除此之外，由于AlN绝缘层104的膜厚度分散，因此阈值电压VT的均匀性和再现性大幅度降低。也就是说，采用图10所示的AlN绝缘层104的场效应晶体管型半导体器件具有两个结构方面的限制：难以以增强模式实现器件操作，并且由于AlN绝缘层104的膜厚度分散，因此阈值电压VT的均匀性和再现性大幅度降低。
以下将详细描述造成上述结构方面的限制的、构成绝缘层104的AlN的极化效应。
在图10所示的场效应晶体管型半导体器件中，在(0001)面上，即在衬底的C面上，基于III族氮化物的半导体层被C轴((0001)轴)生长。设置缓冲层101，使得以晶格驰豫形式在(0001)面上生长AlGaN电子供应层102。另一方面，在AlGaN电子供应层102上外延生长的GaN沟道层103和AlN绝缘层104没有晶格驰豫，这是因为它们具有薄的膜厚度。因此，它们的晶格常数变得基本上等于下面的AlGaN电子供应层102的晶格常数a(AlGaN)。GaN沟道层103和AlN绝缘层104中的每个是具有应变晶格的层。
因此，由于GaN的晶格常数a(GaN)与Alx10Ga1-x10N的晶格常数a(Alx10Ga1-x10N)之间的差导致在GaN沟道层103中产生压应变ezz(GaN)≈{a(Alx10Ga1-x10N)-a(GaN)}/a(GaN)。由于AlN的晶格常数a(AlN)与Alx10Ga1-x10N的晶格常数a(Alx10Ga1-x10N)之间的差导致在AlN绝缘层104中产生张应变ezz(AlN)≈{a(Alx10Ga1-x10N)-a(AlN)}/a(AlN)。
因为在C轴生长的AlGaN电子供应层102中不存在造成应变的应力，所以不产生压电极化Ppe102(Ppe102＝0)，但是存在自发极化Psp102＝Psp(AlGaN)。AlGaN电子供应层102中的极化P102通常由P102＝Ppe102+Psp102来表示，并且Ppe102＝0导致P102＝Psp102。该自发极化Psp104的方向被取向为从前表面朝向衬底。
在GaN沟道层103中还存在从前表面朝向衬底的自发极化Psp103＝Psp(GaN)。另外，在GaN沟道层103中，因为存在压应变，所以在抵销自发极化Psp103的方向上产生压电极化Ppe103。因此，GaN沟道层103中的极化P103为P103＝Ppe103+Psp103＜Psp(GaN)。
在AlN绝缘层104中还存在从前表面朝向衬底方向上的自发极化Psp104＝Psp(AlN)。另外，在AlN沟道层104中，因为产生压应变，所以在与自发极化Psp104的方向相同的方向上产生压电极化Ppe103。因此，AlN绝缘层104中的极化P104为P104＝Ppe104+Psp104＞Psp(AlN)。
因此，AlGaN电子供应层102中的极化P102、GaN沟道层103中的极化P103和AlN绝缘层104中的极化P104中的每个取决于构成电子供应层102的Alx10Ga1-x10N的Al组分(x10)。例如，在x10＝0.1的情况下，通过计算估算出P102/q＝2.13×1013cm-2、P103/q＝1.61×1013cm-2和P104/q＝7.90×1013cm-2，其中q＝1.6×10-19C是基本电荷。
在GaN沟道层103和AlGaN电子供应层102之间的异质结界面中，极化P以不连续方式(P103-P102)从P103变为P102。因此，在该界面中，由于极化效应产生界面电荷σ103。界面电荷的密度σ103/q为σ103/q＝(P103-P102)/q。
另外，同样地，在AlN绝缘层104和GaN沟道层103之间的异质结界面中，极化P以不连续方式(P104-P103)从P104变为P103。因此，在该界面中，由于极化效应产生界面电荷σ104。界面电荷的密度σ104/q为σ104/q＝(P104-P103)/q。
例如，在x10＝0.1的情况下，界面电荷的密度σ103/q和界面电荷的密度σ104/q分别被估算为σ103/q＝(P103-P102)/q＝-5.28×1012cm-2以及σ104/q＝(P104-P103)/q＝+6.29×1012cm-2。在GaN沟道层103和AlGaN电子供应层102之间的界面中，产生负界面电荷σ103，并且在AlN绝缘层104和GaN沟道层103之间的界面中，产生正界面电荷σ104，并且之和(σ103+σ104)变成(σ103+σ104)/q＞0。因此，即使在AlGaN电子供应层102中没有掺杂浅n型杂质(施主)，电子被提供到具有与(σ103+σ104)/q相对应的面密度的GaN沟道层103。在所提供的电子至少积聚在GaN沟道层103与AlGaN电子供应层102的界面的附近，由此产生二维电子气107。因此，场效应晶体管型半导体器件用作耗尽模式型的半导体器件。
对于图10所示的场效应晶体管型半导体器件，用以不同方式变化的AlN绝缘膜104的膜厚度tAlN来解答Poisson等式，由此估算每个膜厚度tAlN的阈值电压VT。图12是示出估算出的AlN绝缘层104的每个膜厚度tAlN的阈值电压VT。针对浅n型杂质(施主)的浓度NSD102被选择为NSD102＝0cm-3和NSD102＝2×1018cm-3的这类情况，图12中分别示出通过计算关于阈值电压VT与AlN绝缘层104的每个膜厚度tAlN的依赖关系而得到的估算结果。注意的是，对于图12中所示的通过计算进行的估算，使用表1-1中示出的以下条件(参数)。
[表1-1]
  AlN绝缘层104中的肖特基势垒ΦB   2.14eV
  带不连续ΔEc(AlGaN/GaN)   0.196eV
  带不连续ΔEc(AlN/GaN)   1.96eV
  未掺杂的Al0.1Ga0.9N缓冲层101   1μm
  Al0.1Ga0.9N电子供应层102的膜厚度   50nm
  未掺杂的GaN沟道层103的膜厚度   30nm
  未掺杂的AlN沟道层104的膜厚度   0.1至10nm
参照图12，AlN绝缘层104的内部电场达到10MV/cm。因此，阈值电压VT根据AlN绝缘层104的膜厚度tAlN的变化1nm而移动1V。也就是说，确认的是，由于AlN绝缘层104的膜厚度tAlN的分散，导致阈值电压VT的均匀性和再现性大幅度降低。
另外，为了将阈值电压VT设定为VT≥0V，估算出AlN绝缘膜104的膜厚度tAlN必须被选择在tAlN≤1nm的范围内。考虑到AlN绝缘膜104的膜厚度tAlN的均匀性和再现性，结论是技术上难以精确地将膜厚度tAlN控制在tAlN≤1nm的范围内。另一方面，根据使用AlN绝缘层104的优点，诸如栅击穿电压的改进，结论是难以将该优点固定在tAlN≤1nm的范围内。还需要假设如下这种问题：在当被选择在tAlN≤1nm的范围内的情况下，因为AlN绝缘层104的内部电场大，所以当向其施加反向偏置时，隧道电流分量会增大，由此导致栅泄漏电流增大。
另外，还出现如下的问题：因为图10所示的结构是平面结构，所以即使以增强模式实现操作，在源和栅之间以及栅和沟道之间的区域中存在的载流子将被耗尽，由此导致接入电阻增大。
关于具有双异质结构的场效应晶体管型半导体器件，已经如下报道了这些实例。
Imanaga等人还报道了一种具有双异质结构的场效应晶体管型半导体器件，双异质结构采用AlN层和二氧化硅(SiO2)层的层压结构作为绝缘层，以替代AlN绝缘层(参见专利文件2)。
具体来讲，采用SiO2绝缘层/AlN绝缘层/GaN沟道层/N型AlGaN电子供应层的结构，替代AlN绝缘层/GaN沟道层/N型AlGaN电子供应层的结构。另外，在该结构中，因为AlN绝缘层具有极化效应，所以在AlN绝缘层/GaN沟道层的界面中产生正界面电荷，并且在GaN沟道层/N型AlGaN电子供应层的界面中产生负界面电荷。因此，类似地，SiO2绝缘层/AlN绝缘层的区域中存在的内部电场类似地大。在这种情况下，类似地，由于SiO2绝缘层的膜厚度tSiO2和AlN绝缘层的膜厚度tAlN的分散，导致阈值电压VT的均匀性和再现性大幅度降低。终究，在如果以增强模式实现操作的情况下，因为平面结构，所以源和栅之间以及栅和沟道之间的沟道电阻将类似地增大。
关于反向偏置的栅泄漏电流，与使用AlN绝缘层的器件相比，通过使用SiO2绝缘层和AlN绝缘层抑制隧道电流分量。
Yosida已经报道了一种AlGaN/GaN/AlGaN的双异质结构的半导体器件，在该结构中，用未掺杂的AlGaN取代AlN绝缘层(参见专利文件3)。
具体来讲，采用AlGaN绝缘层/GaN沟道层/N型AlGaN电子供应层的结构，替代AlN绝缘层/GaN沟道层/N型AlGaN电子供应层的结构。另外，在该结构中，因为AlGaN绝缘层具有极化效应，所以在AlGaN绝缘层/GaN沟道层的界面中产生正界面电荷，并且在GaN沟道层/N型AlGaN电子供应层的界面中产生负界面电荷。与AlN绝缘层中存在的内部电场相比，AlGaN绝缘层中存在的内部电场降低。然而，当构成AlGaN绝缘层的AlGaN的Al组分大时，其内部电场仍然保持在高水平。在这种情况下，类似地，由于AlGaN绝缘层的膜厚度tAlGaN的分散，导致阈值电压VT的均匀性和再现性大幅度降低。终究，在如果以增强模式实现操作的情况下，源和栅之间以及栅和沟道之间的沟道电阻将类似地增大。注意的是，其上设置N型接触层，以降低欧姆电极和沟道层之间的接触电阻。
O.Aktas等人还报道了一种AlGaN/GaN/AlGaN的双异质结构的半导体器件，在该结构中，用未掺杂的AlGaN取代AlN绝缘层(参见非专利文件1)。
具体来讲，采用AlGaN绝缘层/GaN沟道层/AlGaN间隔物层/N型AlGaN电子供应层的结构，替代AlN绝缘层/GaN沟道层/N型AlGaN电子供应层的结构。另外，在该结构中，因为AlGaN绝缘层具有极化效应，所以在AlGaN绝缘层/GaN沟道层的界面中产生正界面电荷，并且在GaN沟道层/N型AlGaN电子供应层的界面中产生负界面电荷。与AlN绝缘层中存在的内部电场相比，AlGaN绝缘层中存在的内部电场降低。然而，当构成AlGaN绝缘层的AlGaN的Al组分大时，其内部电场仍然保持在高水平。在这种情况下，类似地，由于AlGaN绝缘层的膜厚度tAlGaN的分散，导致阈值电压VT的均匀性和再现性大幅度降低。终究，在如果以增强模式实现操作的情况下，源和栅之间以及栅和沟道之间的沟道电阻将类似地增大。
另外，已经如下地报道了采用如下结构的基于III族氮化物半导体器件：在栅电极和半导体层之间插入绝缘膜。
Matuo等人已经报道了一种半导体器件，在该半导体器件中，氮化硅(SiN)绝缘层设置在GaN/N型AlGaN/GaN的双异质结构上(参见专利文件4)。
具体来讲，采用GaN应力驰豫层/N型AlGaN沟道层/GaN缓冲层的结构。在该结构中，出现如下的情况：在N型AlGaN沟道层/GaN缓冲层的界面中产生的正界面电荷以及GaN应力驰豫层/N型AlGaN沟道层的界面中产生的负界面电荷被相互抵销。采用这种抵销效应，构造增强模式型的场效应晶体管。
图13示出在采用GaN应力驰豫层/N型AlGaN沟道层/GaN缓冲层的结构的半导体器件中，通过用以不同方式变化的SiN绝缘膜的膜厚度tSiN来解答Poisson等式，来估算出SiN绝缘膜的的每个膜厚度tSiN的阈值电压VT的结果。另外，针对N型AlGaN沟道层的浅n型杂质(施主)的浓度Nd及其膜厚度t发生变化的情况，图13中示出通过计算关于阈值电压VT与SiN绝缘膜的膜厚度tSiN的依赖关系而得到的估算结果。注意的是，对于图13中所示的通过计算进行的估算，使用表1-2中示出的以下条件(参数)。
[表1-2]
  SiN绝缘层的前表面上的势垒ΦB   2.9eV
  带不连续ΔEc(AlGaN/GaN)   0.392eV
  SiN/GaN的界面中的ΔEc(AlN/GaN)   2.5eV
  未掺杂的GaN缓冲层的膜厚度   1μm
  Al0.2Ga0.8N沟道层的膜厚度   2nm或10nm
  未掺杂的GaN应力驰豫的膜厚度   10nm
  SiN绝缘层的膜厚度   0.1至100nm
参照图13，阈值电压VT与SiN膜厚度的依赖关系相对较小，并且由于SiN绝缘层的膜厚度的分散导致的阈值电压VT的均匀性和再现性的劣化得以显著提高。在阈值电压VT变为正(VT≥0V)的情况下，N型AlGaN沟道层中的浅n型杂质(施主)的浓度Nd及其膜厚度t的范围(t×Nd)为(t×Nd)≤(2nm)×(5×1017cm-3)。也就是说，因为GaN应力驰豫层/N型AlGaN沟道层的至少一部分需要被耗尽，所以必然会遭遇所述限制。
在外延生长的过程中，即使在未掺杂的情况下，也不存在会存在约1×1017cm-3的残余施主浓度的罕见情况。考虑到这一点，出现的问题是工艺余量不足以稳定地产生增强模式型的场效应晶体管。
另外，在以增强模式实现操作的情况下，源和栅之间以及栅和沟道之间的GaN应力驰豫层/N型AlGaN沟道层/GaN缓冲层的区域中存在的载流子的面密度低至(t×Nd)。因此，因为(t×Nd)被设置在上述相对窄的范围内，所以用于以增强模式进行的操作的寄生电阻将处于相对高水平的范围内。
另外，Ching-Ting等人已经报道了一种具有金属-绝缘体-半导体(MIS)结构的半导体器件，在该结构中，在n型GaN沟道层上形成氧化镓(Ga2O3)和SiO2的层压结构(参见非专利文件2)。
具体来讲，采用SiO2绝缘膜/Ga2O3光化学氧化物膜/n型GaN层的结构。通过对n型GaN层的前表面执行光化学氧化处理，形成Ga2O3光化学氧化物膜。SiO2和Ga2O3不具有极化效应。因此，制成与MOS结构类似的栅极部。
该MOS结构的优点在于，构成绝缘膜的SiO2和Ga2O3的带隙大，由此肖特基势垒高度增大，这样导致在正向偏置的条件下栅击穿电压增大。另外，绝缘膜没有产生极化，并且阈值电压VT的均匀性和再现性良好。
然而，在MOS结构中，沟道区由n型GaN层制成，并且其电子迁移率取决于n型GaN层中存在的离化杂质(施主)的分散。例如，如果n型GaN层的电子浓度为3.22×1017cm-3，所报道的电子的霍尔迁移率为350cm2/Vs。另一方面，当使用N型AlGaN/GaN的异质结时，形成所谓的选择性掺杂的结构，然后在该异质结界面中产生的二维电子气中，典型的电子迁移率的值为1000-2000cm2/Vs。因此，在SiO2绝缘膜/Ga2O3光化学氧化物膜/n型GaN层的MOS结构中，电子迁移率降低至比选择性掺杂的结构中的二维电子气中的迁移率低的值，这是由于n型GaN层中存在的离化杂质(施主)的分散造成的。
在SiO2绝缘膜/Ga2O3光化学氧化物膜/n型GaN层的MOS结构中，人们认为，对于n型GaN层的膜厚度t和浅n型杂质(施主)的浓度Nd，可以通过降低(t×Nd)实现以增强模式进行操作。另一方面，在(t×Nd)降低的情况下，出现的问题是在以增强模式进行操作时接入电阻增大。
例如，如果处于以增强模式进行操作的情况，向栅电极施加大的正向偏置，由此电子积聚在Ga2O3光化学氧化物膜/n型GaN层的界面中，则该界面中的电子迁移率受下面的散射机制的影响。也就是说，除了n型GaN层中存在的离化杂质(施主)的杂质散射之外，由于Ga2O3光化学氧化物膜/n型GaN层的界面上的粗糙度导致的界面散射将会是限制该界面中的电子迁移率的因素。
当选择能够增强操作的结构用于使用上述基于III族氮化物的半导体的传统场效应晶体管型半导体器件时，所得的器件并没有满足所有性能，使得阈值电压VT的均匀性和再现性可以提高，同时可以使沟道区中的电子迁移率高，可以增高肖特基势垒并且可以提高正向栅击穿电压。
本发明的目的在于解决上述问题。本发明的目的在于提供一种半导体器件，当本发明应用到使用基于III族氮化物的半导体的场效应晶体管型半导体器件时，该半导体器件具有高肖特基势垒、提高的正向栅击穿电压、沟道区中的高电子迁移率和阈值电压VT的优良均匀性和再现性。具体来讲，本发明的目的在于提供一种使用基于III族氮化物的半导体的半导体器件，其可以应用于能够以增强模式进行操作的场效应晶体管型半导体器件，并且其中可以实现更稳定的增强模式的操作，并且在以增强模式实现操作的情况下，可以抑制源和栅之间以及栅和漏之间的沟道电阻增大。
解决问题的手段
为了实现所述目的，在本发明中，使用基于III族氮化物的半导体的半导体器件采用以下结构。例如，当本发明应用于使用基于III族氮化物的半导体的场效应晶体管型半导体器件时，采用以下构造实现所述目的。
首先，在栅电极正下方的沟道区中，采用的结构为栅电极设置在由InyGa1-yN(0≤y≤1)构成的沟道层的前表面上并且插入由多晶硅或非晶物质构成的绝缘膜，以增高肖特基势垒，由此提高其正向栅击穿电压。另外，由晶格驰豫AlxGa1-xN(0≤x≤1)构成的下部势垒层设置在InyGa1-yN沟道层下面作为其下层，由此实现的情况是：InyGa1-yN沟道层和AlxGa1-xN下部势垒层之间的界面被设置成用作对抗载流子(电子)的势垒。
另一方面，在位于源和栅之间以及栅和漏之间的区域中，除了栅电极正下方的沟道区之外，由AlzGa1-zN(0≤z≤1)构成的接触层被设置为InyGa1-yN沟道层的上层。在这种情况下，得到的情况是：AlzGa1-zN接触层和InyGa1-yN沟道层之间的异质结界面被设置成还用作对抗载流子(电子)的势垒。用作源电极和漏电极的欧姆电极形成在AlzGa1-zN接触层上。结果，在位于源和栅之间以及栅和漏之间的区域中，构造出AlzGa1-zN接触层/InyGa1-yN沟道层/AlxGa1-xN下部势垒层的双异质结构，并因此载流子(电子)积聚在InyGa1-yN沟道层中。在这种情况下，至少积聚在AlzGa1-zN接触层和InyGa1-yN沟道层的异质界面的附近的载流子(电子)被设置成产生二维电子气。
另一方面，通过适当地选择InyGa1-yN沟道层的厚度、AlxGa1-xN下部势垒层的膜厚度和其中掺杂的浅n型杂质(施主)的浓度，可以实现的情况是：当栅电压VG被设置为VG＝0时，在栅电极正下方的沟道区中，在InyGa1-yN沟道层中没有积聚载流子(电子)。也就是将，阈值电压VT可以被设置在VT＞0的范围内，并因此可以以增强模式实现操作。
因此，根据本发明的半导体器件是：
一种使用基于III族氮化物的半导体的半导体器件，其特征在于：
所述半导体器件包括双异质结构，通过顺序层压由晶格驰豫的AlxGa1-xN(0≤x≤1)构成的AlxGa1-xN下部势垒层、由具有压应变的InyGa1-yN(0≤y≤1)构成的InyGa1-yN沟道层和由AlzGa1-zN(0≤z≤1)构成的AlzGa1-zN接触层构造所述双异质结构，
其中
在InyGa1-yN沟道层与AlzGa1-zN接触层的界面附近，产生二维电子气，
将至少两个欧姆电极形成为AlzGa1-zN接触层上的源电极和漏电极，
在位于源电极和漏电极之间的区域中设置栅电极，并由此，半导体器件包括由栅电极、源电极和漏电极构成的结构，其可以构成场效应晶体管，
通过蚀刻AlzGa1-zN接触层去除所述AlzGa1-zN接触层中的一部分直到暴露InyGa1-yN沟道层，来在位于源电极和漏电极之间的区域中设置凹陷部，以及
所述栅电极被形成为嵌入在凹陷部中，并且插入由多晶硅或非晶态物质制成的绝缘膜。
本发明的效果
在根据本发明的半导体器件中，因为由于极化效应导致在AlxGa1-xN下部势垒层和InyGa1-yN沟道层的异质结界面中产生负界面电荷，所以通过变化绝缘膜的膜厚度以及AlxGa1-xN下部势垒层中掺杂的浅n型杂质(施主)的浓度，扩张可控阈值电压VT的范围。也就是说，通过变化绝缘膜的膜厚度以及AlxGa1-xN下部势垒层中掺杂的浅n型杂质(施主)的浓度，阈值电压VT为VT≤0的耗尽模式和阈值电压VT为VT＞0的增强模式中的任一种模式可以被选择作为要制造的场效应晶体管的操作模式。
在这种情况下，因为在除了凹陷部之外的区域中，在AlzGa1-zN接触层和InyGa1-yN沟道层的异质结界面中产生二维电子，所以也很大程度抑制了源和栅之间的电阻以及栅和漏之间的电阻增大。也就是说，可以避免尤其在传统器件中选择增强模式的操作的情况下观察到的源和栅之间的电阻以及栅和漏之间的电阻的这种显著增大。
另一方面，即使在栅电极正下方的沟道区中，构造栅电极/绝缘膜/InyGa1-yN沟道层的MIS结构，阈值电压VT与绝缘膜的膜厚度的依赖关系也相对较小，这是因为在绝缘膜自身中没有生成任何极化电场。因此，由于绝缘膜的膜厚度分散导致的阈值电压VT的分散得以抑制，并因此提高了阈值电压VT的均匀性和再现性。另外，通过采用栅电极/绝缘膜/InyGa1-yN沟道层的MIS结构，栅电极/绝缘膜的接触电势差(势垒高度)增大，并且栅泄漏电流也减小。当将场效应晶体管构造成这种结构时，在栅电极正下方的沟道区中，载流子(电子)在AlxGa1-xN下部势垒层和InyGa1-yN沟道层的异质结界面中积聚成导通状态，并由此产生二维电子气。在这种情况下，AlxGa1-xN下部势垒层和InyGa1-yN沟道层的异质结界面在原子级可以被构造为平坦界面，并且InyGa1-yN沟道层自身也可以未被掺杂。因此，在导通状态下，可以增大栅电极正下方的沟道区中产生的二维电子气的迁移率。
上述效果对于半导体器件中获得较高的击穿电压和较低的损失起很大作用。
附图说明
图1是示意性示出根据第一示例性实施例的半导体器件结构的横截面图；
图2是示意性示出在图1所示的根据第一示例性实施例的半导体器件结构中的凹陷部中形成的栅电极4G正下方的区域的导带的带示意图的图示；
图3是示出与施加到栅电极用于导通场效应晶体管的栅电压相对应的阈值电压VT(V)与图1所示的根据第一示例性实施例的半导体器件结构中的栅绝缘膜的膜厚度的依赖关系的曲线图；
图4是示意性示出图1所示的根据第一示例性实施例的半导体器件结构中的未掺杂的Alz4Ga1-z4N接触层44正下方的区域的导带的带示意图的图示；
图5是示意性示出根据第二示例性实施例的半导体器件的结构的横截面图；
图6是示意性示出图5所示的根据第二示例性实施例的半导体器件结构中的N型Alz4Ga1-z4N接触层54正下方的区域的导带的带示意图的图示；
图7是示意性示出根据第三示例性实施例的半导体器件的结构的横截面图；
图8是示意性示出在图7所示的根据第三示例性实施例的半导体器件结构中的凹陷部中形成的栅电极6G正下方的区域的导带的带示意图的图示；
图9是示意性示出图7所示的根据第三示例性实施例的半导体器件结构中的N型Alz4Ga1-z4N接触层64正下方的区域的导带的带示意图的图示；
图10是示意性示出AlN绝缘层104用作电子供应层的传统半导体器件的结构的横截面图；
图11是示意性示出图10所示的根据传统半导体器件结构中的AlN绝缘层104上形成的栅电极10G正下方的区域的导带的带示意图的图示；
图12是示出与施加到栅电极用于导通场效应晶体管的栅电压相对应的阈值电压VT(V)与图10所示的传统半导体器件结构中的AlN绝缘膜的膜厚度的依赖关系的曲线图；
图13是示出与施加到栅电极用于导通场效应晶体管的栅电压相对应的阈值电压VT(V)与使用GaN缓冲层上形成的AlGaN下部势垒层的传统半导体器件结构中的SiN绝缘膜的膜厚度的依赖关系的曲线图。
附图标记说明
40、50、60、100...衬底
41、51、61、101...缓冲层
42、52、62、102...AlGaN下部势垒层
43、53、63、103...GaN沟道层
44、54、64...AlGaN接触层
45、55、65...SiN膜
47、57、67、107...二维电子气
4S、5S、6S、10S...源电极
4D、5D、6D、10D...漏电极
4G、5G、6G、10G...栅电极
104...AlN绝缘层
具体实施方式
下文中，将更详细地说明根据本发明的半导体器件。
根据本发明的半导体器件是：一种使用基于III族氮化物的半导体的半导体器件，其特征在于：
所述半导体器件包括双异质结构，通过顺序层压由晶格驰豫的AlxGa1-xN(0≤x≤1)组成的AlxGa1-xN下部势垒层、由具有压应变的InyGa1-yN组成的InyGa1-yN沟道层和由AlzGa1-zN(0≤z≤1)组成的AlzGa1-zN接触层来构造所述双异质结构，
其中
在InyGa1-yN沟道层与AlzGa1-zN接触层的界面附近，产生二维电子气，
将至少两个欧姆电极形成为AlzGa1-zN接触层上的源电极和漏电极，
栅电极设置在位于源电极和漏电极之间的区域中，并由此，所述半导体器件包括由栅电极、源电极和漏电极组成的结构，其可以构成场效应晶体管，
通过蚀刻所述AlzGa1-zN去除AlzGa1-zN接触层中的一部分直到暴露InyGa1-yN沟道层，来在位于源电极和漏电极之间的区域中设置凹陷部，以及
所述栅电极被形成为嵌入在凹陷部中，并且插入由多晶硅或非晶态物质制成的绝缘膜。
在这种情况下，优选地，所述绝缘膜是选自由Si3N4、SiO2、SiON、Al2O3、Ga2O3、ZnO、MgO和HfO2组成的组中的、由多晶或非晶绝缘材料制成的单层膜或者包括由多个所述单层膜组成的层压结构的多层膜。
在根据本发明的半导体器件中，可以采用以下三种类型的实施例。
在第一实施例中，选择的所述AlzGa1-zN接触层的Al组分大于所述AlxGa1-xN下部势垒层的Al组分。
在第二实施例中，选择如下的结构：所述AlxGa1-xN下部势垒层掺杂有浅n型杂质，以及
当所述栅电极、所述源电极和所述漏电极被设置成相等的电势时，则在所述InyGa1-yN沟道层和所述AlxGa1-xN下部势垒层之间的界面附近，产生二维电子气。
在第三实施例中，选择如下的结构：所述AlzGa1-zN接触层掺杂有浅n型杂质。
例如，当采用第一实施例和第三实施例中的任一个时，可以实现如下的模式：要制造的场效应晶体管的阈值电压VT为正。
通常，在根据本发明的半导体器件中，优选地选择以下的结构。
优选地，选择如下的结构：所述InyGa1-yN沟道层由未掺杂或者掺杂有浅n型杂质的InyGa1-yN(0≤y≤1)制成。
优选地，选择如下的结构：所述AlxGa1-xN下部势垒层、所述InyGa1-yN沟道层和所述AlzGa1-zN接触层中的每个是通过C轴生长的外延膜。
优选地，选择如下的结构：由于所述AlzGa1-zN接触层和所述InyGa1-yN沟道层之间的异质结界面处的所述AlzGa1-zN和所述InyGa1-yN之间的导带能量差导致的带不连续ΔEc(AlzGa1-zN/InyGa1-yN)被选择在等于或大于50meV的范围内。
优选地，选择如下的结构：由于所述AlxGa1-xN下部势垒层和所述InyGa1-yN沟道层之间的异质结界面处的所述AlxGa1-xN和所述InyGa1-yN之间的导带能量差导致的带不连续ΔEc(AlzGa1-zN/InyGa1-yN)被选择在等于或大于50meV的范围内。
优选地，选择如下结构：在包括在C轴上生长的AluGa1-uN(0≤u≤1)的缓冲层上形成所述AlxGa1-xN下部势垒层。例如，优选地选择如下结构：所述AlxGa1-xN下部势垒层被形成在由在衬底上形成的具有梯度组分的未掺杂的AlGaN组成的缓冲层上。还可以使用下述的层替代具有梯度组分的所述未掺杂的AlGaN作为缓冲层。例如，可以使用其Al组分沿着厚度方向按阶梯方式改变的未掺杂的AlGaN层作为缓冲层。类似地，还可以使用其中AlGaN层的膜厚度和GaN层的膜厚度之比在厚度方向上变化的未掺杂的AlGaN/GaN超晶格层作为缓冲层。可替选地，还可以使用其中AlN层的膜厚度和GaN层的膜厚度之比在厚度方向上变化的未掺杂的AlN/GaN超晶格层作为缓冲层。
优选地，选择如下的结构：所述绝缘膜的膜厚度被选择在50nm-500nm的范围内。
优选地，以下将进一步说明根据上述本发明的半导体器件中的优选实施例。
首先，对于所述AlxGa1-xN下部势垒层、所述InyGa1-yN沟道层和所述AlzGa1-zN接触层，使用顺序层压的外延层。
在根据本发明的半导体器件中，在衬底上顺序地外延生长所述AlxGa1-xN下部势垒层、所述InyGa1-yN沟道层和所述AlzGa1-zN接触层，以组成分层的结构。在这种情况下，通过外延生长在衬底上形成缓冲层，接着，顺序地层压所述AlxGa1-xN下部势垒层、所述InyGa1-yN沟道层和所述AlzGa1-zN接触层。
在通过外延生长在衬底上形成缓冲层的步骤中，优选地，首先，未掺杂的AlN薄膜被生长为下层，并且将其用作成核层。未掺杂的AlN薄膜自身被形成为绝缘薄膜的形式。接着，使用成核层作为下层，通过外延生长形成由基于III族氮化物的半导体组成的缓冲层。
用作成核层的未掺杂的AlN薄膜具有的膜厚度tnuclear被选择在10nm-50nm的范围内。至于缓冲层，使用AluGa1-uN(0≤u≤1)。AluGa1-uN缓冲层具有的膜厚度tbuffer被选择在0.5μm-3μm的范围内。在该AluGa1-uN缓冲层中，其Al组分u匹配与AlxGa1-xN下部势垒层的界面处的AlxGa1-xN下部势垒层的Al组分x。
因此，优选地选择如下结构：AluGa1-uN缓冲层中的晶格常数在膜厚度方向上从用于成核层的AlN的晶格常数a(AlN)变成用于AlxGa1-xN下部势垒层的AlxGa1-xN(0≤x≤1)的晶格常数a(AlxGa1-xN)。
用于成核层的AlN的晶格常数a(AlN)与用于AlxGa1-xN下部势垒层的AlxGa1-xN(0≤x≤1)的晶格常数a(AlxGa1-xN)不同。因此，对于由基于III族氮化物的半导体组成的缓冲层，优选地采用由未掺杂的AlGaN组成的缓冲层，其具有从衬底侧向着前表面侧变化的梯度组分。在由具有梯度组分的这种AlGaN组成的缓冲层中，Al组分(xb)：衬底侧上的AlxbGa1-xbN和Al组分(xt)：前表面侧上的AlxtGa1-xtN被设置成xb＞xt。具体来讲，Al组分(xt)：前表面侧上的AlxtGa1-xtN被设置成等于用于AlxGa1-xN下部势垒层的AlxGa1-xN(0≤x≤1)的Al组分(x)。由具有梯度组分的AlGaN组成的缓冲层的前表面侧上的AlxtGa1-xtN的晶格常数a(AlxtGa1-xtN)大于用于成核层的AlN的晶格常数a(AlN)，但是在此将Al组分的梯度设置成保持晶格驰豫。也就是说，在由具有梯度组分的AlGaN组成的缓冲层的前表面上，其晶格常数变得等于AlxtGa1-xtN的晶格常数a(AlxtGa1-xtN)。因此，在由具有梯度组分的AlGaN组成的缓冲层的前表面上外延生长的AlxGa1-xN(0≤x≤1)被形成为晶格驰豫状态。
还可以采用如下的结构：用作成核层的未掺杂的AlN薄膜和AluGa1-uN缓冲层彼此结合，并且Al组分u逐渐从1减小到x。
AluGa1-uN缓冲层中包含的残余杂质的浓度(NSD-buffer)被设置成不大于约1×1017cm-3。然而，为了使残余杂质的影响小于偏振效应的影响，残余杂质的浓度(NSD-buffer)理想地不大于1×1016cm-3。例如，乘积(tbuffer·NSD-buffer)期望地落入在不大于1×1012cm-3内。
通常，在0.05≤x≤0.5的范围内选择AlxGa1-xN下部势垒层的Al组分x。然而，在提供到InyGa1-yN沟道层的载流子的浓度增加和抑制所引发错位方面，AlxGa1-xN下部势垒层的Al组分x期望选自0.1≤x≤0.35的范围内。该AlxGa1-xN下部势垒层自身的膜厚度：tbarrier通常被设置在tbarrier 100nm的范围内。
AlxGa1-xN下部势垒层可以未被掺杂或者被N型掺杂。当AlxGa1-xN下部势垒层中掺杂的浅n型杂质(施主)的浓度NSD-barrier在NSD-barrier≤1×1012cm-3的范围内时，乘积(tbarrier·NSD-buffer)是(tbarrier·NSD-buffer)≤1×1012cm-3内。因此，由于AlxGa1-xN下部势垒层中掺杂的浅n型杂质(施主)导致的对于InyGa1-yN沟道层的载流子供应是不充足的。在这种情况下，AlzGa1-zN接触层掺杂有N型杂质，使得载流子提供到InyGa1-yN沟道层。可替选地，AlzGa1-zN接触层的Al组分z被设置成比AlxGa1-xN下部势垒层的Al组分x大0.05或更多(z＞x+0.05)，由此产生极化电荷，以将载流子提供到InyGa1-yN沟道层。
另外，AlxGa1-xN下部势垒层本身可以掺杂有N型杂质，使得载流子从其提供到InyGa1-yN沟道层。在这种情况下，选择AlxGa1-xN下部势垒层中的N型杂质的掺杂水平，使得乘积(tbarrier·NSD-buffer)被设置在1×1014cm-3≥(tbarrier·NSD-buffer)≥1×1012cm-3内。
InyGa1-yN沟道层的In组分y选自0.01≤y≤1的范围。然而，在载流子的浓度增加和抑制所引发错位方面，InyGa1-yN沟道层的In组分y期望地选自0.01≤y≤0.05的范围。当在AlxGa1-xN下部势垒层上外延生长InyGa1-yN沟道层时，InyGa1-yN沟道层的膜厚度tchannel被设置成等于或小于引发错位的临界膜厚度。然而，在载流子的浓度增加和抑制所引发错位方面，InyGa1-yN沟道层的膜厚度tchannel期望地选自5nm≤tchannel≤20nm的范围内。
InyGa1-yN沟道层可以是未掺杂的或N型掺杂的。当未掺杂时，InyGa1-yN沟道层中包含的浅n型杂质(施主)的浓度NSD-channel被设置在NSD-channel≤1×1017cm-3的范围内。在这种情况下，对于5nm≤tchannel≤20nm的范围，乘积(tchannel·NSD-channel)是(tchannel·NSD-channel)≤1×1012cm-3。然而，为了使由于InyGa1-yN沟道层中的残余杂质导致的载流子产生的影响小于极化效应的影响，浓度NSD-channel被设置在NSD-channel  1×1016cm-3的范围内。在这种情况下，对于5nm≤tchannel≤20nm的范围，乘积(tchannel·NSD-channel)是(tchannel·NSD-channel)≤1×1011cm-3。
通常，AlzGa1-zN接触层的Al组分z选自0.05≤z≤0.5的范围内。然而，在载流子的浓度增加和抑制所引发错位方面，AlzGa1-zN接触层的Al组分z期望地选自0.05≤y≤0.35的范围内。当在AlxGa1-xN下部势垒层上外延生长AlzGa1-zN接触层时，AlzGa1-zN接触层的膜厚度tcontact被设置成等于或小于引发错位的临界膜厚度。然而，在载流子的浓度增加和抑制所引发错位方面，AlzGa1-zN接触层的膜厚度tcontact期望地选自5nm≤tcontact≤100nm的范围内。
AlzGa1-zN接触层可以是未掺杂的或N型掺杂的。当未掺杂时，或者当AlzGa1-zN接触层中包含的浅n型杂质(施主)的浓度NSD-contact被设置在NSD-contact≤1×1017cm-3的范围内时，AlzGa1-zN接触层的Al组分z被设置成比AlxGa1-xN下部势垒层的Al组分x大0.05或更多(z＞x+0.05)。通过选择这种组分，产生极化电荷，以将载流体提供到InyGa1-yN沟道层，并由此在AlzGa1-zN接触层和InyGa1-yN沟道层之间的界面中产生二维电子气。
在以高浓度进行N型掺杂的情况下，选择AlzGa1-zN接触层中包含的浅n型杂质(施主)的浓度NSD-contact，使得乘积(tcontact·NSD-channel)被设置在1×1014cm-3≥(tchannel·NSD-channel)≥1×1012cm-3的范围内。
所述AlxGa1-xN下部势垒层、InyGa1-yN沟道层和AlzGa1-zN接触层以及AluGa1-uN缓冲层和AlN成核层由具有六方晶体系统(纤锌矿结构)的外延膜形成。在表2中总结了具有六方晶体系统的基于III族氮化物的半导体：AlN、GaN和InN的结构常数和物理常数的一部分。
[表2]
结构常数和物理常数(纤锌矿型晶体)
Figure BPA00001223808700231
表3-1中列出的衬底通常被称为可以用于基于III族氮化物的半导体的外延生长的衬底。表3-2列出衬底材料的电特性。
[表3-1]
用于基于III族氮化物的半导体的外延生长的衬底材料的晶体结构参数
[表3-2]
用于基于III族氮化物半导体的外延生长的衬底材料的热特性和电特性
Figure BPA00001223808700251
注意的是，当在各种衬底的表面上时，AlN层生长作为成核层，其晶体取向之间的关系如表3-3中所报道的。
[表3-3]
各种衬底表面上C轴生长的六方晶体AlN的晶体取向和衬底表面之间的关系
  衬底表面的取向   六方晶体AlN的晶体取向//衬底的晶体取向
  SiCc(0001)   (0001)[2110]//(0001)[2110]
  α-Al2O3c(0001)   (0001)[1100]//(0001)[2110]
  α-Al2O3r(0112)   (2110)[0001]//(0112)[0111]
  α-Al2O3a(2110)   (0001)[1100]//(2110)[0001]
  Si o(111)   (0001)[2110]//(111)[110]
  Si a(100)   (0001)[2110]//(100)[011]
在根据本发明的半导体器件中，所述AlxGa1-xN下部势垒层、InyGa1-yN沟道层和AlzGa1-zN接触层以及由具有梯度组分的AlGaN组成的缓冲层中的每个优选地是C轴生长的外延膜。因此，对于衬底上形成的AlN成核层而言，优选地使用能够C面生长的衬底。因此，对于衬底而言，优选地使用具有SiC的C面((0001)面)的衬底、具有蓝宝石(α-Al2O3)的C面((0001)面)的衬底、具有Si的(111)面的衬底以及具有AlN或GaN的C面((0001)面)的衬底。SiC衬底适于用于高温生长的基础衬底，另外，容易可用的是直径大的SiC衬底，使得这是用于形成上述的多层外延膜的最适用的衬底之一。
在根据本发明的半导体器件中，在AlzGa1-zN接触层上至少形成两个欧姆电极作为源电极和漏电极。为了形成欧姆电极，例如，在AlzGa1-zN接触层的前表面上沉积诸如钛(Ti)、铝(Al)、镍(Ni)、金(Au)等的金属，然后对其进行构图。然后，在氮气的气氛中，金属在850℃的温度下经受合金化处理(例如)30秒，以与之形成欧姆接触。
至于用于在AlzGa1-zN接触层上形成欧姆电极的条件，例如，可以采用以下条件中的任一种：Ti(15nm)/Al(60nm)/Nb(35nm)/Au(50nm)，烧结温度：850℃；Ti(25nm)/Al(200nm)/Ni(40nm)/Au(15nm)，烧结温度：900℃；Ti(15nm)/Al(60nm)/Mo(35nm)/Au(59nm)，烧结温度：850℃；Ti(20nm)/Al(120nm)/Ti(40nm)/Au(10nm)，烧结温度：900℃。
在位于源电极和漏电极之间的区域中设置栅电极。通过栅电极、源电极和漏电极，提供能够构造场效应晶体管的结构。
在根据本发明的半导体器件中，在栅电极正下方的沟道区中，构造栅电极/绝缘膜/InyGa1-yN沟道层的MIS结构。具体来讲，蚀刻掉AlzGa1-zN接触层的一部分，直到暴露InyGa1-yN沟道层，由此形成凹陷部。在该凹陷部中，栅电极被形成为被嵌入，并且插入由多晶硅或非晶物质构成的绝缘膜。
在形成凹陷部中，选择性地蚀刻掉AlzGa1-zN接触层的一部分，由此暴露InyGa1-yN沟道层的前表面。当选择性地蚀刻掉AlzGa1-zN接触层的一部分时，可以使用反应离子蚀刻法等方法，在所述方法中，例如，将基于Cl2的气体用作选择性蚀刻气体。
在凹陷蚀刻AlzGa1-zN层的步骤中，可以采用电感耦合等离子体(ICP)蚀刻法和反应离子蚀刻(RIE)法。在这种情况下，可以采用BCl3、Cl2、CCl4等作为反应气体。
当使用所述气相蚀刻法时，可以将取决于晶体取向的蚀刻速率的各向异性成功地用于使凹陷部的侧壁倾斜。注意的是，如果偏置电力被设置成小于预定值，则可以抑制取决于晶体取向的蚀刻速率的各向异性，并由此，还可以得到小角度的倾斜。也就是说，还可以采用如下结构：凹陷部的侧壁表面的倾斜角被设置成等于或小于90度。
参照AlzGa1-zN接触层的膜厚度tcontact，要形成的凹陷部的深度drecess被设置成drecess＞tcontact。注意的是，凹陷部的深度drecess与AlzGa1-zN接触层的膜厚度tcontact之间的差(drecess-tcontact)优选地被设置成大于数纳米，以确保面内均匀性。
当然，参照InyGa1-yN沟道层的膜厚度tchannel，(drecess-tcontact)选自(drecess-tcontact)＜tchannel的范围内。
在满足上述必要条件的范围内，例如，参照AlzGa1-zN接触层的膜厚度tcontact，(drecess-tcontact)可以选自2·tcontact≥(drecess-tcontact)≥1/10·tcontact的范围内。例如，如果选择(drecess-tcontact)≈1/2·tcontact的条件，则即使蚀刻速率存在面内分布，也可以使凹陷部的底表面平坦化。
另一方面，用于形成凹陷部的掩模开口的宽度Wopening和实际形成的凹陷部的宽度Wrecess之间的差(Wrecess-Wopening)由侧蚀刻量ΔWside-etch引起。也就是说，(Wrecess-Wopening)＝2·ΔWside-etch。通常，随着在深度方向上的蚀刻量的增加，即，随着凹陷部的深度drecess增加，侧蚀刻量ΔWside-etch也增加。
因此，为了减小沟道长度，与凹陷部的宽度Wrecess相比，过蚀刻量(drecess-tcontact)优选地充分减小。
例如，如果过蚀刻量(drecess-tcontact)大于凹陷部的底表面上绝缘膜的膜厚度tinsulator：(drecess-tcontact)＞tinsulator，则栅电极的下端位于AlzGa1-zN接触层/InyGa1-yN沟道层下方。在这种情况下，在凹陷部的侧壁表面上，使栅电极接近AlzGa1-zN接触层/InyGa1-yN沟道层的界面，并且插入绝缘膜。也就是说，由于其间插入在凹陷部的侧壁表面上形成的绝缘膜，因此构造出栅电极/绝缘膜/(AlzGa1-zN接触层/InyGa1-yN沟道层的界面)的MIS结构。具体来讲，即使当选择的是在AlzGa1-zN接触层中掺杂浅n型杂质的结构时，则无论凹陷部的侧壁表面上形成的绝缘膜的膜厚度tinsulator-well如何，所述MIS结构部分中的泄漏电流也决不会达到导致问题的水平。
注意的是，当通过使用采用曝光的光刻工艺形成蚀刻掩模时，其开口的宽度Wopening选自Wopening≥500nm的范围内。另一方面，当通过使用电子束曝光工艺形成蚀刻掩模时，其开口的宽度Wopening还可以被设置成等于或小于500nm。
实际形成的凹陷部的宽度Wrecess限定源和漏之间的沟道区的深度Lchannel。也就是说，设置成Wrecess≈Lchannel。根据器件的应用模式(工作电压VSD、工作频率fT)选择沟道区的长度Lchannel。例如，对于RF前端应用(VSD＝1V-100V、fT＝1GHz-100GHz)，长度Lchannel选自Lchannel≈Wrecess＝0.05-1μm的范围内；以及对于功率控制应用(VSD＝10V-1000V、fT＝100Hz-1MHz)，其选自Lchannel≈Wrecess＝1-100μm的范围内。
用于形成栅电极的绝缘膜被形成为使其覆盖凹陷部的底表面和其侧壁表面。另外，在位于源电极和漏电极之间的区域中，除了凹陷部之外存在于平坦区域上的AlzGa1-zN接触层的前表面也涂覆有绝缘膜。
当参照凹陷部的深度drecess，凹陷部的底表面上绝缘膜的膜厚度tinsulator选自tinsulator＜drecess的范围内时，栅电极的下端低于AlzGa1-zN接触层的上表面。因此，栅电极被形成为完全嵌入在凹陷部中，并且插入绝缘膜。
当参照凹陷部的深度drecess，凹陷部的底表面上绝缘膜的膜厚度tinsulator选自tinsulator＞drecess的范围内时，栅电极的下端高于AlzGa1-zN接触层的上表面。另外，在这种情况下，栅电极被形成在凹陷部中，以嵌入在与凹陷部的形状相对应的绝缘膜的前表面的凹进部中。
优选地，被形成为嵌入在凹陷部中并且其间插入该绝缘膜的栅电极被成形为与绝缘膜上要制造的所谓场板电极一体化，所述绝缘膜还覆盖AlzGa1-zN接触层的上表面。用作场板电极的部分被成形为从凹陷部的侧壁部向着漏侧延伸至少0.2μm或更多。例如，对于从凹陷部的侧壁部开始的延伸形状，除了向着漏侧的延伸之外，可以选择还向着源侧提供延伸。
用作场板电极的部分与AlzGa1-zN接触层的上表面重叠，并且插入绝缘膜，这构造成MIS结构。以与栅电极的电势相同的电势将该场板电极部偏置，并且该场板电极部对电场集中具有驰豫效应。在漏侧和源侧上，AlzGa1-zN接触层和场板电极部的重叠长度LFP-D和LFP-S都被设置成(例如)LFP-D＝LFP-S≥0.2μm。因此，其中场板电极部和栅电极彼此一体化的栅电极的上表面侧的长度LG-TOP选自LG-TOP＝Lchannel+(LFP-D+LFP-S)≥Lchannel+0.4μm的范围内。
当然，漏侧的栅电极的上表面与漏电极之间的距离ΔLGD和源侧的栅电极的上表面与源电极之间的距离ΔLGS被设置成ΔLGD，ΔLGS≥0.5μm，以避免绝缘击穿。在这种情况下，漏电极和源电极之间的距离WS-D是WS-D＝LG-TOP+(ΔLGD+ΔLGS)＝Lchannel+(LFP-D+LFP-S)+(ΔLGD+ΔLGS)。因此，上表面侧上的栅电极的长度LG-TOP选自WS-D-1.0μm≥LG-TOP≥Lchannel+0.4μm的范围内。
假设凹陷部的宽度为Wreeess并且凹陷部的侧壁表面上形成的绝缘膜的膜厚度为tinsulator-well，则被形成为被嵌入在凹陷部中并且插入绝缘膜的栅电极的有效栅长度LG-effect为LG-effect≈Wrecess-2×tinsulator-well。
因此，栅电极的有效栅长度LG-effect与底表面上的凹陷部的绝缘膜的膜厚度tinsulator之比为LG-effect/tinsulator≈(Wrecess-2×tinsulator-well)/tinsulator。通常，该比率LG-effect/tinsulator选自(LG-effect/tinsulator)≥3的范围内，期望地选自(LG-effect/tinsulator)≥10的范围内。
另一方面，当参照凹陷部的深度drecess，底表面上的凹陷部的绝缘膜的膜厚度tinsulator选自tinsulator≥drecess的范围内时，栅电极的下端高于AlzGa1-zN接触层的上表面。在这种情况下，凹陷部的底表面上绝缘膜的上表面和AlzGa1-zN接触层的上表面(平坦部)上绝缘膜的上表面之间存在高度差。因此，存在覆盖凹陷部的绝缘膜的上表面上的凹进部。因此，栅电极被形成为被嵌入在存在于凹陷部中的绝缘膜的上表面的凹进部中，并且其间插入绝缘膜。
在这种情况下，假设AlzGa1-zN接触层的上表面(平坦部)上的绝缘膜的膜厚度为tinsulator-flat，则存在于凹陷部中的绝缘膜的上表面上的凹进部的宽度Wdent大致为Wdent≈Wrecess-2×tinsulator-well。被形成为嵌入在绝缘膜的上表面上的凹进部中的栅电极的有效栅长度LG-effect为LG-effect≈Wdent≈Wrecess-2×tinsulator-well。
因此，栅电极的有效栅长度LG-effect与凹陷部的底表面上绝缘膜的膜厚度tinsulator之比为LG-effect/tinsulator≈(Wrecess-2×tinsulator-well/tinsulator)。另外，当参照凹陷部的深度drecess，凹陷部的底表面上绝缘膜的膜厚度tinsulator选自tinsulatorr≥drecess的范围内时，通常比率LG-effect/tinsulator选自(LG-effect/tinsulator)≥3的范围内，优选地选自(LG-effect/tinsulator)≥10的范围内。
另外，当参照凹陷部的深度drecess，凹陷部的底表面上绝缘膜的膜厚度tinsulator选自tinsulatorr≥drecess的范围内时，比率LG-effect/drecess选自(LG-effect/drecess)≥3的范围内，优选地选自(LG-effect/drecess)＞10的范围内。
在这种情况下，根据器件的应用模式(工作电压VSD、栅电压VG、栅击穿电压VG-breakdown)选择绝缘膜的膜厚度tinsulator。例如，优选地，对于RF前端应用，绝缘膜的膜厚度tinsulator选自tinsulator＝5-50nm的范围内；以及对于功率控制应用，其选自tinsulator＝50-500nm的范围内。
例如，当膜厚度tinsulator选自tinsulator＜＜drecess的范围内时，凹陷部的侧壁表面上形成的绝缘膜的膜厚度tinsulator-well不同于底表面上的绝缘膜的膜厚度tinsulator。例如，当在形成绝缘膜的步骤中使用例如溅射、PE-CVD(等离子体增强化学气相沉积)等的气相沉积法时，会存在沿着膜厚度出现各向异性的情况。当沿着膜厚度出现各向异性时，tinsulator-well与tinsulator之比为tinsulator-well/tinsulator＜1。在这种情况下，为了确保栅击穿，即使是对于RF前端应用而言，tinsulator-well被设置成等于或大于2nm。
当膜厚度tinsulator选自tinsulator＜drecess的范围内时，会存在如下的一些情况：栅电极的下端可以例如低于AlzGa1-zN接触层的上表面并且高于其下表面。在这种情况下，在凹陷部的侧壁表面上，构造出栅电极/绝缘膜/AlzGa1-zN接触层的MIS结构。具体来讲，即使当选择其中AlzGa1-zN接触层中掺杂浅n型杂质的结构时，只要侧壁表面上形成的绝缘膜的膜厚度tinsulator-well满足条件tinsulator-well≥2nm，则所述MIS结构部分中的泄漏电流决不会处于导致问题的水平。
栅电极的有效栅长度LG-effect对应于LG-effect≈(Wrecess-2×tinsulator)。当栅长度LG-effect被设置在(LG-effect/tinsulator)≥3的范围内时，例如对于RF前端应用(VSD＝1V-100V，fT＝1GHz-100GHz)，如果长度Lchannel选自Lchannel≈Wrecess-＝0.05-1μm的范围内，则LG-effect在0.03-1μm的范围内。对于功率应用(VSD＝10V-1000V，fT＝100Hz-1MHz)，如果长度Lchannel选自Lchannel≈Wrecess-＝1-100μm的范围内，则LG-effect在1-100μm的范围内。
栅电极正下方的沟道区中的绝缘膜用于构造栅电极/绝缘膜/InyGa1-yN沟道层的MIS结构。在栅电极/绝缘膜的界面中，产生势垒φM/1(接触电势差)，所述势垒φM/1与栅电极中与绝缘膜的前表面接触的金属材料Mgate的功函数eφ(Mgate)eV和绝缘膜的前表面上的绝缘材料Ifront的电子亲和力eχ(Ifront)eV之间的差(eχ(Ifront)-eφ(Mgate))eV相对应。在绝缘膜/InyGa1-yN沟道层的界面中，产生势垒φ1/S(接触电势差)，所述势垒φ1/S对应于绝缘膜的后表面上的绝缘材料Irear的功函数的电子亲和力eχ(Irear)eV与InyGa1-yN沟道层的电子亲和力eχ(InyGa1-yN)eV之间的差(eχ(Irear)-eχ(InyGa1-yN))eV。
在根据本发明的半导体器件中，没有表现出极化效应的绝缘材料用作用于构成绝缘膜的绝缘材料。对于没有表现出极化效应的绝缘材料，可以使用Si3N4、SiO2、Si1-x-yOxNy、Ga2O3、氧化铝(Al2O3)、氧化锌(ZnO)、氧化镁(MgO)和氧化铪(HfO2)中的任一种。
另外，在根据本发明的半导体器件中，势垒φM/1被设置在φM/1≥1eV的范围内。为了满足该需要，选择与绝缘膜的前表面接触的金属材料Mgate和绝缘膜的前表面的绝缘材料Ifront的组合。例如，当将Ti选择作为与绝缘膜的前表面接触的金属材料Mgate时，则可以使用Si3N4、SiO2、Si1-x-yOxNy、Ga2O3、氧化铝(Al2O3)、氧化锌(ZnO)、氧化镁(MgO)和氧化铪(HfO2)中的任一种作为绝缘膜的前表面的绝缘材料Ifront。
另外，势垒φ1/S被设置在φ1/S≥1eV的范围内。为了满足该需要，对于具有InyGa1-yN沟道层的压应变的InyGa1-yN(0≤y≤1)，选择绝缘膜的后表面的绝缘材料Irear。例如，对于具有压应变的GaN，可以使用Si3N4、SiO2、Si1-x-yOxNy、Ga2O3、氧化铝(Al2O3)、氧化锌(ZnO)、氧化镁(MgO)和氧化铪(HfO2)中的任一种作为绝缘膜的前表面的绝缘材料Ifront。
当选择相同的绝缘材料作为绝缘膜的前表面的绝缘材料Ifront和绝缘膜的后表面的绝缘材料Irear时，由一种绝缘材料构成的单层膜用于绝缘膜。该绝缘膜被构造为具有层压的膜结构，在所述层压的膜结构中，当不同的绝缘材料被选择用于缘膜的前表面的绝缘材料Ifront和绝缘膜的后表面的绝缘材料Irear时，层压由彼此不同的绝缘材料构成的膜。
当由一种绝缘材料构成的单层膜用于绝缘膜时，优选地选择Si3N4、SiO2和Al2O3中的任一种。
优选地，包括凹陷部的侧壁表面上沉积的其一部分的绝缘膜被形成为具有均匀的膜厚度。基于绝缘膜的目标膜厚度tinsulator和膜厚度的可允许的可控性，选择用于沉积绝缘膜的方法。例如，基于用于形成绝缘膜的绝缘材料及其膜厚度，可以从等离子体激发(PE-)CVD法、热CVD法、射频(RF-)CVD法、原子层(AL-)CVD法、DC溅射法、RF溅射法和电子回旋共振(ECR)溅射法之中，选择沉积方法。
对于用于形成绝缘膜的绝缘材料，即，绝缘膜的前表面的绝缘材料Ifront和绝缘膜的后表面的绝缘材料Irear，可以使用具有多晶形式和非晶形式中的任一种的膜，只要对于其电子亲和力eχ(Ifront)eV和eχ(Irear)eV的要求得以满足即可。
绝缘膜的后表面的绝缘材料Irear接触InyGa1-yN沟道层的前表面。由于绝缘膜的后表面的绝缘材料Irear在InyGa1-yN沟道层的前表面上要形成为多晶形式或非晶形式，在没有在具有压应变的InyGa1-yN(0≤y≤1)上外延生长的条件下进行沉积。结果，在InyGa1-yN沟道层和绝缘膜的后表面的绝缘材料Irear之间的界面中，产生界面状态(电子捕获级)。
界面状态(电子捕获级)用于补偿由于InyGa1-yN沟道层的前表面上的极化(压电、自发的)导致的负电荷的全部或任何部分。为了实现该情形，在InyGa1-yN沟道层和绝缘膜之间的界面中，所谓的施主型界面状态必须以大约1×1012cm-2的面密度存在，当从其发射电子时，该界面状态变成被正充电。例如，文献(Y.Ohno et al.，Appl.Phys.Lett.，Vol.84，p.2184(2004))报道在基于GaN的半导体和诸如SiO2和Si3O4的绝缘膜之间的界面中，施主界面状态以大约1×1012cm-2的面密度σSS存在。因此，已知的是，由于极化导致的负电荷的所有或任意部分由施主型界面状态补偿。
在根据本发明的半导体器件中，以下不是优选的状态：当在InyGa1-yN沟道层的前表面上时，形成由绝缘膜的后表面的绝缘材料Irear构成的膜，然后由于构成该绝缘材料Irear的元素导致产生深n型杂质(深施主)水平被引入到InyGa1-yN沟道层的前表面附近。从这个观点来看，优选地使用Si3N4作为绝缘膜的后表面的绝缘材料Irear。当在InyGa1-yN沟道层的前表面上时，由Si3N4构成的绝缘膜被形成为由绝缘膜的后表面的绝缘材料Irear构成的膜，以及同时选择Si3N4用于绝缘膜的前表面的绝缘材料Ifront，然后整个绝缘膜被形成为由Si3N4构成的单层。当在InyGa1-yN沟道层的前表面上时，由Si3N4构成的绝缘膜被形成为绝缘膜的后表面的绝缘材料Irear构成的膜，同时选择除了Si3N4之外的绝缘材料用于绝缘膜的前表面的绝缘材料Ifront，然后绝缘膜被形成为多层膜，在所述多层膜中，由其他绝缘材料构成的膜被层压在由Si3N4构成的膜上。
作为栅电极中与绝缘膜的前表面的绝缘材料Ifront接触的金属材料Mgate，优选地，在可以满足上述的势垒φM/1的范围的金属材料之中，采用与绝缘材料Ifront具有高粘附性的金属。例如，作为与绝缘膜的前表面的绝缘材料Ifront接触的金属材料Mgate，优选地使用诸如Ti、Cr、Ni、Pt和Pd的与绝缘材料Ifront具有高粘附性的金属。
栅电极可以具有如下的结构：在与绝缘膜的前表面的绝缘材料Ifront接触金属材料Mgate上，层压另一种金属材料的层。该上层，即另一种金属材料的层，用于均匀地向整个栅电极施加栅电压，并且用作主导电金属层。用于该主导电金属层(上层)的金属材料Mtop优选地是具有高导电率的金属材料。对于金属材料Mtop，优选地使用诸如Au、Pt和Cu的低阻金属。
通常，与由金属材料Mtop构成的上层的相比，由金属材料Mgate构成的下层的膜厚度被减薄。因此，如果在两个层之间都出现金属原子的扩散，则这两个层的合金都将与绝缘膜的前表面的绝缘材料Ifront接触。为了防止该扩散，优选地在这两个层之间设置扩散阻挡金属层。用于扩散阻挡金属层的金属材料Mmiddle是具有其中金属原子的扩散得以抑制的特性的金属材料。因此，作为用于扩散阻挡金属层的金属材料Mmiddle，通常，优选地使用诸如Pt、Mo、Nb和W的熔点高的金属。
例如，当绝缘膜的前表面的绝缘材料Ifront与绝缘膜的后表面的绝缘材料Irear相同并且栅电极和源电极以及漏电极被设置为相等电势时，考虑绝缘膜的膜厚度tinsulator极度减薄的特定情况。在这种情况下，InyGa1-yN沟道层的导带边Ec-front和与绝缘膜的后表面的绝缘材料Irear的界面中的费米能级Ef之间的能量差(Ec-front-Ef)可以由(Ec-front-Ef)≈(eχ(InyGa1-yN)-eφ(Mgate))eV来近似计算，该公式利用与绝缘膜的前表面接触的金属材料Mgate的功函数eφ(Mgate)和InyGa1-yN沟道层的电子亲和力eχ(InyGa1-yN)之间的差(eχ(InyGa1-yN)-eφ(Mgate))eV。在这种情况下，更优选地，满足(eχ(InyGa1-yN)-eφ(Mgate))eV≥1eV的条件。
由具有梯度组分的AlGaN构成的缓冲层是未被掺杂的层。在这种情况下，由具有梯度组分的AlGaN构成的缓冲层中存在的浅n型杂质(施主)的浓度NSD-buffer更优选地在NSD-buffer≤1×1016cm-3的范围内。
具有梯度组分的AlGaN构成的缓冲层的前表面侧的Al组分(xt)与用于AlxGa1-xN下部势垒层的AlxGa1-xN(0≤x≤1)的晶格驰豫的Al组分(x)匹配。
作为包括沿着C轴生长的AluGa1-uN(0≤u≤1)的部势垒层，还可以使用以下的层来替代由具有梯度组分的所述未掺杂的AlGaN构成的缓冲层。例如，可以使用未掺杂的AlGaN层作为缓冲层，该AlGaN层沿着厚度方向按阶梯状的方式改变。
类似地，可以使用其中AlGaN层的膜厚度与GaN层的膜厚度之比沿着厚度方向变化的未掺杂的AlGaN/GaN的超晶格层作为缓冲层。可替选地，可以使用其中AlN层的膜厚度与GaN层的膜厚度之比沿着厚度方向变化的未掺杂的AlN/GaN的超晶格层用于缓冲层。
例如，在通过使用AlN/GaN的组合组成的超晶格结构获得与具有梯度组分的AlGaN构成的缓冲层所提供的晶格常数等价的晶格常数变化时的情况下，每个AlN/GaN对的膜厚度之比在膜厚度方向上变化。在这种情况下，每个AlGaN/GaN对的膜厚度之和dlattice(超晶格的重复周期)优选地选自1nm≤dlattice≤10nm的范围内。
例如，在通过使用AlN/GaN的组合组成的超晶格结构获得与具有梯度组分的AlGaN构成的缓冲层所提供的晶格常数等价的晶格常数变化时的情况下，每个AlN/GaN对的膜厚度之比u∶(1-u)沿着膜厚度方向变化。在这种情况下，每个AlN/GaN对的膜厚度之和dlattice(超晶格的重复周期)优选地选自1nm≤dlattice≤10nm的范围内。
当其Al组分按阶梯状方式变化的未掺杂的AlGaN层或者类似变化的未掺杂的AlGaN/GaN超晶格层或类似变化的未掺杂的AlN/GaN超晶格层被使用时，前表面侧上的缓冲层的有效晶格常数aeffect与用于AlxGa1-xN下部势垒层的晶格驰豫的AlxGa1-xN(0≤x≤1)的晶格常数a(AlxGa1-xN)匹配。
AlxGa1-xN下部势垒层和InyGa1-yN沟道层之间的界面形成异质结界面。在根据本发明的半导体器件中，当构造场效应晶体管时，在栅电极正下方的沟道区中，载流子(电子)被设置成在InyGa1-yN沟道层中积聚成“导通(ON)状态”，形成二维电子气。另一方面，在AlxGa1-xN下部势垒层中，载流子(电子)被设置成不存在。在“截止(OFF)状态”，载流子(电子)被设置成不在InyGa1-yN沟道层中存在。
为此，AlxGa1-xN下部势垒层和InyGa1-yN沟道层之间的界面用作势垒。该势垒是由于AlxGa1-xN与InyGa1-yN之间的导带能量差导致的带不连续ΔEC(AlxGa1-xN/InyGa1-yN)造成。在室温(T＝300K)下，为了使该势垒有效作用，带不连续ΔEC(AlxGa1-xN/InyGa1-yN)必须至少等于或大于2kT(k是玻尔兹曼常数，以及T表示温度)。
另一方面，在除了形成凹陷部的区域之外的存在AlzGa1-zN接触层的区域中，在“导通状态”和“截止状态”中的任一种状态下，载流子(电子)被设置成在InyGa1-yN沟道层中积聚，形成二维电子气。即使在存在AlzGa1-zN接触层的区域中，载流子(电子)也被设置成不存在于AlxGa1-xN下部势垒层中。当然，载流子(电子)被设置成还存在于缓冲层中。
另一方面，构成InyGa1-yN沟道层的InyGa1-yN的晶格常数是没有压应变的情况下的a(InyGa1-yN)，但是当其在AlxGa1-xN下部势垒层上外延生长时，InyGa1-yN的晶格常数变得与AlxGa1-xN的晶格常数a(AlxGa1-xN)相同。该压应变ezz(InyGa1-yN/AlxGa1-xN)是{(a(InyGa1-yN)-a(AlxGa1-xN))/a(AlxGa1-xN)}。
InyGa1-yN沟道层的膜厚度tchannel被选择为等于或小于晶格失配(a(InyGa1-yN)-a(AlxGa1-xN))处的临界膜厚度tcritical(InyGa1-yN/AlxGa1-xN)。InyGa1-yN沟道层的膜厚度tchannel优选地选自20nm≥tchannel≥5nm的范围内。因此，压应变ezz(InyGa1-yN/AlxGa1-xN)的范围被选择成使得临界膜厚度tcritical(InyGa1-yN/AlxGa1-xN)是tcritical(InyGa1-yN/AlxGa1-xN)＞tchannel≥5nm。
例如，当AlxGa1-xN下部势垒层的Al组分(x)被设置成x＝0.1时，InyGa1-yN沟道层的In组分(y)选自0.2≥y≥0的范围内，具体来讲，优选地选自0.05≥y≥0.01的范围内。就0.2≥y≥0的InyGal-yN沟道层的In组分(y)的范围而言，临界膜厚度tcritical(AlxGa1-xN/InyGa1-yN)在5nm-100nm的范围内。因此，InyGa1-yN沟道层的膜厚度tchannel可以选自100nm≥tchannel≥5nm的范围内。另外，AlxGa1-xN下部势垒层与InyGa1-yN沟道层之间的带不连续ΔEC(AlxGa1-xN/InyGa1-yN)落入200meV-550meV的范围内。
在根据本发明的半导体器件中，当构造场效应晶体管时，InyGa1-yN沟道层中积聚的载流子(电子)形成处于“导通状态”的二维电子气。为了增大其内产生的二维电子气的迁移率，优选地抑制InyGa1-yN沟道层中存在的离化的浅n型杂质(施主)的浓度。因此，InyGa1-yN沟道层中存在的浅n型杂质(施主)的浓度NSD-channel被设置成1×1017cm-3≥NSD-channel≥0，优选地，1×1016cm-3≥NSD-channel≥0。
InyGa1-yN沟道层中存在的浅n型杂质(施主)还被离化为“截止状态”，以及InyGa1-yN沟道层被耗尽。由于InyGa1-yN沟道层中含有的离化的浅n型杂质(施主)导致的空间电荷的面密度QSC-channel为QSC-channel＝q.tchannel·NSD-channel。
另一方面，在AlxGa1-xN下部势垒层和InyGa1-yN沟道层之间的界面中，由于极化效应产生负界面电荷σ(InyGa1-yN/AlxGa1-xN)。在“截止状态”下，在栅电极正下方的区域中，AlxGa1-xN下部势垒层和InyGa1-yN沟道层都被耗尽。因此，负界面电荷σ(InyGa1-yN/AlxGa1-xN)、AlxGa1-xN下部势垒层中的正空间电荷的面密度QSC-barrier和InyGa1-yN沟道层中的正空间电荷的面密度QSC-channel之和为σ(InyGa1-yN/AlxGa1-xN)+(QSC-barrier+QSC-channel)≤0。
换言之，在根据本发明的半导体器件中，当构造场效应晶体管时，如果满足σ(InyGa1-yN/AlxGa1-xN)+(QSC-barrier+QSC-channel)≤0的条件，则即使在VG＝0V时也实现“截止状态”。也就是说，实现“正常截止”状态，由此提供具有VT≥0V的增强模式型的场效应晶体管。
另一方面，当σ(InyGa1-yN/AlxGa1-xN)+(QSC-barrier+QSC-channel)＞0时，无论是AlxGa1-xN下部势垒层还是InyGa1-yN沟道层都变成在VG＝0V时未耗尽。在这种情况下，在VG＝0V的热平衡状态下，InyGa1-yN沟道层的导带边能量EC(InyGa1-yN)front与绝缘膜和InyGa1-yN沟道层之间的界面中的费米能级Ef之间的能量差(EC(InyGa1-yN)front-Ef)为(EC(InyGa1-yN)front-Ef)＜0。也就是说，即使在VG＝0V的热平衡状态下，绝缘膜与InyGa1-yN沟道层之间的界面中也存在载流子(电子)，并且“正常导通”状态，由此提供具有VT＜0V的耗尽模式型的场效应晶体管。
注意的是，当作为下述的第三示例性实施例所示的实例，InyGa1-yN沟道层满足(eχ(InyGa1-yN)-eφ(Mgate))≥50meV，其浅n型杂质(施主)的浓度NSD-channel为NSD-channel＝0cm-3，并且σ(InyGa1-yN/AlxGa1-xN)+(QSC-barrier))＞0时，如果绝缘膜的膜厚度增加，则在VG＝0V的热平衡状态下，栅电极正下方的沟道区的导带的带示意图变得与图8所示的带示意图类似。也就是说，如果绝缘膜的膜厚度增加，则InyGa1-yN沟道层的导带边能量EC(InyGa1-yN)front与绝缘膜和InyGa1-yN沟道层之间的界面中的费米能级Ef之间的能量差(EC(InyGa1-yN)front-Ef)变为(EC(InyGa1-yN)front-Ef)＞0。另一方面，InyGa1-yN沟道层的导带边能量EC(InyGa1-yN)rear与AlxGa1-xN下部势垒层和InyGa1-yN沟道层之间的界面中的费米能级Ef之间的能量差(EC(InyGa1-yN)rear-Ef)为(EC(InyGa1-yN)rear-Ef)＞0。
在根据本发明的半导体器件中，在除了形成凹陷部的区域之外的存在AlzGa1-zN接触层的区域中，在“导通状态”和“截止状态”中的任一种状态下，载流子(电子)被设置成在InyGa1-yN沟道层中积聚，由此形成二维电子气。即使在存在AlzGa1-zN接触层的区域中，载流子(电子)也被设置成不存在于AlxGa1-xN下部势垒层中。
与InyGa1-yN沟道层类似，构成AlzGa1-zN接触层的AlzGa1-zN(0≤z≤1)通过外延生长形成，以具有与AlxGa1-xN下部势垒层的晶格常数a(AlxGa1-xN)相同的晶格常数。因此，构成AlzGa1-zN接触层的AlzGa1-zN(0≤z≤1)具有应力。当在没有应力的情况中的构成AlzGa1-zN接触层的AlzGa1-zN的晶格常数被指定为a(AlzGa1-zN)时，其应力ezz(AlzGa1-zN/AlxGa1-xN)被表示为{(a(AlzGa1-zN)-a(AlxGa1-xN))/a(AlxGa1-xN)}。
该AlzGa1-zN接触层的膜厚度tcontact被选择为等于或小于晶格失配a(AlzGa1-zN)-a(AlxGa1-xN)时的临界膜厚度tcritical(AlzGa1-zN/AlxGa1-xN)。
对于AlxGa1-xN下部势垒层的Al组分x和AlzGa1-zN接触层的Al组分z的任意组合，临界膜厚度tcritical(AlzGa1-zN/AlxGa1-xN)将等于或大于5nm。另外，当满足条件0.2≥|z-x|≥0时，临界膜厚度tcritical(AlzGa1-zN/AlxGa1-xN)将等于或大于50nm。
当在存在AlzGa1-zN接触层的区域中，载流子(电子)积聚在InyGa1-yN沟道层中时，形成二维电子气，载流子(电子)被设置成已经至少积聚在AlzGa1-zN接触层和InyGa1-yN沟道层之间的界面中。在这种情况下，使用AlzGa1-zN接触层和InyGa1-yN沟道层之间的异质结界面作为用于积聚载流子(电子)的势垒。该势垒是由于AlzGa1-zN接触层和InyGa1-yN沟道层之间的导带能量差导致的带不连续ΔEc(AlzGa1-zN/InyGa1-yN)造成的。在室温(T＝300K)下，为了使该势垒有效作用，带不连续ΔEc(AlzGa1-zN/InyGa1-yN)必须等于或大于2kT(k是玻尔兹曼常数，T表示温度)。
另一方面，在AlzGa1-zN接触层和InyGa1-yN沟道层之间的异质结界面中，由于AlzGa1-zN和InyGa1-yN之间的导带能量差导致存在带不连续ΔEc(AlzGa1-zN/InyGa1-yN)。带不连续ΔEc(AlzGa1-zN/InyGa1-yN)还被设置成至少等于或大于2kT。
当ΔEc(AlzGa1-zN/InyGa1-yN)＞ΔEc(AlzGa1-zN/InyGa1-yN)≥2kT时，AlzGa1-zN的Al组分(z)被设置成大于AlxGa1-xN的Al组分。在这种情况下，在AlxGa1-xN下部势垒层和InyGa1-yN沟道层之间的界面中，由于极化效应产生负界面电荷σ(InyGa1-yN/AlxGa1-xN)。另外，在AlzGa1-zN接触层和InyGa1-yN沟道层之间的界面中，由于极化效应产生正界面电荷σ(AlzGa1-zN/InyGa1-yN)。
当AlzGa1-zN的Al组分(z)大于AlxGa1-xN的Al组分时，负界面电荷σ(InyGa1-yN/AlxGa1-xN)和正界面电荷σ(AlzGa1-zN/InyGa1-yN)之和是{σ(InyGa1-yN/AlxGa1-xN)+σ(AlzGa1-zN/InyGa1-yN)}≥0。在这种情况下，由于极化效应产生的载流子(电子)被提供到InyGa1-yN沟道层。当由于该极化过程产生的载流子(电子)的量被指定为面密度NP时，满足(-q·NP)+{σ(InyGa1-yN/AlxGa1-xN)+σ(AlzGa1-zN/InyGa1-yN)}＝0的条件。
在这种情况下，即使AlzGa1-zN接触层、InyGa1-yN沟道层和AlxGa1-xN下部势垒层中的每个都未被掺杂，至少由于极化效应产生的载流子(电子)积聚在InyGa1-yN沟道层中。因为ΔEc(AlzGa1-zN/InyGa1-yN)＞ΔEc(AlzGa1-zN/InyGa1-yN)≥2kT，所以载流子(电子)可以积聚在AlzGa1-zN接触层和InyGa1-yN沟道层之间的界面中，由此形成二维电子气。
当设置ΔEc(AlzGa1-zN/InyGa1-yN)＝ΔEc(AlxGa1-xN/InyGa1-yN)≥2kT时，AlzGa1-zN的Al组分(z)被设置成等于AlxGa1-xN的Al组分。另外，在这种情况下，在AlxGa1-xN下部势垒层和InyGa1-yN沟道层之间的界面中，由于极化效应产生负界面电荷σ(InyGa1-yN/AlxGa1-xN)。另外，在AlzGa1-zN接触层和InyGa1-yN沟道层之间的界面中，由于极化效应产生正界面电荷σ(AlzGa1-zN/InyGa1-yN)。
当AlzGa1-zN的Al组分(z)等于AlxGa1-xN的Al组分(x)时，负界面电荷σ(InyGa1-yN/AlxGa1-xN)和正界面电荷σ(AlzGa1-zN/InyGa1-yN)之和是{σ(InyGa1-yN/AlxGa1-xN)+σ(AlzGa1-zN/InyGa1-yN)}＝0。因此，由于极化效应导致的载流子(电子)没有提供到InyGa1-yN沟道层。
在这种情况下，InyGa1-yN沟道层和AlxGa1-xN下部势垒层中的每个未被掺杂，并且AlzGa1-zN接触层被掺杂有浅n型杂质(施主)。在这种情况下，由于AlzGa1-zN接触层中存在的浅n型杂质(施主)的离化导致产生的载流子(电子)的一部分提供到InyGa1-yN沟道层并且积聚在其中。因为AlzGa1-zN接触层掺杂有浅n型杂质(施主)，而AlxGa1-xN下部势垒层未被掺杂，所以载流子(电子)可以积聚在AlzGa1-zN接触层和InyGa1-yN沟道层之间的界面中，由此形成二维电子气。
可替选地，InyGa1-yN沟道层可以未被掺杂，而AlzGa1-zN接触层和AlxGa1-xN下部势垒层可以被掺杂有浅n型杂质(施主)。在这种情况下，由于AlzGa1-zN接触层中存在的浅n型杂质(施主)的离化导致产生的载流子(电子)和由于AlxGa1-xN下部势垒层中存在的浅n型杂质(施主)的离化导致产生的载流子(电子)的一部分提供到InyGa1-yN沟道层并且积聚在其中。因此，载流子(电子)不存在于AlxGa1-xN下部势垒层中，并因此其被耗尽，并且在AlzGa1-zN接触层中，在与InyGa1-yN沟道层的界面附近的区域被耗尽。因此，在ΔEc(AlzGa1-zN/InyGa1-yN)＝ΔEc(AlzGa1-zN/InyGa1-yN)的情况下，提供到InyGa1-yN沟道层的载流子(电子)的大部分积聚在AlzGa1-zN接触层和InyGa1-yN沟道层之间的界面中，由此形成二维电子气。
另外，当提供到InyGa1-yN沟道层中的载流子(电子)的总量大时，除了AlzGa1-zN接触层和InyGa1-yN沟道层之间的界面中的积聚之外，根据各种情况，载流子(电子)的一部分积聚在InyGa1-yN沟道层和AlxGa1-xN下部势垒层之间的界面中。
在根据本发明的半导体器件中，在InyGa1-yN沟道层中行进的载流子(电子)被设置成以二维电子气的形式表现出高迁移率。为此，优选地，InyGa1-yN沟道层未被掺杂，由此离化的浅n型杂质(施主)的浓度降低，使得由于离化杂质的散射造成的效应减少。
例如，当根据本发明的半导体器件被设置成处于“正常导通”状态来构造具有VT＜0V的耗尽模式型的场效应晶体管时，在栅电极正下方的沟道区中，载流子(电子)被设置成存在于AlxGa1-xN下部势垒层和InyGa1-yN沟道层之间的界面中。在这种情况下，还可以选择如下的结构：InyGa1-yN沟道层的任意部分或全部掺杂有浅n型杂质(施主)，同时抑制AlxGa1-xN下部势垒层被掺杂的浅n型杂质(施主)的浓度NSD-barrier。
注意的是，当AlxGa1-xN下部势垒层掺杂有浅n型杂质(施主)时，还可以插入未掺杂的间隔物层，以替代其中AlxGa1-xN下部势垒层的全部被均匀地以浓度NSD-barrier掺杂浅n型杂质(施主)的结构。例如，AlxGa1-xN下部势垒层形成为未掺杂的AlxGa1-xN/N型AlxGa1-xN/未掺杂的AlxGa1-xN的形式，并且未掺杂的AlxGa1-xN被设置成存在于AlxGa1-xN下部势垒层和InyGa1-yN沟道层之间的界面中以及AlxGa1-xN下部势垒层和缓冲层之间的界面中。在这种情况下，通过将N型AlxGa1-xN部分的膜厚度tbarrier-Mod和浅n型杂质(施主)的浓度NSD-barrier-Mod设置成{tbarrier-Mod·NSD-barrier-Mod}≈{tbarrier·NSD-barrier}，可以获得等价的效果。
另外，当AlzGa1-zN接触层被掺杂有浅n型杂质(施主)时，可以插入未掺杂的间隔物层，以替代其中AlzGa1-zN接触层的全部被均匀地以浓度NSD-contact掺杂有浅n型杂质(施主)的结构。例如，AlzGa1-zN接触层形成为未掺杂的AlzGa1-zN/N型AlzGa1-zN的形式，并且未掺杂的AlzGa1-zN被设置成存在于AlzGa1-zN接触层和InyGa1-yN沟道层之间的界面中。在这种情况下，未掺杂的AlzGa1-zN部分的膜厚度tcontact-undoped选自10nm≥tcontact-undoped的范围内。另一方面，通过将N型AlzGa1-zN部分的膜厚度tcontact-Mod和浅n型杂质(施主)的浓度NSD-contact-Mod设置成{tcontact-Mod·NSD-contact-Mod}≈{tcontact·NSD-contact}，可以获得等价的效果。
另外，如果在除了形成凹陷部的区域之外存在接触层的区域中，在“导通状态”和“截止状态”中的任意一种状态下，载流子(电子)被设置成积聚在沟道层中，在接触层和沟道层之间的异质结界面中形成二维电子气，则可以导致与本发明的效果等价的效果。
例如，即使使用以下的结构来替代其中AlzGa1-zN接触层被掺杂有浅n型杂质(施主)的结构，并且载流子(电子)被提供到InyGa1-yN沟道层，也可以导致等价的效果。
例如，采用由InAlGaN构成的接触层，并且作为InyGa1-yN沟道层和InAlGaN接触层之间的导带边能量差的带不连续ΔEc(InAlGaN/InyGa1-yN)被设置为ΔEc(InAlGaN/InyGa1-yN)＝ΔEc(AlzGa1-zN/InyGa1-yN)。另外，在InAlGaN接触层和InyGa1-yN沟道层之间的界面中，正界面电荷σ(InAlGaN/InyGa1-yN)被设置成由于极化效应而产生。在这种情况下，InAlGaN接触层被设置成被掺杂有浅n型杂质(施主)，由此载流子(电子)被提供到InyGa1-yN沟道层。
结果，提供到InyGa1-yN沟道层的载流子(电子)积聚在InAlGaN接触层和InyGa1-yN沟道层之间的界面中，由此产生二维电子气。另外，由于InAlGaN接触层被掺杂有浅n型杂质(施主)，因此与使用掺杂有浅n型杂质(施主)的AlzGa1-zN的情况类似，可以降低用于源电极和漏电极的欧姆电极的接触电阻。
如上所说明的，只要满足以下这三个要求，就可以通过采用由另一基于III族氮化物的半导体构成的接触层替代AlzGa1-zN实现等价效果：
·接触层和沟道层之间的异质结界面中的带不连续ΔEc(接触/沟道)可以允许载流子(电子)积聚在接触层和沟道层之间的界面中，由此产生二维电子气，这与ΔEc(AlzGa1-zN/InyGa1-yN)的情况类似；
·由于极化效应，在接触层和沟道区之间的异质结界面中产生正界面电荷σ(接触/沟道)；
·构成接触层的外延生长层的晶格常数被设置成等于AlxGa1-xN下部势垒层的晶格常数a(AlxGa1-xN)。
例如，可以从由GaN、InGaN、InAlN和InAlGaN组成的组中选择满足所述三个要求的基于III族氮化物的半导体，以将其用作用于接触层的材料。
另外，只要满足以下的三个要求，就可以使用由AlN/GaN的组合构成的超晶格结构替代AlzGa1-zN：
·有效的晶格常数等于AlzGa1-zN的晶格常数a(AlzGa1-zN)；
·有效的导带边能量Ec允许接触层和沟道层之间的异质结界面中的带不连续ΔEc(接触/沟道)与ΔEc(AlzGa1-zN/InyGa1-yN)相当；
·由于极化效应，在接触层和沟道区之间的异质结界面中产生正界面电荷σ(接触/沟道)，其与σ(AlzGa1-zN/InyGa1-yN)相当。
例如，可以通过将每个AlN/GaN对的膜厚度比选择成达到z：(1-z)的低比率并且将每个AlN/GaN对的膜厚度之和dlattice(超晶格的重复周期)选择成在1nm≤dlattice≤10nm的范围内，可以提供满足所述三个要求的AlN/GaN的组合构成的超晶格结构。另外，当满足以上要求的AlN/GaN的组合构成的超晶格结构被掺杂有浅n型杂质(施主)时，例如，还可以选择性地掺杂AlN膜。
另外，当采用另一基于III族氮化物半导体构成的接触层来替代AlzGa1-zN接触层时，例如，对于InGaN、InAlN和InAlGaN，可以使用满足与上述三个要求相对应的相当类似要求的、由诸如InN/GaN、InN/AlN和InN/AlGaN的组合构成的超晶格结构。
另外，至于AlxGa1-xN下部势垒层，即使使用以下的结构替代AlxGa1-xN下部势垒层被掺杂有浅n型杂质(施主)并且载流子(电子)被提供到InyGa1-yN沟道层的结构，也可以产生等价的效果。
例如，采用由与AlxGa1-xN具有相同晶格常数的InAlGaN构成的下部势垒层，并且作为InyGa1-yN沟道层和InAlGaN下部势垒层之间的导带边能量差的带不连续ΔEc(InAlGaN/InyGa1-yN)被设置为ΔEc(InAlGaN/InyGa1-yN)＝ΔEc(AlzGa1-zN/InyGa1-yN)。另外，在InAlGaN接触层和InyGa1-yN沟道层之间的界面中，负界面电荷σ(InyGa1-yN/InAlGaN)被设置成由于极化效应而产生。在这种情况下，InAlGaN下部势垒层可以被掺杂有浅n型杂质(施主)，由此载流子(电子)被提供到InyGa1-yN沟道层。
结果，提供到InyGa1-yN沟道层的载流子(电子)积聚在AlzGa1-zN接触层和InyGa1-yN沟道层之间的界面中，由此产生二维电子气。另外，在栅电极正下方的沟道区中，载流子(电子)可以被设置成在InAlGaN下部势垒层和InyGa1-yN沟道层之间的界面中积聚成“导通状态”，由此产生二维电子气。
如上所述，只要满足以下这三个要求，就可以通过采用由另一基于III族氮化物的半导体构成的下部势垒层替代AlxGa1-xN实现等价效果：
·下部势垒层和沟道层之间的异质结界面中的带不连续ΔEc(势垒/沟道)可以允许当载流子(电子)积聚在下部势垒层和沟道层之间的界面中时产生二维电子气，这与ΔEc(AlxGa1-xN/InyGa1-yN)的情况类似；
·由于极化效应，在下部势垒层和沟道区之间的异质结界面中产生负界面电荷σ(沟道/势垒)；
·构成下部势垒层的外延生长层的晶格常数等于AlxGa1-xN的晶格常数a(AlxGa1-xN)。
例如，可以从由GaN、InGaN、InAlN和InAlGaN组成的组中选择满足所述三个要求的基于III族氮化物的半导体，以用作用于下部势垒层的材料。
另外，只要满足以下的三个要求，就可以使用由AlN/GaN的组合构成的超晶格结构替代AlxGa1-xN：
·有效的晶格常数等于AlxGa1-xN的晶格常数a(AlxGa1-xN)；
·有效的导带边能量Ec允许下部势垒层和沟道层之间的异质结界面中的带不连续ΔEc(势垒/沟道)与ΔEc(AlxGa1-xN/InyGa1-yN)相当；
·由于极化效应，在下部势垒层和沟道区之间的异质结界面中产生负界面电荷σ(沟道/势垒)，其与σ(InyGa1-yN/AlxGa1-xN)相当。
例如，可以通过将每个AlN/GaN对的膜厚度比选择成达到x∶(1-x)的高比率并且将每个AlN/GaN对的膜厚度之和dlattice(超晶格的重复周期)选择成在1nm≤dlattice≤10nm的范围内，可以提供满足上述三个要求的AlN/GaN的组合构成的超晶格结构。另外，当满足所述三个要求的AlN/GaN的组合构成的超晶格结构被掺杂有浅n型杂质(施主)时，例如，还可以选择性地掺杂AlN膜。
另外，当采用另一基于III族氮化物的半导体构成的下部势垒层替代AlxGa1-xN下部势垒层时，例如，对于InGaN、InAlN和InAlGaN，可以使用满足与上述三个要求相对应的相当类似要求的、由诸如InN/GaN、InN/AlN和InN/AlGaN的组合构成的超晶格结构。
另外，至于InyGa1-yN沟道层，即使使用以下的结构替代InyGa1-yN沟道层被掺杂有浅n型杂质(施主)并且载流子(电子)被积聚到InyGa1-yN沟道层的结构，也可以产生等价的效果。
例如，采用由与InyGa1-yN具有相同晶格常数的InAlGaN构成的沟道层，并且作为InyGa1-yN沟道层和AlxGa1-xN下部势垒层之间的导带边能量差的带不连续ΔEc(InAlGaN/AlxGa1-xN)被设置为ΔEc(InAlGaN/AlxGa1-xN)＝ΔEc(InyGa1-yN/AlxGa1-xN)。另外，在InAlGaN沟道层和AlxGa1-xN下部势垒层之间的界面中，负界面电荷σ(InAlGaN/AlxGa1-xN)被设置成由于极化效应而产生。在这种情况下，InAlGaN沟道层被掺杂有浅n型杂质(施主)，由此载流子(电子)积聚在InAlGaN沟道层中。
结果，在InAlGaN沟道层中积聚的载流子(电子)被积聚在AlzGa1-zN接触层和InAlGaN沟道层之间的界面中，由此产生二维电子气。另外，在栅电极正下方的沟道区中，载流子(电子)可以被设置成在InAlGaN沟道层和AlxGa1-xN下部势垒层之间的界面中积聚成“导通状态”，由此产生二维电子气。
如上所述，只要满足以下这四个要求，就可以通过采用由另一基于III族氮化物的半导体构成的这样的沟道层替代InyGa1-yN实现等价效果：
·下部势垒层和沟道层之间的异质结界面中的带不连续ΔEc(势垒/沟道)可以允许当载流子(电子)积聚在下部势垒层和沟道层之间的界面中时产生二维电子气，这与ΔEc(AlxGa1-xN/InyGa1-yN)的情况类似；
·由于极化效应，在下部势垒层和沟道区之间的异质结界面中产生负界面电荷σ(沟道/势垒)；
·构成下部势垒层的外延生长层的晶格常数等于AlxGa1-xN的晶格常数a(AlxGa1-xN)；
·沟道层被掺杂有浅n型杂质(施主)，使得载流子(电子)积聚在沟道层中。
例如，可以从由GaN、InGaN、AlGaN、InAlN和InAlGaN组成的组中选择满足以上四个要求的基于III族氮化物的半导体，以将其用作用于沟道层的材料。
另外，只要满足以下的三个要求，就可以使用由InN/GaN的组合构成的超晶格结构替代InyGa1-yN：
·有效的晶格常数被设置成等于InyGa1-yN的晶格常数a(InyGa1-yN)；
·有效的导带边能量Ec能够允许下部势垒层和沟道层之间的异质结界面中的带不连续ΔEc(势垒/沟道)与ΔEc(AlxGa1-xN/InyGa1-yN)相当；
·由于极化效应，在下部势垒层和沟道区之间的异质结界面中产生负界面电荷σ(沟道/势垒)，其与σ(InyGa1-yN/AlxGa1-xN)相当。
例如，可以通过将每个InN/GaN对的膜厚度比选择成达到y：(1-y)的低比率并且将每个InN/GaN对的膜厚度之和dlattice(超晶格的重复周期)选择成在1nm≤dlattice≤10nm的范围内，提供满足所述三个要求的InN/GaN的组合构成的超晶格结构。另外，当满足以上三个要求的InN/GaN的组合构成的超晶格结构被掺杂有浅n型杂质(施主)时，例如，还可以选择性地掺杂GaN膜。
另外，当采用另一基于III族氮化物的半导体构成的沟道层替代InyGa1-yN沟道时，例如，对于InGaN、AlGaN、InAlN和InAlGaN，可以使用满足与上述三个要求相对应的类似要求的、由诸如InN/GaN、AlN/GaN、InN/AlN和InN/AlGaN的组合构成的超晶格结构。
以下，将参照特定实例，更详细地描述根据本发明的半导体器件。本文所示的特定实例是用于执行本发明的一个最佳模式，并且本发明不限于如这些特定实例中所示的结构。
以下所述的特定实例涉及根据本发明的半导体器件被构造为场效应晶体管的情况实例。
(第一示例性实施例)
图1是示意性示出根据第一示例性实施例的半导体器件结构的一个实例的横截面图。
在图1所示的半导体器件中，衬底40是具有(0001)面的碳化硅(SiC)衬底，缓冲层41是具有膜厚度tbuffer4的、具有梯度组分的AlGaN层，下部势垒层42是具有膜厚度tbarrier4的未掺杂的Alx4Ga1-x4N层，沟道层43是具有膜厚度tchannel4的未掺杂的GaN层，并且接触层44是具有膜厚度tcontact4的Alz4Ga1-z4N层。这里，Alz4Ga1-z4N接触层44的Al组分z4被设置成大于Alx4Ga1-x4N下部势垒层42的Al组分x4：x4＜z4。在GaN沟道层43和Alz4Ga1-z4N接触层44之间的异质界面中，存在由于GaN的导带能量Ec(GaN)和Alz4Ga1-z4N的导带能量Ec(Alz4Ga1-z4N)之间的差导致的带不连续ΔEc(Alz4Ga1-z4N/GaN)＝Ec(Alz4Ga1-z4N)-Ec(GaN)。结果，在GaN沟道层43和Alz4Ga1-z4N接触层44之间的异质界面附近，积聚电子，由此产生二维电子气47。
另一方面，在GaN沟道层43和Alx4Ga1-x4N下部势垒层42之间的异质界面中，存在由于GaN的导带能量Ec(GaN)和Alx4Ga1-x4N的导带能量Ec(Alx4Ga1-x4N)之间的差导致的带不连续ΔEc(Alx4Ga1-x4N/GaN)＝Ec(Alx4Ga1-x4N)-Ec(GaN)。该带不连续ΔEc(Alx4Ga1-x4N/GaN)用作对抗在GaN沟道层43中存在的电子的下势垒。
在Alz4Ga1-z4N接触层44上，形成源电极4S和漏电极4D。源电极4S和漏电极4D与Alz4Ga1-z4N接触层44进行欧姆接触。在位于源电极4S和漏电极4D之间的区域中，设置栅电极G，并由此构造出场效应晶体管。在位于源电极4S和漏电极4D之间的区域中，蚀刻掉Alz4Ga1-z4N接触层44的一部分，以形成凹陷部。在该凹陷部上，由SiN构成的绝缘膜45被层压成覆盖GaN沟道层43的暴露前表面。在该凹陷部中，栅电极4G形成在Alz4Ga1-z4N接触层44的上表面上，以使其被嵌入，并且其间插入由SiN构成的绝缘膜45。栅电极4G的下表面被设置成借助由SiN构成的绝缘膜45与GaN沟道层43的上表面形成肖特基接触(MIS结)。
根据下述的工艺制造具有如图1所示结构的半导体器件。例如，通过金属有机化学气相沉积(MOCVD)法，在SiC衬底40的(0001)面上，上述的各个基于III族氮化物的半导体层按以下的表4所示的膜厚度顺序生长。注意的是，所述各个基于III族氮化物的半导体层在SiC衬底40的(0001)面上C轴生长。
[表4]
  各个基于III族氮化物的半导体层   膜厚度
  具有梯度组分的未掺杂的AlGaN缓冲层41   1μm
  未掺杂的Alx4Ga1-x4N下部势垒层42   40nm
  未掺杂的GaN沟道层43   30nm
  未掺杂的Alz4Ga1-z4N接触层44   40nm
在这种情况下，当将Alx4Ga1-x4N下部势垒层42的Al组分x4设置为例如x4＝0.1时，将Alz4Ga1-z4N接触层44的Al组分z4设置为例如z4＝0.25可以提供满足以上条件x4＜z4的结构。另一方面，由具有梯度组分的AlGaN构成的缓冲层41的Al组分x4B(t4B)从衬底40(t4B＝0)向着缓冲层41的前表面(t4B＝1μm)逐渐减小。例如，根据dx4B(t4B)/dt4B＝0.9μm-1，具有梯度组分的AlGaN缓冲层41的Al组分x4B(t4B)从x4B(t4B＝0)减小到x4B(t4B＝1μm)＝0.1。
当x4＝0.1且z4＝0.25时，在GaN沟道层43和Alz4Ga1-z4N接触层44之间的异质界面的附近产生的二维电子气47的迁移率为大约1500cm2/Vs(20℃)。该二维电子气47的迁移率是良好的值。另外，所积聚的二维电子气47的密度N2d-gas 4-1为N2d-gas 4-1＝0.9×1013cm-2(20℃)。
GaN沟道层43未被掺杂并且具有低密度的离化杂质，使得离化杂质的扩散得以抑制。另外，GaN沟道层43和Alz4Ga1-z4N接触层44之间的异质界面在原子级是平坦的，使得界面扩散也得以抑制。由于离化杂质扩散和界面扩散的这种抑制效果，导致异质界面附近产生的二维电子气47的迁移率表现出上述的良好的值。
在形成源电极4S和漏电极4D的步骤中，首先，在Alz4Ga1-z4N接触层44上，例如，沉积并构图诸如钛(Ti)、铝(Al)、镍(Ni)和金(Au)的金属。接着，例如，通过在氮气的气氛下，在850℃的温度下进行合金处理30秒，来形成欧姆接触。
接着，使用基于Cl2的气体，蚀刻掉Alz4Ga1-z4N接触层44的一部分，以形成凹陷部。在该凹陷部中，暴露GaN沟道层43的前表面。在凹陷部的蚀刻步骤之后，凹陷部中的GaN沟道层43的膜厚度tchannel 4.G为25nm。当位于源电极4S和漏电极4D之间的区域的宽度WS-D4为例如WS-D4＝5μm时，该凹陷部的宽度Wrecess4被设置为例如Wrecess4＝2μm。在这种情况下，凹陷部的深度drecess4被设置为drecess4＝45nm。
随后，例如，通过使用等离子增强化学气相沉积(PECVD)法，来形成由SiN构成的绝缘膜45。在这种情况下，要形成的SiN的膜厚度选自平坦区域上的tSiN4＝5nm-200nm的范围内。另一方面，在凹陷部的侧壁表面上要形成的SiN的膜厚度tSiN4.well通常等于或小于tSiN4。
图1所示的半导体器件是凹陷部的侧壁表面的倾斜角被设置为90度的示例性实施例，但是倾斜角可以减小成小于90度，以提高凹陷部的侧壁表面的涂覆性。
在沉积由SiN构成的绝缘膜45之后，沉积诸如Ti、铂(Pt)和Au的金属，并且通过剥离形成栅电极4G。通过剥离形成的栅电极4G被形成为嵌入在由绝缘膜45涂覆的凹陷部中。凹陷部底部上的栅电极4G的有效栅长度L4G-effect为L4G-effect≈Wrecess4-2×tSiN4-well。在凹陷部的底部上，栅电极4G形成在GaN沟道层43上，并且其间插入由SiN构成的绝缘膜45，由此构造出肖特基接触(MIS结)。当膜厚度tSiN4选自tSiN4＝5nm-200nm的范围内时，栅电极4G的有效栅长度L4G-effect和该栅电极4G正下方的绝缘膜的膜厚度tSiN4之比L4G-effect/tSiN4落入400-8的范围内。
例如，当tSiN4≥45nm时，drecess4＝45nm，由该凹陷部通过由SiN构成的绝缘膜45嵌入。在这种情况下，在由SiN构成的绝缘膜45的上表面上，形成具有与(Wrecess4-2×tSiN4)相对应的宽度的凹进部，并且栅电极4G被形成为嵌入在该凹进部中。在这种情况下，栅电极4G的有效栅长度L4G-effect对应于(Wrecess4-2×tSiN4)。
另一方面，当tSiN4＝5nm时，设置drecess4＝45nm和过蚀刻的量(drecess  4-tcontact4)，并且过蚀刻的量(drecess4-tcontact4)变得等于绝缘膜的膜厚度tSiN4。注意的是，具体来讲，将绝缘膜的膜厚度tSiN4减小为小于过蚀刻的量(drecess4-tcontact4)不会引起任何问题。
用于绝缘膜45的SiN膜的电子亲和力eχ(SiN)eV、Ti的功函数eφ(Ti)eV和用于沟道层43的GaN的电子亲和力eχ(GaN)eV分别被估算为eχ(SiN)eV＝1.4eV、eφ(Ti)eV＝4.3eV和eφ(GaN)eV＝3.9eV。因此，由于功函数的差，在SiN绝缘膜45和栅电极4G的Ti之间的界面中形成{eχ(SiN)-eφ(Ti)}eV≈2.9eV的势垒，并且在SiN绝缘膜45和GaN沟道层43之间的界面中形成{eχ(SiN)-eχ(GaN)}eV≈2.5eV的势垒(接触电势差)。注意的是，在GaN沟道层43和Alx4Ga1-x4N下部势垒层42之间的异质界面中，由于带不连续ΔEc(Alx4Ga1-x4N/GaN)而形成势垒(接触电势差)。另外，设置(eχ(GaN)-eφ(Ti))eV≈0.4eV。
图2示意性示出在图1所示的根据第一示例性实施例的半导体器件结构中，在凹陷部中形成的栅电极4G正下方的区域中的导带的带示意图。图2所示的导带的带示意图示出当施加到栅电极4G的栅偏置VG4被设置为VG4＝0V时的状态。因此，栅电极4G的Ti的电势与费米能级Ef相同。
通过提供具有梯度组分的AlGaN缓冲层41作为其下层，(0001)面上生长的Alx4Ga1-x4N下部势垒层42变得晶格驰豫。通过使用AlN的晶格常数a(AlN)和GaN的晶格常数a(GaN)，下部势垒层42的Alx4Ga1-x4N的晶格常数a(Alx4Ga1-x4N)大致被表示为a(Alx4Ga1-x4N)≈x4·a(AlN)+(1·x4)·a(GaN)。
另一方面，对于Alx4Ga1-x4N下部势垒层42上的GaN沟道层43和Alz4Ga1-z4N接触层44，由于其薄膜厚度使得它们的晶格常数a都变得基本上等于下部势垒层42的Alx4Ga1-x4N的晶格常数a(Alx4Ga1-x4N)。也就是说，在GaN沟道层43中，在初始的晶格常数a(GaN)变为晶格常数a(Alx4Ga1-x4N)的情况下，出现压应变。另外，在Alz4Ga1-z4N接触层44中，在初始晶格常数a(Alz4Ga1-z4N)变为晶格常数a(Alz4Ga1-z4N)的情况下，出现张应变。
因为由于晶格应变导致的应变eZZ实质上不存在于Alx4Ga1-x4N下部势垒层42中，则其中没有出现压电极化：Ppe(Alx4Ga1-x4N)。然而，在Alx4Ga1-x4N下部势垒层42中出现自发极化：Psp(Alx4Ga1-x4N)。在C轴生长的情况中，该自发极化：Psp(Alx4Ga1-x4N)的方向被取向为从前表面朝向衬底。因此，Alx4Ga1-x4N下部势垒层42中存在的极化P42通常是压电极化：Ppe(Alx4Ga1-x4N)和自发极化：Psp(Alx4Ga1-x4N)之和，即P42＝Psp(Alx4Ga1-x4N)+Ppe(Alx4Ga1-x4N)。在这种情况下，因为Ppe(Alx4Ga1-x4N)≈0，Alx4Ga1-x4N下部势垒层42中存在的极化P42大致为P42≈Psp(Alx4Ga1-x4N)。
另一方面，由于晶格应变导致GaN沟道层43中存在压应变eZZ(GaN)≈{a(Alx4Ga1-x4N)-a(GaN)}/a(GaN)，并且出现压电极化：Ppe(GaN)。通过使用GaN的压电常数e31(GaN)和e33(GaN)以及弹性常数C31(GaN)和C33(GaN)，该压电极化Ppe(GaN)大致表示为Ppe(GaN)≈2eZZ(GaN)[e31(GaN)-e33(GaN)·{C31(GaN)/C33(GaN)}}。另外，还存在自发极化：Psp(GaN)。在C轴生长的情况下，自发极化：Psp(GaN)的方向被取向为从前表面朝向衬底。由于压应变eZZ导致的压电极化Ppe(GaN)具有引起自发极化Psp(GaN)的方向。因此，GaN沟道层43中存在的极化P43通常是压电极化Ppe(GaN)和自发极化Psp(GaN)之和，即，P43＝Psp(GaN)+Ppe(GaN)＜Psp(GaN)。
SiN绝缘膜45是多晶或非晶膜。因此，SiN绝缘膜45作为整体没有表现出各向异性并且不产生极化。也就是说，SiN绝缘膜45中的极化P45是P45＝0。
通常，如果存在极化P的分布，则由于极化P的分布产生的极化电荷σ(P)被如下表示。
Figure BPA00001223808700561
在GaN沟道层43和Alx4Ga1-x4N下部势垒层42之间的界面中，极化P表现出从P43到P42的不连续变化。因此，在该界面中，出现面状的极化电荷σ43。界面中产生的界面电荷密度σ43/q是σ43/q＝(P43-P42)/q(其中，q是电子的电荷量(单位电荷))。
在SiN绝缘膜45和GaN沟道层43之间的界面中，极化P还表现出从P45到P43的不连续变化。因此，在该界面中，出现面状的极化电荷σ45。界面中产生的界面电荷密度σ45/q是σ45/q＝(P45-P43)/q。另一方面，在SiN绝缘膜45和GaN沟道层43之间的界面中，产生面密度相当大的界面状态。因此，界面中产生的界面电荷通过这种界面状态补偿，并且在SiN绝缘膜45和GaN沟道层43之间的界面中，没有观察到所产生的界面电荷的有效积聚。
Alx4Ga1-x4N下部势垒层42中存在的极化P42和GaN沟道层43中存在的极化P43取决于构成下部势垒层42的Alx4Ga1-x4N的Al组分(x4)。例如，当x4＝0.1时，计算结果提供P42/q＝2.13×1013cm-2和P43/q＝1.61×1013cm-2。在这种情况下，在GaN沟道层43和Alx4Ga1-x4N下部势垒层42之间的界面中产生的界面电荷密度σ43/q被估算为σ43/q＝(P43-P42)/q＝-5.28×1012cm-2。
当栅偏置VG4被设置为VG4＝0V时，如果Alx4Ga1-x4N下部势垒层42和GaN沟道层43都未被掺杂，则并没有提供由于n型杂质的离化产生的电子，并因此，只是由于界面电荷σ43，导致在GaN沟道层43和Alx4Ga1-x4N下部势垒层42之间的界面中存在电场。因此，如图2中所示，GaN沟道层43中的导带边Ec(43)在能量上设置成比费米能级Ef高。换言之，在GaN沟道层43中，载流子(电子)消失。因此，具有MIS型栅结构的场效应晶体管处于“正常截止状态”。通过向栅电极4G施加正电压(VG4＞0)，电子积聚在SiN绝缘膜45和GaN沟道层43之间的界面中，由此产生二维电子气，导致其处于“导通状态”。用于将“截止状态”切换到“ON状态”的栅偏置VG4的阈值电压VT是正电压，并且半导体器件用作增强模式型的场效应晶体管。
在“导通状态”下，SiN绝缘膜45和GaN沟道层43之间的界面的附近积聚的电子在栅电极4G下方行进。电子的迁移率受GaN沟道层43中存在的离化杂质的离化杂质扩散以及由于SiN绝缘膜45和GaN沟道层43之间的界面的干扰导致的界面扩散的影响。因为GaN沟道层43未被掺杂，因此抑制离化杂质扩散，从而不影响SiN绝缘膜45和GaN沟道层43之间的界面附近产生的二维电子气的迁移率，由此导致电子迁移率提高。
图3示出通过解答用于具有图1所示的MIS型栅结构的场效应晶体管的Poisson等式而估算的阈值电压VT与SiN绝缘膜45之间的依赖关系。
在该示例性实施例中，当未掺杂的Alx4Ga1-x4N用于Alx4Ga1-x4N下部势垒层42并且未掺杂的GaN用于GaN沟道层43时，它们的n型杂质(施主)的浓度NSD42和NSD43理想地都为0cm-3。当NSD42＝0cm-3且NSD43＝0cm-3时，根据图3，阈值电压VT变成正电压，而无论SiN绝缘膜45的膜厚度tSiN4如何，并且半导体器件用作增强模式型的晶体管。实际上，未掺杂的AlGaN和未掺杂的GaN包含特定量的残余n型杂质。即使在这种情况下，也提供NSD43＝0cm-3，并且在Alx4Ga1-x4N下部势垒层42中的浅n型杂质(施主)的浓度NSD42等于或小于1×1018cm-3的范围内，阈值电压VT变成正电压，而无论SiN绝缘膜45的膜厚度tSiN4如何。然而，当浅n型杂质(施主)的浓度NSD42超过1×1018cm-3时，阈值电压VT根据SiN绝缘膜45的膜厚度tSiN4而可以变成负电压。
如上所述，在该示例性实施例中，在GaN沟道层43和Alx4Ga1-x4N下部势垒层42之间的异质界面中，出现负界面电荷σ43。因此，当NSD43＝0cm-3并且n型杂质的面密度(NSD42·tbarrier4)小于极化电荷面密度|σ43|/q，GaN沟道层43变成在VG＝0V的热平衡状态下被耗尽，由此导致VG＞0V。另一方面，n型杂质的面密度(NSD42·tbarrier4)大于极化电荷面密度|σ43|/q，在VG＝0V时产生二维电，由此导致VT＜0V。在图3所示的计算过程中，假设Alx4Ga1-x4N下部势垒层42的厚度tbarrier4是50nm并且条件NSD42＝1×1018cm-3变成NSD42·tbarrier4＝5×1012cm-2，由此NSD42·tbarrier4变成等于|σ43|/q(＝5.28×1012cm-2)，使得条件得以满足。
因此，在该示例性实施例中，已经发现设置了NSD43＝0cm-3，并且Alx4Ga1-x4N下部势垒层42中的浅n型杂质(施主)的浓度的面密度(NSD42·tbarrier4)被设置在比极化电荷面密度|σ43|/q足够小的范围内，由此阈值电压VT可以被设定成变成正电压，而无论SiN绝缘膜45的膜厚度tSiN4如何。在NSD43＝0cm-3的情况下，即使Alx4Ga1-x4N下部势垒层42的Al组分x4、膜厚度tbarrier4和残余杂质浓度NSD42等略微发生变化，阈值电压也可以保持在VT＞0的范围内，这样可以允许稳定地制造增强模式型的场效应晶体管。
例如，在NSD42＝0cm-3和NSD43＝0cm-3的情况下，在图2所示的VG＝0V的热平衡状态下栅电极4G正下方的区域中的导带的带示意图中，在GaN沟道层43和Alx4Ga1-x4N下部势垒层42之间的异质界面中的GaN沟道层43的导带能量Ec(43)被设置得比费米能级Ef高。该异质界面中的GaN沟道层43的导带能量Ec(43)和费米能级Ef之间的差{Ec(43)-Ef}取决于SiN绝缘膜45的膜厚度tSiN4。
如图3中所示，当未掺杂的GaN用于GaN沟道层43并且NSD43＝0cm-3时，阈值电压VT与SiN绝缘膜45的膜厚度tSiN4之间的依赖关系根据Alx4Ga1-x4N下部势垒层42中的浅n型杂质(施主)的浓度NSD42变化。例如，即使在NSD42＝0cm-3的情况下，当SiN绝缘膜45的膜厚度tSiN4变化1nm时，阈值电压VT的变化量ΔVT相对小，大约为0.14V。因此，相对于SiN绝缘膜45的膜厚度tSiN4的变化，阈值电压VT的均匀性和再现性良好。
由于构成绝缘膜45的SiN膜的电子亲和力eχ(SiN)eV和与SiN膜接触的栅电极4G的Ti的功函数eφ(Ti)eV之间的差导致的接触电势差{eχ(SiN)-eφ(Ti)}eV大约为2.9eV。因此，当采用具有Ti/SiN/GaN的MIS结构的栅时，肖特基结(MIS结)的势垒高度Φbarrier增加为高于常规MES型的肖特基结的势垒高度。因此，在具有图1所示的MIS型栅结构的场效应晶体管中，当栅的肖特基结(MIS结)被正向偏置时，正向栅击穿电压也良好。
当将未掺杂的GaN用于GaN沟道层43且NSD42＝0cm-3时，阈值电压VT与绝缘膜的膜厚度的小依赖关系意味着：当栅的肖特基结(MIS结)被反向偏置时，施加到绝缘膜45的内部电场小。因此，以反向偏置抑制隧道电流成分，并且反向泄漏电流也减小。
图4示意性示出图1所示的根据第一示例性实施例的半导体器件结构中除了凹陷部之外存在Alz4Ga1-z4N接触层44的区域的导带的带示意图。
通过将具有梯度组分的AlGaN缓冲层41作为其下层，(0001)面上生长的Alx4Ga1-x4N下部势垒层42被晶格驰豫。通过使用AlN的晶格常数a(AlN)和GaN的晶格常数a(GaN)，该下部势垒层42的Alx4Ga1-x4N的晶格常数a(Alx4Ga1-x4N)大致被表示为a(Alx4Ga1-x4N)≈x4·a(AlN)+(1-x4)·a(GaN)。
另一方面，对于Alx4Ga1-x4N下部势垒层42上形成的GaN沟道层43和Alz4Ga1-z4N接触层44，由于其薄膜厚度，它们的晶格常数a都变得基本上等于下部势垒层42的Alx4Ga1-x4N的晶格常数a(Alx4Ga1-x4N)。也就是说，在GaN沟道层43中，在初始的晶格常数a(GaN)变为晶格常数a(Alx4Ga1-x4N)的情况下，出现压应变。另外，在Alz4Ga1-z4N接触层44中，在初始晶格常数a(Alz4Ga1-z4N)变为晶格常数a(Alx4Ga1-x4N)的情况下，出现张应变。
另外，在这种情况下，由于Ppe(Alx4Ga1-x4N)≈0，因此Alx4Ga1-x4N下部势垒层42中存在的极化P42大致为P42≈Psp(Alx4Ga1-x4N)。
另一方面，由于晶格应变导致GaN沟道层43中存在压应变eZZ(GaN)≈{a(Alx4Ga1-x4N)-a(GaN)}/a(GaN)，并且出现压电极化Ppe(GaN)。通过使用GaN的压电常数e31(GaN)和e33(GaN)以及弹性常数C31(GaN)和C33(GaN)，该压电极化Ppe(GaN)大致表示为Ppe(GaN)≈2eZZ(GaN)[e31(GaN)-e33(GaN)·{C31(GaN)/C33(GaN)}}。另外，还存在自发极化Psp(GaN)。在C轴生长的情况下，自发极化Psp(GaN)的方向被取向为从前表面朝向衬底。由于压应变eZZ导致的压电极化Ppe(GaN)具有引起自发极化Psp(GaN)的方向。因此，GaN沟道层43中存在的极化P43通常是压电极化Ppe(GaN)和自发极化Psp(GaN)之和，即，P43＝Psp(GaN)+Ppe(GaN)＜Psp(GaN)。
另外，由于晶格应变导致Alz4Ga1-z4N接触层44中存在张应变eZZ(Alz4Ga1-z4N)≈{a(Alx4Ga1-x4N)-a(Alz4Ga1-z4N)}/a(Alz4Ga1-z4N)，并且出现压电极化Ppe(Alz4Ga1-z4N)。通过使用Alz4Ga1-z4N的压电常数e31(Alz4Ga1-z4N)和e33(Alz4Ga1-z4N)以及弹性常数C13(Alz4Ga1-z4N)和C33(Alz4Ga1-z4N)，该压电极化Ppe(Alz4Ga1-z4N)大致表示为Ppe(Alz4Ga1-z4N)≈2eZZ(Alz4Ga1-z4N)[e31(Alz4Ga1-z4N)-e33(Alz4Ga1-z4N)·{C31(Alz4Ga1-z4N)/C33(Alz4Ga1-z4N)}}。另外，还存在自发极化Psp(Alz4Ga1-z4N)。在C轴生长的情况下，自发极化Psp(Alz4Ga1-z4N)的方向被取向为从前表面朝向衬底。由于张应变eZZ导致的压电极化Ppe(Alz4Ga1-z4N)具有与自发极化Psp(Alz4Ga1-z4N)相同的方向。因此，Alz4Ga1-z4N接触层44中存在的极化P44通常是压电极化Ppe(Alz4Ga1-z4N)和自发极化Psp(Alz4Ga1-z4N)之和，即，P44＝Psp(Alz4Ga1-z4N)+Ppe(Alz4Ga1-z4N)＜Psp(Alz4Ga1-z4N)。
在GaN沟道层43和Alx4Ga1-x4N下部势垒层42之间的界面中，极化P表现出从P43到P42的不连续变化。因此，在该界面中，出现面状的极化电荷σ43。该界面中产生的界面电荷密度σ43/q是σ43/q＝(P43-P42)/q(其中，q是电子的电荷量(单位电荷))。另外，在Alz4Ga1-z4N接触层44和GaN沟道层43之间的界面中，极化P表现出从P44到P43的不连续变化。因此，在该界面中，产生面状的极化电荷σ44。界面中产生的界面电荷密度σ44/q是σ44/q＝(P44-P43)/q。
Alx4Ga1-x4N下部势垒层42中存在的极化P42、GaN沟道层43中存在的极化P43和Alz4Ga1-z4N接触层44中存在的P44取决于构成下部势垒层42的Alx4Ga1-x4N的Al组分(x4)和构成接触层44的Alz4Ga1-z4N的Al组分(z4)。例如，当x4＝0.1且z4＝0.25时，计算提供P42/q＝2.13×1013cm-2、P43/q＝1.61×1013cm-2和P44＝2.97×1013cm-2。在这种情况下，在GaN沟道层43和Alx4Ga1-x4N下部势垒层42之间的界面中产生的界面电荷密度σ43/q被估算为σ43/q＝(P43-P42)/q＝-5.28×1012cm-2。在Alz4Ga1-z4N接触层44和GaN沟道层43之间的界面中产生的界面电荷密度σ44/q被估算为σ44/q＝(P44-P43)/q＝+1.36×1013cm-2。
在GaN沟道层43和Alx4Ga1-x4N下部势垒层42之间的异质界面中，由于带不连续ΔEc(Alx4Ga1-x4N/GaN)形成势垒(接触电势差)。在Alz4Ga1-z4N接触层44和GaN沟道层43之间的异质界面中，由于带不连续ΔEc(Alz4Ga1-z4N/GaN)形成势垒(接触电势差)。在这种情况下，构成下部势垒层42的Alx4Ga1-x4N的Al组分(x4)和构成接触层44的Alz4Ga1-z4N的Al组分(z4)被设置成z4＞x4，导致ΔEc(Alz4Ga1-z4N/GaN)＞ΔEc(Alx4Ga1-x4N/GaN)。
在z4＝0.25且x4＝0.1的情况下，在GaN沟道层43和Alx4Ga1-x4N下部势垒层42之间的异质界面中出现负界面电荷(σ43)，在Alz4Ga1-z4N接触层44和GaN沟道层43之间的异质界面中，出现正界面电荷(σ44)，并且总和(σ44+σ43)为(σ44+σ43)＞0。
结果，在Alz4Ga1-z4N接触层44和GaN沟道层43之间的界面附近，GaN沟道层43的导带边Ec(43)变得比费米能级Ef小。也就是说，电子积聚在Alz4Ga1-z4N接触层44和GaN沟道层43之间的界面附近，由此形成二维电子气47。当Alz4Ga1-z4N接触层44、GaN沟道层43和Alx4Ga1-x4N下部势垒层42中的任一个未被掺杂时，要积聚的二维电子气47的面-载流子密度N2d-gas4-1被估算为N2d-gas4-1≈(σ44+σ43)/q。
传统的增强模式型半导体器件的问题在于，源和栅之间以及栅和漏之间存在的载流子被耗尽，使得接入电阻增大。相比之下，根据第一示例性实施例的半导体器件具有在沟道层43与接触层44的界面中存在的二维电子气47，而不管其是增强模式型场效应晶体管。因此，源和栅之间以及栅和漏之间的沟道电阻减小，并且寄生电阻减小。
(第二示例性实施例)
图5是示意性示出根据第二示例性实施例的半导体器件结构的一个实例的横截面图。
在图5所示的半导体器件中，衬底50是具有(0001)面的碳化硅(SiC)衬底，缓冲层51是具有膜厚度tbuffer5的、具有梯度组分的AlGaN层，下部势垒层52是具有膜厚度tbarrier5的未掺杂的Alx5Ga1-x5N层，沟道层53是具有膜厚度tchannel 5的未掺杂的GaN层，并且接触层54是具有膜厚度tcontact 5的N型Alz5Ga1-z5N的层。这里，Alz5Ga1-z5N接触层54的Al组分z5被设置成等于Alx5Ga1-x5N下部势垒层52的Al组分x5。例如，将其设置为x5＝z5＝0.1。构成接触层54的N型Alz5Ga1-z5N接触层掺杂有浅n型杂质，用于形成浅施主水平。例如，使用硅(Si)作为用于形成浅施主水平的浅n型杂质。构成接触层54的N型Alz5Ga1-z5N接触层中掺杂的浅n型杂质的浓度NSD54被设置成例如5×1018cm-3。
在GaN沟道层53和Alz5Ga1-z5N接触层54之间的异质界面中，存在由于GaN的导带能量Ec(GaN)和Alz5Ga1-z5N的导带能量Ec(Alz5Ga1-z5N)之间的差导致的带不连续ΔEc(Alz5Ga1-z5N/GaN)＝Ec(Alz5Ga1-z5N)-Ec(GaN)。结果，在GaN沟道层53和Alz5Ga1-z5N接触层54之间的异质界面附近，积聚电子，由此产生二维电子气57。
另一方面，在GaN沟道层53和Alx5Ga1-x5N下部势垒层52之间的异质界面中，存在由于GaN的导带能量Ec(GaN)和Alx5Ga1-x5N的导带能量Ec(Alx5Ga1-x5N)之间的差导致的带不连续ΔEc(Alx5Ga1-x5N/GaN)＝Ec(Alx5Ga1-x5N)-Ec(GaN)。该带不连续ΔEc(Alx5Ga1-x5N/GaN)用作对抗GaN沟道层53中存在的电子的下势垒。
在Alz5Ga1-z5N接触层54上，形成源电极5S和漏电极5D。源电极5S和漏电极5D与Alz5Ga1-z5N接触层54形成欧姆接触。在位于源电极5S和漏电极5D之间的区域中，设置栅电极5G，并由此构造出场效应晶体管。在位于源电极5S和漏电极5D之间的区域中，蚀刻掉Alz5Ga1-z5N接触层54的一部分，以形成凹陷部。在该凹陷部上，由SiN构成的绝缘膜55被层压层覆盖GaN沟道层53的暴露前表面。在该凹陷部中，栅电极5G形成在Alz5Ga1-z5N接触层54的上表面上，以使其被嵌入，并且插入由SiN构成的绝缘膜55。栅电极5G的下表面被设置成借助于由SiN构成的绝缘膜与GaN沟道层53的上表面形成肖特基接触(MIS结)。
根据下述的工艺制造具有如图5所示结构的半导体器件。例如，通过MOCVD法，在SiC衬底50的(0001)面上，上述的各个基于III族氮化物的半导体层按以下的表5所示的膜厚度顺序生长。注意的是，所述各个基于III族氮化物的半导体层在SiC衬底50的(0001)面上C轴生长。
[表5]
  各个基于III族氮化物的半导体层   膜厚度
  具有梯度组分的未掺杂的AlGaN缓冲层51   1μm
  未掺杂的Alx5Ga1-x5N下部势垒层52   50nm
  未掺杂的GaN沟道层53   30nm
  N型Alz5Ga1-z5N接触层54   40nm
在这种情况下，当将Alx5Ga1-x5N下部势垒层52的Al组分x5设置为例如x5＝0.1时，将Alz5Ga1-z5N接触层54的Al组分z5设置为例如z5＝0.1可以提供满足以上条件：x5＝z5的结构。另一方面，AlGaN缓冲层51的Al组分x5B(t5B)从衬底50(t5B＝0)向着缓冲层51的前表面(t5B＝1μm)逐渐减小。例如，根据dx5B(t5B)/dt5B＝-0.9μm-1，具有梯度组分的AlGaN缓冲层51的Al组分x5B(t5B)从x5B(t5B＝0)＝1减小为x5B(t5B＝1μm)＝0.1。
在x5＝0.1且z5＝0.1的情况下，在GaN沟道层53和Alz5Ga1-z5N接触层54之间的异质界面的附近产生的二维电子气57的迁移率为大约1500cm2/Vs(20℃)。该二维电子气57的迁移率是良好的值。另外，要积聚的二维电子气57的密度N2d-gas5-1为N2d-gas5-1＝0.9×1013cm-2(20℃)。
GaN沟道层53未被掺杂并且具有低密度的离化杂质，使得离化杂质的扩散得以抑制。另外，GaN沟道层53和Alz5Ga1-z5N接触层54之间的异质界面在原子级是平坦的，使得界面扩散也得以抑制。由于离化杂质扩散和界面扩散的抑制效果，异质界面附近产生的二维电子气57的迁移率表现出上述的良好的值。
在形成源电极5S和漏电极5D的步骤中，首先，在N型Alz5Ga1-z5N接触层54上，例如，沉积并构图诸如Ti、Al、Ni和Au的金属。接着，例如，通过在氮气的气氛下，在850℃的温度下进行合金处理30秒，形成欧姆接触。
接着，使用基于Cl2的气体，蚀刻掉Alz5Ga1-z5N接触层54的一部分，以形成凹陷部。在该凹陷部中，暴露GaN沟道层53的前表面。在凹陷部的蚀刻步骤之后，凹陷部中的GaN沟道层53的膜厚度tchannel 5-G为25nm。当位于源电极5S和漏电极5D之间的区域的宽度WS-D5例如被设定在WS-D5＝5μm处时，该凹陷部的宽度Wrecess5例如被设定在Wrecess5＝2μm处。在这种情况下，凹陷部的深度drecess5被设定在drecess 5＝45nm。
随后，例如，通过使用PECVD法，形成由SiN构成的绝缘膜55。在这种情况下，要形成的SiN的膜厚度选自平坦区域上的tSiN5＝5nm-200nm的范围内。另一方面，在凹陷部的侧壁表面上要形成的SiN的膜厚度tSiN5-well通常等于或小于tSiN5。
图5所示的半导体器件是凹陷部的侧壁表面的倾斜角被设置为90度的示例性实施例，但是倾斜角可以减小成小于90度，以提高凹陷部的侧壁表面的涂覆性。
在沉积由SiN构成的绝缘膜55之后，沉积诸如Ti、Pt和Au的金属，并且通过剥离形成栅电极5G。通过剥离形成的栅电极5G被形成为嵌入在由绝缘膜55涂覆的凹陷部中。凹陷部底部上的栅电极5G的有效栅长度L5G-effect为L5G-effect≈Wrecess5-2×tSiN5-well。在凹陷部的底部上，栅电极5G形成在GaN沟道层53上，并且插入由SiN构成的绝缘膜55，由此构造出肖特基接触(MIS结)。当tSiN5选自tSiN5＝5nm-200nm的范围内时，栅电极5G的有效栅长度LG-effeet和该栅电极5G正下方的绝缘膜的膜厚度tSiN5之比L5G-effect/tSiN5落入400-8的范围内。
例如，在tSiN5≥45nm的情况下，设置drecess5＝45nm，由此凹陷部通过由SiN构成的绝缘膜45嵌入。在这种情况下，在由SiN构成的绝缘膜55的上表面上，形成具有与(Wrecess5-2×tSiN5)相对应的宽度的凹进部，并且栅电极5G被形成为嵌入在该凹进部中。在这种情况下，栅电极5G的有效栅长度L5G-effect对应于(Wrecess5-2×tSiN5)。
另一方面，当tSiN5＝5nm时，设置drecess5＝45nm并且设置过蚀刻的量(drecess5-tcontact5)，并且过蚀刻的量(drecess5-tcontact5)等于绝缘膜的膜厚度tSiN5。注意的是，具体来讲，将绝缘膜的膜厚度tSiN5减小为小于过蚀刻的量(drecess5-tcontact5)不引起任何问题。
用于绝缘膜55的SiN膜的电子亲和力eχ(SiN)eV、Ti的功函数eφ(Ti)eV和沟道层53的GaN的电子亲和力eχ(GaN)eV分别被估算为eχ(SiN)eV＝1.4eV、eφ(Ti)eV＝4.3eV和eφ(GaN)eV＝3.9eV。因此，由于功函数的差而分别使得在SiN绝缘膜55和栅电极5G的Ti之间的界面中形成{eχ(SiN)-eφ(Ti)}eV≈2.9eV的势垒，并且在SiN绝缘膜55和GaN沟道层53之间的界面中形成{eχ(SiN)-eχ(GaN)}eV≈2.5eV的势垒(接触电势差)。注意的是，在GaN沟道层53和Alx5Ga1-x5N下部势垒层52之间的异质界面中，由于带不连续ΔEc(Alx5Ga1-x5N/GaN)而形成势垒(接触电势差)。另外，设置(eχ(GaN)-eφ(Ti))eV≈0.4eV。
因此，在根据图5所示的根据第二示例性实施例的半导体器件结构中，在凹陷部中形成的栅电极5G正下方的区域中的导带的带示意图与图2示意性示出的导带的带示意图十分类似。
通过将具有梯度组分的AlGaN缓冲层51作为其下层，(0001)面上生长的Alx5Ga1-x5N下部势垒层52变得晶格驰豫。通过使用AlN的晶格常数a(AlN)和GaN的晶格常数a(GaN)，下部势垒层52的Alx5Ga1-x5N的晶格常数a(Alx5Ga1-x5N)大致被表示为a(Alx5Ga1-x5N)≈x5·a(AlN)+(1·x5)·a(GaN)。
另一方面，对于Alx5Ga1-x5N下部势垒层52上的GaN沟道层53和Alz5Ga1-z5N接触层54，由于其薄膜厚度，导致它们的晶格常数a都变得基本上等于下部势垒层52的Alx5Ga1-x5N的晶格常数a(Alx5Ga1-x5N)。也就是说，在GaN沟道层53中，在初始的晶格常数a(GaN)变为晶格常数a(Alx5Ga1-x5N)的情况下，出现压应变。另外，因为Alz5Ga1-z5N接触层54的Al组分z5等于Alx5Ga1-x5N下部势垒层52的Al组分x5，没有出现晶格应变。
因为由于晶格应变导致的应变eZZ实质上不存在于Alx5Ga1-x5N下部势垒层52中，所以没有出现压电极化Ppe(Alx5Ga1-x5N)。然而，在Alx5Ga1-x5N下部势垒层52中出现自发极化Psp(Alx5Ga1-x5N)。在C轴生长的情况下，该自发极化Psp(Alx5Ga1-x5N)的方向被取向为从前表面朝向衬底。因此，Alx5Ga1-x5N下部势垒层52中存在的极化P52通常是压电极化Ppe(Alx5Ga1-x5N)和自发极化Psp(Alx5Ga1-x5N)之和，即P52＝Psp(Alx5Ga1-x5N)+Ppe(Alx5Ga1-x5N)。在这种情况下，因为Ppe(Alx5Ga1-x5N)≈0，Alx5Ga1-x5N下部势垒层52中存在的极化P52大致为P52≈Psp(Alx5Ga1-x5N)。
类似地，由于晶格应变导致的应变eZZ实质上不存在于Alz5Ga1-z5N接触层54中，所以没有出现压电极化Ppe(Alz5Ga1-z5N)。在这种情况下，因为Ppe(Alz5Ga1-z5N)≈0，所以Alz5Ga1-z5N接触层54中存在的极化P54大致为P54≈Psp(Alz5Ga1-z5N)。
另一方面，由于晶格应变导致GaN沟道层53中存在压应变eZZ(GaN)≈{a(Alx5Ga1-x5N)-a(GaN)}/a(GaN)，并且出现压电极化Ppe(GaN)。通过使用GaN的压电常数e31(GaN)和e33(GaN)以及弹性常数C13(GaN)和C33(GaN)，该压电极化Ppe(GaN)大致表示为Ppe(GaN)≈2eZZ(GaN)[e31(GaN)-e33(GaN)·{C31(GaN)/C33(GaN)}}。另外，还存在自发极化Psp(GaN)。在C轴生长的情况下，自发极化Psp(GaN)的方向被取向为从前表面朝向衬底。由于压应变eZZ导致的压电极化Ppe(GaN)具有引起自发极化Psp(GaN)的方向。因此，GaN沟道层53中存在的极化P43通常是压电极化Ppe(GaN)和自发极化Psp(GaN)之和，即，P53＝Psp(GaN)+Ppe(GaN)＜Psp(GaN)。
SiN绝缘膜55是多晶或非晶膜。因此，SiN绝缘膜55作为整体没有表现出各向异性并且不产生极化。也就是说，SiN绝缘膜55中的极化P55是P55＝0。
在GaN沟道层53和Alx5Ga1-x5N下部势垒层52之间的界面中，极化P表现出从P53到P52的不连续变化。因此，在该界面中，出现面状的极化电荷σ53。该界面中产生的界面电荷密度σ53/q是σ53/q＝(P53-P52)/q(其中，q是电子的电荷量(单位电荷))。
另外，在SiN绝缘膜55和GaN沟道层53之间的界面中，极化P还表现出从P55到P53的不连续变化。因此，在该界面中，出现面状的极化电荷σ55。界面中产生的界面电荷密度σ55/q是σ55/q＝(P55-P53)/q。另一方面，在SiN绝缘膜55和GaN沟道层53之间的界面中，产生面密度相当大的界面状态。因此，界面中产生的界面电荷通过这种界面状态来补偿，并且在SiN绝缘膜55和GaN沟道层53之间的界面中，没有观察到所产生的界面电荷的有效积聚。
Alx5Ga1-x5N下部势垒层52中存在的极化P52和GaN沟道层53中存在的极化P53取决于构成下部势垒层52的Alx5Ga1-x5N的Al组分(x5)。例如，当x5＝0.1时，计算提供P52/q＝2.13×1013cm-2和P53/q＝1.61×1013cm-2。另外，当Alz5Ga1-z5N接触层54的Al组分z5等于Alx5Ga1-x5N下部势垒层52的Al组分(x5)且z5＝x5＝0.1时，计算提供P54/q＝2.13×1013cm-2。
在这种情况下，在GaN沟道层53和Alx5Ga1-x5N下部势垒层52之间的界面中产生的界面电荷密度σ53/q被估算为σ53/q＝(P53-P52)/q＝-5.28×1012cm-2。另外，在Alz4Ga1-z4N接触层54和GaN沟道层53之间的界面中产生的界面电荷密度σ54/q被估算为σ54/q＝(P54-P53)/q＝+5.28×1012cm-2。
另外，在该示例性实施例中，当未掺杂的Alx5Ga1-x5N用于Alx5Ga1-x5N下部势垒层52并且未掺杂的GaN用于GaN沟道层53时，它们的浅n型杂质(施主)的浓度NSD52和NSD53理想地都为0cm-3。
当栅偏置VG5被设置为VG5＝0V时，如果Alx5Ga1-x5N下部势垒层52和GaN沟道层53都未被掺杂并且NSD52＝0cm-3和NSD53＝0cm-3，则在凹陷部中形成的栅电极5G正下方的区域中，没有提供由于n型杂质的离化产生的电子。因此，由于界面电荷σ53，所以仅在GaN沟道层53和Alx5Ga1-x5N下部势垒层52之间的界面中存在电场。因此，与图2所示的带示意图类似地，GaN沟道层53的导带边Ec(53)在能量上设置成比费米能级Ef高。换言之，在GaN沟道层53中，没有载流子(电子)。因此，具有MIS型栅结构的场效应晶体管处于“正常截止状态”。通过向栅电极5G施加正电压(VG5＞0)，电子积聚在SiN绝缘膜55和GaN沟道层53之间的界面中，由此产生二维电子气，导致其处于“导通状态”。用于将“截止状态”切换到“导通状态”的栅偏置VG5的阈值电压VT变成正电压，并且半导体器件用作增强模式型的场效应晶体管。
在“导通状态”下，SiN绝缘膜55和GaN沟道层53之间的界面的附近积聚的电子在栅电极5G正下方行进。电子的迁移率受GaN沟道层53中存在的离化杂质的离化杂质扩散以及由于SiN绝缘膜55和GaN沟道层53之间的界面的干扰导致的界面扩散的影响。因为GaN沟道层53未被掺杂，因此抑制离化杂质扩散，从而不影响SiN绝缘膜55和GaN沟道层53之间的界面的附近产生的二维电子气的迁移率，由此导致电子迁移率提高。
如图3所示，针对具有图5所示的MIS型栅结构的场效应晶体管而估算的阈值电压VT与SiN绝缘膜55之间的依赖关系与图1所示的针对具有图1所示的MIS型栅结构的场效应晶体管而估算的结果相类似。在NSD53＝0cm-3的情况下，如果Alx5Ga1-x5N下部势垒层52中的浅n型杂质(施主)的浓度NSD52增大，则Alx5Ga1-x5N下部势垒层52的导带能量Ec(52)和费米能级Ef之间的差{Ec(52)-Ef}减小。结果，GaN沟道层53中的导带能量Ec(53)也减小。当Alx5Ga1-x5N下部势垒层52中的浅n型杂质(施主)的浓度NSD52达到满足NSD52·tbarrier5＞|σ53|/q的条件，则即使VG5被设置为VG5＝0V，随着SiN绝缘膜55的膜厚度tSiN5增加，在GaN沟道层53中开始出现载流子(电子)。参照图3所示的估算得出的结果，示出当NSD53＝0cm-3且Alx5Ga1-x5N下部势垒层52中的浅n型杂质(施主)的浓度NSD52落入等于或小于1018cm-3的范围内时，阈值电压VT变成正电压，而不管SiN绝缘膜55的膜厚度tSiN5如何。另一方面，当Alx5Ga1-x5N下部势垒层52中的浅n型杂质(施主)的浓度NSD52达到2×1018cm-3时，在SiN绝缘膜55的膜厚度tSiN5超过3nm的范围内，阈值电压VT变成负电压。
当至少NSD53＝0cm-3且Alx5Ga1-x5N下部势垒层52中的浅n型杂质(施主)的浓度NSD52位于满足NSD52·tbarrier5≤|σ53|/q的条件的范围内时，阈值电压VT变成正电压，而不管SiN绝缘膜55的膜厚度tSiN5如何。因此，具有满足该条件的MIS栅结构的场效应晶体管处于“正常截止状态”。当NSD53＝0cm-3时，即使膜厚度tbarrier5略微发生变化，通过选择Alx5Ga1-x5N下部势垒层52中的浅n型杂质(施主)的浓度NSD52位于满足NSD52·tbarrier5＜|σ53|/q的条件的范围内，阈值电压VT可以保持在VT＞0的范围内。因此，在满足以上条件的范围内，可以稳定地制造增强模式型场效应晶体管。
例如，在NSD52＝0cm-3且NSD53＝0cm-3的情况下，在VG＝0V的热平衡状态下栅电极5G正下方的区域中的导带的带示意图中，在GaN沟道层53和Alx5Ga1-x5N下部势垒层52之间的异质界面中的GaN沟道层53的导带能量Ec(43)在能量上设置得比费米能级Ef高。该异质界面中的GaN沟道层53的导带能量Ec(53)和费米能级Ef之间的差{Ec(53)-Ef}取决于SiN绝缘膜55的膜厚度tSiN5。
参照图3中的结果，当NSD53＝0cm-3时，阈值电压VT与SiN绝缘膜55的膜厚度tSiN5之间的依赖关系根据Alx5Ga1-x5N下部势垒层52中的浅n型杂质(施主)的浓度NSD52变化。例如，即使在NSD53＝0cm-3且NSD52＝0cm-3的情况下，当SiN绝缘膜55的膜厚度tSiN5变化1nm时，阈值电压VT的变化量ΔVT相对小，大约为0.14V。因此，对抗SiN绝缘膜55的膜厚度tSiN5的变化，阈值电压VT的均匀性和再现性良好。
由于构成绝缘膜55的SiN膜的电子亲和力eχ(SiN)eV和与该SiN膜接触的栅电极5G的Ti的功函数eφ(Ti)eV之间的差导致的接触电势差{eχ(SiN)-eφ(Ti)}eV大约为2.9eV。因此，当采用具有Ti/SiN/GaN的MIS结构的栅时，肖特基结(MIS结)的势垒高度Φbarrier增加为高于常规MES型的肖特基结的势垒高度。因此，在具有图5所示的MIS型栅结构的场效应晶体管中，当栅的肖特基结(MIS结)被正向偏置时，正向栅击穿电压也良好。
当将未掺杂的GaN用于GaN沟道层53且NSD53＝0cm-3时，阈值电压VT与绝缘膜的膜厚度的小依赖关系意味着：当栅的肖特基结(MIS结)被反向偏置时，施加到绝缘膜55的内部电场小。因此，以反向偏置抑制隧道电流成分，并且反向泄漏电流也减小。
图6示意性示出图5所示的根据第二示例性实施例的半导体器件结构中除了凹陷部之外存在Alz5Ga1-z5N接触层54的区域的导带的带示意图。
在GaN沟道层53和Alx5Ga1-x5N下部势垒层52之间的界面中，极化P表现出从P53到P52的不连续变化。因此，在该界面中，出现面状的极化电荷σ53。该界面中产生的界面电荷密度σ53/q是σ53/q＝(P53-P52)/q(其中，q是电子的电荷量(单位电荷))。另外，在N型Alz5Ga1-z5N接触层54和GaN沟道层53之间的界面中，极化P表现出从P54到P53的不连续变化。因此，在该界面中，出现面状的极化电荷σ54。界面中产生的界面电荷密度σ54/q是σ54/q＝(P54-P53)/q。
Alx5Ga1-x5N下部势垒层52中存在的极化P52、GaN沟道层53中存在的极化P53和Alz5Ga1-z5N接触层54中存在的P54取决于构成下部势垒层52的Alx5Ga1-x5N的Al组分(x5)和构成接触层54的Alz5Ga1-z5N的Al组分(z5)。例如，当x5＝0.1且z5＝0.1时，计算提供P52/q＝2.13×1013cm-2、P53/q＝1.61×1013cm-2且P54＝2.13×1013cm-2。在这种情况下，在GaN沟道层53和Alx5Ga1-x5N下部势垒层52之间的界面中产生的界面电荷密度σ53/q被估算为σ53/q＝(P53-P52)/q＝-5.28×1012cm-2。在N型Alz5Ga1-z5N接触层54和GaN沟道层53之间的界面中产生的界面电荷密度σ54/q被估算为σ54/q＝(P54-P53)/q＝+5.28×1012cm-2。
在z5＝0.1且x5＝0.1的情况下，在GaN沟道层53和Alx5Ga1-x5N下部势垒层52之间的界面中，产生负界面电荷(σ53)，以及在Alz5Ga1-z5N接触层54和GaN沟道层53之间的界面中，产生正界面电荷(σ54)，并且其总和(σ54+σ53)为(σ54+σ53)＝0。
在GaN沟道层53和Alx5Ga1-x5N下部势垒层52之间的异质界面中，由于带不连续ΔEC(Alx5Ga1-x5N/GaN)形成势垒(接触电势差)。在N型Alz5Ga1-z5N接触层54和GaN沟道层53之间的异质界面中，由于带不连续ΔEC(Alz5Ga1-z5N/GaN)形成势垒(接触电势差)。在这种情况下，当构成下部势垒层52的Alx5Ga1-x5N的Al组分(x5)和构成接触层54的Alz5Ga1-z5N的Al组分(z5)被设置成z5＝x5时，设置ΔEC(Alz5Ga1-z5N/GaN)＝ΔEC(Alx5Ga1-x5N/GaN)。
在(σ54+σ53)＝0的情况下，没有产生由于极化效应导致的载流子。另一方面，如图6中所示，N型Alz5Ga1-z5N接触层54中靠近与GaN沟道层53的界面的部分形成耗尽区。与形成的该耗尽区相关联，载流子从N型Alz5Ga1-z5N接触层54提供到GaN沟道层53，由此产生二维电子气57。因此，要积聚的二维电子气57的密度N2d-gas5-1落入N2d-gas 5-1＜NSD54·tcontact5的范围内。
传统的增强模式型半导体器件具有的问题在于，源和栅之间以及栅和漏之间存在的载流子被耗尽，由此接入电阻增大。相比之下，根据第二示例性实施例的半导体器件具有在沟道层53与接触层54的界面中存在的二维电子气57，而不管其是增强模式型场效应晶体管。因此，源和栅之间以及栅和漏之间的接入电阻减小。当然，因为在N型Alz5Ga1-z5N接触层54上形成欧姆电极，所以漏电极5D和源电极5S之间的接触电阻也减小。也就是说，源和栅之间以及栅和漏之间的沟道电阻减小。由于这些原因，导致寄生电阻也大幅度提高。
注意的是，在第二示例性实施例中，在上述的特定实例中，N型Alz5Ga1-z5N接触层54的Al组分(z5)被设置成等于Alx5Ga1-x5N下部势垒层52的Al组分(x5)。当然，即使z5被设置成大于x5，在N型Alz5Ga1-z5N接触层54和GaN沟道层53之间的界面的附近也积聚电子，由此产生二维电子气57。在z5＞x5的情况下，因为由于极化效应导致的界面电荷之和(σ54+σ53)变成正的，所以如果N型Alz5Ga1-z5N接触层54中的浅n型杂质(施主)的浓度NSD54降低，则形成二维电子气57。在这种情况下，要积聚的二维电子气57的密度N2d-gas5-1落入(σ53+σ54)/q＜N2d-gas5-1＜(NSD54·tcontact5)+(σ53+σ54)/q的范围内。
另外，在N型Alz5Ga1-z5N接触层54和GaN沟道层53之间的界面中积聚二维电子气所必须的所形成势垒的范围内，z5还可以被设置成小于x5。如果z5被设置成z5＜x5，则从N型Alz5Ga1-z5N接触层54提供到GaN沟道层53的载流子(电子)的量必须被设置成大于|σ53+σ54|，这是因为由于极化效应导致的界面电荷之和(σ53+σ54)变成负的。在这种情况下，要积聚的二维电子气的密度N2d-gas5-1落入N2d-gas5-1＜(NSD54·tcontaet5)+(σ53+σ54)/q＜(NSD54·tcontact5)的范围内。
(第三示例性实施例)
以上根据所述的第一示例性实施例或第二示例性实施例的半导体器件是本发明应用于增强模式型场效应晶体管的模式。
另一方面，以下根据第三示例性实施例的半导体器件是本发明应用于耗尽模式型场效应晶体管的模式。具体来讲，根据第三示例性实施例的半导体器件是通过在耗尽模式型场效应晶体管中应用本发明实现接入电阻减小的器件结构的实例。
图7是示意性示出根据第三示例性实施例的半导体器件结构的横截面图。
在图5所示的半导体器件中，衬底60是具有(0001)面的碳化硅(SiC)衬底，缓冲层61是具有膜厚度tbuffer6的、具有梯度组分的AlGaN层，下部势垒层62是具有膜厚度tbarrier6的、未掺杂的Alx6Ga1-x6N层，沟道层63是具有膜厚度tchannel6的未掺杂的GaN层，以及接触层64是具有膜厚度tcontact6的N型Alz6Ga1-z6N层。这里，Alz6Ga1-z6N接触层64的Al组分z6被设置成等于Alx6Ga1-x6N下部势垒层62的Al组分x6。例如，它们被设定在x6＝z6＝0.1。构成下部势垒层62的N型Alx6Ga1-x6N层和构成接触层64的N型Alz6Ga1-z6N接触层64掺杂有浅n型杂质，用于形成浅施主水平。例如，使用硅(Si)作为用于形成浅施主水平的浅n型杂质。构成下部势垒层62的N型Alx6Ga1-x6N层中掺杂的浅n型杂质(施主)的浓度NSD62被设置在例如2×1018cm-3处。构成接触层64的N型Alz6Ga1-z6N接触层中掺杂的浅n型杂质(施主)的浓度NSD64被设置在例如5×1018cm-3处。
在GaN沟道层63和Alz6Ga1-z6N接触层64之间的异质界面中，存在由于GaN的导带能量Ec(GaN)和Alz6Ga1-z6N的导带能量Ec(Alz6Ga1-z6N)之间的差导致的带不连续ΔEc(Alz6Ga1-z6N/GaN)＝Ec(Alz6Ga1-z6N)-Ec(GaN)。结果，在GaN沟道层63和Alz6Ga1-z6N接触层64之间的异质界面附近，积聚电子，由此产生二维电子气67。
另一方面，在GaN沟道层63和Alx6Ga1-x6N下部势垒层62之间的异质界面中，存在由于GaN的导带能量Ec(GaN)和Alx6Ga1-x6N的导带能量Ec(Alx6Ga1-x6N)之间的差导致的带不连续ΔEc(Alx6Ga1-x6N/GaN)＝Ec(Alx6Ga1-x6N)-Ec(GaN)。该带不连续ΔEc(Alx6Ga1-x6N/GaN)用作对抗GaN沟道层63中存在的电子的下势垒。因此，设置了如下结构：电子也可以部分地积聚在GaN沟道层63和Alx6Ga1-x6N下部势垒层62之间的异质界面的附近。
在Alz6Ga1-z6N接触层64上，形成源电极6S和漏电极6D。源电极6S和漏电极6D与Alz6Ga1-z6N接触层54形成欧姆接触。在位于源电极6S和漏电极6D之间的区域中，设置栅电极6G，并由此构造出场效应晶体管。在位于源电极6S和漏电极6D之间的区域中，蚀刻掉Alz6Ga1-z6N接触层64的一部分，以形成凹陷部。在该凹陷部上，由SiN构成的绝缘膜65被层压层覆盖GaN沟道层63的暴露前表面。在该凹陷部中，栅电极6G形成在Alz6Ga1-z4N接触层64的上表面上，以使其被嵌入，并且插入由SiN构成的绝缘膜65。栅电极6G的下表面被设置成借助由SiN构成的绝缘膜与GaN沟道层63的上表面形成肖特基接触(MIS结)。
根据下述的工艺构造具有如图7所示结构的半导体器件。例如，通过MOCVD法，在SiC衬底60的(0001)面上，上述的各个基于III族氮化物的半导体层按以下的表6所示的膜厚度顺序生长。注意的是，所述各个基于III族氮化物的半导体层在SiC衬底60的(0001)面上C轴生长。
[表6]
  各个基于III族氮化物的半导体层   膜厚度
  具有梯度组分的未掺杂的AlGaN缓冲层61   1μm
  N型Alx6Ga1-x6N下部势垒层62   50nm
  未掺杂的GaN沟道层63   30nm
  N型Alz6Ga1-z6N接触层64   40nm
在这种情况下，当将Alx6Ga1-x6N下部势垒层62的Al组分x6设置在例如x5＝0.1处时，将Alz6Ga1-z6N接触层64的Al组分z6设置在例如z5＝0.1处可以提供满足以上条件：x6＝z6的结构。另一方面，由具有梯度组分的AlGaN构成的缓冲层61的Al组分x6B(t6B)从衬底60(t6B＝0)向着缓冲层61的前表面(t6B＝1μm)逐渐减小。例如，具有梯度组分的AlGaN缓冲层61的Al组分x6B(t5B)从x5B(t6B＝0)＝1线性地减小为x6B(t6B＝1μm)＝0.1。
在x6＝0.1且z6＝0.1的情况下，在GaN沟道层63和Alz6Ga1-z6N接触层64之间的异质界面的附近产生的二维电子气67的迁移率为大约1500cm2/Vs(20℃)。该二维电子气67的迁移率是良好的值。另外，要积聚的二维电子气67的密度N2d-gas6-1为N2d-gas6-1＝1.2×1013cm-2(20℃)。
GaN沟道层53未被掺杂并且具有低密度的离化杂质，使得离化杂质的扩散得以抑制。另外，GaN沟道层63和Alz6Ga1-z6N接触层64之间的异质界面在原子级是平坦的，使得界面扩散也得以抑制。由于离化杂质扩散和界面扩散的这种抑制效果，导致异质界面附近产生的二维电子气67的迁移率表现出上述的良好的值。
在形成源电极6S和漏电极6D的步骤中，首先，在N型Alz6Ga1-z6N接触层64上，例如，沉积并构图诸如Ti、Al、Ni和Au的金属。接着，例如，通过在氮气的气氛下，在850℃的温度下进行合金处理30秒，形成欧姆接触。
接着，使用基于Cl2的气体，蚀刻掉Alz6Ga1-z6N接触层64的一部分，以形成凹陷部。在该凹陷部中，暴露GaN沟道层63的前表面。在凹陷部的蚀刻步骤之后，凹陷部中的GaN沟道层63的膜厚度tchannel6-G为25nm。当位于源电极6S和漏电极6D之间的区域的宽度：WS-D6被设置在例如WS-D6＝5μm处时，该凹陷部的宽度Wrecess6被设置在例如Wrecess6＝2μm处。在这种情况下，凹陷部的深度drecess6被设置在drecess 6＝45nm处。
随后，例如，通过使用PECVD法，形成由SiN构成的绝缘膜56。在这种情况下，要形成的SiN的膜厚度选自平坦区域上的tSiN6＝5nm-200nm的范围内。另一方面，在凹陷部的侧壁表面上要形成的SiN的膜厚度tSiN6-well通常等于或小于tSiN6。
图7所示的半导体器件是凹陷部的侧壁表面的倾斜角被设置为90度的示例性实施例，但是倾斜角可以减小成小于90度，以提高凹陷部的侧壁表面的涂覆性。
在沉积由SiN构成的绝缘膜56之后，沉积诸如Ti、Pt和Au的金属，并且通过剥离形成栅电极6G。通过剥离形成的栅电极6G被形成为嵌入在由绝缘膜65涂覆的凹陷部中。凹陷部底部上的栅电极6G的有效栅长度L6G-effect为L6G-effect≈Wrecess6-2×tSiN6-well。在凹陷部的底部上，栅电极6G形成在GaN沟道层63上，并且插入由SiN构成的绝缘膜65，由此构造出肖特基接触(MIS结)。当膜厚度tSiN6选自tSiN6＝5nm-200nm的范围内时，栅电极6G的有效栅长度L6G-effect和该栅电极6G正下方的绝缘膜的膜厚度tSiN6之比L5G-effect/tSiN6落入400-8的范围内。
例如，在tSiN6≥45nm的情况下，设置drecess6＝45nm，由此凹陷部通过由SiN构成的绝缘膜65嵌入。在这种情况下，在由SiN构成的绝缘膜65的上表面上，形成与(Wrecess6-2×tSiN6)相对应的宽度的凹进部，并且栅电极6G被形成为嵌入在该凹进部中。在这种情况下，栅电极6G的有效栅长度L6G-effect对应于(Wrecess6-2×tSiN6三)。
另一方面，当tSiN6＝5nm时，设置drecess6＝45nm并且设置过蚀刻的量(drecess6-tcontact6)＝5nm，并且过蚀刻的量(drecess6-tcontact6)等于绝缘膜的膜厚度tSiN6。注意的是，具体来讲，将绝缘膜的膜厚度tSiN6减小为小于过蚀刻量(drecess6-tcontact6)不会引起任何问题。
用于绝缘膜65的SiN膜的电子亲和力eχ(SiN)eV、Ti的功函数eφ(Ti)eV和沟道层63的GaN的电子亲和力eχ(GaN)eV分别被估算为eχ(SiN)eV＝1.4eV、eφ(Ti)eV＝4.3eV和eφ(GaN)eV＝3.9eV。因此，由于功函数的差，在SiN绝缘膜65和栅电极6G的Ti之间的界面中形成{eχ(SiN)-eφ(Ti)}eV≈2.9eV的势垒，并且在SiN绝缘膜65和GaN沟道层63之间的界面中形成{eχ(SiN)-eχ(GaN)}eV≈2.5eV的势垒(接触电势差)。注意的是，在GaN沟道层63和Alx5Ga1-x5N下部势垒层62之间的异质界面中，由于带不连续ΔEc(Alx6Ga1-x6N/GaN)形成势垒(接触电势差)。另外，设置(eχ(GaN)-eφ(Ti))eV≈0.4eV。
图8示意性示出在图7所示的根据第三示例性实施例的半导体器件结构中，在凹陷部中形成的栅电极6G正下方的区域中的导带的带示意图。图8所示的导带的带示意图示出施加到栅电极6G的栅偏置VG6被设置在VG6＝0V处时的状态。因此，栅电极6G的Ti的电势与费米能级Ef相同。
另外，图9示意性示出图7所示的根据第三示例性实施例的半导体器件结构中的除了凹陷部之外的存在N型Alz5Ga1-z5N接触层64的区域的导带的带示意图。
通过将具有梯度组分的AlGaN缓冲层61作为其下层，(0001)面上生长的Alx6Ga1-x6N下部势垒层62被晶格驰豫。通过使用AlN的晶格常数a(AlN)和GaN的晶格常数a(GaN)，该下部势垒层62的Alx6Ga1-x6N的晶格常数a(Alx6Ga1-x6N)大致被表示为a(Alx6Ga1-x6N)≈x6·a(AlN)+(1-x6)·a(GaN)。
另一方面，对于Alx6Ga1-x6N下部势垒层62上形成的GaN沟道层63和Alz6Ga1-z6N接触层64，由于它们的薄膜厚度，导致它们的晶格常数a变得基本上等于下部势垒层62的Alx6Ga1-x6N的晶格常数a(Alx6Ga1-x6N)。也就是说，在GaN沟道层63中，在初始的晶格常数a(GaN)变为晶格常数a(Alx6Ga1-x6N)的情况下，出现压应变。另外，因为Alz6Ga1-z6N接触层64的铝组分z6等于Alx6Ga1-x6N下部势垒层62的Al组分x6，没有出现晶格应变。
因为由于晶格应变导致的应变eZZ没有基本上存在于Alx6Ga1-x6N下部势垒层62中，所以没有出现压电极化Ppe(Alx6Ga1-x6N)。然而，在Alx6Ga1-x6N下部势垒层62中存在自发极化Psp(Alx6Ga1-x6N)。在C轴生长的情况下，该自发极化Psp(Alx6Ga1-x6N)的方向被取向为从前表面朝向衬底。因此，Alx6Ga1-x6N下部势垒层62中存在的极化P62通常是压电极化Ppe(Alx6Ga1-x6N)和自发极化Psp(Alx6Ga1-x6N)之和，即P62＝Psp(Alx6Ga1-x6N)+Ppe(Alx6Gal-x6N)。在这种情况下，因为Ppe(Alx6Ga1-x6N)≈0，所以Alx6Ga1-x6N下部势垒层62中存在的极化P62大致为P62≈Psp(Alx6Ga1-x6N)。
类似地，由于晶格应变导致的应变eZZ实质上不存在于Alz6Ga1-z6N接触层64中，所以没有出现压电极化Ppe(Alz6Ga1-z6N)。在这种情况下，因为Ppe(Alz6Ga1-z6N)≈0，所以Alz6Ga1-z6N接触层64中存在的极化P64大致为P64≈Psp(Alz6Ga1-z6N)。
另一方面，由于晶格应变导致GaN沟道层63中存在压应变eZZ(GaN)≈{a(Alx6Ga1-x6N)-a(GaN)}/a(GaN)，并且出现压电极化Ppe(GaN)。通过使用GaN的压电常数e31(GaN)和e33(GaN)以及弹性常数C13(GaN)和C33(GaN)，该压电极化Ppe(GaN)大致表示为Ppe(GaN)≈2eZZ(GaN)[e31(GaN)-e33(GaN)·{C31(GaN)/C33(GaN)}}。另外，还存在自发极化Psp(GaN)。在C轴生长的情况下，自发极化Psp(GaN)的方向被取向为从前表面朝向衬底。由于压应变eZZ导致的压电极化Ppe(GaN)具有引起自发极化Psp(GaN)的方向。因此，GaN沟道层53中存在的极化P43通常是压电极化Ppe(GaN)和自发极化Psp(GaN)之和，即，P63＝Psp(GaN)+Ppe(GaN)＜Psp(GaN)。
SiN绝缘膜65是多晶或非晶膜。因此，SiN绝缘膜65作为整体没有表现出各向异性并且不产生极化。也就是说，SiN绝缘膜65中的极化P65是P65＝0。
在GaN沟道层63和Alx6Ga1-x6N下部势垒层62之间的界面中，极化P表现出从P63到P62的不连续变化。因此，在该界面中，出现面状的极化电荷σ63。该界面中产生的界面电荷密度σ63/q是σ63/q＝(P63-P62)/q  (其中，q是电子的电荷量(单位电荷))。
另外，在SiN绝缘膜65和GaN沟道层63之间的界面中，极化P还表现出从P65到P63的不连续变化。因此，在该界面中，出现面状的极化电荷σ65。该界面中产生的界面电荷密度σ65/q是σ65/q＝(P65-P53)/q。另一方面，在SiN绝缘膜65和GaN沟道层63之间的界面中，产生面密度相当大的界面状态。因此，该界面中产生的界面电荷通过这种界面状态补偿，并且在SiN绝缘膜65和GaN沟道层63之间的界面中，没有观察到所产生的界面电荷的有效积聚。
Alx6Ga1-x6N下部势垒层62中存在的极化P62和GaN沟道层63中存在的极化P63取决于构成下部势垒层62的Alx6Ga1-x6N的Al组分(x6)。例如，当x6＝0.1时，计算提供P62/q＝2.13×1013cm-2和P63/q＝1.61×1013cm-2。另外，当Alz6Ga1-z6N接触层64的Al组分z6等于Alx6Ga1-x6N下部势垒层62的Al组分x6且z6＝x6＝0.1时，计算提供P64/q＝2.13×1013cm-2。
在这种情况下，在GaN沟道层63和Alx6Ga1-x6N下部势垒层62之间的界面中产生的界面电荷密度σ63/q被估算为σ63/q＝(P63-P62)/q＝-5.28×1012cm-2。另外，在Alz6Ga1-z6N接触层64和GaN沟道层63之间的界面中产生的界面电荷密度σ64/q被估算为σ64/q＝(P64-P63)/q＝+5.28×1012cm-2。
在GaN沟道层63和Alx6Ga1-x6N下部势垒层62之间的异质界面中，由于带不连续ΔEC(Alx6Ga1-x6N/GaN)形成势垒(接触电势差)。在N型Alz6Ga1-z6N接触层64和GaN沟道层63之间的异质界面中，由于带不连续ΔEC(Alz6Ga1-z6N/GaN)形成势垒(接触电势差)。在这种情况下，当构成下部势垒层62的Alx6Ga1-x6N的Al组分(x6)和构成接触层64的Alz6Ga1-z6N的Al组分(z6)被设置在z6＝x6处时，设置ΔEC(Alz6Ga1-z6N/GaN)＝ΔEC(Alx6Ga1-x6N/GaN)。
在这种情况下，如图9中所示，当z6＝x6＝0.1时，在存在N型Alz5Ga1-z5N接触层64的区域中，在GaN沟道层63和Alx6Ga1-x6N下部势垒层62之间的界面中产生的界面电荷σ63与Alz6Ga1-z6N接触层54和GaN沟道层53之间的界面中产生的界面电荷σ64之和(σ63+σ64)为(σ63+σ64)＝0。在(σ63+σ64)＝0的情况下，不产生由于极化效应导致的载流子。
另一方面，在ΔEc(Alx6Ga1-x6N/GaN)＞2kT的情况下，N型Alx6Ga1-x6N下部势垒层62中、在与GaN沟道层63的异质界面的附近形成耗尽区。另外，在ΔEc(Alz6Ga1-z6N/GaN)＞2kT的情况下，N型Alz6Ga1-z6N下部势垒层64中、在与GaN沟道层63的异质界面的附近形成耗尽区。与形成的该耗尽区相关联，载流子(电子)从N型Alx6Ga1-x6N下部势垒层62和N型Alz6Ga1-z6N下部势垒层64提供到GaN沟道层63。
在这种情况下，要积聚在GaN沟道层63中的二维电子气67的密度N2d-gas6-1落入N2d-gas6-1＜(NSD64·tcontact6)+(NSD64·tbarrier6)的范围内。
另外，在该示例性实施例中，当未掺杂的GaN用于GaN沟道层63时，其n型杂质(施主)的浓度NSD63理想地为0cm-3。
参照图3，在NSD53＝0cm-3且x6＝0.1的情况下，当N型Alx6Ga1-x6N下部势垒层62中的浅n型杂质(施主)的浓度NSD62被设置在例如NSD62＝2×1018cm-3处并且膜厚度tbarrier6被设置在50nm处时，在SiN绝缘膜65的膜厚度tSiN6超过3nm的范围内，阈值电压VT变为负电压。也就是说，在SiN绝缘膜65的膜厚度tSiN6超过3nm的范围内，当VG6被设置在VG6＝0V处时，载流子(电子)停留在GaN沟道层63中。
在这种情形下，VG＝0V的热平衡状态下的栅电极6G正下方的区域中导带的带示意图如图8所示。也就是说，停留在GaN沟道层63中的载流子(电子)积聚在GaN沟道层63和Alx6Ga1-x6N下部势垒层62之间的界面附近。
例如，在NSD62＝2×1018cm-3并且NSD63＝0cm-3的情况下，考虑到VG＝0V的热平衡状态下的栅电极6G正下方的区域中导带的带示意图，随着SiN绝缘膜65的膜厚度tSiN6增大，如下所述地发生变化。例如，在SiN绝缘膜65的膜厚度tSiN6等于或小于3nm的范围内，GaN沟道层63和Alx6Ga1-x6N下部势垒层62之间的异质界面中的GaN沟道层63的导带能量Ec(63)在能量上设置成高于费米能级Ef。在SiN绝缘膜65的膜厚度tSiN6超过3nm的范围内，该异质界面中的GaN沟道层63的导带能量Ec(63)在能量上设置成低于费米能级Ef。以此方式，该异质界面中的GaN沟道层63的导带能量Ec(63)和费米能级Ef之间的差{Ec(63)-Ef}取决于SiN绝缘膜65的膜厚度tSiN6。
至少在Alx6Ga1-x6N下部势垒层62中的浅n型杂质(施主)的浓度NSD62满足条件NSD62·tbarrier6＞|σ63|/q的范围内，SiN绝缘膜65的膜厚度tSiN6增加可以使得阈值电压VT变成负电压。因此，具有满足该条件的MIS型栅结构的场效应晶体管是“正常导通状态”。因此，在满足上述条件的范围内，可以制造出耗尽模式型场效应晶体管。
参照图3中的结果，例如，当N型Alx5Ga1-x5N层中的浅n型杂质(施主)的浓度NSD62被设置成例如2×1018cm-3且膜厚度tbarrier6被设置为tbarrier6＝50nm时，在SiN绝缘膜65的膜厚度tSiN6变化1nm时，阈值电压VT的变化量ΔVT相对小，大约为0.12V。因此，对抗SiN绝缘膜65的膜厚度tSiN6的变化，阈值电压VT的均匀性和再现性良好。
由于构成绝缘膜65的SiN膜的电子亲和力eχ(SiN)eV和与SiN膜接触的栅电极5G的Ti的功函数eφ(Ti)eV之间的差导致的接触电势差{eχ(SiN)-eφ(Ti)}eV大约为2.9eV。因此，当采用具有Ti/SiN/GaN的MIS结构的栅时，肖特基结(MIS结)的势垒高度Φbarrier增加为高于常规MES型的肖特基结的势垒高度。因此，在具有图7所示的MIS型栅结构的场效应晶体管中，当栅的肖特基结(MIS结)被正向偏置时，正向栅击穿电压也良好。
当将未掺杂的GaN用于GaN沟道层53且NSD53＝0cm-3时，阈值电压VT与图3中所示的绝缘膜的膜厚度的小依赖关系意味着：当栅的肖特基结(MIS结)被反向偏置时，施加到绝缘膜55的内部电场小。因此，以反向偏置抑制隧道电流成分，并且反向泄漏电流也减小。
在根据第三示例性实施例的半导体器件中，当构造耗尽模式型场效应晶体管时，电子积聚在沟道层63与接触层64的界面以及沟道层63与下部势垒层62的界面中，并且存在二维电子气67。因此，源和栅之间以及栅和漏之间的接入电阻减小。当然，因为欧姆电极形成在N型Alz6Ga1-z6N接触层64上，所以漏电极6D和源电极6S的接触电阻也减小。由于这些原因，导致寄生电阻也大幅度提高。
注意的是，在第三示例性实施例中，在上述的特定实例中，N型Alz6Ga1-z6N接触层64的Al组分(z6)被设置成等于N型Alx6Ga1-x6N下部势垒层62的Al组分(x6)。当然，即使z6被设置成大于x6，在GaN沟道层63中、与N型Alz6Ga1-z6N接触层64的界面以及与N型Alx5Ga1-x5N下部势垒层62的界面的附近也积聚电子，由此产生二维电子气67。在z6＞x6的情况下，因为由于极化效应导致的界面电荷之和(σ63+σ64)变成正的，所以即使N型Alz6Ga1-z6N接触层64中的浅n型杂质(施主)的浓度NSD64降低，也产生二维电子气67。在这种情况下，要积聚的二维电子气67的密度N2d-gas6-1落入(σ63+σ64)/q＜N2d-gas6-1＜(NSD64·tcontact6)+(NSD62·tcontact6)+(σ63+σ64)/q的范围内。
另外，在N型Alz6Ga1-z6N接触层64和GaN沟道层63之间的界面中积聚二维电子气所必须的形成势垒的范围内，z6还可以被设置成小于x6。如果z6被设置成z6＜x6，则从N型Alx6Ga1-x6N下部势垒层62和N型Alz5Ga1-z5N接触层54提供到GaN沟道层53的载流子(电子)的量必须被设置成大于|σ63+σ64|，这是因为由于极化效应导致的界面电荷之和(σ63+σ64)变成负的。在这种情况下，要积聚的二维电子气的密度N2d-gas6-1落入N2d-gas6-1＜(NSD64·tcontact6)+(NSD62·tbarrier6)+(σ63+σ64)/q＜(NSD64·tcontact6)+(NSD62·tbarrier6)的范围内。
已经参照作为实例的代表性示例性实施例描述了本发明的原理，但是本发明不仅限于上述代表性的示例性实施例，以及显而易见，其包括根据本发明原理的各种模式。
也就是说，在上述的示例性实施例中，已经通过使用采用AlzGa1-zN接触层/InyGa1-yN沟道层/AlxGa1-xN下部势垒层的层压结构的典型实例说明了本发明的原理。
当在所述原理应用到本发明的情况下构造半导体器件时，AlxGa1-xN用作在上述示例性实施例中用于形成下部势垒层的材料，但是还可以使用另一基于III族氮化物的半导体。可以使用例如GaN、InGaN、InAlN和InAlGaN作为用于形成下部势垒层的材料。另外，下部势垒层可以是其平均组分对应于InGaN、AlGaN、InAlN和InAlGaN的超晶格层。
当在所述原理应用到本发明的情况下构造半导体器件时，在上述的示例性实施例中，InyGa1-yN(具体来讲，GaN)用作用于形成沟道层的材料，但是可以使用具有带隙小于下部势垒层的另一基于III族氮化物的半导体。可以使用例如InN、InGaN、AlGaN、InAlN和InAlGaN作为用于形成沟道层的材料。另外，沟道层可以是其平均组分对应于InGaN、AlGaN、InAlN和InAlGaN的超晶格层。在示例性实施例中，沟道层是被掺杂的，但是沟道层的任何部分或者全部可以掺杂有诸如Si等的n型杂质。
当应用本发明原理的半导体器件被构造时，AlzGa1-zN用作在上述示例性实施例中用于形成接触层的材料，但是可以使用具有带隙比沟道层大的另一基于III族氮化物的半导体。可以使用例如GaN、InGaN、InAlN和InAlGaN作为用于形成接触层的材料。另外，接触层可以是其平均组分对应于InGaN、AlGaN、InAlN和InAlGaN的超晶格层。
当应用本发明原理的半导体器件被构造时，采用如下结构：当AlzGa1-zN接触层或AlxGa1-xN下部势垒层掺杂有要形成为N型AlGaN的浅n型杂质(施主)时，AlzGa1-zN接触层或AlxGa1-xN下部势垒层与GaN沟道层接触。可以采用如下结构：在AlzGa1-zN接触层或AlxGa1-xN下部势垒层与GaN沟道层接触的界面中，将未掺杂的AlGaN间隔物层插入在GaN沟道层和N型AlGaN之间。
当应用本发明原理的半导体器件被构造时，Si3N4用作在示例性实施例中用于形成绝缘层的绝缘材料，但是可以使用另一绝缘材料。可以使用例如SiO2、Si1-x-yOxNy、Ga2O3、氧化铝(Al2O3)、氧化锌(ZnO)、氧化镁(MgO)和氧化铪(HfO2)作为用于形成绝缘膜的绝缘材料。可替选地，绝缘膜可以由多个绝缘体构成的层压膜制成，所述绝缘体选自由Si3N4、SiO2、SiON、Ga2O3、Al2O3、ZnO、MgO和HfO2组成的组中。
尽管迄今为止已经参照示例性实施例(及其实例)描述了本发明，但是本发明将不限于上述的示例性实施例(及其实例)。在本发明的范围内，本发明的构成和细节经受本领域的技术人员可以理解的各种更改。
该专利申请要求2008年3月12日在日本提交的日本专利申请No.2008-62510的优先权，其全部内容通过引用结合于此。
工业适用性
根据本发明的半导体器件可以应用于多种基于III族氮化物的半导体器件之中的基于III族氮化物的场效应晶体管的生产，其具有阈值电压的优良均匀性和再现性，同时保持低栅泄漏电流和高电子迁移率，并且还能够以增强模式进行操作。
权利要求书(按照条约第19条的修改)
1.一种使用基于III族氮化物半导体的半导体器件，其特征在于：
所述半导体器件包括双异质结构，所述双异质结构通过顺序层压由晶格驰豫的AlxGa1-xN构成的AlxGa1-xN下部势垒层、由具有压应变的InyGa1-yN构成的InyGa1-yN沟道层和由AlzGa1-zN构成的AlzGa1-zN接触层来构造，其中0≤x≤1，0≤y≤1，0≤z≤1，
其中
AlzGa1-zN的Al组分z大于AlxGa1-xN的Al组分x，其中z≥x，
在所述InyGa1-yN沟道层与所述AlzGa1-zN接触层的界面附近，产生二维电子气，
至少两个欧姆电极被形成为所述AlzGa1-zN接触层上的源电极和漏电极，
在位于所述源电极和所述漏电极之间的区域中设置栅电极，并且由此，所述半导体器件包括由所述栅电极、所述源电极和所述漏电极构成的结构，其能够构成场效应晶体管，
通过蚀刻掉所述AlzGa1-zN接触层而去除所述AlzGa1-zN接触层的一部分直到暴露所述InyGa1-yN沟道层，来在位于所述源电极和所述漏电极之间的区域中设置凹陷部，以及
在插有由多晶硅或非晶物质制成的绝缘膜的情况下，所述栅电极被形成为嵌入在所述凹陷部中。
2.根据权利要求1所述的半导体器件，其中
所述绝缘膜是选自由Si3N4、SiO2、SiON、Al2O3、Ga2O3、ZnO、MgO和HfO2组成的组中的、由多晶或非晶绝缘材料制成的单层膜，或者是包括由多个所述单层膜构成的层压结构的多层膜。
3.根据权利要求1或2所述的半导体器件，其中
所述AlxGa1-xN下部势垒层被掺杂有浅n型杂质，以及
当所述栅电极、所述源电极和所述漏电极被设置成相等的电势时，那么在所述InyGa1-yN沟道层和所述AlxGa1-xN下部势垒层之间的界面附近产生二维电子气。
4.根据权利要求1或2所述的半导体器件，其中
选择所述AlzGa1-zN接触层的Al组分z和所述AlxGa1-xN下部势垒层的Al组分x，使得它们的差(z-x)满足条件(z-x)＞0.02。
5.根据权利要求1或2所述的半导体器件，其中
所述AlzGa1-zN接触层被掺杂有浅n型杂质。
6.根据权利要求1至5中的任一项所述的半导体器件，其中
所述InyGa1-yN沟道层由未被掺杂或者掺杂有浅n型杂质的InyGa1-yN制成，其中0≤y≤1。
7.根据权利要求1至6中的任一项所述的半导体器件，其中
所述AlxGa1-xN下部势垒层、所述InyGa1-yN沟道层和所述AlzGa1-zN接触层中的每个是通过C轴生长而生长的外延膜。
8.根据权利要求1至7中的任一项所述的半导体器件，其中
在等于或大于50meV的范围内，选择带不连续ΔEc(AlzGa1-zN/InyGa1-yN)，该带不连续是由于所述AlzGa1-zN接触层和所述InyGa1-yN沟道层之间的异质结界面处的所述AlzGa1-zN和所述InyGa1-yN之间的导带能量差导致的。
9.根据权利要求1至8中的任一项所述的半导体器件，其中
在等于或大于50meV的范围内，选择带不连续ΔEc(AlxGa1-xN/InyGa1-yN)，该带不连续是由于所述AlxGa1-xN下部势垒层和所述InyGa1-yN沟道层之间的异质结界面处的所述AlxGa1-xN和所述InyGa1-yN之间的导带能量差导致的。
10.根据权利要求1至9中的任一项所述的半导体器件，其中
所述AlxGa1-xN下部势垒层被形成在包括衬底上形成的、在C轴上生长的AluGa1-uN的缓冲层上，其中0≤u≤1。
11.根据权利要求1至10中的任一项所述的半导体器件，其中
在5nm-500nm的范围内选择所述绝缘膜的膜厚度。
12.根据权利要求1或2所述的半导体器件，
其中
所述AlxGa1-xN下势垒层以面密度Nd掺杂有浅n型杂质，
在所述AlxGa1-xN下势垒层和所述InyGa1-yN沟道层之间的界面处，以面密度Np产生由于自发极化效应和压电极化效应导致的负极化电荷，以及
所述面密度Nd和所述面密度Np之间满足以下关系式：Nd≤Np。

Claims (11)

1.一种使用基于III族氮化物半导体的半导体器件，其特征在于：
所述半导体器件包括双异质结构，所述双异质结构通过顺序层压由晶格驰豫的AlxGa1-xN构成的AlxGa1-xN下部势垒层、由具有压应变的InyGa1-yN构成的InyGa1-yN沟道层和由AlzGa1-zN构成的AlzGa1-zN接触层来构造，其中0≤x≤1，0≤y≤1，0≤z≤1，
其中
在所述InyGa1-yN沟道层与所述AlzGa1-zN接触层的界面附近，产生二维电子气，
至少两个欧姆电极被形成为所述AlzGa1-zN接触层上的源电极和漏电极，
在位于所述源电极和所述漏电极之间的区域中设置栅电极，并且由此，所述半导体器件包括由所述栅电极、所述源电极和所述漏电极构成的结构，其能够构成场效应晶体管，
通过蚀刻掉所述AlzGa1-zN接触层而去除所述AlzGa1-zN接触层的一部分直到暴露所述InyGa1-yN沟道层，来在位于所述源电极和所述漏电极之间的区域中设置凹陷部，以及
在插有由多晶硅或非晶物质制成的绝缘膜的情况下，所述栅电极被形成为嵌入在所述凹陷部中。
2.根据权利要求1所述的半导体器件，其中
所述绝缘膜是选自由Si3N4、SiO2、SiON、Al2O3、Ga2O3、ZnO、MgO和HfO2组成的组中的、由多晶或非晶绝缘材料制成的单层膜，或者是包括由多个所述单层膜构成的层压结构的多层膜。
3.根据权利要求1或2所述的半导体器件，其中
所述AlxGa1-xN下部势垒层被掺杂有浅n型杂质，以及
当所述栅电极、所述源电极和所述漏电极被设置成相等的电势时，那么在所述InyGa1-yN沟道层和所述AlxGa1-xN下部势垒层之间的界面附近产生二维电子气。
4.根据权利要求1或2所述的半导体器件，其中
选择所述AlzGa1-zN接触层的Al组分z和所述AlxGa1-xN下部势垒层的Al组分x，使得它们的差(z-x)满足条件(z-x)＞0.02。
5.根据权利要求1或2所述的半导体器件，其中
所述AlzGa1-zN接触层被掺杂有浅n型杂质。
6.根据权利要求1至5中的任一项所述的半导体器件，其中
所述InyGa1-yN沟道层由未被掺杂或者掺杂有浅n型杂质的InyGa1-yN制成，其中0≤y≤1。
7.根据权利要求1至6中的任一项所述的半导体器件，其中
所述AlxGa1-xN下部势垒层、所述InyGa1-yN沟道层和所述AlzGa1-zN接触层中的每个是通过C轴生长而生长的外延膜。
8.根据权利要求1至7中的任一项所述的半导体器件，其中
在等于或大于50meV的范围内，选择带不连续ΔEc(AlzGa1-zN/InyGa1-yN)，该带不连续是由于所述AlzGa1-zN接触层和所述InyGa1-yN沟道层之间的异质结界面处的所述AlzGa1-zN和所述InyGa1-yN之间的导带能量差导致的。
9.根据权利要求1至8中的任一项所述的半导体器件，其中
在等于或大于50meV的范围内，选择带不连续ΔEc(AlxGa1-xN/InyGa1-yN)，该带不连续是由于所述AlxGa1-xN下部势垒层和所述InyGa1-yN沟道层之间的异质结界面处的所述AlxGa1-xN和所述InyGa1-yN之间的导带能量差导致的。
10.根据权利要求1至9中的任一项所述的半导体器件，其中
所述AlxGa1-xN下部势垒层被形成在包括衬底上形成的、在C轴上生长的AluGa1-uN的缓冲层上，其中0≤u≤1。
11.根据权利要求1至10中的任一项所述的半导体器件，其中
在5nm-500nm的范围内选择所述绝缘膜的膜厚度。
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