JP5809802B2 - 半導体装置 - Google Patents

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Description

本発明は、III族窒化物半導体を主材料として含む半導体装置に関する。特には、本発明は、III族窒化物半導体装置の内でも、低ゲートリーク電流、高電子移動度を維持しつつ、閾値電圧の均一性、再現性に優れ、エンハンスメント動作も可能なIII族窒化物系電界効果トランジスタの構造に関する。
図１０は、従来技術による、III族窒化物半導体を利用する電界効果トランジスタ型半導体装置の構造を模式的に示す断面図である。このような電界効果トランジスタ型半導体装置は、例えば、今永らにより報告されている（特許文献１）。
図１０に示す電界効果トランジスタ型半導体装置は、例えば、下記の構成を有している。基板１００は、（０００１）面すなわちＣ面基板、バッファ層１０１は、アンドープの窒化ガリウム（ＧａＮ）または窒化アルミニウム・ガリウム（ＡｌＧａＮ）、電子供給層１０２は、Ｎ型の窒化アルミニウム・ガリウム（Ａｌｘ１０Ｇａ１−ｘ１０Ｎ）、チャネル層１０３は、窒化ガリウム（ＧａＮ）、絶縁層１０４は、アンドープの窒化アルミニウム（ＡｌＮ）である。絶縁層１０４上には、ソース電極１０Ｓ、ドレイン電極１０Ｄが形成され、オーム性接触がとられている。絶縁膜１０４上、ソース電極１０Ｓとドレイン電極１０Ｄに挟まれた部位には、ゲート電極１０Ｇが形成され、ショットキー性接触がとられている。チャネル層１０３と電子供給層１０２の界面は、ＧａＮ／ＡｌＧａＮのヘテロ接合界面、また、絶縁層１０４とチャネル層１０３との界面は、ＡｌＮ／ＧａＮのヘテロ接合界面となっている。このＡｌＮ／ＧａＮ／ＡｌＧａＮのように、チャネル層１０３の上下界面がともにヘテロ接合界面で構成されている半導体装置は、ダブルへテロ構造を有する半導体装置と呼ばれる。
図１１は、図１０に示す、ダブルへテロ構造を有する電界効果トランジスタ型半導体装置における、ゲート電極１０Ｇ直下の伝導帯バンド図を模式的に示す断面図である。ＧａＮと、ＡｌＧａＮ、ＡｌＮとの間には、伝導帯端エネルギーＥｃの差違（バンド不連続）ΔＥｃ（ＡｌＧａＮ／ＧａＮ）、ΔＥｃ（ＡｌＮ／ＧａＮ）が、それぞれ存在している。そのバンド不連続の大きさは、ΔＥｃ（ＡｌＮ／ＧａＮ）＞ΔＥｃ（ＡｌＧａＮ／ＧａＮ）となっている。ダブルへテロ構造では、ＧａＮチャネル層１０３のＡｌＧａＮ電子供給層１０２との界面近傍およびＡｌＮ絶縁層１０４との界面近傍に２次元電子ガス１０７が生成される。図１０に示す構造では、ＧａＮのバンドギャップＥｇ（ＧａＮ）と比較し、絶縁層１０４を構成しているＡｌＮのバンドギャップＥｇ（ＡｌＮ）が大きく、ショットキー障壁ΦＢが増加している。そのため、電界効果トランジスタ型半導体装置の順方向ゲート耐圧が改善されるという特徴がある。
ダブルへテロ構造を有する、電界効果トランジスタ型半導体装置の報告例として、下記の報告がある。
今永らは、ＡｌＮ絶縁層に代えて、ＡｌＮ層と二酸化珪素（ＳｉＯ２）層の積層構造を絶縁層として採用する、ダブルへテロ構造の電界効果トランジスタ型半導体装置も報告している（特許文献２）。
吉田は、ＡｌＮ絶縁層をアンドープＡｌＧａＮで置き換えた、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮのダブルへテロ構造を有する半導体装置を報告している（特許文献３）。アクタス（Ｏ．Ａｋｔａｓ）らも、ＡｌＮ絶縁層をアンドープＡｌＧａＮで置き換えた、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮのダブルへテロ構造を有する半導体装置を報告している（非特許文献１）。
また、ゲート電極と半導体層との間に絶縁膜を挿入する構造を採用した、III族窒化物系半導体装置の報告例として、下記の報告がある。
松尾らには、ＧａＮ／Ｎ型ＡｌＧａＮ／ＧａＮのダブルへテロ構造上に、窒化珪素（ＳｉＮ）絶縁膜を設けた半導体装置を報告している（特許文献４）。
さらに、リー（Ｃ．Ｔ．Ｌｅｅ）らは、ｎ型ＧａＮチャネル層上に酸化ガリウム（Ｇａ２Ｏ３）とＳｉＯ２の積層構造の絶縁膜を形成している、金属−絶縁膜−半導体（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＩＳと略する）構造を有する半導体装置を報告している（非特許文献２）。
特開２０００−２９４７６８号公報 特開２０００−２５２４５８号公報 特開平１１−２６１０５２号公報 特開２００４−３３５９６０号公報 O. Aktas et al., IEEE Electron Device Letters, Vol. 18, No.6, p.293-295, June 1997 Ching-Ting Lee et al., IEEE Electron Device Letters, Vol.24, No.2, p.54-56, February 2003
図１０に例示する、III族窒化物半導体を利用する電界効果トランジスタ型半導体装置では、ＡｌＮ絶縁層１０４を採用することで、図１１に示す、ゲート電極１０Ｇ直下の伝導帯バンド・ダイアグラムとなっている。この絶縁層１０４を構成するＡｌＮの分極効果に起因して、ＧａＮチャネル層１０３とＡｌＮ絶縁層１０４との界面に分極電荷が発生する。この界面に発生する分極電荷に起因して、ＡｌＮ絶縁層１０４の内部には、大きな電界が形成されている。また、ＡｌＧａＮ電子供給層１０２からのキャリア（電子）供給に加えて、ＡｌＮの分極効果による、ＡｌＮ絶縁層１０４からのキャリア（電子）供給もなされている。その結果、エンハンスメント動作化が困難である。さらに、ＡｌＮ絶縁層１０４の膜厚のバラツキに因って、閾値電圧ＶＴの均一性、再現性が大幅に低下する。すなわち、図１０に例示する、ＡｌＮ絶縁層１０４を採用する電界効果トランジスタ型半導体装置は、エンハンスメント動作化が困難であること、ＡｌＮ絶縁層１０４の膜厚のバラツキに因って、閾値電圧ＶＴの均一性、再現性が大幅に低下すること、という二つの構造的な制約を有している。
以下に、上記の二つの構造的な制約の原因となる、絶縁層１０４を構成するＡｌＮの分極効果について詳しく説明する。
図１０に例示する、電界効果トランジスタ型半導体装置では、（０００１）面すなわちＣ面基板上に、III族窒化物半導体層をＣ軸（（０００１）軸）成長している。バッファ層１０１を設けることで、（０００１）面ＡｌＧａＮ電子供給層１０２は格子緩和している。一方、ＡｌＧａＮ電子供給層１０２上にエピタキシャル成長されている、ＧａＮチャネル層１０３とＡｌＮ絶縁層１０４の膜厚は薄いため、格子緩和はなされていない。従って、下層のＡｌＧａＮ電子供給層１０２の格子定数ａ（ＡｌＧａＮ）と、実質的に等しい格子定数ａとなっている。ＧａＮチャネル層１０３とＡｌＮ絶縁層１０４は、ともに、歪格子層となっている。
従って、ＧａＮチャネル層１０３中には、ＧａＮの格子定数ａ（ＧａＮ）と、Ａｌｘ１０Ｇａ１−ｘ１０Ｎの格子定数ａ（Ａｌｘ１０Ｇａ１−ｘ１０Ｎ）の差による、圧縮歪ｅｚｚ（ＧａＮ）≒｛ａ（Ａｌｘ１０Ｇａ１−ｘ１０Ｎ）−ａ（ＧａＮ）｝／ａ（ＧａＮ）が生じている。ＡｌＮ絶縁層１０４中には、ＡｌＮの格子定数ａ（ＡｌＮ）と、Ａｌｘ１０Ｇａ１−ｘ１０Ｎの格子定数ａ（Ａｌｘ１０Ｇａ１−ｘ１０Ｎ）の差による、引っ張り歪ｅｚｚ（ＡｌＮ）≒｛ａ（Ａｌｘ１０Ｇａ１−ｘ１０Ｎ）−ａ（ＡｌＮ）｝／ａ（ＡｌＮ）が生じている。
Ｃ軸成長のＡｌＧａＮ電子供給層１０２中には、歪み応力が存在していないため、ピエゾ分極Ｐｐｅ１０２は発生していない（Ｐｐｅ１０２＝０）が、自発性分極Ｐｓｐ１０２＝Ｐｓｐ（ＡｌＧａＮ）は存在している。ＡｌＧａＮ電子供給層１０２中の分極Ｐ１０２は、一般に、Ｐ１０２＝Ｐｐｅ１０２＋Ｐｓｐ１０２と表されるが、Ｐｐｅ１０２＝０であるため、Ｐ１０２＝Ｐｓｐ１０２となっている。この自発性分極Ｐｓｐ１０４の方向は、表面から基板に向かう方向である。
ＧａＮチャネル層１０３中にも、表面から基板に向かう方向に自発性分極Ｐｓｐ１０３＝Ｐｓｐ（ＧａＮ）が存在している。さらに、ＧａＮチャネル層１０３中には圧縮歪が生じているため、自発性分極Ｐｓｐ１０３を相殺する向きに、ピエゾ分極Ｐｐｅ１０３が発生している。その結果、ＧａＮチャネル層１０３中の分極Ｐ１０３は、Ｐ１０３＝Ｐｐｅ１０３＋Ｐｓｐ１０３＜Ｐｓｐ（ＧａＮ）となる。
ＡｌＮ絶縁層１０４中にも、表面から基板に向かう方向に自発性分極Ｐｓｐ１０４＝Ｐｓｐ（ＡｌＮ）が存在している。さらに、ＡｌＮ絶縁層１０４中には引っ張り歪が生じているため、自発性分極Ｐｓｐ１０４の向きと同じ向きに、ピエゾ分極Ｐｐｅ１０３が発生している。その結果、ＡｌＮ絶縁層１０４中の分極Ｐ１０４は、Ｐ１０４＝Ｐｐｅ１０４＋Ｐｓｐ１０４＞Ｐｓｐ（ＡｌＮ）となる。
従って、ＡｌＧａＮ電子供給層１０２中の分極Ｐ１０２、ＧａＮチャネル層１０３中の分極Ｐ１０３、ＡｌＮ絶縁層１０４中の分極Ｐ１０４は、いずれも、電子供給層１０２を構成するＡｌｘ１０Ｇａ１−ｘ１０ＮのＡｌ組成（ｘ１０）に依存している。例えば、ｘ１０＝０．１の場合、Ｐ１０２／ｑ＝２．１３×１０１３ ｃｍ−２、Ｐ１０３／ｑ＝１．６１×１０１３ ｃｍ−２、Ｐ１０４／ｑ＝７．９０×１０１３ ｃｍ−２と計算される。ここで、ｑ＝１．６×１０−１９ Ｃは素電荷である。
ＧａＮチャネル層１０３とＡｌＧａＮ電子供給層１０２のヘテロ接合界面において、分極Ｐは、Ｐ１０３からＰ１０２へと不連続な変化（Ｐ１０３−Ｐ１０２）をする。その結果、この界面に、分極効果に起因する界面電荷σ１０３が発生する。この界面電荷密度σ１０３／ｑは、σ１０３／ｑ＝（Ｐ１０３−Ｐ１０２）／ｑである。
また、ＡｌＮ絶縁層１０４とＧａＮチャネル層１０３のヘテロ接合界面においても、分極Ｐは、Ｐ１０４からＰ１０３へと不連続な変化（Ｐ１０４−Ｐ１０３）をする。その結果、この界面に、分極効果に起因する界面電荷σ１０４が発生する。この界面電荷密度σ１０４／ｑは、σ１０４／ｑ＝（Ｐ１０４−Ｐ１０３）／ｑである。
例えば、ｘ１０＝０．１の場合、界面電荷密度σ１０３／ｑは、σ１０３／ｑ＝（Ｐ１０３−Ｐ１０２）／ｑ＝−５．２８×１０１２ ｃｍ−２と、界面電荷密度σ１０４／ｑは、σ１０４／ｑ＝（Ｐ１０４−Ｐ１０３）／ｑ＝＋６．２９×１０１３ ｃｍ−２と、それぞれ見積られる。ＧａＮチャネル層１０３とＡｌＧａＮ電子供給層１０２の界面には、負の界面電荷σ１０３が、ＡｌＮ絶縁層１０４とＧａＮチャネル層１０３の界面には、正の界面電荷σ１０４が、それぞれ発生しており、その和（σ１０３＋σ１０４）は、（σ１０３＋σ１０４）／ｑ＞０となっている。そのため、ＡｌＧａＮ電子供給層１０２中に、浅いｎ型不純物（ドナー）を添加していない場合でも、ＧａＮチャネル層１０３中には、（σ１０３＋σ１０４）／ｑに相当する面密度で、電子の供給がなされる。供給された電子は、ＧａＮチャネル層１０３中、少なくとも、ＡｌＧａＮ電子供給層１０２との界面近傍に蓄積され、２次元電子ガス１０７を生成する。その結果、ディプレッション型の半導体装置として機能する。
図１０に示す構造の電界効果トランジスタ型半導体装置について、ＡｌＮ絶縁層１０４の膜厚ｔＡｌＮを種々に変えて、ポアッソン方程式を解くことによって、各膜厚ｔＡｌＮにおける閾値電圧ＶＴを推定する。図１２は、ＡｌＮ絶縁層１０４の各膜厚ｔＡｌＮにおいて、推定される閾値電圧ＶＴを示すグラフである。図１２中には、ＡｌＧａＮ電子供給層１０２中に、浅いｎ型不純物（ドナー）濃度ＮＳＤ１０２を、ＮＳＤ１０２＝０ ｃｍ−３、ＮＳＤ１０２＝２×１０１８ ｃｍ−３に選択した場合について、閾値電圧ＶＴのＡｌＮ絶縁層１０４の膜厚ｔＡｌＮ依存性に関する、推定計算の結果を示す。なお、図１２に示す推定計算では、下記の表１−１に示す条件（パラメータ）を用いている。
Figure 0005809802
 図１２を参照すると、ＡｌＮ絶縁層１０４の内部電界は１０ ＭＶ／ｃｍに達している。その結果、ＡｌＮ絶縁層１０４の膜厚ｔＡｌＮが、１ ｎｍ変化すると、閾値電圧ＶＴが１ Ｖシフトする。すなわち、ＡｌＮ絶縁層１０４の膜厚ｔＡｌＮのバラツキに因って、閾値電圧ＶＴの均一性、再現性が大幅に低下することが確認される。
また、閾値電圧ＶＴを、ＶＴ≧０Ｖとするためには、ＡｌＮ絶縁層１０４の膜厚ｔＡｌＮを、ｔＡｌＮ≦１ ｎｍの範囲に選択する必要があると推定される。ＡｌＮ絶縁層１０４の膜厚ｔＡｌＮの均一性、再現性を考慮すると、ｔＡｌＮ≦１ ｎｍの範囲に高精度で制御することは、技術的に困難であると判断される。一方、ＡｌＮ絶縁層１０４を利用する際の利点、ゲート耐圧の向上効果の観点でも、ｔＡｌＮ≦１ ｎｍの範囲では、その効果を確保することは困難であると判断される。ｔＡｌＮ≦１ ｎｍの範囲では、ＡｌＮ絶縁層１０４の内部電界が強いため、逆バイアス時にはトンネル電流成分が増加してゲートリーク電流が増大するという課題も想定される。
加えて、図１０に例示する構造は、プレーナ構造であるため、エンハンスメント化できたとしても、ソース−ゲート間、ゲート−チャネル間のキャリアが枯渇してしまい、アクセス抵抗が増大してしまうという課題もある。
ダブルへテロ構造を有する、電界効果トランジスタ型半導体装置の報告例として、下記の報告がある。
今永らは、ＡｌＮ絶縁層に代えて、ＡｌＮ層と二酸化珪素（ＳｉＯ２）層の積層構造を絶縁層として採用する、ダブルへテロ構造の電界効果トランジスタ型半導体装置も報告している（特許文献２）。
具体的には、ＡｌＮ絶縁層／ＧａＮチャネル層／Ｎ型ＡｌＧａＮ電子供給層の構造に代えて、ＳｉＯ２絶縁層／ＡｌＮ絶縁層／ＧａＮチャネル層／Ｎ型ＡｌＧａＮ電子供給層の構造を採用している。この構造においても、ＡｌＮ絶縁層が分極効果を有するため、ＡｌＮ絶縁層／ＧａＮチャネル層の界面に、正の界面電荷が、ＧａＮチャネル層／Ｎ型ＡｌＧａＮ電子供給層の界面に、負の界面電荷が発生する。従って、ＳｉＯ２絶縁層／ＡｌＮ絶縁層の領域に存在する内部電界は、同様に高くなる。その際、ＳｉＯ２絶縁層の膜厚ｔＳｉＯ２、ＡｌＮ絶縁層の膜厚ｔＡｌＮのバラツキに因って、閾値電圧ＶＴの均一性、再現性が大幅に低下する点に関しては、同様である。やはり、プレーナ構造であるため、エンハンスメント化した場合に、ソース−ゲート間、ゲート−チャネル間のチャネル抵抗が増大してしまう点も同様である。
逆バイアス時における、ゲートリーク電流に関しては、トンネル電流成分は、ＡｌＮ絶縁層と比較して、ＳｉＯ２絶縁層／ＡｌＮ絶縁層とすることで、抑制される。
吉田は、ＡｌＮ絶縁層をアンドープＡｌＧａＮで置き換えた、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮのダブルへテロ構造を有する半導体装置を報告している（特許文献３）。
具体的には、ＡｌＮ絶縁層／ＧａＮチャネル層／Ｎ型ＡｌＧａＮ電子供給層の構造に代えて、ＡｌＧａＮ絶縁層／ＧａＮチャネル層／Ｎ型ＡｌＧａＮ電子供給層の構造を採用している。この構造においても、ＡｌＧａＮ絶縁層が分極効果を有するため、ＡｌＧａＮ絶縁層／ＧａＮチャネル層の界面に、正の界面電荷が、ＧａＮチャネル層／Ｎ型ＡｌＧａＮ電子供給層の界面に、負の界面電荷が発生する。ＡｌＧａＮ絶縁層に存在する内部電界は、ＡｌＮ絶縁層に存在する内部電界と比較して、低減される。しかし、ＡｌＧａＮ絶縁層を構成するＡｌＧａＮのＡｌ組成が高い場合、その内部電界は、依然として高い水準となる。その際、ＡｌＧａＮ絶縁層の膜厚ｔＡｌＧａＮのバラツキに因って、閾値電圧ＶＴの均一性、再現性が大幅に低下する点に関しては、同様である。やはり、エンハンスメント化した場合に、ソース−ゲート間、ゲート−チャネル間のチャネル抵抗が増大してしまう点も同様である。なお、Ｎ型コンタクト層を設けることで、オーミック電極とチャネル層の間のコンタクト抵抗は低減されている。
アクタス（Ｏ．Ａｋｔａｓ）らも、ＡｌＮ絶縁層をアンドープＡｌＧａＮで置き換えた、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮのダブルへテロ構造を有する半導体装置を報告している（非特許文献１）。
具体的には、ＡｌＮ絶縁層／ＧａＮチャネル層／Ｎ型ＡｌＧａＮ電子供給層の構造に代えて、ＡｌＧａＮ絶縁層／ＧａＮチャネル層／ＡｌＧａＮスペーサ層／Ｎ型ＡｌＧａＮ電子供給層の構造を採用している。この構造においても、ＡｌＧａＮ絶縁層が分極効果を有するため、ＡｌＧａＮ絶縁層／ＧａＮチャネル層の界面に、正の界面電荷が、ＧａＮチャネル層／Ｎ型ＡｌＧａＮ電子供給層の界面に、負の界面電荷が発生する。ＡｌＧａＮ絶縁層に存在する内部電界は、ＡｌＮ絶縁層に存在する内部電界と比較して、低減される。しかし、ＡｌＧａＮ絶縁層を構成するＡｌＧａＮのＡｌ組成が高い場合、その内部電界は、依然として高い水準となる。その際、ＡｌＧａＮ絶縁層の膜厚ｔＡｌＧａＮのバラツキに因って、閾値電圧ＶＴの均一性、再現性が大幅に低下する点に関しては、同様である。やはり、エンハンスメント化した場合に、ソース−ゲート間、ゲート−チャネル間のチャネル抵抗が増大してしまう点も同様である。
また、ゲート電極と半導体層との間に絶縁膜を挿入する構造を採用した、III族窒化物系半導体装置の報告例として、下記の報告がある。
松尾らには、ＧａＮ／Ｎ型ＡｌＧａＮ／ＧａＮのダブルへテロ構造上に、窒化珪素（ＳｉＮ）絶縁膜を設けた半導体装置を報告している（特許文献４）。
具体的には、ＧａＮ応力緩和層／Ｎ型ＡｌＧａＮチャンネル層／ＧａＮバッファ層の構造を採用している。この構造では、Ｎ型ＡｌＧａＮチャンネル層／ＧａＮバッファ層の界面に発生する正の界面電荷と、ＧａＮ応力緩和層／Ｎ型ＡｌＧａＮチャンネル層の界面に発生する負の界面電荷とは、互いに相殺する状態となる。その相殺効果を利用することで、エンハンスメント型動作の電界効果トランジスタを構成している。
図１３は、このＧａＮ応力緩和層／Ｎ型ＡｌＧａＮチャンネル層／ＧａＮバッファ層の構造を採用している半導体装置において、ＳｉＮ絶縁層の膜厚ｔＳｉＮを種々に変えて、ポアッソン方程式を解くことによって、各膜厚ｔＳｉＮにおける閾値電圧ＶＴを推定した結果を示す。図１３中には、Ｎ型ＡｌＧａＮチャンネル層中の、浅いｎ型不純物（ドナー）濃度Ｎｄとその膜厚ｔを変更した場合について、閾値電圧ＶＴのＳｉＮ絶縁層の膜厚ｔＳｉＮ依存性に関する、推定計算の結果を示す。なお、図１３に示す推定計算では、下記の表１−２に示す条件（パラメータ）を用いている。
Figure 0005809802
 図１３を参照すると、閾値電圧ＶＴのＳｉＮ膜厚依存性は比較的小さく、ＳｉＮ絶縁層の膜厚のバラツキに起因する、閾値電圧ＶＴの均一性、再現性の低下は、顕著に改善されている。閾値電圧ＶＴが正（ＶＴ≧０Ｖ）となる、Ｎ型ＡｌＧａＮチャンネル層中の、浅いｎ型不純物（ドナー）濃度Ｎｄとその膜厚ｔの範囲（ｔ×Ｎｄ）は、（ｔ×Ｎｄ）≦（２ｎｍ）×（５×１０１７ｃｍ−３）程度の極く狭い範囲である。すなわち、少なくとも、ＧａＮ応力緩和層／Ｎ型ＡｌＧａＮチャンネル層部分は、空乏化する必要があるため、前記の制約を満足する必要がある。
エピタキシャル成長において、ノンドープの状態においても、残留ドナー濃度が、１×１０１７ｃｍ−３程度存在する場合も少なくない。その点を考慮すると、エンハンスメント型動作の電界効果トランジスタを安定に作製する上では、プロセスマージンが狭いという課題を有している。
なお、エンハンスメント化した場合に、ソース−ゲート間、ゲート−チャネル間において、ＧａＮ応力緩和層／Ｎ型ＡｌＧａＮチャンネル層／ＧａＮバッファ層の領域に存在するキャリアの面密度は、（ｔ×Ｎｄ）程度となっている。従って、（ｔ×Ｎｄ）は、前記の相対的に低い範囲に設定されているため、エンハンスメント動作時の寄生抵抗は、相対的に高い水準となっている。
さらに、リー（Ｃ．Ｔ．Ｌｅｅ）らは、ｎ型ＧａＮチャネル層上に酸化ガリウム（Ｇａ２Ｏ３）とＳｉＯ２の積層構造の絶縁膜を形成している、金属−絶縁膜−半導体（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＩＳと略する）構造を有する半導体装置を報告している（非特許文献２）。
具体的には、ＳｉＯ２絶縁膜／Ｇａ２Ｏ３光化学酸化膜／ｎ型ＧａＮ層の構造を採用している。Ｇａ２Ｏ３光化学酸化膜は、ｎ型ＧａＮ層表面を光化学的に酸化処理して形成している。ＳｉＯ２とＧａ２Ｏ３は、分極効果を有していない。従って、ＭＯＳ構造に類するゲート部が構成されている。
このＭＯＳ構造では、絶縁膜を構成するＳｉＯ２およびＧａ２Ｏ３のバンドギャップが大きく、ショットキー障壁高さが増加し、順方向ゲート耐圧が改善されるという特徴がある。また、絶縁膜は分極を発生せず、閾値電圧ＶＴの均一性、再現性は良好である。
しかしながら、このＭＯＳ構造では、チャネル領域は、ｎ型ＧａＮ層で構成されており、その電子移動度は、該ｎ型ＧａＮ層中に存在するイオン化不純物（ドナー）による散乱に依存している。例えば、ｎ型ＧａＮ層中の電子濃度が、３．２２×１０１７ｃｍ−３の場合、電子のホール移動度は３５０ ｃｍ２／Ｖｓであることが報告されている。一方、Ｎ型ＡｌＧａＮ／ＧａＮへテロ接合を利用し、所謂、選択ドープ構造を形成する場合、このヘテロ接合界面に生成する２次元電子ガスでは、電子移動度の典型的な値が１０００〜２０００ ｃｍ２／Ｖｓである。従って、ＳｉＯ２絶縁膜／Ｇａ２Ｏ３光化学酸化膜／ｎ型ＧａＮ層のＭＯＳ構造では、該ｎ型ＧａＮ層中に存在するイオン化不純物（ドナー）による散乱に起因して、電子の移動度は、選択ドープ構造における２次元電子ガスの移動度よりも、顕著に低い値となっている。
ＳｉＯ２絶縁膜／Ｇａ２Ｏ３光化学酸化膜／ｎ型ＧａＮ層のＭＯＳ構造では、ｎ型ＧａＮ層の膜厚ｔとその浅いｎ型不純物（ドナー）濃度Ｎｄについて、（ｔ×Ｎｄ）を低減させると、エンハンスメント化は可能と考えられる。一方、（ｔ×Ｎｄ）を低減させると、エンハンスメント動作時のアクセス抵抗が増大するという課題が生じる。
その他、エンハンスメント動作時、ゲート電極に大きな順方向バイアスを印加して、Ｇａ２Ｏ３光化学酸化膜／ｎ型ＧａＮ層の界面に、電子の蓄積が生じた場合、この界面の電子の移動度は、下記の散乱機構の影響を受ける。すなわち、ｎ型ＧａＮ層中のイオン化不純物（ドナー）による不純物散乱に加えて、Ｇａ２Ｏ３光化学酸化膜／ｎ型ＧａＮ層の界面ラフネスに起因した界面散乱が、この界面の電子の移動度を制限する要因となる。
上述する従来のIII族窒化物半導体を利用する電界効果トランジスタ型半導体装置は、エンハンスメント動作が可能な構成を選択する際、閾値電圧ＶＴの均一性、再現性を高くし、同時に、チャネル領域における電子移動度を高くし、ショットキー障壁が高くでき、順方向ゲート耐圧の改善がなされるという特性を全て満たすものとはなっていない。
本発明は、上記の課題を解決するものである。本発明の目的は、III族窒化物半導体を利用する電界効果トランジスタ型半導体装置へと適用した際、ショットキー障壁が高く、順方向ゲート耐圧が改善され、チャネル領域における電子移動度が高く、閾値電圧ＶＴの均一性、再現性に優れた半導体装置を提供することにある。特には、本発明の目的は、エンハンスメント動作可能な電界効果トランジスタ型半導体装置への適用も可能であり、より安定的にエンハンスメント動作を実現することができ、エンハンスメント化した場合においても、ソース−ゲート間、ゲート−ドレイン間のチャネル抵抗の増大も抑制できる、III族窒化物半導体を利用する半導体装置を提供することにある。
上記の目的を達成するため、本発明においては、III族窒化物半導体を利用する半導体装置において、下記の構成を採用している。例えば、III族窒化物半導体を利用する電界効果トランジスタ型半導体装置に適用する際、上記の目的を達成するため、下記の構成を採用している。
まず、ゲート電極直下のチャネル領域では、ＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）からなるチャネル層の表面に、多結晶またはアモルファスからなる絶縁膜を介してゲート電極が設けられる構造を採用し、ショットキー障壁を高く、順方向ゲート耐圧を改善している。また、ＩｎｙＧａ１−ｙＮチャネル層の下層に、格子緩和したＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）からなる下部障壁層を設け、ＩｎｙＧａ１−ｙＮチャネル層とＡｌｘＧａ１−ｘＮ下部障壁層との界面が、キャリア（電子）に対する障壁として機能する状態としている。
一方、ゲート電極直下のチャネル領域を除く、ソース−ゲート間、ゲート−ドレイン間の領域では、ＩｎｙＧａ１−ｙＮチャネル層の上層として、ＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）からなるコンタクト層を設ける。その際、ＡｌｚＧａ１−ｚＮコンタクト層とＩｎｙＧａ１−ｙＮチャネル層のヘテロ接合界面も、キャリア（電子）に対する障壁として機能する状態としている。ソース電極、ドレイン電極として利用するオーミック電極を、ＡｌｚＧａ１−ｚＮコンタクト層上に形成する。その結果、ソース−ゲート間、ゲート−ドレイン間の領域では、ＡｌｚＧａ１−ｚＮコンタクト層／ＩｎｙＧａ１−ｙＮチャネル層／ＡｌｘＧａ１−ｘＮ下部障壁層のダブルへテロ構造が構成され、キャリア（電子）は、ＩｎｙＧａ１−ｙＮチャネル層中に蓄積される。その際、少なくとも、ＡｌｚＧａ１−ｚＮコンタクト層とＩｎｙＧａ１−ｙＮチャネル層のヘテロ接合界面の近傍に蓄積されるキャリア（電子）は、２次元電子ガスを生成する状態とする。
一方、ＩｎｙＧａ１−ｙＮチャネル層の膜厚と、ＡｌｘＧａ１−ｘＮ下部障壁層の膜厚、浅いｎ型不純物（ドナー）濃度を適正に選択すると、ゲート電極直下のチャネル領域では、ゲート電圧ＶＧ＝０の時、ＩｎｙＧａ１−ｙＮチャネル層中には、キャリア（電子）が蓄積されていない状態とできる。すなわち、閾値電圧ＶＴが、ＶＴ＞０の範囲とすることができ、エンハンスメント動作を達成できる。
すなわち、本発明にかかる半導体装置は、
III族窒化物半導体を利用する半導体装置であって、
該半導体装置は、
格子緩和したＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）からなるＡｌｘＧａ１−ｘＮ下部障壁層、圧縮歪を有するＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）からなるＩｎｙＧａ１−ｙＮチャネル層、ＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）からなるＡｌｚＧａ１−ｚＮコンタクト層が、順次積層されてなるダブルへテロ構造を具え、
ＩｎｙＧａ１−ｙＮチャネル層の、ＡｌｚＧａ１−ｚＮコンタクト層との界面近傍には、２次元電子ガスが生成されており、
ＡｌｚＧａ１−ｚＮコンタクト層上には、ソース電極とドレイン電極として、少なくとも、二つのオーミック電極が形成されており、
ソース電極とドレイン電極で挟まれた領域に、ゲート電極が設けられ、該ゲート電極と、ソース電極とドレイン電極により、電界効果トランジスタを構成可能な構造を備えており、
ソース電極とドレイン電極で挟まれた領域には、
前記ＡｌｚＧａ１−ｚＮコンタクト層の一部を前記ＩｎｙＧａ１−ｙＮチャネル層が露出するまでエッチング除去して形成されるリセス部が設けられ、
該リセス部に、多結晶またはアモルファスからなる絶縁膜を介して、前記ゲート電極が埋め込まれるように形成されている
ことを特徴とする半導体装置である。
本発明にかかる半導体装置においては、
分極効果に起因して、ＡｌｘＧａ１−ｘＮ下部障壁層とＩｎｙＧａ１−ｙＮチャネル層のへテロ接合界面に負の界面電荷が発生するため、絶縁膜の膜厚、ならびにＡｌｘＧａ１−ｘＮ下部障壁層中の浅いｎ型不純物（ドナー）濃度を変えることにより、制御可能な閾値電圧ＶＴの範囲は広がっている。すなわち、絶縁膜の膜厚、ならびにＡｌｘＧａ１−ｘＮ下部障壁層中の浅いｎ型不純物（ドナー）濃度を変えることにより、作製される電界効果トランジスタの動作モードを、閾値電圧ＶＴ≦０のディプレッションモードと、閾値電圧ＶＴ＞０のエンハンスメントモードのいずれに選択することが可能となる。
その際、リセス部以外の領域では、ＡｌｚＧａ１−ｚＮコンタクト層とＩｎｙＧａ１−ｙＮチャネル層のへテロ接合界面には２次元電子が生成されるため、ソース−ゲート間抵抗、ゲート−ドレイン間抵抗の増加も大幅に抑制される。すなわち、従来、エンハンスメント化した場合に、特に顕著であった、ソース−ゲート間抵抗、ゲート−ドレイン間抵抗の増加を回避することができる。
一方、ゲート電極直下のチャネル領域では、ゲート電極／絶縁膜／ＩｎｙＧａ１−ｙＮチャネル層のＭＩＳ構造が構成されるが、その絶縁膜自体は、分極電界を生成していないため、閾値電圧ＶＴの絶縁膜膜厚依存性が比較的小さくなる。従って、絶縁膜の膜厚のバラツキに起因する、閾値電圧ＶＴのバラツキは抑制され、閾値電圧ＶＴの均一性、再現性が改善される。また、ゲート電極／絶縁膜／ＩｎｙＧａ１−ｙＮチャネル層のＭＩＳ構造を採用することで、ゲート電極／絶縁膜間の接触電位差（障壁高さ）が大きく、ゲートリーク電流も低減される。電界効果トランジスタを構成する際、ゲート電極直下のチャネル領域では、ＯＮ状態において、ＡｌｘＧａ１−ｘＮ下部障壁層とＩｎｙＧａ１−ｙＮチャネル層のへテロ接合界面にキャリア（電子）が蓄積され、２次元電子ガスが生成する。その際、ＡｌｘＧａ１−ｘＮ下部障壁層とＩｎｙＧａ１−ｙＮチャネル層のへテロ接合界面は、原子レベルで平坦な界面とでき、また、ＩｎｙＧａ１−ｙＮチャネル層自体はアンドープにすることもできる。その結果、ＯＮ状態において、ゲート電極直下のチャネル領域に生成する２次元電子ガスの移動度の向上が可能である。
以上の効果は、半導体装置の高耐圧化、低損失化に寄与するところが大である。
図１は、本発明の第一の実施形態にかかる半導体装置の構造を模式的に示す断面図である。 図２は、図１に例示する、本発明の第一の実施形態にかかる半導体装置の構造において、リセス部に形成されているゲート電極４Ｇの直下の伝導帯バンド図を模式的に示す図である。 図３は、図１に例示する、本発明の第一の実施形態にかかる半導体装置の構造において、該電界効果トランジスタをＯＮ状態とするため、ゲート電極に印加されるゲート電圧に相当する、閾値電圧ＶＴ（Ｖ）のゲート絶縁膜の膜厚依存性を示すグラフである。 図４は、図１に例示す、本発明の第一の実施形態にかかる半導体装置の構造において、アンドープＡｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４の直下の伝導帯バンド図を模式的に示す図である。 図５は、本発明の第二の実施形態にかかる半導体装置の構造を模式的に示す断面図である。 図６は、図５に例示する、本発明の第二の実施形態にかかる半導体装置の構造において、Ｎ型Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層５４の直下の伝導帯バンド図を模式的に示す図である。 図７は、本発明の第三の実施形態にかかる半導体装置の構造を模式的に示す断面図である。 図８は、図７に例示する、本発明の第三の実施形態にかかる半導体装置の構造において、リセス部に形成されているゲート電極６Ｇの直下の伝導帯バンド図を模式的に示す図である。 図９は、図７に例示する、本発明の第三の実施形態にかかる半導体装置の構造において、Ｎ型Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層６４の直下の伝導帯バンド図を模式的に示す図である。 図１０は、ＡｌＮ絶縁層１０４を電子供給層として利用する、従来の半導体装置の構造を模式的に示す断面図である。 図１１は、図１０に例示する、従来の半導体装置の構造において、ＡｌＮ絶縁層１０４上に形成されているゲート電極１０Ｇの直下の伝導帯バンド図を模式的に示す図である。 図１２は、図１０に例示する、従来の半導体装置の構造において、該電界効果トランジスタをＯＮ状態とするため、ゲート電極に印加されるゲート電圧に相当する、閾値電圧ＶＴ（Ｖ）のＡｌＮ絶縁膜の膜厚依存性を示すグラフである。 図１３は、ＧａＮバッファ層上に形成したＡｌＧａＮ下部障壁層を利用する、従来の半導体装置の構造において、該電界効果トランジスタをＯＮ状態とするため、ゲート電極に印加されるゲート電圧に相当する、閾値電圧ＶＴ（Ｖ）のＳｉＮ絶縁膜の膜厚依存性を示すグラフである。
符号の説明
４０、５０、６０、１００ ・・・ 基板
４１、５１、６１、１０１ ・・・ バッファ層
４２、５２、６２、１０２ ・・・ ＡｌＧａＮ下部障壁層
４３、５３、６３、１０３ ・・・ ＧａＮチャネル層
４４、５４、６４ ・・・ ＡｌＧａＮコンタクト層
４５、５５、６５ ・・・ ＳｉＮ膜
４７、５７、６７、１０７ ・・・ ２次元電子ガス
４Ｓ、５Ｓ、６Ｓ、１０Ｓ ・・・ ソース電極
４Ｄ、５Ｄ、６Ｄ、１０Ｄ ・・・ ドレイン電極
４Ｇ、５Ｇ、６Ｇ、１０Ｇ ・・・ ゲート電極
１０４ ・・・ ＡｌＮ絶縁層
以下に、本発明にかかる半導体装置をさらに詳しく説明する。
本発明の半導体装置は、
III族窒化物半導体を利用する半導体装置であって、
該半導体装置は、
格子緩和したＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）からなるＡｌｘＧａ１−ｘＮ下部障壁層、圧縮歪を有するＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）からなるＩｎｙＧａ１−ｙＮチャネル層、ＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）からなるＡｌｚＧａ１−ｚＮコンタクト層が、順次積層されてなるダブルへテロ構造を具え、
ＩｎｙＧａ１−ｙＮチャネル層の、ＡｌｚＧａ１−ｚＮコンタクト層との界面近傍には、２次元電子ガスが生成されており、
ＡｌｚＧａ１−ｚＮコンタクト層上には、ソース電極とドレイン電極として、少なくとも、二つのオーミック電極が形成されており、
ソース電極とドレイン電極で挟まれた領域に、ゲート電極が設けられ、該ゲート電極と、ソース電極とドレイン電極により、電界効果トランジスタを構成可能な構造を備えており、
ソース電極とドレイン電極で挟まれた領域には、
前記ＡｌｚＧａ１−ｚＮコンタクト層の一部を前記ＩｎｙＧａ１−ｙＮチャネル層が露出するまでエッチング除去して形成されるリセス部が設けられ、
該リセス部に、多結晶またはアモルファスからなる絶縁膜を介して、前記ゲート電極が埋め込まれるように形成されている
ことを特徴とする半導体装置である。
その際、前記絶縁膜は、Ｓｉ３Ｎ４、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯ、ＭｇＯ、ＨｆＯ２からなる群より選択される、絶縁材料の多結晶またはアモルファスからなる単層膜、あるいは、前記単層膜の複数で構成される積層構造の多層膜であることが好ましい。
本発明の半導体装置では、下記の三種の形態を採用することができる。
第一の形態では、
前記ＡｌｚＧａ１−ｚＮコンタクト層のＡｌ組成ｚを、前記ＡｌｘＧａ１−ｘＮ下部障壁層のＡｌ組成ｘよりも大きく選択する。
第二の形態では、
前記ＡｌｘＧａ１−ｘＮ下部障壁層には、浅いｎ型不純物が添加されており、
前記ゲート電極と、ソース電極とドレイン電極を、等しい電位とする際、
前記ＩｎｙＧａ１−ｙＮチャネル層の、前記ＡｌｘＧａ１−ｘＮ下部障壁層との界面近傍には、２次元電子ガスが生成されている形態とする。
第三の形態では、
前記ＡｌｚＧａ１−ｚＮコンタクト層には、浅いｎ型不純物が添加されている形態とする。
例えば、前記第一の形態と、第三の形態の何れかを採用する際には、
作製される電界効果トランジスタの閾値電圧ＶＴが正である態様を達成することが可能である。
本発明の半導体装置では、通常、下記の構造を選択することが好ましい。
前記ＩｎｙＧａ１−ｙＮチャネル層は、アンドープ、または浅いｎ型不純物が添加されたＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）からなる構造を選択することが好ましい。
前記ＡｌｘＧａ１−ｘＮ下部障壁層、ＩｎｙＧａ１−ｙＮチャネル層、ＡｌｚＧａ１−ｚＮコンタクト層は、いずれも、Ｃ軸成長エピタキシャル膜である構造を選択することが好ましい。
前記ＡｌｚＧａ１−ｚＮコンタクト層とＩｎｙＧａ１−ｙＮチャネル層のヘテロ接合界面における、前記ＡｌｚＧａ１−ｚＮとＩｎｙＧａ１−ｙＮとの伝導帯エネルギー差によるバンド不連続ΔＥｃ（ＡｌｚＧａ１−ｚＮ／ＩｎｙＧａ１−ｙＮ）は、５０ｍｅＶ以上の範囲に選択されている構造を選択することが好ましい。
前記ＡｌｘＧａ１−ｘＮ下部障壁層とＩｎｙＧａ１−ｙＮチャネル層のヘテロ接合界面における、前記ＡｌｘＧａ１−ｘＮとＩｎｙＧａ１−ｙＮとの伝導帯エネルギー差によるバンド不連続ΔＥｃ（ＡｌｘＧａ１−ｘＮ／ＩｎｙＧａ１−ｙＮ）は、５０ｍｅＶ以上の範囲に選択されている構造を選択することが好ましい。
基板上に形成されている、Ｃ軸成長のＡｌｕＧａ1-uＮ（０≦ｕ≦1）を含むバッファ層上に、前記ＡｌｘＧａ１−ｘＮ下部障壁層が、形成されている構造を選択することが好ましい。例えば、基板上に形成されている、アンドープの傾斜組成ＡｌＧａＮからなるバッファ層上に、前記ＡｌｘＧａ１−ｘＮ下部障壁層は、形成されている構造を選択することが好ましい。バッファ層として、前記アンドープの傾斜組成ＡｌＧａＮに代えて、下記の層を利用することもできる。例えば、バッファ層として、厚さ方向に階段状にＡｌ組成を変化させたアンドープのＡｌＧａＮ層を利用することができる。同様に、アンドープのＡｌＧａＮ／ＧａＮ超格子層において、厚さ方向にＡｌＧａＮ層とＧａＮ層の膜厚比を変化させたものを、バッファ層に用いてもよい。あるいは、アンドープのＡｌＮ／ＧａＮ超格子層において、厚さ方向にＡｌＮ層とＧａＮ層の膜厚比を変化させたものを、バッファ層に用いてもよい。
前記絶縁膜の膜厚は、５０ｎｍ〜５００ｎｍの範囲に選択されている構造を選択することが好ましい。
上述の本発明にかかる半導体装置における、好ましい形態について、さらに説明する。
まず、前記ＡｌｘＧａ１−ｘＮ下部障壁層、ＩｎｙＧａ１−ｙＮチャネル層、ＡｌｚＧａ１−ｚＮコンタクト層は、順次積層されたエピタキシャル膜が利用される。
本発明にかかる半導体装置では、基板上に、前記ＡｌｘＧａ１−ｘＮ下部障壁層、ＩｎｙＧａ１−ｙＮチャネル層、ＡｌｚＧａ１−ｚＮコンタクト層を、順次エピタキシャル成長して、積層構造を作製する。その際、基板上に、まず、エピタキシャル成長により、バッファ層を形成した後、前記ＡｌｘＧａ１−ｘＮ下部障壁層、ＩｎｙＧａ１−ｙＮチャネル層、ＡｌｚＧａ１−ｚＮコンタクト層を順次積層する。
基板上にエピタキシャル成長により、バッファ層を形成する工程では、まず、下地層として、ノンドープのＡｌＮ薄膜を成長させ、核生成層として利用することが好ましい。ノンドープのＡｌＮ薄膜自体は、絶縁性の薄膜となる。次いで、核生成層を、下地層として、III族窒化物系半導体からなるバッファ層をエピタキシャル成長により形成する。
核生成層として利用する、ノンドープのＡｌＮ薄膜の膜厚：ｔｎｕｃｌｅａｒは、１０ｎｍ〜５００ｎｍの範囲に選択する。バッファ層として、ＡｌＵＧａ１−ＵＮ（０＜ｕ≦１）を利用する。ＡｌＵＧａ１−ＵＮバッファ層の膜厚：ｔｂｕｆｆｅｒは、０．５〜３μｍの範囲に選択する。このＡｌＵＧａ１−ＵＮバッファ層は、ＡｌｘＧａ１−ｘＮ下部障壁層との界面では、そのＡｌ組成ｕは、ＡｌｘＧａ１−ｘＮ下部障壁層のＡｌ組成ｘと一致させる。
従って、ＡｌＵＧａ１−ＵＮバッファ層中において、核生成層として利用するＡｌＮの格子定数ａ（ＡｌＮ）から、ＡｌｘＧａ１−ｘＮ下部障壁層に用いるＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）の格子定数ａ（ＡｌｘＧａ１−ｘＮ）へと、膜厚方向に格子定数が変化する構成を選択することが好ましい。
核生成層として利用するＡｌＮの格子定数ａ（ＡｌＮ）と、ＡｌｘＧａ１−ｘＮ下部障壁層に用いるＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）の格子定数ａ（ＡｌｘＧａ１−ｘＮ）とは相違している。そのため、III族窒化物系半導体からなるバッファ層として、基板側から表面側に向かって、アンドープの傾斜組成ＡｌＧａＮからなるバッファ層を採用することが好ましい。この傾斜組成ＡｌＧａＮからなるバッファ層では、基板側のＡｌ組成（ｘｂ）：ＡｌｘｂＧａ１−ｘｂＮと、表面側のＡｌ組成（ｘｔ）：ＡｌｘｔＧａ１−ｘｔＮを、ｘｂ＞ｘｔとしている。特には、表面側のＡｌ組成（ｘｔ）：ＡｌｘｔＧａ１−ｘｔＮを、ＡｌｘＧａ１−ｘＮ下部障壁層に用いるＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）のＡｌ組成（ｘ）と等しくする。核生成層として利用するＡｌＮの格子定数ａ（ＡｌＮ）より、傾斜組成ＡｌＧａＮからなるバッファ層の表面側のＡｌｘｔＧａ１−ｘｔＮの格子定数ａ（ＡｌｘｔＧａ１−ｘｔＮ）は大きいが、Ａｌ組成に傾斜を設けることで、格子緩和を行っている。すなわち、傾斜組成ＡｌＧａＮからなるバッファ層の表面では、その格子定数は、ＡｌｘｔＧａ１−ｘｔＮの格子定数ａ（ＡｌｘｔＧａ１−ｘｔＮ）となっている。従って、傾斜組成ＡｌＧａＮからなるバッファ層の表面にエピタキシャル成長される、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）は、格子緩和された状態となる。
核生成層として利用する、ノンドープのＡｌＮ薄膜とＡｌＵＧａ１−ＵＮバッファ層を一体化し、Ａｌ組成ｕが、１からｘへと徐々に減少する構成を採用することもできる。
ＡｌＵＧａ１−ＵＮバッファ層中に含まれる残留不純物濃度（ＮＳＤ−ｂｕｆｆｅｒ）は、１×１０１７ｃｍ−３程度以下とする。ただし、残留不純物の影響が分極電荷のそれに対して小さくなるためには、残留不純物濃度（ＮＳＤ−ｂｕｆｆｅｒ）は、１×１０１６ｃｍ−３以下であることが望ましい。例えば、積（ｔｂｕｆｆｅｒ・ＮＳＤ−ｂｕｆｆｅｒ）が、１×１０１２ｃｍ−３以下の範囲であることが望ましい。
ＡｌｘＧａ１−ｘＮ下部障壁層のＡｌ組成ｘは、通常、０．０５≦ｘ≦０．５の範囲に選択する。ただし、ＩｎｙＧａ１−ｙＮチャネル層中に供給されるキャリア濃度増加、転位発生抑制の観点から、ＡｌｘＧａ１−ｘＮ下部障壁層のＡｌ組成ｘは、０．１≦ｘ≦０．３５の範囲に選択することが望ましい。このＡｌｘＧａ１−ｘＮ下部障壁層自体の膜厚：ｔｂａｒｒｉｅｒは、通常、ｔｂａｒｒｉｅｒ≦１００ｎｍの範囲とする。
ＡｌｘＧａ１−ｘＮ下部障壁層は、アンドープであっても、Ｎ型ドーピングであっても構わない。ＡｌｘＧａ１−ｘＮ下部障壁層中の浅いｎ型不純物（ドナー）濃度：ＮＳＤ−ｂａｒｒｉｅｒが、ＮＳＤ−ｂａｒｒｉｅｒ≦１×１０１７ｃｍ−３の範囲である際、積（ｔｂａｒｒｉｅｒ・ＮＳＤ−ｂａｒｒｉｅｒ）≦１×１０１２ｃｍ−３となる。従って、ＡｌｘＧａ１−ｘＮ下部障壁層中の浅いｎ型不純物（ドナー）に起因する、ＩｎｙＧａ１−ｙＮチャネル層中へのキャリア供給は、十分でない。その際、ＡｌｚＧａ１−ｚコンタクト層にＮ型不純物をドーピングし、ＩｎｙＧａ１−ｙＮチャネル層中へキャリアを供給する。あるいは、ＡｌｚＧａ１−ｚコンタクト層のＡｌ組成ｚを、ＡｌｘＧａ１−ｘＮ下部障壁層のＡｌ組成ｘより０．０５以上高くする（ｚ＞ｘ＋０．０５）ことで、分極電荷を発生させ、ＩｎｙＧａ１−ｙＮチャネル層中へキャリアを供給する。
ＡｌｘＧａ１−ｘＮ下部障壁層自体にＮ型不純物をドーピングし、ＩｎｙＧａ１−ｙＮチャネル層中へキャリアを供給することもできる。その場合、ＡｌｘＧａ１−ｘＮ下部障壁層中のＮ型不純物のドーピング濃度は、積（ｔｂａｒｒｉｅｒ・ＮＳＤ−ｂａｒｒｉｅｒ）が、１×１０１４ｃｍ−３≧（ｔｂａｒｒｉｅｒ・ＮＳＤ−ｂａｒｒｉｅｒ≧１×１０１２ｃｍ−３の範囲となるように選択する。
ＩｎｙＧａ１−ｙＮチャネル層のＩｎ組成ｙは、０．０１≦ｙ≦１の範囲に選択する。ただし、キャリア濃度増加、転位発生抑制の観点から、ＩｎｙＧａ１−ｙＮチャネル層のＩｎ組成ｙは、０．０１≦ｙ≦０．０５の範囲に選択することが望ましい。ＩｎｙＧａ１−ｙＮチャネル層の膜厚：ｔｃｈａｎｎｅｌは、ＡｌｘＧａ１−ｘＮ下部障壁層上にエピタキシャル成長する場合における、転移発生の臨界膜厚以下とする。ただし、キャリア濃度増加、転位発生抑制の観点から、ＩｎｙＧａ１−ｙＮチャネル層の膜厚：ｔｃｈａｎｎｅｌは、５ｎｍ≦ｔｃｈａｎｎｅｌ≦２０ｎｍの範囲に選択することが望ましい。
ＩｎｙＧａ１−ｙＮチャネル層は、アンドープであっても、Ｎ型ドーピングであっても構わない。アンドープの場合、ＩｎｙＧａ１−ｙＮチャネル層中の浅いｎ型不純物（ドナー）濃度：ＮＳＤ−ｃｈａｎｎｅｌを、ＮＳＤ−ｃｈａｎｎｅｌ≦１×１０１７ｃｍ−３の範囲とする。その場合、５ｎｍ≦ｔｃｈａｎｎｅｌ≦２０ｎｍの範囲では、積（ｔｃｈａｎｎｅｌ・ＮＳＤ−ｃｈａｎｎｅｌｒ）≦１×１０１２ｃｍ−３となる。ただし、ＩｎｙＧａ１−ｙＮチャネル層中の残留不純物に起因するキャリア発生の影響が分極電荷のそれに対して小さくなるためには、ＮＳＤ−ｃｈａｎｎｅｌ≦１×１０１６ｃｍ−３の範囲とする。その場合、５ｎｍ≦ｔｃｈａｎｎｅｌ≦２０ｎｍの範囲では、積（ｔｃｈａｎｎｅｌ・ＮＳＤ−ｃｈａｎｎｅｌｒ）＜１×１０１１ｃｍ−３となる。
ＡｌｚＧａ１−ｚＮコンタクト層のＡｌ組成ｚは、通常、０．０５≦ｚ≦０．５の範囲に選択する。ただし、キャリア濃度増加、転位抑制の観点から、ＡｌｚＧａ１−ｚＮコンタクト層のＡｌ組成ｚは、０．０５≦ｚ≦０．３５の範囲に選択することが望ましい。ＡｌｚＧａ１−ｚＮコンタクト層の膜厚：ｔｃｏｎｔａｃｔは、ＡｌｘＧａ１−ｘＮ下部障壁層上にエピタキシャル成長する場合における、転移発生の臨界膜厚以下とする。ただし、キャリア濃度増加、転位発生抑制の観点から、ＡｌｚＧａ１−ｚＮコンタクト層の膜厚：ｔｃｏｎｔａｃｔは、５ｎｍ≦ｔｃｏｎｔａｃｔ≦１００ｎｍの範囲に選択することが望ましい。
ＡｌｚＧａ１−ｚＮコンタクト層は、アンドープであっても、Ｎ型ドーピングであっても構わない。アンドープ、あるいは、Ｎ型ドーピングしたＡｌｚＧａ１−ｚＮコンタクト層中の浅いｎ型不純物（ドナー）濃度：ＮＳＤ−ｃｏｎｔａｃｔが、ＮＳＤ−ｃｈａｎｎｅｌ≦１×１０１７ｃｍ−３の範囲である際には、ＡｌｚＧａ１−ｚコンタクト層のＡｌ組成ｚを、ＡｌｘＧａ１−ｘＮ下部障壁層のＡｌ組成ｘより０．０５以上高くする（ｚ＞ｘ＋０．０５）。この組成を選択することで、分極電荷を発生させ、ＩｎｙＧａ１−ｙＮチャネル層中へキャリアを供給し、ＡｌｚＧａ１−ｚＮコンタクト層とＩｎｙＧａ１−ｙＮチャネル層の界面に２次元電子ガスを発生させる。
高濃度にＮ型ドーピングする場合、ＡｌｚＧａ１−ｚＮコンタクト層中の浅いｎ型不純物（ドナー）濃度：ＮＳＤ−ｃｏｎｔａｃｔを、積（ｔｃｏｎｔａｃｔ・ＮＳＤ−ｃｏｎｔａｃｔ）が、１×１０１４ｃｍ−３≧（ｔｃｏｎｔａｃｔ・ＮＳＤ−ｃｏｎｔａｃｔ≧１×１０１２ｃｍ−３の範囲となるように選択する。
前記ＡｌｘＧａ１−ｘＮ下部障壁層、ＩｎｙＧａ１−ｙＮチャネル層、ＡｌｚＧａ１−ｚＮコンタクト層、ならびに、ＡｌＵＧａ１−ＵＮバッファ層、ＡｌＮ核生成層は、六方晶の結晶系（ウルツ鉱型構造）を有するエピタキシャル膜で形成する。表２に、六方晶の結晶系を有する、III族窒化物系半導体；ＡｌＮ、ＧａＮ、ＩｎＮの構造定数、物性定数の一部を示す。
Figure 0005809802
 一般に、III族窒化物系半導体のエピタキシャル成長に利用可能な基板としては、下記表３−１に示すものが知られている。その基板材料の熱・電気的特性を表３−２に示す。
Figure 0005809802
Figure 0005809802
 なお、各種基板表面に、核生成層用のＡｌＮ層を成長させた際、両者の結晶方位の関係は、下記表３−３に示すものとなることが報告されている。
Figure 0005809802
 本発明にかかる半導体装置においては、前記ＡｌｘＧａ１−ｘＮ下部障壁層、ＩｎｙＧａ１−ｙＮチャネル層、ＡｌｚＧａ１−ｚＮコンタクト層、ならびに、傾斜組成ＡｌＧａＮからなるバッファ層は、いずれも、Ｃ軸成長エピタキシャル膜であることが好ましい。そのため、基板上に形成される、ＡｌＮ核生成層が、Ｃ面成長可能な基板を利用することが好ましい。従って、基板として、ＳｉＣのＣ面（（０００１）面）基板、サファイア（α−Ａｌ２Ｏ３）のＣ面（（０００１）面）基板、Ｓｉの（１１１）面基板、ＡｌＮ，ＧａＮのＣ面（（０００１）面）基板を利用することが好ましい。ＳｉＣ基板は、高温成長用の下地基板として適しており、また、大口径の基板が容易に入手可能であり、上記の多層エピタキシャル膜を作製する上では、最も好適な基板の一つである。
本発明の半導体装置では、
ＡｌｚＧａ１−ｚＮコンタクト層上には、ソース電極とドレイン電極として、少なくとも、二つのオーミック電極を形成する。このオーミック電極の形成は、ＡｌｚＧａ１−ｚＮコンタクト層の表面に、例えば、チタン（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）／金（Ａｕ）などの金属を蒸着し、パターニングを行う。次いで、例えば、窒素ガス雰囲気中、温度８５０℃、３０秒間、アロイ処理することにより、オーム性接触を形成する。
ＡｌｚＧａ１−ｚＮコンタクト層上に形成されるオーミック電極の作製条件として、例えば、Ｔｉ（１５ｎｍ）／Ａｌ（６０ｎｍ）／Ｎｂ（３５ｎｍ）／Ａｕ（５０ｎｍ）、シンター温度：８５０℃；Ｔｉ（２５ｎｍ）／Ａｌ（２００ｎｍ）／Ｎｉ（４０ｎｍ）／Ａｕ（１５ｎｍ）、シンター温度：９００℃；Ｔｉ（１５ｎｍ）／Ａｌ（６０ｎｍ）／Ｍｏ（３５ｎｍ）／Ａｕ（５９ｎｍ）、シンター温度：８５０℃；Ｔｉ（２０ｎｍ）／Ａｌ（１２０ｎｍ）／Ｔｉ（４０ｎｍ）／Ａｕ（１０ｎｍ）、シンター温度：９００℃を採用することができる。
このソース電極とドレイン電極で挟まれた領域に、ゲート電極を設けている。ゲート電極と、ソース電極とドレイン電極により、電界効果トランジスタを構成可能な構造を備えている。
本発明の半導体装置では、ゲート電極直下のチャネル領域では、ゲート電極／絶縁膜／ＩｎｙＧａ１−ｙＮチャネル層のＭＩＳ構造が構成される。具体的には、ＡｌｚＧａ１−ｚＮコンタクト層の一部をＩｎｙＧａ１−ｙＮチャネル層が露出するまでエッチング除去して、リセス部を形成する。このリセス部に、多結晶またはアモルファスからなる絶縁膜を介して、ゲート電極が埋め込まれるように形成する。
リセス部を形成する際、ＡｌｚＧａ１−ｚＮコンタクト層の一部を選択的にエッチング除去して、ＩｎｙＧａ１−ｙＮチャネル層の表面を露出させる。このＡｌｚＧａ１−ｚＮコンタクト層を選択的にエッチング除去する際、例えば、選択的なエッチングガスとして、Ｃｌ２系ガスを用いるリアクティブ・イオンエッチング法などが利用可能である。
ＡｌｚＧａ１−ｚＮ層のリセス・エッチング工程では、誘導性結合プラズマ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：ＩＣＰ）エッチング法、反応性イオンエッチング（Ｒｅａｃｔｉｖｅｌｙ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）法を採用することができる。その際、反応性ガスとして、ＢＣｌ３、Ｃｌ２、ＣＣｌ４などが採用できる。
前記の気相エッチング法を適用する際、エッチング速度の結晶方位異方性を利用することで、リセス部の側壁面に傾斜を設けることができる。なお、バイアス電力を所定値より小さく設定すると、エッチング速度の結晶方位異方性を抑制することが可能であり、傾斜角を緩やかにすることも可能である。すなわち、リセス部の側壁面に傾斜角を９０度以下に設定する構造を採用することも可能である。
形成されるリセス部の深さｄｒｅｃｅｓｓは、ＡｌｚＧａ１−ｚＮコンタクト層の膜厚ｔｃｏｎｔａｃｔを基準として、ｄｒｅｃｅｓｓ≧ｔｃｏｎｔａｃｔとする。なお、リセス部の深さｄｒｅｃｅｓｓとＡｌｚＧａ１−ｚＮコンタクト層の膜厚ｔｃｏｎｔａｃｔの差（ｄｒｅｃｅｓｓ−ｔｃｏｎｔａｃｔ）は、面内均一性確保の観点から数ｎｍ以上とすることが好ましい。
勿論、（ｄｒｅｃｅｓｓ−ｔｃｏｎｔａｃｔ）は、ＩｎｙＧａ１−ｙＮチャネル層の膜厚ｔｃｈａｎｎｅｌを基準として、（ｄｒｅｃｅｓｓ−ｔｃｏｎｔａｃｔ）＜ｔｃｈａｎｎｅｌの範囲に選択する。
前記の必須条件を満たす範囲で、例えば、（ｄｒｅｃｅｓｓ−ｔｃｏｎｔａｃｔ）は、ＡｌｚＧａ１−ｚＮコンタクト層の膜厚ｔｃｏｎｔａｃｔを基準として、2・ｔｃｏｎｔａｃｔ≧（ｄｒｅｃｅｓｓ−ｔｃｏｎｔａｃｔ）≧1/10・ｔｃｏｎｔａｃｔの範囲に選択することができる。例えば、（ｄｒｅｃｅｓｓ−ｔｃｏｎｔａｃｔ）≒1/2・ｔｃｏｎｔａｃｔに選択すると、エッチング速度の面内のバラツキがある場合でも、リセス部の底面の平坦化を行うことができる。
一方、リセス部の形成に用いるマスク開口部の幅Ｗｏｐｅｎｉｎｇと、実際に形成されるリセス部の幅Ｗｒｅｃｅｓｓとの差（Ｗｒｅｃｅｓｓ−Ｗｏｐｅｎｉｎｇ）は、サイドエッチンク量δＷｓｉｄｅ−ｅｔｃｈに起因する。すなわち、（Ｗｒｅｃｅｓｓ−Ｗｏｐｅｎｉｎｇ）＝２×δＷｓｉｄｅ−ｅｔｃｈとなる。一般に、深さ方向のエッチンク量、すなわち、リセス部の深さｄｒｅｃｅｓｓが増すとともに、サイドエッチンク量δＷｓｉｄｅ−ｅｔｃｈも増す。
従って、チャネル長短縮の観点からは、オーバーエッチング量（ｄｒｅｃｅｓｓ−ｔｃｏｎｔａｃｔ）は、リセス部の幅Ｗｒｅｃｅｓｓと比べて十分小さくすることが好ましい。
例えば、リセス部の底面における絶縁膜の膜厚ｔｉｎｓｕｌａｔｏｒよりも、オーバーエッチング量（ｄｒｅｃｅｓｓ−ｔｃｏｎｔａｃｔ）が大きい（（ｄｒｅｃｅｓｓ−ｔｃｏｎｔａｃｔ）＞ｔｉｎｓｕｌａｔｏｒ）場合には、ゲート電極の下端は、ＡｌｚＧａ１−ｚＮコンタクト層／ＩｎｙＧａ１−ｙＮチャネル層の界面よりも、低い位置となる。その場合、リセス部の側壁面では、ＡｌｚＧａ１−ｚＮコンタクト層／ＩｎｙＧａ１−ｙＮチャネル層の界面に、絶縁膜を介して、ゲート電極が近接する状態となる。すなわち、リセス部の側壁面を形成される絶縁膜を介して、ゲート電極／絶縁膜／（ＡｌｚＧａ１−ｚＮコンタクト層／ＩｎｙＧａ１−ｙＮチャネル層の界面）のＭＩＳ構造が構成される状態となる。特に、ＡｌｚＧａ１−ｚＮコンタクト層中に、浅いｎ型不純物が添加されている形態を選択する際でも、リセス部の側壁面に形成される絶縁膜の膜厚ｔｉｎｓｕｌａｔｏｒ−ｗｅｌｌの如何を問わず、前記ＭＩＳ構造部分におけるリーク電流は、問題となる水準ではない。
なお、光露光を用いるフォトリソグラフ法を利用して、エッチング・マスクを作製する際に、その開口部の幅Ｗｏｐｅｎｉｎｇは、Ｗｏｐｅｎｉｎｇ≧５００ｎｍの範囲に選択する。一方、電子線露光法を利用して、エッチング・マスクを作製する際に、その開口部の幅Ｗｏｐｅｎｉｎｇは、５００ｎｍ以下とすることもできる。
実際に形成されるリセス部の幅Ｗｒｅｃｅｓｓは、ソース・ドレイン間におけるチャンル領域の長さＬｃｈａｎｎｅｌを規定する。すなわち、Ｌｃｈａｎｎｅｌ≒Ｗｒｅｃｅｓｓとなる。チャンル領域の長さＬｃｈａｎｎｅｌは、デバイスの応用形態（動作電圧ＶＳＤ、動作周波数ｆＴ）に依存して、選択される。例えば、ＲＦフロントエンド用途（ＶＳＤ＝１Ｖ〜１００Ｖ、ｆＴ＝１ＧＨｚ〜１００ＧＨｚ）では、Ｌｃｈａｎｎｅｌ≒Ｗｒｅｃｅｓｓ＝０．０５〜１μｍの範囲に、電力制御用途（ＶＳＤ＝１０Ｖ〜１０００Ｖ、ｆＴ＝１００Ｈｚ〜１ＭＨｚ）では、Ｌｃｈａｎｎｅｌ≒Ｗｒｅｃｅｓｓ＝１〜１００μｍの範囲に選択する。
ゲート電極の作製に利用される、リセス部の底面と、その側壁面を被覆するように、絶縁膜を形成する。また、ソース電極とドレイン電極で挟まれた領域において、リセス部を除く、平坦な領域に存在するＡｌｚＧａ１−ｚＮコンタクト層の表面も、絶縁膜で被覆する。
リセス部の底面における絶縁膜の膜厚ｔｉｎｓｕｌａｔｏｒを、リセス部の深さｄｒｅｃｅｓｓに対して、ｔｉｎｓｕｌａｔｏｒ＜ｄｒｅｃｅｓｓとなる範囲に選択する際には、ゲート電極の下端は、ＡｌｚＧａ１−ｚＮコンタクト層の上面より低い位置となる。従って、ゲート電極は、絶縁膜を介して、リセス部の中に完全に埋め込まれる形態に形成される。
リセス部の底面における絶縁膜の膜厚ｔｉｎｓｕｌａｔｏｒを、リセス部の深さｄｒｅｃｅｓｓに対して、ｔｉｎｓｕｌａｔｏｒ＞ｄｒｅｃｅｓｓとなる範囲に選択する際には、ゲート電極の下端は、ＡｌｚＧａ１−ｚＮコンタクト層の上面より高い位置となる。その際にも、ゲート電極は、リセス部において、そのリセス形状に対応する、絶縁膜表面の凹部中に埋め込まれた形態に形成される。
この絶縁膜を介して、リセス部の中に埋め込まれる形態に形成されるゲート電極は、ＡｌｚＧａ１−ｚＮコンタクト層の上面をも被覆する絶縁膜上に作製される、所謂、フィールドプレート電極と一体化され形状に構成することが好ましい。該フィールドプレート電極として機能する部分は、リセス部の側壁部から、少なくとも、ドレイン側に０．２μｍ以上の張出した形状とされる。例えば、リセス部の側壁部から張出す形状は、ドレイン側に加えて、ソース側にも設ける構成を選択することができる。
フィールドプレート電極として機能する部分は、絶縁膜を介して、ＡｌｚＧａ１−ｚＮコンタクト層の上面にオーバーラップしており、ＭＩＳ構造を構成している。このフィールドプレート電極部分は、ゲート電極と同じ電位となっており、電界集中の緩和効果を有する。ＡｌｚＧａ１−ｚＮコンタクト層と、フィールドプレート電極部分のオーバーラップ長ＬＦＰ−Ｄ、ＬＦＰ−Ｓは、例えば、ドレイン側、ソース側ともに、ＬＦＰ−Ｄ＝ＬＦＰ−Ｓ≧０．２μｍとされる。従って、フィールドプレート電極部分とゲート電極とを一体化する、ゲート電極の上面側の長さＬＧ−ＴＯＰは、ＬＧ−ＴＯＰ＝Ｌｃｈａｎｎｅｌ＋（ＬＦＰ−Ｄ＋ＬＦＰ−Ｓ）≧Ｌｃｈａｎｎｅｌ＋０．４μｍの範囲に選択する。
勿論、ゲート電極の上面のドレイン側と、ドレイン電極との間隔：ΔＬＧＤ、ゲート電極の上面のソース側と、ソース電極との間隔：ΔＬＧＳは、絶縁破壊を回避するため、ΔＬＧＤ、ΔＬＧＳ≧０．５μｍとされる。その際、ドレイン電極とソース電極の間隔：ＷＳ−Ｄは、ＷＳ−Ｄ＝ＬＧ−ＴＯＰ＋（ΔＬＧＤ＋ΔＬＧＳ）＝Ｌｃｈａｎｎｅｌ＋（ＬＦＰ−Ｄ＋ＬＦＰ−Ｓ）＋（ΔＬＧＤ＋ΔＬＧＳ）である。従って、ゲート電極の上面側の長さＬＧ−ＴＯＰは、ＷＳ−Ｄ−１．０μｍ≧ＬＧ−ＴＯＰ≧Ｌｃｈａｎｎｅｌ＋０．４μｍの範囲に選択される。
リセス部の幅をＷｒｅｃｅｓｓ、リセス部の側壁面を形成される絶縁膜の膜厚をｔｉｎｓｕｌａｔｏｒ−ｗｅｌｌとすると、リセス部に、絶縁膜を介して、埋め込まれるように形成されるゲート電極の実効的なゲート長ＬＧ-effectは、ＬＧ-effect≒Ｗｒｅｃｅｓｓ−２×ｔｉｎｓｕｌａｔｏｒ-ｗｅｌｌとなる。
従って、ゲート電極の実効的なゲート長ＬＧ-effectと、リセス部の底面における絶縁膜の膜厚ｔｉｎｓｕｌａｔｏｒの比率：ＬＧ-effect／ｔｉｎｓｕｌａｔｏｒは、ＬＧ-effect／ｔｉｎｓｕｌａｔｏｒ≒（Ｗｒｅｃｅｓｓ−２×ｔｉｎｓｕｌａｔｏｒ-ｗｅｌｌ）／ｔｉｎｓｕｌａｔｏｒとなる。この比率ＬＧ-effect／ｔｉｎｓｕｌａｔｏｒは、一般に、（ＬＧ-effect／ｔｉｎｓｕｌａｔｏｒ）≧３の範囲、望ましくは、（ＬＧ-effect／ｔｉｎｓｕｌａｔｏｒ）≧１０の範囲に選択することが好ましい。
一方、リセス部の底面における絶縁膜の膜厚ｔｉｎｓｕｌａｔｏｒを、リセス部の深さｄｒｅｃｅｓｓに対して、ｔｉｎｓｕｌａｔｏｒ≧ｄｒｅｃｅｓｓとなる範囲に選択する際には、ゲート電極の下端は、ＡｌｚＧａ１−ｚＮコンタクト層の上面より高い位置となる。その際、リセス部の底面における絶縁膜の上面と、ＡｌｚＧａ１−ｚＮコンタクト層の上面（平坦部）における絶縁膜の上面との間に、高低さが存在している。従って、リセス部を覆う絶縁膜の上面には、凹部が存在している。従って、ゲート電極は、絶縁膜を介して、リセス部に存在する、絶縁膜上面の凹部中に埋め込まれる形態に形成される。
その際、リセス部に存在する、絶縁膜上面の凹部の幅Ｗｄｅｎｔは、ＡｌｚＧａ１−ｚＮコンタクト層の上面（平坦部）における絶縁膜の膜厚をｔｉｎｓｕｌａｔｏｒ−ｆｌａｔとする際、近似的に、Ｗｄｅｎｔ≒Ｗｒｅｃｅｓｓ−２×ｔｉｎｓｕｌａｔｏｒ−ｆｌａｔとなる。絶縁膜上面の凹部に埋め込まれるように形成されるゲート電極の実効的なゲート長ＬＧ-effectは、ＬＧ-effect≒Ｗｄｅｎｔ≒Ｗｒｅｃｅｓｓ−２×ｔｉｎｓｕｌａｔｏｒ−ｆｌａｔとなる。
従って、ゲート電極の実効的なゲート長ＬＧ-effectと、リセス部の底面における絶縁膜の膜厚ｔｉｎｓｕｌａｔｏｒの比率：ＬＧ-effect／ｔｉｎｓｕｌａｔｏｒは、ＬＧ-effect／ｔｉｎｓｕｌａｔｏｒ≒（Ｗｒｅｃｅｓｓ−２×ｔｉｎｓｕｌａｔｏｒ−ｆｌａｔ）／ｔｉｎｓｕｌａｔｏｒとなる。リセス部の底面における絶縁膜の膜厚ｔｉｎｓｕｌａｔｏｒを、リセス部の深さｄｒｅｃｅｓｓに対して、ｔｉｎｓｕｌａｔｏｒ≧ｄｒｅｃｅｓｓとなる範囲に選択する際も、比率ＬＧ-effect／ｔｉｎｓｕｌａｔｏｒは、一般に、（ＬＧ-effect／ｔｉｎｓｕｌａｔｏｒ）≧３の範囲、望ましくは、（ＬＧ-effect／ｔｉｎｓｕｌａｔｏｒ）≧１０の範囲に選択することが好ましい。
リセス部の底面における絶縁膜の膜厚ｔｉｎｓｕｌａｔｏｒを、リセス部の深さｄｒｅｃｅｓｓに対して、ｔｉｎｓｕｌａｔｏｒ≧ｄｒｅｃｅｓｓとなる範囲に選択する際にも、比率ＬＧ-effect／ｄｒｅｃｅｓｓは、少なくとも、（ＬＧ-effect／ｄｒｅｃｅｓｓ）≧３の範囲、望ましくは、（ＬＧ-effect／ｄｒｅｃｅｓｓ）＞１０の範囲に選択することが好ましい。
その際、絶縁膜の膜厚ｔｉｎｓｕｌａｔｏｒは、デバイスの応用形態（動作電圧ＶＳＤ、ゲート電圧ＶＧ、ゲート耐圧ＶＧ−ｂｒｅａｋｄｏｗｎ）に依存して、選択される。絶縁膜の膜厚ｔｉｎｓｕｌａｔｏｒは、例えば、ＲＦフロントエンド用途では、ｔｉｎｓｕｌａｔｏｒ＝５〜５０ｎｍの範囲に、電力制御用途では、ｔｉｎｓｕｌａｔｏｒ＝５０〜５００ｎｍの範囲に選択することが好ましい。
例えば、ｔｉｎｓｕｌａｔｏｒ≪ｄｒｅｃｅｓｓとなる範囲に選択する際に、一般に、リセス部の側壁面に形成される絶縁膜の膜厚ｔｉｎｓｕｌａｔｏｒ−ｗｅｌｌは、底面における絶縁膜の膜厚ｔｉｎｓｕｌａｔｏｒと異なる。例えば、絶縁膜の形成工程で、気相成長法、例えば、スパッター法、ＰＥ−ＣＶＤ（Plasma-enhanced Chemical Vapor Phase Deposition）法などを用いる場合、膜厚の異方性が存在する場合がある。膜厚の異方性が生じる際には、ｔｉｎｓｕｌａｔｏｒとｔｉｎｓｕｌａｔｏｒ−ｗｅｌｌの比率は、ｔｉｎｓｕｌａｔｏｒ−ｗｅｌｌ／ｔｉｎｓｕｌａｔｏｒ＜１となる。その際、ゲート耐圧確保の観点から、ＲＦフロントエンド用途においても、ｔｉｎｓｕｌａｔｏｒ−ｗｅｌｌは、２ｎｍ以上とする。
ｔｉｎｓｕｌａｔｏｒ＜ｄｒｅｃｅｓｓとなる範囲に選択する際には、例えば、ゲート電極の下端は、ＡｌｚＧａ１−ｚＮコンタクト層の上面より低く、下面よりも高い位置となる場合もある。その際、リセス部の側壁面では、ゲート電極／絶縁膜／ＡｌｚＧａ１−ｚＮコンタクト層のＭＩＳ構造が構成される。特に、ＡｌｚＧａ１−ｚＮコンタクト層中に、浅いｎ型不純物が添加されている形態を選択する際でも、側壁面に形成される絶縁膜の膜厚ｔｉｎｓｕｌａｔｏｒ−ｗｅｌｌ≧２ｎｍの条件を満足すれば、前記ＭＩＳ構造部分におけるリーク電流は、問題となる水準ではない。
ゲート電極の実効的なゲート長ＬＧ-effectは、ＬＧ-effect≒（Ｗｒｅｃｅｓｓ−２×ｔｉｎｓｕｌａｔｏｒ）に相当している。（ＬＧ-effect／ｔｉｎｓｕｌａｔｏｒ）≧３の範囲とする際、例えば、ＲＦフロントエンド用途（ＶＳＤ＝１Ｖ〜１００Ｖ、ｆＴ＝１ＧＨｚ〜１００ＧＨｚ）では、Ｌｃｈａｎｎｅｌ≒Ｗｒｅｃｅｓｓ＝０．０５〜１μｍの範囲に選択すると、ＬＧ-effectは、０．０３〜１μｍの範囲となる。電力制御用途（ＶＳＤ＝１０Ｖ〜１０００Ｖ、ｆＴ＝１００Ｈｚ〜１ＭＨｚ）では、Ｌｃｈａｎｎｅｌ≒Ｗｒｅｃｅｓｓ＝１〜１００μｍの範囲に選択すると、ＬＧ-effectは、１〜１００μｍの範囲となる。
この絶縁膜は、ゲート電極直下のチャネル領域では、ゲート電極／絶縁膜／ＩｎｙＧａ１−ｙＮチャネル層のＭＩＳ構造の構成に利用される。ゲート電極／絶縁膜の界面では、ゲート電極のうち、絶縁膜の表面に接する金属材料Ｍｇａｔｅの仕事関数ｅψ（Ｍｇａｔｅ）ｅＶと、絶縁膜の表面の絶縁材料Ｉｆｒｏｎｔの電子親和力ｅχ（Ｉｆｒｏｎｔ）ｅＶとの差、（ｅχ（Ｉｆｒｏｎｔ）−ｅψ（Ｍｇａｔｅ））ｅＶに相当する、障壁ΦＭ／Ｉ（接触電位差）が生成する。絶縁膜／ＩｎｙＧａ１−ｙＮチャネル層の界面では、絶縁膜の裏面の絶縁材料Ｉｒｅａｒの電子親和力ｅχ（Ｉｒｅａｒ）ｅＶと、ＩｎｙＧａ１−ｙＮチャネル層の電子親和力ｅχ（ＩｎｙＧａ１−ｙＮ）ｅＶとの差、（ｅχ（Ｉｒｅａｒ）−ｅχ（ＩｎｙＧａ１−ｙＮ））ｅＶに相当する、障壁ΦＩ／Ｓ（接触電位差）が生成する。
本発明の半導体装置では、絶縁膜を構成する絶縁材料として、分極効果を示さない絶縁材料を利用する。分極効果を示さない絶縁材料として、Ｓｉ３Ｎ４、ＳｉＯ２、Ｓｉ１−ｘ−ｙＯｘＮｙ、Ｇａ２Ｏ３、酸化アルミニウム（Ａｌ２Ｏ３）、酸化亜鉛（ＺｎＯ）、酸化マグネシウム（ＭｇＯ）、酸化ハフニウム（ＨｆＯ２）が利用できる。
さらに、本発明の半導体装置では、この障壁ΦＭ／Ｉを、ΦＭ／Ｉ≧１ｅＶの範囲に設定する。この要件を満たすように、絶縁膜の表面に接する金属材料Ｍｇａｔｅと、絶縁膜の表面の絶縁材料Ｉｆｒｏｎｔの組み合わせを選択する。例えば、絶縁膜の表面に接する金属材料Ｍｇａｔｅとして、Ｔｉを選択する場合、絶縁膜の表面の絶縁材料Ｉｆｒｏｎｔとして、Ｓｉ３Ｎ４、ＳｉＯ２、Ｓｉ１−ｘ−ｙＯｘＮｙ、Ｇａ２Ｏ３、酸化アルミニウム（Ａｌ２Ｏ３）、酸化亜鉛（ＺｎＯ）、酸化マグネシウム（ＭｇＯ）、酸化ハフニウム（ＨｆＯ２）が利用できる。
また、障壁ΦＩ／Ｓを、ΦＩ／Ｓ≧１ｅＶの範囲に設定する。この要件を満たすように、ＩｎｙＧａ１−ｙＮチャネル層の圧縮歪を有するＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）に対して、絶縁膜の裏面の絶縁材料Ｉｒｅａｒを選択する。例えば、圧縮歪を有するＧａＮに対して、絶縁膜の裏面の絶縁材料Ｉｒｅａｒとして、Ｓｉ３Ｎ４、ＳｉＯ２、Ｓｉ１−ｘ−ｙＯｘＮｙ、Ｇａ２Ｏ３、酸化アルミニウム（Ａｌ２Ｏ３）、酸化亜鉛（ＺｎＯ）、酸化マグネシウム（ＭｇＯ）、酸化ハフニウム（ＨｆＯ２）が利用できる。
絶縁膜として、絶縁膜の表面の絶縁材料Ｉｆｒｏｎｔと、絶縁膜の裏面の絶縁材料Ｉｒｅａｒを同一に選択する際には、一つの絶縁材料からなる単層膜を利用する。絶縁膜の表面の絶縁材料Ｉｆｒｏｎｔと、絶縁膜の裏面の絶縁材料Ｉｒｅａｒを異なる絶縁材料に選択する際には、異なる絶縁材料からなる膜を積層して、積層膜構造とする。
絶縁膜として、一つの絶縁材料からなる単層膜を利用する場合、Ｓｉ３Ｎ４、ＳｉＯ２、Ａｌ２Ｏ３を選択することが好ましい。
絶縁膜は、リセス部の側壁面を含め、均一な膜厚で形成することが好ましい。その成膜方法は、目的とする絶縁膜の膜厚ｔｉｎｓｕｌａｔｏｒと、許容される膜厚の制御性に応じて選択される。例えば、プラズマ励起（ＰＥ−）ＣＶＤ法、熱ＣＶＤ法、高周波（ＲＦ−）ＣＶＤ法、原子層（ＡＬ−）ＣＶＤ法、ＤＣスパッタ法、ＲＦスパッタ法、電子サイクロトロン共鳴（ＥＣＲ−）スパッタ法から、絶縁膜の形成に利用する絶縁材料、膜厚ｔｉｎｓｕｌａｔｏｒに応じて、成膜方法を選択することができる。
絶縁膜の形成に利用する絶縁材料、すなわち、絶縁膜の表面の絶縁材料Ｉｆｒｏｎｔと、絶縁膜の裏面の絶縁材料Ｉｒｅａｒは、その電子親和力ｅχ（Ｉｆｒｏｎｔ）ｅＶ、あるいは、ｅχ（Ｉｒｅａｒ）ｅＶが、上記の条件を満たす限り、多結晶形状、またはアモルファス形状のいずれの膜も利用できる。
絶縁膜の裏面の絶縁材料Ｉｒｅａｒは、ＩｎｙＧａ１−ｙＮチャネル層の表面と接触する。絶縁膜の裏面の絶縁材料Ｉｒｅａｒは、多結晶形状、またはアモルファス形状で、ＩｎｙＧａ１−ｙＮチャネル層の表面上に形成するため、圧縮歪を有するＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）に対して、エピタキシャル成長しない条件で形成する。その結果、ＩｎｙＧａ１−ｙＮチャネル層と絶縁膜の裏面の絶縁材料Ｉｒｅａｒとの界面には、界面準位（電子トラップ準位）が生成されている。
この界面準位（電子トラップ準位）は、ＩｎｙＧａ１−ｙＮチャネル層表面の（ピエゾ、自発性）分極に起因した負電荷の全部または一部を補償するために利用される。この状況を実現するためには、ＩｎｙＧａ１−ｙＮチャネル層と絶縁膜界面に、電子を放出した状態で正に帯電する、所謂、ドナー型の界面準位が、１×１０１２ｃｍ−２程度の面密度で存在する必要がある。例えば、次の文献（大野 他、アプライド フィジクス レター、第８４巻、頁２１８４、２００４年（Y. Ohno et al. Appl. Phys. Lett., Vol.84, p.2184 (2004)））によれば、ＧａＮ系半導体とＳｉＯ２、Ｓｉ３Ｎ４などの絶縁膜との界面には、面密度σｓｓが１×１０１２ｃｍ−２程度のドナー型の界面準位が存在することが報告されている。その結果、該ドナー型の界面準位によって、分極に起因した負電荷の全部または一部が補償されることが知られている。
ＩｎｙＧａ１−ｙＮチャネル層の表面に、絶縁膜の裏面の絶縁材料Ｉｒｅａｒからなる膜を形成する際、この絶縁材料Ｉｒｅａｒを構成する元素に由来する深いｎ型不純物（深いドナー）準位がＩｎｙＧａ１−ｙＮチャネル層の表面近傍に導入される状態は、本発明の半導体装置では好ましくない。その観点では、Ｓｉ３Ｎ４を絶縁膜の裏面の絶縁材料Ｉｒｅａｒとして利用することは好ましい。ＩｎｙＧａ１−ｙＮチャネル層の表面に、絶縁膜の裏面の絶縁材料Ｉｒｅａｒからなる膜として、Ｓｉ３Ｎ４からなる絶縁体膜を形成し、同時に、絶縁膜の表面の絶縁材料Ｉｆｒｏｎｔとして、Ｓｉ３Ｎ４を選択する場合、絶縁膜全体を、Ｓｉ３Ｎ４からなる単層膜とする。ＩｎｙＧａ１−ｙＮチャネル層の表面に、絶縁膜の裏面の絶縁材料Ｉｒｅａｒからなる膜として、Ｓｉ３Ｎ４からなる絶縁体膜を形成し、一方、絶縁膜の表面の絶縁材料Ｉｆｒｏｎｔとして、Ｓｉ３Ｎ４と異なる絶縁材料を選択する場合、Ｓｉ３Ｎ４からなる膜上に、他の絶縁材料からなる膜を積層する多層膜とする。
ゲート電極のうち、絶縁膜の表面の絶縁材料Ｉｆｒｏｎｔに接する金属材料Ｍｇａｔｅとしては、上記の障壁ΦＭ／Ｉの範囲を達成できる金属材料のうち、絶縁材料Ｉｆｒｏｎｔに対する高密着性を有する金属を採用することが好ましい。例えば、絶縁膜の表面の絶縁材料Ｉｆｒｏｎｔに接する金属材料Ｍｇａｔｅとしては、Ｔｉ、Ｃｒ、Ｎｉ、Ｐｔ、Ｐｄなどの、絶縁材料Ｉｆｒｏｎｔに対する高密着性金属を用いることが好ましい。
ゲート電極は、絶縁膜の表面の絶縁材料Ｉｆｒｏｎｔに接する金属材料Ｍｇａｔｅと、その上に他の金属材料の層を積層する構造とすることができる。この上層の金属材料の層は、ゲート電極全体にゲート電圧を均一に印加する目的に利用され、主伝導金属層として機能する。この主伝導金属層（上層）に利用される金属材料Ｍｔｏｐは、高い電気伝導性を有する金属材料であることが好ましい。金属材料Ｍｔｏｐとして、Ａｕ、Ｐｔ、Ｃｕなどの低抵抗金属を用いることが好ましい。
通常、金属材料Ｍｇａｔｅからなる下層の膜厚は、金属材料Ｍｔｏｐからなる上層の膜厚と比較して、薄くされている。そのため、両層間で金属原子の拡散が生じると、絶縁膜の表面の絶縁材料Ｉｆｒｏｎｔに、両者の合金が接する状態となる。この拡散を防止する目的で、両層間に拡散防止金属層を設けることが好ましい。この拡散防止金属層に用いられる金属材料Ｍｍｉｄｄｌｅは、その内部で金属原子の拡散が抑制されている性質を有するものである。従って、拡散防止金属層に用いられる金属材料Ｍｍｉｄｄｌｅとして、一般に、Ｐｔ、Ｍｏ、Ｎｂ、Ｗなどの高融点金属を利用することが好ましい。
例えば、絶縁膜の表面の絶縁材料Ｉｆｒｏｎｔと裏面の絶縁材料Ｉｒｅａｒが同じであり、ゲート電極と、ソース電極とドレイン電極を、等しい電位とする際、絶縁膜の膜厚ｔｉｎｓｕｌａｔｏｒを極端に薄くした場合を考える。その際、絶縁膜の裏面の絶縁材料Ｉｒｅａｓとの界面における、ＩｎｙＧａ１−ｙＮチャネル層の伝導帯端Ｅｃ−ｆｒｏｎｔとフェルミ準位Ｅｆとのエネルギー差（Ｅｃ−ｆｒｏｎｔ−Ｅｆ）は、絶縁膜の表面に接する金属材料Ｍｇａｔｅの仕事関数ｅψ（Ｍｇａｔｅ）ｅＶと、ＩｎｙＧａ１−ｙＮチャネル層の電子親和力ｅχ（ＩｎｙＧａ１−ｙＮ）ｅＶとの差、（ｅχ（ＩｎｙＧａ１−ｙＮ）−ｅψ（Ｍｇａｔｅ））ｅＶを用いて、（Ｅｃ−ｆｒｏｎｔ−Ｅｆ）≒（ｅχ（ＩｎｙＧａ１−ｙＮ）−ｅψ（Ｍｇａｔｅ））ｅＶと近似できる。その際、（ｅχ（ＩｎｙＧａ１−ｙＮ）−ｅψ（Ｍｇａｔｅ））ｅＶ≧１ｅＶの条件を満たすことがより好ましい。
傾斜組成ＡｌＧａＮからなるバッファ層は、ノンドープの層とする。その際、ノンドープの傾斜組成ＡｌＧａＮからなるバッファ層中に存在する、浅いｎ型不純物（ドナー）濃度：ＮＳＤ−ｂｕｆｆｅｒは、ＮＳＤ−ｂｕｆｆｅｒ≦１×１０１６ ｃｍ−３の範囲であることがより好ましい。
傾斜組成ＡｌＧａＮからなるバッファ層の表面側のＡｌ組成（ｘｔ）は、ＡｌｘＧａ１−ｘＮ下部障壁層に用いる、格子緩和したＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）のＡｌ組成（ｘ）と一致させる。
Ｃ軸成長のＡｌｕＧａ１−ｕＮ（０≦ｕ≦１）を含むバッファ層として、前記アンドープの傾斜組成ＡｌＧａＮからなるバッファ層に代えて、下記の層を利用することもできる。例えば、バッファ層として、厚さ方向に階段状にＡｌ組成を変化させたアンドープのＡｌＧａＮ層を利用することができる。
同様に、アンドープのＡｌＧａＮ／ＧａＮ超格子層において、厚さ方向にＡｌＧａＮ層とＧａＮ層の膜厚比を変化させたものを、バッファ層に用いてもよい。あるいは、アンドープのＡｌＮ／ＧａＮ超格子層において、厚さ方向にＡｌＮ層とＧａＮ層の膜厚比を変化させたものを、バッファ層に用いてもよい。
例えば、ＡｌＧａＮ／ＧａＮの組み合わせからなる超格子構造を利用して、傾斜組成ＡｌＧａＮからなるバッファ層と同等の格子定数変化を達成する場合、各ＡｌＮ／ＧａＮの膜厚比率を膜厚方向に変化させる。その際、各ＡｌＮ/ＧａＮの膜厚和（超格子の繰り返し周期）ｄｌａｔｔｉｃｅを、１ｎｍ≦ｄｌａｔｔｉｃｅ≦１０ｎｍの範囲に選択することが好ましい。
例えば、ＡｌＮ/ＧａＮの組み合わせからなる超格子構造を利用して、傾斜組成ＡｌＧａＮからなるバッファ層と同等の格子定数変化を達成する場合、各ＡｌＮ/ＧａＮの膜厚比率、ｕ：（１−ｕ）を膜厚方向に変化させる。その際、各ＡｌＮ/ＧａＮの膜厚和（超格子の繰り返し周期）ｄｌａｔｔｉｃｅを、１ｎｍ≦ｄｌａｔｔｉｃｅ≦１０ｎｍの範囲に選択することが好ましい。
階段状にＡｌ組成を変化させたアンドープのＡｌＧａＮ層、あるいは、アンドープのＡｌＧａＮ／ＧａＮ超格子層、アンドープのＡｌＮ／ＧａＮ超格子層を利用する際には、バッファ層の表面側の実効的な格子定数ａｅｆｆｅｃｔは、ＡｌｘＧａ１−ｘＮ下部障壁層に用いる、格子緩和したＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）の格子定数ａ（ＡｌｘＧａ１−ｘＮ）と一致させる。
ＡｌｘＧａ１−ｘＮ下部障壁層とＩｎｙＧａ１−ｙＮチャネル層との界面は、ヘテロ接合界面を形成している。本発明にかかる半導体装置では、電界効果トランジスタを構成する際、ゲート電極直下のチャネル領域においては、「ＯＮ状態」の時、ＩｎｙＧａ１−ｙＮチャネル層内にキャリア（電子）を蓄積し、２次元電子ガスを形成する。一方、ＡｌｘＧａ１−ｘＮ下部障壁層中には、キャリア（電子）が存在しない状態とする。「ＯＦＦ状態」の時、ＩｎｙＧａ１−ｙＮチャネル層内にキャリア（電子）が存在しない状態とする。
そのため、ＡｌｘＧａ１−ｘＮ下部障壁層とＩｎｙＧａ１−ｙＮチャネル層とのヘテロ接合界面を、障壁として利用する。この障壁は、ＡｌｘＧａ１−ｘＮとＩｎｙＧａ１−ｙＮとの伝導帯エネルギー差によるバンド不連続ΔＥｃ（ＡｌｘＧａ１−ｘＮ／ＩｎｙＧａ１−ｙＮ）に起因している。室温（Ｔ＝３００Ｋ）において、この障壁が有効に機能するためには、バンド不連続ΔＥｃ（ＡｌｘＧａ１−ｘＮ／ＩｎｙＧａ１−ｙＮ）は、少なくとも、２ｋＴ（ｋは、ボルツマン定数、Ｔは、温度を示す）以上である必要がある。
一方、リセス部が形成される領域以外であり、ＡｌｚＧａ１−ｚＮコンタクト層が存在する領域では、「ＯＮ状態」、「ＯＦＦ状態」のいずれでも、ＩｎｙＧａ１−ｙＮチャネル層内にキャリア（電子）が蓄積され、２次元電子ガスが形成されている状態とする。このＡｌｚＧａ１−ｚＮコンタクト層が存在する領域でも、ＡｌｘＧａ１−ｘＮ下部障壁層中には、キャリア（電子）が存在しない状態とする。勿論、バッファ層中にも、キャリア（電子）が存在しない状態とする。
一方、ＩｎｙＧａ１−ｙＮチャネル層を構成するＩｎｙＧａ１−ｙＮの格子定数は、圧縮歪みが無い場合は、ａ（ＩｎｙＧａ１−ｙＮ）であるが、ＡｌｘＧａ１−ｘＮ下部障壁層上にエピタキシャル成長される際、このＡｌｘＧａ１−ｘＮの格子定数ａ（ＡｌｘＧａ１−ｘＮ）と一致している。この圧縮歪みｅｚｚ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）は、｛（ａ（ＩｎｙＧａ１−ｙＮ）−ａ（ＡｌｘＧａ１−ｘＮ））／ａ（ＡｌｘＧａ１−ｘＮ）｝となっている。
このＩｎｙＧａ１−ｙＮチャネル層の膜厚ｔｃｈａｎｎｅｌは、格子不整合（ａ（ＩｎｙＧａ１−ｙＮ）−ａ（ＡｌｘＧａ１−ｘＮ））における、臨界膜厚ｔｃｒｉｔｉｃａｌ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）以下に選択される。ＩｎｙＧａ１−ｙＮチャネル層の膜厚ｔｃｈａｎｎｅｌは、２０ｎｍ≧ｔｃｈａｎｎｅｌ≧５ｎｍの範囲に選択することが好ましい。従って、臨界膜厚ｔｃｒｉｔｉｃａｌ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）は、ｔｃｒｉｔｉｃａｌ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）＞ｔｃｈａｎｎｅｌ≧５ｎｍとなるように、圧縮歪みｅｚｚ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）の範囲を選択する。
例えば、ＡｌｘＧａ１−ｘＮ下部障壁層のＡｌ組成（ｘ）を、ｘ＝０．１とする場合、ＩｎｙＧａ１−ｙＮチャネル層のＩｎ組成（ｙ）は、０．２≧ｙ≧０の範囲、特には、０．０５≧ｙ≧０．０１の範囲に選択することが好ましい。このＩｎｙＧａ１−ｙＮチャネル層のＩｎ組成（ｙ）の範囲、０．２≧ｙ≧０では、臨界膜厚ｔｃｒｉｔｉｃａｌ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）は、５ｎｍ〜１００ｎｍの範囲となる。従って、ＩｎｙＧａ１−ｙＮチャネル層の膜厚ｔｃｈａｎｎｅｌは、１００ｎｍ≧ｔｃｈａｎｎｅｌ≧５ｎｍの範囲に選択することができる。また、ＡｌｘＧａ１−ｘＮ下部障壁層とＩｎｙＧａ１−ｙＮチャネル層間のバンド不連続ΔＥｃ（ＡｌｘＧａ１−ｘＮ／ＩｎｙＧａ１−ｙＮ）は、２００ｍｅＶ〜５５０ｍｅＶの範囲となる。
本発明にかかる半導体装置では、電界効果トランジスタを構成する際、「ＯＮ状態」では、ＩｎｙＧａ１−ｙＮチャネル層中に蓄積されるキャリア（電子）は、２次元電子ガスを形成する。この生成する２次元電子ガスの移動度を高くするため、ＩｎｙＧａ１−ｙＮチャネル層中に存在する、イオン化した、浅いｎ型不純物（ドナー）の濃度を抑制することが好ましい。従って、ＩｎｙＧａ１−ｙＮチャネル層中に存在する、浅いｎ型不純物（ドナー）の濃度ＮＳＤ−ｃｈａｎｎｅｌは、１×１０１７ ｃｍ−３≧ＮＳＤ−ｃｈａｎｎｅｌ≧０、好ましくは、１×１０１６ ｃｍ−３≧ＮＳＤ−ｃｈａｎｎｅｌ≧０とする。
「ＯＦＦ状態」では、ＩｎｙＧａ１−ｙＮチャネル層中に存在する、浅いｎ型不純物（ドナー）も、イオン化しており、ＩｎｙＧａ１−ｙＮチャネル層は、空乏化している。このＩｎｙＧａ１−ｙＮチャネル層中に含まれる、イオン化した浅いｎ型不純物（ドナー）に起因する空間電荷の面密度、ＱＳＣ−ｃｈａｎｎｅｌは、ＱＳＣ−ｃｈａｎｎｅｌ＝ｑ・ｔｃｈａｎｎｅｌ・ＮＳＤ−ｃｈａｎｎｅｌである。
一方、ＡｌｘＧａ１−ｘＮ下部障壁層とＩｎｙＧａ１−ｙＮチャネル層との界面には、分極効果により、負の界面電荷σ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）が生成している。「ＯＦＦ状態」では、ゲート電極の直下のチャネル領域では、ＡｌｘＧａ１−ｘＮ下部障壁層とＩｎｙＧａ１−ｙＮチャネル層は、ともに、空乏化している。従って、負の界面電荷σ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）と、ＡｌｘＧａ１−ｘＮ下部障壁層中の正の空間電荷の面密度、ＱＳＣ−ｂａｒｒｉｅｒと、ＩｎｙＧａ１−ｙＮチャネル層中の正の空間電荷の面密度、ＱＳＣ−ｃｈａｎｎｅｌの和は、σ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）＋（ＱＳＣ−ｂａｒｒｉｅｒ＋ＱＳＣ−ｃｈａｎｎｅｌ）≦０となっている。
換言すると、本発明にかかる半導体装置において、電界効果トランジスタを構成する際、σ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）＋（ＱＳＣ−ｂａｒｒｉｅｒ＋ＱＳＣ−ｃｈａｎｎｅｌ）≦０の条件が達成されると、ＶＧ＝０Ｖの状態でも、「ＯＦＦ状態」となる。すなわち、「ノーマリー・ＯＦＦ」の状態となり、ＶＴ≧０Ｖのエンハンスメント型の電界効果トランジスタとなる。
一方、σ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）＋（ＱＳＣ−ｂａｒｒｉｅｒ＋ＱＳＣ−ｃｈａｎｎｅｌ）＞０の場合は、ＶＧ＝０Ｖの状態では、ＡｌｘＧａ１−ｘＮ下部障壁層あるいは、ＩｎｙＧａ１−ｙＮチャネル層のいずれかは、空乏化していない状態となっている。その際、ＶＧ＝０Ｖの熱平衡状態において、少なくとも、絶縁膜とＩｎｙＧａ１−ｙＮチャネル層の界面における、ＩｎｙＧａ１−ｙＮチャネル層の伝導帯端のエネルギー、Ｅｃ（ＩｎｙＧａ１−ｙＮ）ｆｒｏｎｔと、フェルミ・レベルＥｆとのエネルギー差（Ｅｃ（ＩｎｙＧａ１−ｙＮ）ｆｒｏｎｔ−Ｅｆ）は、（Ｅｃ（ＩｎｙＧａ１−ｙＮ）ｆｒｏｎｔ−Ｅｆ）＜０となる。すなわち、ＶＧ＝０Ｖの熱平衡状態においても、絶縁膜とＩｎｙＧａ１−ｙＮチャネル層の界面に、キャリア（電子）が存在する状態となり、「ノーマリー・ＯＮ」の状態となり、ＶＴ＜０Ｖのディプレッション型の電界効果トランジスタとなる。
なお、後述する第三の実施形態に示す例のように、ＩｎｙＧａ１−ｙＮチャネル層が、（ｅχ（ＩｎｙＧａ１−ｙＮ）−ｅψ（Ｍｇａｔｅ））ｅＶ≧５０ｍｅＶの条件を満足し、その浅いｎ型不純物（ドナー）の濃度ＮＳＤ−ｃｈａｎｎｅｌが、ＮＳＤ−ｃｈａｎｎｅｌ＝０ ｃｍ−３であり、σ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）＋（ＱＳＣ−ｂａｒｒｉｅｒ）＞０である場合、絶縁膜の膜厚が増すと、ＶＧ＝０Ｖの熱平衡状態において、ゲート電極直下のチャネル領域の伝導帯バンド図は、図８に例示する形状に類するものとなる。すなわち、絶縁膜の膜厚が増すと、絶縁膜とＩｎｙＧａ１−ｙＮチャネル層の界面における、ＩｎｙＧａ１−ｙＮチャネル層の伝導帯端のエネルギー、Ｅｃ（ＩｎｙＧａ１−ｙＮ）ｆｒｏｎｔと、フェルミ・レベルＥｆとのエネルギー差（Ｅｃ（ＩｎｙＧａ１−ｙＮ）ｆｒｏｎｔ−Ｅｆ）は、（Ｅｃ（ＩｎｙＧａ１−ｙＮ）ｆｒｏｎｔ−Ｅｆ）＞０となる。一方、ＡｌｘＧａ１−ｘＮ下部障壁層とＩｎｙＧａ１−ｙＮチャネル層の界面における、ＩｎｙＧａ１−ｙＮチャネル層の伝導帯端のエネルギー、Ｅｃ（ＩｎｙＧａ１−ｙＮ）ｒｅａｒと、フェルミ・レベルＥｆとのエネルギー差（Ｅｃ（ＩｎｙＧａ１−ｙＮ）ｒｅａｒ−Ｅｆ）は、（Ｅｃ（ＩｎｙＧａ１−ｙＮ）ｒｅａｒ−Ｅｆ）＞０となる。
本発明にかかる半導体装置においては、リセス部が形成される領域以外であり、ＡｌｚＧａ１−ｚＮコンタクト層が存在する領域では、「ＯＮ状態」、「ＯＦＦ状態」のいずれでも、ＩｎｙＧａ１−ｙＮチャネル層内にキャリア（電子）が蓄積され、２次元電子ガスが形成されている状態とする。このＡｌｚＧａ１−ｚＮコンタクト層が存在する領域でも、ＡｌｘＧａ１−ｘＮ下部障壁層中には、キャリア（電子）が存在しない状態とする。
ＩｎｙＧａ１−ｙＮチャネル層と同様に、ＡｌｚＧａ１−ｚＮコンタクト層を構成するＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）は、ＡｌｘＧａ１−ｘＮ下部障壁層の格子定数ａ（ＡｌｘＧａ１−ｘＮ）と同じ格子定数を有するように、エピタキシャル成長により形成されている。従って、ＡｌｚＧａ１−ｚＮコンタクト層を構成するＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）は、歪み有する状態となっている。ＡｌｚＧａ１−ｚＮコンタクト層を構成するＡｌｚＧａ１−ｚＮの格子定数は、歪みが無い場合は、ａ（ＡｌｚＧａ１−ｚＮ）とすると、その歪みｅｚｚ（ＡｌｚＧａ１−ｚＮ/ＡｌｘＧａ１−ｘＮ）は、｛（ａ（ＡｌｚＧａ１−ｚＮ）−ａ（ＡｌｘＧａ１−ｘＮ））／ａ（ＡｌｘＧａ１−ｘＮ）｝となっている。
このＡｌｚＧａ１−ｚＮコンタクト層の膜厚ｔｃｏｎｔａｃｔは、格子不整合（ａ（ＡｌｚＧａ１−ｚＮ）−ａ（ＡｌｘＧａ１−ｘＮ））における、臨界膜厚ｔｃｒｉｔｉｃａｌ（ＡｌｚＧａ１−ｚＮ/ＡｌｘＧａ１−ｘＮ）以下に選択される。
ＡｌｘＧａ１−ｘＮ下部障壁層のＡｌ組成ｘ、ＡｌｚＧａ１−ｚＮコンタクト層のＡｌ組成ｚの任意の組み合わせに対し、臨界膜厚ｔｃｒｉｔｉｃａｌ（ＡｌｚＧａ１−ｚＮ／ＡｌｘＧａ１−ｘＮ）は５ｎｍ以上となる。また、０．２≧｜ｚ−ｘ｜≧０をみたす場合には、臨界膜厚ｔｃｒｉｔｉｃａｌ（ＡｌｚＧａ１−ｚＮ／ＡｌｘＧａ１−ｘＮ）は５０ｎｍ以上となる。
ＡｌｚＧａ１−ｚＮコンタクト層が存在する領域において、ＩｎｙＧａ１−ｙＮチャネル層内にキャリア（電子）が蓄積され、２次元電子ガスが形成されている状態では、少なくとも、ＡｌｚＧａ１−ｚＮコンタクト層とＩｎｙＧａ１−ｙＮチャネル層との界面にキャリア（電子）が蓄積された状態とする。その際、キャリア（電子）を蓄積するための障壁として、ＡｌｚＧａ１−ｚＮコンタクト層とＩｎｙＧａ１−ｙＮチャネル層とのヘテロ接合界面を利用する。この障壁は、ＡｌｚＧａ１−ｚＮとＩｎｙＧａ１−ｙＮとの伝導帯エネルギー差によるバンド不連続ΔＥｃ（ＡｌｚＧａ１−ｚＮ／ＩｎｙＧａ１−ｙＮ）に起因している。室温（Ｔ＝３００Ｋ）において、この障壁が有効に機能するためには、バンド不連続ΔＥｃ（ＡｌｚＧａ１−ｚＮ／ＩｎｙＧａ１−ｙＮ）は、少なくとも、２ｋＴ（ｋは、ボルツマン定数、Ｔは、温度を示す）以上である必要がある。
一方、ＩｎｙＧａ１−ｙＮチャネル層とＡｌｘＧａ１−ｘＮ下部障壁層とのヘテロ接合界面には、ＡｌｚＧａ１−ｚＮとＩｎｙＧａ１−ｙＮとの伝導帯エネルギー差によるバンド不連続ΔＥｃ（ＡｌｚＧａ１−ｚＮ／ＩｎｙＧａ１−ｙＮ）が存在している。このバンド不連続ΔＥｃ（ＡｌｚＧａ１−ｚＮ／ＩｎｙＧａ１−ｙＮ）も、少なくとも、２ｋＴ以上としている。
ΔＥｃ（ＡｌｚＧａ１−ｚＮ／ＩｎｙＧａ１−ｙＮ）＞ΔＥｃ（ＡｌｚＧａ１−ｚＮ／ＩｎｙＧａ１−ｙＮ）≧２ｋＴとする場合には、ＡｌｚＧａ１−ｚＮのＡｌ組成（ｚ）を、ＡｌｘＧａ１−ｘＮのＡｌ組成（ｘ）よりも大きくする。その際、ＡｌｘＧａ１−ｘＮ下部障壁層とＩｎｙＧａ１−ｙＮチャネル層との界面には、分極効果により、負の界面電荷σ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）が生成している。また、ＡｌｚＧａ１−ｚＮコンタクト層とＩｎｙＧａ１−ｙＮチャネル層との界面には、分極効果により、正の界面電荷σ（ＡｌｚＧａ１−ｚＮ/ＩｎｙＧａ１−ｙＮ）が生成している。
ＡｌｚＧａ１−ｚＮのＡｌ組成（ｚ）が、ＡｌｘＧａ１−ｘＮのＡｌ組成（ｘ）よりも大きい場合（ｚ≧ｘ）、負の界面電荷σ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）と正の界面電荷σ（ＡｌｚＧａ１−ｚＮ/ＩｎｙＧａ１−ｙＮ）との和は、｛σ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）＋σ（ＡｌｚＧａ１−ｚＮ/ＩｎｙＧａ１−ｙＮ）｝≧０となる。その際、ＩｎｙＧａ１−ｙＮチャネル層に対して、分極効果に起因するキャリア（電子）が供給される。この分極効果に起因するキャリア（電子）の量を、面密度ＮＰとすると、（−ｑ・ＮＰ）＋｛σ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）＋σ（ＡｌｚＧａ１−ｚＮ/ＩｎｙＧａ１−ｙＮ）｝＝０の条件を満たしている。
その際、ＡｌｚＧａ１−ｚＮコンタクト層、ＩｎｙＧａ１−ｙＮチャネル層、ＡｌｘＧａ１−ｘＮ下部障壁層が、いずれもアンドープである場合であっても、ＩｎｙＧａ１−ｙＮチャネル層中には、少なくとも、この分極効果に起因するキャリア（電子）が蓄積される。ΔＥｃ（ＡｌｚＧａ１−ｚＮ／ＩｎｙＧａ１−ｙＮ）＞ΔＥｃ（ＡｌｚＧａ１−ｚＮ／ＩｎｙＧａ１−ｙＮ）≧２ｋＴであるため、ＡｌｚＧａ１−ｚＮコンタクト層とＩｎｙＧａ１−ｙＮチャネル層との界面に、キャリア（電子）は蓄積され、２次元電子ガスを形成することが可能である。
ΔＥｃ（ＡｌｚＧａ１−ｚＮ／ＩｎｙＧａ１−ｙＮ）＝ΔＥｃ（ＡｌｘＧａ１−ｘＮ／ＩｎｙＧａ１−ｙＮ）≧２ｋＴとする場合には、ＡｌｚＧａ１−ｚＮのＡｌ組成（ｚ）は、ＡｌｘＧａ１−ｘＮのＡｌ組成（ｘ）と等しくする。その際も、ＡｌｘＧａ１−ｘＮ下部障壁層とＩｎｙＧａ１−ｙＮチャネル層との界面には、分極効果により、負の界面電荷σ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）が生成している。また、ＡｌｚＧａ１−ｚＮコンタクト層とＩｎｙＧａ１−ｙＮチャネル層との界面には、分極効果により、正の界面電荷σ（ＡｌｚＧａ１−ｚＮ/ＩｎｙＧａ１−ｙＮ）が生成している。
ＡｌｚＧａ１−ｚＮのＡｌ組成（ｚ）が、ＡｌｘＧａ１−ｘＮのＡｌ組成（ｘ）と等しい場合（ｚ＝ｘ）、負の界面電荷σ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）と正の界面電荷σ（ＡｌｚＧａ１−ｚＮ/ＩｎｙＧａ１−ｙＮ）との和は、｛σ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）＋σ（ＡｌｚＧａ１−ｚＮ/ＩｎｙＧａ１−ｙＮ）｝＝０となる。従って、ＩｎｙＧａ１−ｙＮチャネル層に対して、分極効果に起因するキャリア（電子）の供給はなされない。
その際、ＩｎｙＧａ１−ｙＮチャネル層、ＡｌｘＧａ１−ｘＮ下部障壁層は、いずれもアンドープであるが、ＡｌｚＧａ１−ｚＮコンタクト層中に浅いｎ型不純物（ドナー）をドーピングする。その場合、ＡｌｚＧａ１−ｚＮコンタクト層中に存在する浅いｎ型不純物（ドナー）のイオン化により生成するキャリア（電子）の一部は、ＩｎｙＧａ１−ｙＮチャネル層へと供給され、蓄積される。ＡｌｚＧａ１−ｚＮコンタクト層には浅いｎ型不純物（ドナー）がドーピングされ、一方、ＡｌｘＧａ１−ｘＮ下部障壁層はアンドープであるため、ＡｌｚＧａ１−ｚＮコンタクト層とＩｎｙＧａ１−ｙＮチャネル層との界面に、キャリア（電子）は蓄積され、２次元電子ガスを形成することが可能である。
あるいは、ＩｎｙＧａ１−ｙＮチャネル層はアンドープであるが、ＡｌｚＧａ１−ｚＮコンタクト層中と、ＡｌｘＧａ１−ｘＮ下部障壁層中に浅いｎ型不純物（ドナー）をドーピングする。その場合、その場合、ＡｌｚＧａ１−ｚＮコンタクト層中に存在する浅いｎ型不純物（ドナー）のイオン化により生成するキャリア（電子）の一部と、ＡｌｘＧａ１−ｘＮ下部障壁層中に存在する浅いｎ型不純物（ドナー）のイオン化により生成するキャリア（電子）は、ＩｎｙＧａ１−ｙＮチャネル層へと供給され、蓄積される。従って、ＡｌｘＧａ１−ｘＮ下部障壁層中には、キャリア（電子）は存在してなく、空乏化しているが、ＡｌｚＧａ１−ｚＮコンタクト層では、ＩｎｙＧａ１−ｙＮチャネル層との界面近傍は、空乏化している。そのため、ΔＥｃ（ＡｌｚＧａ１−ｚＮ／ＩｎｙＧａ１−ｙＮ）＝ΔＥｃ（ＡｌｚＧａ１−ｚＮ／ＩｎｙＧａ１−ｙＮ）である場合には、ＩｎｙＧａ１−ｙＮチャネル層に供給されているキャリア（電子）の大半は、ＡｌｚＧａ１−ｚＮコンタクト層とＩｎｙＧａ１−ｙＮチャネル層との界面に蓄積され、２次元電子ガスを形成する。
さらに、ＩｎｙＧａ１−ｙＮチャネル層へと供給されるキャリア（電子）の総量が多い場合には、ＡｌｚＧａ１−ｚＮコンタクト層とＩｎｙＧａ１−ｙＮチャネル層の界面への蓄積に加えて、場合によっては、ＩｎｙＧａ１−ｙＮチャネル層とＡｌｘＧａ１−ｘＮ下部障壁層の界面にも、一部キャリア（電子）の蓄積が起こる。
本発明にかかる半導体装置においては、ＩｎｙＧａ１−ｙＮチャネル層中を走行するキャリア（電子）は、２次元電子ガスとして、高い移動度を示す状態としている。そのため、ＩｎｙＧａ１−ｙＮチャネル層は、アンドープとして、イオン化した浅いｎ型不純物（ドナー）の濃度を低減し、イオン化不純物散乱の影響を低減することが好ましい。
例えば、本発明にかかる半導体装置を、「ノーマリー・ＯＮ」の状態とし、ＶＴ＜０Ｖのディプレッション型の電界効果トランジスタに構成する際、ゲート電極直下のチャネル領域では、ＡｌｘＧａ１−ｘＮ下部障壁層とＩｎｙＧａ１−ｙＮチャネル層の界面に、キャリア（電子）が存在する状態とする。その際、ＡｌｘＧａ１−ｘＮ下部障壁層中にドーピングする浅いｎ型不純物（ドナー）濃度ＮＳＤ−ｂａｒｒｉｅｒを抑えて、代わりに、ＩｎｙＧａ１−ｙＮチャネル層の一部または全体に浅いｎ型不純物（ドナー）をドーピングする形態を選択することも可能である。
なお、ＡｌｘＧａ１−ｘＮ下部障壁層中に浅いｎ型不純物（ドナー）をドーピングする際には、ＡｌｘＧａ１−ｘＮ下部障壁層全体に、浅いｎ型不純物（ドナー）を濃度ＮＳＤ−ｂａｒｒｉｅｒで均一にドーピングする形態に代えて、アンドープスペーサ層を挿入することもできる。例えば、ＡｌｘＧａ１−ｘＮ下部障壁層を、アンドープＡｌｘＧａ１−ｘＮ／Ｎ型ＡｌｘＧａ１−ｘＮ／アンドープＡｌｘＧａ１−ｘＮの形態とし、ＡｌｘＧａ１−ｘＮ下部障壁層とＩｎｙＧａ１−ｙＮチャネル層の界面、ならびに、ＡｌｘＧａ１−ｘＮ下部障壁層とバッファ層の界面には、アンドープＡｌｘＧａ１−ｘＮが存在する状態とする。その際、Ｎ型ＡｌｘＧａ１−ｘＮ部分の膜厚ｔｂａｒｒｉｅｒ−Ｍｏｄと、浅いｎ型不純物（ドナー）濃度ＮＳＤ−ｂａｒｒｉｅｒ−Ｍｏｄを、｛ｔｂａｒｒｉｅｒ−Ｍｏｄ・ＮＳＤ−ｂａｒｒｉｅｒ−Ｍｏｄ｝≒｛ｔｂａｒｒｉｅｒ・ＮＳＤ−ｂａｒｒｉｅｒ｝とすると、同等の効果が達成される。
また、ＡｌｚＧａ１−ｚＮコンタクト層中に浅いｎ型不純物（ドナー）をドーピングする際には、ＡｌｚＧａ１−ｚＮコンタクト層全体に、浅いｎ型不純物（ドナー）を濃度ＮＳＤ−ｃｏｎｔａｃｔで均一にドーピングする形態に代えて、アンドープスペーサ層を挿入することもできる。例えば、ＡｌｚＧａ１−ｚＮコンタクト層を、アンドープＡｌｚＧａ１−ｚＮ／Ｎ型ＡｌｚＧａ１−ｚＮの形態とし、ＡｌｚＧａ１−ｚＮコンタクト層とＩｎｙＧａ１−ｙＮチャネル層の界面には、アンドープＡｌｚＧａ１−ｚＮが存在する状態とする。その際、アンドープＡｌｚＧａ１−ｚＮ部分の膜厚ｔｃｏｎｔａｃｔ−ｕｎｄｏｐｅｄは、１０ｎｍ≧ｔｃｏｎｔａｃｔ−ｕｎｄｏｐｅｄの範囲に選択する。一方、Ｎ型ＡｌｚＧａ１−ｚＮ部分の膜厚ｔｃｏｎｔａｃｔ−Ｍｏｄと、浅いｎ型不純物（ドナー）濃度ＮＳＤ−ｃｏｎｔａｃｔ−Ｍｏｄを、｛ｔｃｏｎｔａｃｔ−Ｍｏｄ・ＮＳＤ−ｃｏｎｔａｃｔ−Ｍｏｄ｝≒｛ｔｃｏｎｔａｃｔ・ＮＳＤ−ｃｏｎｔａｃｔ｝とすると、同等の効果が達成される。
さらに、リセス部が形成される領域以外であり、コンタクト層が存在する領域では、「ＯＮ状態」、「ＯＦＦ状態」のいずれでも、チャネル層内にキャリア（電子）が蓄積され、コンタクト層とチャネル層とのヘテロ接合界面に２次元電子ガスが形成されている状態とすると、本発明と同等の効果が発揮される。
例えば、ＡｌｚＧａ１−ｚＮコンタクト層に浅いｎ型不純物（ドナー）をドーピングし、ＩｎｙＧａ１−ｙＮチャネル層へキャリア（電子）を供給する形態に代えて、下記の形態を用いても、同等の効果が発揮される。
例えば、ＩｎＡｌＧａＮからなるコンタクト層を採用し、ＩｎｙＧａ１−ｙＮチャネル層の伝導帯端のエネルギーと、ＩｎＡｌＧａＮコンタクト層の伝導帯端のエネルギーとの差、バンド不連続ΔＥｃ（ＩｎＡｌＧａＮ／ＩｎｙＧａ１−ｙＮ）を、ΔＥｃ（ＩｎＡｌＧａＮ／ＩｎｙＧａ１−ｙＮ）＝ΔＥｃ（ＡｌｚＧａ１−ｚＮ／ＩｎｙＧａ１−ｙＮ）とする。さらに、ＩｎＡｌＧａＮコンタクト層とＩｎｙＧａ１−ｙＮチャネル層との界面には、分極効果により、正の界面電荷σ（ＩｎＧａＡｌＮ/ＩｎｙＧａ１−ｙＮ）が生成している状態とする。その際、ＩｎＡｌＧａＮコンタクト層に浅いｎ型不純物（ドナー）をドーピングし、ＩｎｙＧａ１−ｙＮチャネル層へキャリア（電子）を供給する形態とする。
その結果、ＩｎｙＧａ１−ｙＮチャネル層中に供給されるキャリア（電子）は、ＩｎＡｌＧａＮコンタクト層とＩｎｙＧａ１−ｙＮチャネル層との界面に蓄積され、２次元電子ガスを生成する。また、ＩｎＡｌＧａＮコンタクト層中に浅いｎ型不純物（ドナー）をドーピングしており、ソース電極、ドレイン電極に利用するオーミック電極のコンタクト抵抗は、浅いｎ型不純物（ドナー）をドーピングしたＡｌｚＧａ１−ｚＮコンタクト層を用いた場合と、同様に低くすることが可能である。
上記のように、
・コンタクト層とチャネル層とのヘテロ接合界面におけるバンド不連続ΔＥｃ（ｃｏｎｔａｃｔ／ｃｈａｎｎｅｌ）が、ΔＥｃ（ＡｌｚＧａ１−ｚＮ／ＩｎｙＧａ１−ｙＮ）と同様に、このコンタクト層とチャネル層の界面にキャリア（電子）を蓄積し、２次元電子ガスを生成することができる；
・コンタクト層とチャネル層とのヘテロ接合界面には、分極効果により、正の界面電荷σ（ｃｏｎｔａｃｔ/ｃｈａｎｎｅｌ）が生成している状態である；
・コンタクト層を構成するエピタキシャル成長層の格子定数は、ＡｌｘＧａ１−ｘＮ下部障壁層の格子定数ａ（ＡｌｘＧａ１−ｘＮ）となっている；
以上の３つの条件を満たす範囲では、
ＡｌｚＧａ１−ｚＮに代えて、他のIII族窒化物半導体からなるコンタクト層を採用しても、同等の効果を達成することができる。例えば、ＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ中から、上記の条件を満足するIII族窒化物半導体を選択して、コンタクト層に用いることもできる。
さらには、
・実効的な格子定数が、ＡｌｚＧａ１−ｚＮの格子定数ａ（ＡｌｚＧａ１−ｚＮ）と等しい；
・実効的な伝導帯端のエネルギーＥｃは、コンタクト層とチャネル層とのヘテロ接合界面におけるバンド不連続ΔＥｃ（ｃｏｎｔａｃｔ／ｃｈａｎｎｅｌ）を、ΔＥｃ（ＡｌｚＧａ１−ｚＮ／ＩｎｙＧａ１−ｙＮ）と同程度とする；
・コンタクト層とチャネル層とのヘテロ接合界面には、分極効果により、正の界面電荷σ（ｃｏｎｔａｃｔ/ｃｈａｎｎｅｌ）が生成し、σ（ＡｌｚＧａ１−ｚＮ/ＩｎｙＧａ１−ｙＮ）と同等である；
以上の３つの条件を満たす範囲では、
ＡｌｚＧａ１−ｚＮに代えて、ＡｌＮ/ＧａＮの組み合わせからなる超格子構造を用いてもよい。
例えば、上記の要件を満足するＡｌＮ/ＧａＮの組み合わせからなる超格子構造は、各ＡｌＮ/ＧａＮの膜厚比率を、ｚ：（１−ｚ）程度に選択し、各ＡｌＮ/ＧａＮの膜厚和（超格子の繰り返し周期）ｄｌａｔｔｉｃｅを、１ｎｍ≦ｄｌａｔｔｉｃｅ≦１０ｎｍの範囲に選択することで達成できる。さらに、上記の要件を満足するＡｌＮ/ＧａＮの組み合わせからなる超格子構造に対して、浅いｎ型不純物（ドナー）をドーピングする場合、例えば、ＡｌＮ膜に選択的にドーピングを行うこともできる。
ＡｌｚＧａ１−ｚＮコンタクト層に代えて、他のIII族窒化物半導体からなるコンタクト層を採用する際にも、例えば、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮに関して、上記の要件に対応する要件を満足する、ＩｎＮ/ＧａＮ、ＩｎＮ/ＡｌＮ、ＩｎＮ/ＡｌＧａＮなどの組み合わせからなる超格子構造を用いてもよい。
ＡｌｘＧａ１−ｘＮ下部障壁層に関しても、浅いｎ型不純物（ドナー）をドーピングして、ＩｎｙＧａ１−ｙＮチャネル層へキャリア（電子）を供給する形態に代えて、下記の形態を用いても、同等の効果が発揮される。
例えば、ＡｌｘＧａ１−ｘＮと同じ格子定数を有する、ＩｎＡｌＧａＮからなる下部障壁層を採用し、ＩｎｙＧａ１−ｙＮチャネル層の伝導帯端のエネルギーと、ＩｎＡｌＧａＮ下部障壁層の伝導帯端のエネルギーとの差、バンド不連続ΔＥｃ（ＩｎＡｌＧａＮ／ＩｎｙＧａ１−ｙＮ）を、ΔＥｃ（ＩｎＡｌＧａＮ／ＩｎｙＧａ１−ｙＮ）＝ΔＥｃ（ＡｌｚＧａ１−ｚＮ／ＩｎｙＧａ１−ｙＮ）とする。さらに、ＩｎＡｌＧａＮ下部障壁層とＩｎｙＧａ１−ｙＮチャネル層との界面には、分極効果により、負の界面電荷σ（ＩｎｙＧａ１−ｙＮ/ＩｎＡｌＧａＮ）が生成している状態とする。その際、ＩｎＡｌＧａＮ下部障壁層に浅いｎ型不純物（ドナー）をドーピングし、ＩｎｙＧａ１−ｙＮチャネル層へキャリア（電子）を供給する形態としてもよい。
その結果、ＩｎｙＧａ１−ｙＮチャネル層中に供給されるキャリア（電子）は、ＡｌｚＧａ１−ｚＮコンタクト層とＩｎｙＧａ１−ｙＮチャネル層との界面に蓄積され、２次元電子ガスを生成する。また、ゲート電極直下のチャネル領域においては、「ＯＮ状態」では、ＩｎＡｌＧａＮ下部障壁層とＩｎｙＧａ１−ｙＮチャネル層との界面にキャリア（電子）が蓄積され、２次元電子ガスを生成する状態とできる。
上記のように、
・下部障壁層とチャネル層とのヘテロ接合界面におけるバンド不連続ΔＥｃ（ｂａｒｒｉｅｒ／ｃｈａｎｎｅｌ）が、ΔＥｃ（ＡｌｘＧａ１−ｘＮ／ＩｎｙＧａ１−ｙＮ）と同様に、この下部障壁層とチャネル層の界面にキャリア（電子）を蓄積した際、２次元電子ガスを生成することができる；
・下部障壁層とチャネル層とのヘテロ接合界面には、分極効果により、負の界面電荷σ（ｃｈａｎｎｅｌ/ｂａｒｒｉｅｒ）が生成している状態である；
・下部障壁層を構成するエピタキシャル成長層の格子定数は、ＡｌｘＧａ１−ｘＮの格子定数ａ（ＡｌｘＧａ１−ｘＮ）となっている；
以上の３つの条件を満たす範囲では、
ＡｌｘＧａ１−ｘＮに代えて、他のIII族窒化物半導体からなる下部障壁層を採用しても、同等の効果を達成することができる。例えば、ＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ中から、上記の条件を満足するIII族窒化物半導体を選択して、下部障壁層に用いることもできる。
さらには、
・実効的な格子定数が、ＡｌｘＧａ１−ｘＮの格子定数ａ（ＡｌｘＧａ１−ｘＮ）と等しい；
・実効的な伝導帯端のエネルギーＥｃは、下部障壁層とチャネル層とのヘテロ接合界面におけるバンド不連続ΔＥｃ（ｂａｒｒｉｅｒ／ｃｈａｎｎｅｌ）を、ΔＥｃ（ＡｌｘＧａ１−ｘＮ／ＩｎｙＧａ１−ｙＮ）と同程度とする；
・下部障壁層とチャネル層とのヘテロ接合界面には、分極効果により、負の界面電荷σ（ｃｈａｎｎｅｌ/ｂａｒｒｉｅｒ）が生成し、σ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）と同等である；
以上の３つの条件を満たす範囲では、
ＡｌｘＧａ１−ｘＮに代えて、ＡｌＮ/ＧａＮの組み合わせからなる超格子構造を用いてもよい。
例えば、上記の要件を満足するＡｌＮ/ＧａＮの組み合わせからなる超格子構造は、各ＡｌＮ/ＧａＮの膜厚比率を、ｘ：（１−ｘ）程度に選択し、各ＡｌＮ/ＧａＮの膜厚和（超格子の繰り返し周期）ｄｌａｔｔｉｃｅを、１ｎｍ≦ｄｌａｔｔｉｃｅ≦１０ｎｍの範囲に選択することで達成できる。さらに、上記の要件を満足するＡｌＮ/ＧａＮの組み合わせからなる超格子構造に対して、浅いｎ型不純物（ドナー）をドーピングする場合、例えば、ＡｌＮ膜に選択的にドーピングを行うこともできる。
ＡｌｘＧａ１−ｘＮ下部障壁層に代えて、他のIII族窒化物半導体からなる下部障壁層を採用する際にも、例えば、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮに関して、上記の要件に対応する要件を満足する、ＩｎＮ/ＧａＮ、ＩｎＮ/ＡｌＮ、ＩｎＮ/ＡｌＧａＮなどの組み合わせからなる超格子構造を用いてもよい。
ＩｎｙＧａ１−ｙＮチャネル層に関しても、浅いｎ型不純物（ドナー）をドーピングして、ＩｎｙＧａ１−ｙＮチャネル層中にキャリア（電子）を蓄積する形態に代えて、下記の形態を用いても、同等の効果が発揮される。
例えば、ＩｎｙＧａ１−ｙＮと同じ格子定数を有する、ＩｎＡｌＧａＮからなるチャネル層を採用し、ＩｎＡｌＧａＮチャネル層の伝導帯端のエネルギーと、ＡｌｘＧａ１−ｘＮ下部障壁層の伝導帯端のエネルギーとの差、バンド不連続ΔＥｃ（ＩｎＡｌＧａＮ／ＡｌｘＧａ１−ｘＮ）を、ΔＥｃ（ＩｎＡｌＧａＮ／ＡｌｘＧａ１−ｘＮ）＝ΔＥｃ（ＩｎｙＧａ１−ｙＮ／ＡｌｘＧａ１−ｘＮ）とする。さらに、ＩｎＡｌＧａＮチャネル層とＡｌｘＧａ１−ｘＮ下部障壁層との界面には、分極効果により、負の界面電荷σ（ＩｎＡｌＧａＮ／ＡｌｘＧａ１−ｘＮ）が生成している状態とする。その際、ＩｎＡｌＧａＮチャネル層に浅いｎ型不純物（ドナー）をドーピングし、ＩｎＡｌＧａＮチャネル層中にキャリア（電子）を蓄積する形態とする。
その結果、ＩｎＡｌＧａＮチャネル層中に蓄積されるキャリア（電子）は、ＡｌｚＧａ１−ｚＮコンタクト層とＩｎＡｌＧａＮチャネル層との界面に蓄積され、２次元電子ガスを生成する。また、ゲート電極直下のチャネル領域においては、「ＯＮ状態」では、ＩｎＡｌＧａＮチャネル層とＡｌｘＧａ１−ｘＮ下部障壁層との界面にキャリア（電子）が蓄積され、２次元電子ガスを生成する状態とできる。
上記のように、
・下部障壁層とチャネル層とのヘテロ接合界面におけるバンド不連続ΔＥｃ（ｂａｒｒｉｅｒ／ｃｈａｎｎｅｌ）が、ΔＥｃ（ＡｌｘＧａ１−ｘＮ／ＩｎｙＧａ１−ｙＮ）と同様に、この下部障壁層とチャネル層の界面にキャリア（電子）を蓄積した際、２次元電子ガスを生成することができる；
・下部障壁層とチャネル層とのヘテロ接合界面には、分極効果により、負の界面電荷σ（ｃｈａｎｎｅｌ/ｂａｒｒｉｅｒ）が生成している状態である；
・チャネル層を構成するエピタキシャル成長層の格子定数は、ＡｌｘＧａ１−ｘＮの格子定数ａ（ＡｌｘＧａ１−ｘＮ）となっている；
・チャネル層中に、浅いｎ型不純物（ドナー）をドーピングしており、チャネル層中にキャリア（電子）を蓄積する形態である；
以上の４つの条件を満たす範囲では、
ＩｎｙＧａ１−ｙＮに代えて、他のIII族窒化物半導体からなるチャネル層を採用しても、同等の効果を達成することができる。例えば、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ中から、上記の条件を満足するIII族窒化物半導体を選択して、チャネル層に用いることもできる。
さらには、
・実効的な格子定数が、ＩｎｙＧａ１−ｙＮの格子定数ａ（ＩｎｙＧａ１−ｙＮ）と等しい；
・実効的な伝導帯端のエネルギーＥｃは、下部障壁層とチャネル層とのヘテロ接合界面におけるバンド不連続ΔＥｃ（ｂａｒｒｉｅｒ／ｃｈａｎｎｅｌ）を、ΔＥｃ（ＡｌｘＧａ１−ｘＮ／ＩｎｙＧａ１−ｙＮ）と同程度とする；
・下部障壁層とチャネル層とのヘテロ接合界面には、分極効果により、負の界面電荷σ（ｃｈａｎｎｅｌ/ｂａｒｒｉｅｒ）が生成し、σ（ＩｎｙＧａ１−ｙＮ/ＡｌｘＧａ１−ｘＮ）と同等である；
以上の３つの条件を満たす範囲では、
ＩｎｙＧａ１−ｙＮに代えて、ＩｎＮ/ＧａＮの組み合わせからなる超格子構造を用いてもよい。
例えば、上記の要件を満足するＩｎＮ/ＧａＮの組み合わせからなる超格子構造は、各ＩｎＮ/ＧａＮの膜厚比率を、ｙ：（１−ｙ）程度に選択し、各ＩｎＮ/ＧａＮの膜厚和（超格子の繰り返し周期）ｄｌａｔｔｉｃｅを、１ｎｍ≦ｄｌａｔｔｉｃｅ≦１０ｎｍの範囲に選択することで達成できる。さらに、上記の要件を満足するＩｎＮ/ＧａＮの組み合わせからなる超格子構造に対して、浅いｎ型不純物（ドナー）をドーピングする場合、例えば、ＧａＮ膜に選択的にドーピングを行うこともできる。
ＩｎｙＧａ１−ｙＮチャネル層に代えて、他のIII族窒化物半導体からなるチャネル層を採用する際にも、例えば、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮに関して、上記の要件に対応する要件を満足する、ＩｎＮ/ＧａＮ、ＡｌＮ/ＧａＮ、ＩｎＮ/ＡｌＮ、ＩｎＮ/ＡｌＧａＮなどの組み合わせからなる超格子構造を用いてもよい。
以下に、具体例を挙げて、本発明の半導体装置をより詳しく説明する。ここに示す具体例は、本発明の最良の実施形態の一例であるが、本発明は、これら具体例に例示される形態に限定されるものではない。
以下に例示する具体例は、本発明の半導体装置を電界効果トランジスタの形態に構成する事例である。
（第一の実施形態）
図１は、本発明の第一の実施形態にかかる半導体装置の構造の一例を模式的に示す断面図である。
図１に例示する半導体装置において、基板４０は（０００１）面の炭化珪素（ＳｉＣ）基板、バッファ層４１は膜厚ｔｂｕｆｆｅｒ４の傾斜組成ＡｌＧａＮ層、下部障壁層４２は膜厚ｔｂａｒｒｉｅｒ４のアンドープＡｌｘ４Ｇａ１−ｘ４Ｎ層、チャネル層４３は膜厚ｔｃｈａｎｎｅｌ４のアンドープＧａＮ層、コンタクト層４４は膜厚ｔｃｏｎｔａｃｔ４のＡｌｚ４Ｇａ１−ｚ４Ｎ層である。ここで、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４のＡｌ組成ｚ４は、Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２のＡｌ組成ｘ４より大きく設定する、すなわち、ｘ４＜ｚ４とする。ＧａＮチャネル層４３とＡｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４とのヘテロ界面には、ＧａＮの伝導帯エネルギーＥｃ（ＧａＮ）とＡｌｚ４Ｇａ１−ｚ４Ｎの伝導帯エネルギーＥｃ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）の差異に起因する、バンド不連続ΔＥｃ（Ａｌｚ４Ｇａ１−ｚ４Ｎ/ＧａＮ）＝Ｅｃ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）−Ｅｃ（ＧａＮ）が存在する。その結果、ＧａＮチャネル層４３とＡｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４とのヘテロ界面の近傍に、電子が蓄積され、２次元電子ガス４７が生成されている。
一方、ＧａＮチャネル層４３とＡｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２とのヘテロ界面には、ＧａＮの伝導帯エネルギーＥｃ（ＧａＮ）とＡｌｘ４Ｇａ１−ｘ４Ｎの伝導帯エネルギーＥｃ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）の差異に起因する、バンド不連続ΔＥｃ（Ａｌｘ４Ｇａ１−ｘ４Ｎ/ＧａＮ）＝Ｅｃ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）−Ｅｃ（ＧａＮ）が存在する。このバンド不連続ΔＥｃ（Ａｌｘ４Ｇａ１−ｘ４Ｎ/ＧａＮ）が、ＧａＮチャネル層４３中に存在する電子に対する下部障壁として機能する。
Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４上に、ソース電極４Ｓ、ドレイン電極４Ｄが形成されている。ソース電極４Ｓとドレイン電極４Ｄは、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４と、オーム性接触をとっている。ソース電極４Ｓとドレイン電極４Ｄで挟まれた部位に、ゲート電極４Ｇが設けられ、電界効果トランジスタが構成されている。ソース電極４Ｓとドレイン電極４Ｄで挟まれた部位では、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４の一部をエッチング除去して、リセス部が形成されている。このリセス部には、露出したＧａＮチャネル層４３の表面を覆うように、ＳｉＮからなる絶縁膜４５が積層されている。このリセス部には、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４の上面に、該ＳｉＮからなる絶縁膜４５を介して、ゲート電極４Ｇが埋め込まれるように形成されている。該ゲート電極４Ｇの下面では、該ＳｉＮからなる絶縁膜４５を介して、ＧａＮチャネル層４３の上面に対して、ショットキー性接触（ＭＩＳ接合）がとられている。
図１に例示する構成の半導体装置は、以下の手順に従って作製される。（０００１）面ＳｉＣ基板４０上に、例えば、有機金属気相成長（Ｍｅｔａｌｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤと略する）法により、上述の各III族窒化物半導体層を、下記表４に示す膜厚で順次成長させる。なお、各III族窒化物半導体層を、（０００１）面ＳｉＣ基板４０上に、Ｃ軸成長させている。
Figure 0005809802
 その際、Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２のＡｌ組成ｘ４を、例えば、ｘ４＝０．１とする場合、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４のＡｌ組成ｚ４を、例えば、ｚ４＝０．２５とすることで、上記条件：ｘ４＜ｚ４を満たす構造とできる。一方、傾斜組成ＡｌＧａＮバッファ層４１のＡｌ組成ｘ４Ｂ（ｔ４Ｂ）は、基板４０（ｔ４Ｂ＝０）から、バッファ層４１の表面（ｔ４Ｂ＝１μｍ）に向かうに従って、徐々に減少させている。例えば、傾斜組成ＡｌＧａＮバッファ層４１のＡｌ組成ｘ４Ｂ（ｔ４Ｂ）を、ｘ４Ｂ（ｔ４Ｂ＝０）＝１からｘ４Ｂ（ｔ４Ｂ＝１μｍ）＝０．１まで、ｄｘ４Ｂ（ｔ４Ｂ）／ｄｔ４Ｂ＝−０．９ μｍ−１の比率で減少させる。
ｘ４＝０．１、ｚ４＝０．２５の場合、ＧａＮチャネル層４３とＡｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４とのヘテロ界面の近傍に生成する２次元電子ガス４７の移動度は、１５００ ｃｍ２／Ｖｓ（２０℃）程度となっている。この２次元電子ガス４７の移動度は、良好な値である。また、蓄積される２次元電子ガス４７の密度Ｎ２ｄ-ｇａｓ４-１は、Ｎ２ｄ-ｇａｓ４-１＝０．９×１０１３ｃｍ−２（２０℃）となっている。
ＧａＮチャネル層４３は、アンドープであり、イオン化不純物の濃度が低いため、イオン化不純物散乱が抑制されている。また、ＧａＮチャネル層４３とＡｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４とのヘテロ界面は、原子レベルで平坦であるので、界面散乱も抑制されている。このイオン化不純物散乱と界面散乱が抑制されていることに起因して、ヘテロ界面の近傍に生成する２次元電子ガス４７の移動度は、上記の良好な値を示している。
ソース電極４Ｓ、ドレイン電極４Ｄの形成工程では、まず、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４上には、例えば、チタン（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）／金（Ａｕ）などの金属を蒸着し、パターニングを行う。次いで、例えば、窒素ガス雰囲気中、温度８５０℃、３０秒間、アロイ処理することにより、オーム性接触を形成する。
次に、Ｃｌ２系ガスを用いて、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４の一部をエッチング除去することにより、リセス部を形成する。このリセス部では、ＧａＮチャネル層４３の表面が露呈している。このリセス・エッチング工程後、リセス部における、ＧａＮチャネル層４３の膜厚ｔｃｈａｎｎｅｌ４−Ｇは、２５ｎｍとなっている。ソース電極４Ｓとドレイン電極４Ｄで挟まれる領域の幅：ＷＳ-Ｄ４を、例えば、ＷＳ-Ｄ４＝５μｍとする際、このリセス部の幅：Ｗｒｅｃｅｓｓ４を、例えば、Ｗｒｅｃｅｓｓ４＝２μｍとする。その際、リセス部の深さｄｒｅｃｅｓｓ４は、ｄｒｅｃｅｓｓ４＝４５ｎｍとしている。
その後、例えば、プラズマ気相成長（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤと略する）法を用いて、ＳｉＮからなる絶縁膜４５を成膜する。その際、形成されるＳｉＮの膜厚は、平坦な領域上では、ｔＳｉＮ４＝５ｎｍ〜２００ｎｍの範囲に選択する。一方、リセス部の側壁面に形成されるＳｉＮの膜厚ｔＳｉＮ４-ｗｅｌｌは、通常、ｔＳｉＮ４と同じかそれ以下になる。
図１に例示する半導体装置は、リセス部の側壁面の傾斜角が９０度である事例であるが、リセス部の側壁面の被覆性を改善するため、傾斜角を９０度より小さくしてもよい。
ＳｉＮからなる絶縁膜４５を成膜した後、Ｔｉ／白金（Ｐｔ）／Ａｕなどの金属を蒸着し、リフトオフによりゲート電極４Ｇを形成する。このリフトオフにより形成される、ゲート電極４Ｇは、絶縁膜４５で被覆されている、リセス部を埋め込むように形成されている。そのリセス部の底部における、ゲート電極４Ｇの実効的なゲート長Ｌ４Ｇ-effectは、Ｌ４Ｇ-effect≒Ｗｒｅｃｅｓｓ４−２×ｔＳｉＮ４-ｗｅｌｌとなる。このリセス部の底部において、ゲート電極４Ｇは、ＳｉＮからなる絶縁膜４５を介して、ＧａＮチャネル層４３の上に形成され、ショットキー接触（ＭＩＳ接合）を構成している。ゲート電極４Ｇの実効的なゲート長Ｌ４Ｇ-effectと、このゲート電極４Ｇ直下の絶縁膜の膜厚ｔＳｉＮ４の比Ｌ４Ｇ-effect/ｔＳｉＮ４は、ｔＳｉＮ４＝５ｎｍ〜２００ｎｍの範囲に選択する際、４００〜８の範囲となる。
例えば、ｔＳｉＮ４≧４５ｎｍの場合、ｄｒｅｃｅｓｓ４＝４５ｎｍであり、リセス部は、ＳｉＮからなる絶縁膜４５で埋め込まれた状態となる。その際、ＳｉＮからなる絶縁膜４５の上面には、（Ｗｒｅｃｅｓｓ４−２×ｔＳｉＮ４）に相当する幅の凹部が形成され、ゲート電極４Ｇは、この凹部を埋め込むように形成される。その際、ゲート電極４Ｇの実効的なゲート長Ｌ４Ｇ-effectは、（Ｗｒｅｃｅｓｓ４−２×ｔＳｉＮ４）に相当する。
一方、ｔＳｉＮ４＝５ｎｍの場合、ｄｒｅｃｅｓｓ４＝４５ｎｍであり、オーバーエッチング量（ｄｒｅｃｅｓｓ４−ｔｃｏｎｔａｃｔ４）＝５ｎｍとなり、オーバーエッチング量（ｄｒｅｃｅｓｓ４−ｔｃｏｎｔａｃｔ４）と絶縁膜の膜厚ｔＳｉＮ４は等しくなっている。なお、絶縁膜の膜厚ｔＳｉＮ４を、オーバーエッチング量（ｄｒｅｃｅｓｓ４−ｔｃｏｎｔａｃｔ４）よりも小さくしても、別段、問題はない。
絶縁膜４５に用いるＳｉＮ膜の電子親和力ｅχ（ＳｉＮ）ｅＶ、Ｔｉの仕事関数ｅψ（Ｔｉ）ｅＶ、チャネル層４３のＧａＮの電子親和力ｅχ（ＧａＮ）ｅＶは、それぞれ、ｅχ（ＳｉＮ）ｅＶ＝１．４ｅＶ、ｅψ（Ｔｉ）ｅＶ＝４．３ｅＶ、ｅχ（ＧａＮ）ｅＶ＝３．９ｅＶと見積もられる。従って、仕事関数の差異に起因して、ＳｉＮ絶縁膜４５とゲート電極４ＧのＴｉの界面には、｛ｅχ（ＳｉＮ）−ｅψ（Ｔｉ）｝ｅＶ≒２．９ｅＶの障壁が、ＳｉＮ絶縁膜４５とＧａＮチャネル層４３の界面には、｛ｅχ（ＳｉＮ）−ｅχ（ＧａＮ）｝≒２．５ｅＶの障壁（接触電位差）が、それぞれ形成されている。なお、ＧａＮチャネル層４３とＡｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２とのヘテロ界面には、バンド不連続ΔＥｃ（Ａｌｘ４Ｇａ１−ｘ４/ＧａＮ）に起因する障壁（接触電位差）が形成されている。また、（ｅχ（ＧａＮ）−ｅψ（Ｔｉ））ｅＶ≒０．４ｅＶとなっている。
図２は、図１に例示する、本発明の第一の実施形態にかかる半導体装置の構造において、リセス部に形成されているゲート電極４Ｇの直下の伝導帯バンド図を模式的に示す。図２の伝導帯バンド図には、ゲート電極４Ｇに印加される、ゲート・バイアス：ＶＧ４を、ＶＧ４＝０Ｖと設定する状態を示す。従って、ゲート電極４ＧのＴｉの電位は、フェルミ・レベルＥｆと一致している。
（０００１）面成長のＡｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２は、その下層に、傾斜組成ＡｌＧａＮバッファ層４１を設けることで、格子緩和している状態となっている。この下部障壁層４２のＡｌｘ４Ｇａ１−ｘ４Ｎの格子定数ａ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）は、ＡｌＮの格子定数ａ（ＡｌＮ）とＧａＮの格子定数ａ（ＧａＮ）を用いて、近似的に、ａ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）≒ｘ４・ａ（ＡｌＮ）＋（１−ｘ４）・ａ（ＧａＮ）と表される。
一方、Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２上に形成されている、ＧａＮチャネル層４３、ならびに、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４は、ともに、その膜厚は薄いため、下部障壁層４２のＡｌｘ４Ｇａ１−ｘ４Ｎの格子定数ａ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）と、格子定数ａが実質的に一致する状態となっている。すなわち、ＧａＮチャネル層４３では、本来の格子定数ａ（ＧａＮ）から、格子定数ａ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）へと圧縮歪が生じている。また、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４では、本来の格子定数ａ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）から、格子定数ａ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）へと引っ張り歪が生じている。
Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２中には、格子歪みに起因する歪みｅｚｚは、実質的に存在していないため、ピエゾ分極：Ｐｐｅ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）は生じない。しかし、Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２中には、自発性分極：Ｐｓｐ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）が存在している。Ｃ軸成長している場合、この自発性分極：Ｐｓｐ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）の方向は、表面から基板へ向かう方向となっている。従って、Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２中に存在する分極Ｐ４２は、一般に、ピエゾ分極：Ｐｐｅ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）と自発性分極：Ｐｓｐ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）の和、すなわち、Ｐ４２＝Ｐｓｐ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）＋Ｐｐｅ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）となる。この場合、Ｐｐｅ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）≒０であるため、Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２中に存在する分極Ｐ４２は、Ｐ４２≒Ｐｓｐ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）と近似される。
一方、ＧａＮチャネル層４３中には、格子歪みに起因する圧縮歪ｅｚｚ（ＧａＮ）≒｛ａ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）−ａ（ＧａＮ）｝／ａ（ＧａＮ）が存在しており、ピエゾ分極：Ｐｐｅ（ＧａＮ）が発生する。このピエゾ分極：Ｐｐｅ（ＧａＮ）は、ＧａＮの圧電定数ｅ３１（ＧａＮ）、ｅ３３（ＧａＮ）、弾性定数Ｃ１３（ＧａＮ）、Ｃ３３（ＧａＮ）を用いて、Ｐｐｅ（ＧａＮ）≒２ｅＺＺ（ＧａＮ）［ｅ３１（ＧａＮ）−ｅ３３（ＧａＮ）・｛Ｃ３１（ＧａＮ）／Ｃ３３（ＧａＮ）｝］と近似的に表される。また、自発性分極：Ｐｓｐ（ＧａＮ）も存在している。Ｃ軸成長している場合、自発性分極：Ｐｓｐ（ＧａＮ）の方向は、表面から基板へ向かう方向となっている。圧縮歪ｅｚｚに起因する、ピエゾ分極：Ｐｐｅ（ＧａＮ）は、自発性分極：Ｐｓｐ（ＧａＮ）を相殺する方向を有している。従って、ＧａＮチャネル層４３中に存在する分極Ｐ４３は、一般に、ピエゾ分極：Ｐｐｅ（ＧａＮ）と自発性分極：Ｐｓｐ（ＧａＮ）の和、すなわち、Ｐ４３＝Ｐｓｐ（ＧａＮ）＋Ｐｐｅ（ＧａＮ）＜Ｐｓｐ（ＧａＮ）となる。
ＳｉＮ絶縁膜４５は、多結晶膜またはアモルファス状の膜となっている。そのため、ＳｉＮ絶縁膜４５全体としては、異方性を示さず、分極は発生しない。すなわち、ＳｉＮ絶縁膜４５中の分極Ｐ４５は、Ｐ４５＝０となっている。
一般に、分極Ｐに分布がある場合、分極Ｐの分布に起因して発生する分極電荷σ（Ｐ）は、下記のように示される。
σ（Ｐ）＝−▽・Ｐ （▽：ナブラ演算子）
ＧａＮチャネル層４３とＡｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２との界面においては、分極Ｐは、Ｐ４３からＰ４２へと不連続な変化を示す。そのため、この界面には、シート状の分極電荷σ４３が発生している。この界面で発生する界面電荷密度σ４３／ｑ（但し、ｑは、電子の電荷量（単位電荷）を表す）は、σ４３／ｑ＝（Ｐ４３−Ｐ４２）／ｑとなる。
また、ＳｉＮ絶縁膜４５とＧａＮチャネル層４３との界面においても、分極Ｐは、Ｐ４５からＰ４３へと不連続な変化を示す。そのため、この界面には、シート状の分極電荷σ４５が発生している。この界面で発生する界面電荷密度σ４５／ｑは、σ４５／ｑ＝（Ｐ４５−Ｐ４３）／ｑとなる。一方、ＳｉＮ絶縁膜４５とＧａＮチャネル層４３との界面では、相当の面密度で界面準位が生成している。従って、この界面で発生する界面電荷は、かかる界面準位によって、補償された状態となり、ＳｉＮ絶縁膜４５とＧａＮチャネル層４３との界面では、実効的には、発生した界面電荷の蓄積は観測されない。
Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２中に存在する分極Ｐ４２、ＧａＮチャネル層４３中に存在する分極Ｐ４３は、下部障壁層４２を構成するＡｌｘ４Ｇａ１−ｘ４ＮのＡｌ組成（ｘ４）に依存している。例えば、ｘ４＝０．１の場合、Ｐ４２／ｑ＝２．１３×１０１３ ｃｍ−２、Ｐ４３／ｑ＝１．６１×１０１３ ｃｍ−２と計算される。その際、ＧａＮチャネル層４３とＡｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２との界面で発生する界面電荷密度σ４３／ｑは、σ４３／ｑ＝（Ｐ４３−Ｐ４２）／ｑ＝−５．２８×１０１２ ｃｍ−２ と見積もられる。
ＶＧ４＝０Ｖと設定する状態では、Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２、ＧａＮチャネル層４３がともにアンドープである際には、ｎ型不純物のイオン化に起因する電子の供給が無く、従って、ＧａＮチャネル層４３とＡｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２との界面で発生する界面電荷σ４３に起因する電界のみが存在する。その結果、図２に示すように、ＧａＮチャネル層４３における、伝導帯端Ｅｃ（４３）は、フェルミ・レベルＥｆよりも、エネルギー的に高い位置となる。換言すると、ＧａＮチャネル層４３中には、キャリア（電子）が存在していない状態となっている。そのため、このＭＩＳ型ゲート構造を有する電界効果トランジスタは、「ノーマリー・ＯＦＦ状態」となっている。ゲート電極４Ｇに正電圧（ＶＧ４＞０）を印加すると、ＳｉＮ絶縁膜４５とＧａＮチャネル層４３との界面に電子が蓄積され、２次元電子ガスが生成され、「ＯＮ状態」となる。「ＯＦＦ状態」から「ＯＮ状態」となる、ゲート・バイアス：ＶＧ４の閾値電圧ＶＴは、正電圧となっており、エンハンスメント型の電界効果トランジスタとして機能する。
「ＯＮ状態」では、ゲート電極４Ｇの直下では、ＳｉＮ絶縁膜４５とＧａＮチャネル層４３との界面近傍に蓄積される電子が走行する。この電子の移動度は、ＧａＮチャネル層４３中に存在するイオン化不純物によるイオン化不純物散乱、ならびに、ＳｉＮ絶縁膜４５とＧａＮチャネル層４３との界面の乱れに起因する界面散乱の影響を受ける。ＧａＮチャネル層４３はアンドープであるため、ＳｉＮ絶縁膜４５とＧａＮチャネル層４３との界面近傍に生成する２次元電子ガスの移動度に対する、イオン化不純物散乱の影響は抑制されており、電子移動度が改善されている。
図３に、図１に例示する、ＭＩＳ型ゲート構造を有する電界効果トランジスタについて、ポアッソン方程式を解くことによって、推定される閾値電圧ＶＴのＳｉＮ絶縁膜４５の膜厚依存性を示す。
本実施の形態において、Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２として、アンドープのＡｌｘ４Ｇａ１−ｘ４Ｎを採用し、ＧａＮチャネル層４３として、アンドープのＧａＮを採用する際、それらのｎ型不純物（ドナー）濃度ＮＳＤ４２と、ＮＳＤ４３は、理想的には、ともに、０ ｃｍ−３である。ＮＳＤ４２＝０ ｃｍ−３、ＮＳＤ４３＝０ ｃｍ−３である場合、図３より、ＳｉＮ絶縁膜４５の膜厚ｔＳｉＮ４に依らず、閾値電圧ＶＴは正電圧となり、エンハンスメント型のトランジスタとして動作する。実際には、アンドープＡｌＧａＮ、アンドープのＧａＮ中には、若干量の残留ｎ型不純物が存在する。その場合でも、ＮＳＤ４３＝０ ｃｍ−３であり、Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２中の浅いｎ型不純物（ドナー）濃度ＮＳＤ４２が１×１０１８ ｃｍ−３以下の範囲では、ＳｉＮ絶縁膜４５の膜厚ｔＳｉＮ４に依らず、閾値電圧ＶＴは正電圧となっている。しかしながら、ｎ型不純物（ドナー）濃度ＮＳＤ４２が１×１０１８ ｃｍ−３を超えると、ＳｉＮ絶縁膜４５の膜厚ｔＳｉＮ４によっては、閾値電圧ＶＴが負電圧となる場合がある。
上述したように、本実施の形態では、ＧａＮチャネル層４３とＡｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２とのヘテロ界面には、負の分極界面電荷σ４３が発生する。そのため、ＮＳＤ４３＝０ ｃｍ−３であり、ｎ型不純物の面密度（ＮＳＤ４２・ｔｂａｒｒｉｅｒ４）が、分極電荷面密度｜σ４３｜／ｑより小さい場合には、ＶＧ＝０Ｖの熱平衡状態では、ＧａＮチャネル層４３は空乏化し、ＶＴ＞０Ｖとなる。一方、ｎ型不純物の面密度（ＮＳＤ４２・ｔｂａｒｒｉｅｒ４）が、分極電荷の面密度｜σ４３｜／ｑより大きい場合には、ＶＧ＝０Ｖにおいて、ＧａＮチャネル層４３中に、２次元電子が生成され、ＶＴ＜０Ｖとなる。図３に示す計算では、Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２の厚さｔｂａｒｒｉｅｒ４を５０ｎｍと仮定したので、ＮＳＤ４２＝１×１０１８ ｃｍ−３の条件は、ＮＳＤ４２・ｔｂａｒｒｉｅｒ４＝５×１０１２ ｃｍ−２となって、ＮＳＤ４２・ｔｂａｒｒｉｅｒ４と｜σ４３｜／ｑ（＝５．２８×１０１２ ｃｍ−２）とが等しく条件とまさに一致している。
したがって、本実施の形態では、ＮＳＤ４３＝０ ｃｍ−３であり、Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２中の浅いｎ型不純物（ドナー）濃度の面密度ＮＳＤ４２・ｔｂａｒｒｉｅｒ４が、分極電荷の面密度｜σ４３｜／ｑより十分小さくなる範囲に設定することにより、ＳｉＮ絶縁膜４５の膜厚ｔＳｉＮ４に依らず、閾値電圧ＶＴを正電圧にできることが分かった。ＮＳＤ４３＝０ ｃｍ−３である場合、Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２のＡｌ組成ｘ４、膜厚ｔｂａｒｒｉｅｒ４、残留不純物濃度ＮＳＤ４２などが若干変動しても、閾値電圧ＶＴ＞０Ｖの範囲に維持でき、エンハンスメント型の電界効果トランジスタを安定に作製することが可能となる。
例えば、ＮＳＤ４２＝０ ｃｍ−３、ＮＳＤ４３＝０ ｃｍ−３である場合、図２に示す、ＶＧ＝０Ｖの熱平衡状態におけるゲート電極４Ｇの直下の伝導帯バンド図において、ＧａＮチャネル層４３とＡｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２とのヘテロ界面での、ＧａＮチャネル層４３の伝導帯エネルギーＥｃ（４３）は、フェルミ・レベルＥｆよりも、エネルギー的に高い位置となる。このヘテロ界面における、ＧａＮチャネル層４３の伝導帯エネルギーＥｃ（４３）とフェルミ・レベルＥｆの差｛Ｅｃ（４３）−Ｅｆ｝は、ＳｉＮ絶縁膜４５の膜厚ｔＳｉＮ４に依存している。
図３に示すように、ＧａＮチャネル層４３として、アンドープのＧａＮを採用し、ＮＳＤ４３＝０ ｃｍ−３である際、Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２中の浅いｎ型不純物（ドナー）濃度ＮＳＤ４２に依存して、閾値電圧ＶＴのＳｉＮ絶縁膜４５の膜厚ｔＳｉＮ４に対する依存性が変化する。例えば、ＮＳＤ４２＝０ ｃｍ−３の場合でも、ＳｉＮ絶縁膜４５の膜厚ｔＳｉＮ４が１ｎｍ変化した際の、閾値電圧ＶＴの変移量ΔＶＴは、約０．１４ Ｖと比較的小さい。従って、ＳｉＮ絶縁膜４５の膜厚ｔＳｉＮ４の変動に対する、閾値電圧ＶＴの均一性、再現性は良好である。
絶縁膜４５を構成するＳｉＮ膜の電子親和力ｅχ（ＳｉＮ）ｅＶと、このＳｉＮ膜と接するゲート電極４ＧのＴｉの仕事関数ｅψ（Ｔｉ）ｅＶの差違に起因する、接触電位差｛ｅχ（ＳｉＮ）−ｅψ（Ｔｉ）｝ｅＶは、約２．９ｅＶと大きい。従って、Ｔｉ／ＳｉＮ／ＧａＮのＭＩＳ構造を有するゲートを採用すると、ショットキー接合（ＭＩＳ接合）の障壁高さΦｂａｒｒｉｅｒは、通常のＭＥＳ型のショットキー接合の障壁高さより増加する。従って、図１に例示する、ＭＩＳ型ゲート構造を有する電界効果トランジスタにおいては、ゲートのショットキー接合（ＭＩＳ接合）を順方向にバイアスした際、順方向ゲート耐圧も良好である。
ＧａＮチャネル層４３として、アンドープのＧａＮを採用し、ＮＳＤ４３＝０ ｃｍ−３である際、図３に示す、閾値電圧ＶＴの絶縁膜厚依存性が小さいことは、ゲートのショットキー接合（ＭＩＳ接合）を逆方向にバイアスした際に、絶縁膜４５に加わる内部電界が小さいことを意味している。従って、逆バイアス時のトンネル電流成分は抑制されて、逆方向リーク電流も低減されている。
図４は、図１に例示する、本発明の第一の実施形態にかかる半導体装置の構造において、リセス部以外の、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４が存在する領域の伝導帯バンド図を模式的に示す。
（０００１）面成長のＡｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２は、その下層に、傾斜組成ＡｌＧａＮバッファ層４１を設けることで、格子緩和している状態となっている。この下部障壁層４２のＡｌｘ４Ｇａ１−ｘ４Ｎの格子定数ａ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）は、ＡｌＮの格子定数ａ（ＡｌＮ）とＧａＮの格子定数ａ（ＧａＮ）を用いて、近似的に、ａ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）≒ｘ４・ａ（ＡｌＮ）＋（１−ｘ４）・ａ（ＧａＮ）と表される。
一方、Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２上に形成されている、ＧａＮチャネル層４３、ならびに、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４は、ともに、その膜厚は薄いため、下部障壁層４２のＡｌｘ４Ｇａ１−ｘ４Ｎの格子定数ａ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）と、格子定数ａが実質的に一致する状態となっている。すなわち、ＧａＮチャネル層４３では、本来の格子定数ａ（ＧａＮ）から、格子定数ａ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）へと圧縮歪が生じている。また、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４では、本来の格子定数ａ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）から、格子定数ａ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）へと引っ張り歪が生じている。
この場合も、Ｐｐｅ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）≒０であるため、Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２中に存在する分極Ｐ４２は、Ｐ４２≒Ｐｓｐ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）と近似される。
一方、ＧａＮチャネル層４３中には、格子歪みに起因する圧縮歪ｅｚｚ（ＧａＮ）≒｛ａ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）−ａ（ＧａＮ）｝／ａ（ＧａＮ）が存在しており、ピエゾ分極：Ｐｐｅ（ＧａＮ）が発生する。このピエゾ分極：Ｐｐｅ（ＧａＮ）は、ＧａＮの圧電定数ｅ３１（ＧａＮ）、ｅ３３（ＧａＮ）、弾性定数Ｃ１３（ＧａＮ）、Ｃ３３（ＧａＮ）を用いて、Ｐｐｅ（ＧａＮ）≒２ｅＺＺ（ＧａＮ）［ｅ３１（ＧａＮ）−ｅ３３（ＧａＮ）・｛Ｃ３１（ＧａＮ）／Ｃ３３（ＧａＮ）｝］と近似的に表される。また、自発性分極：Ｐｓｐ（ＧａＮ）も存在している。Ｃ軸成長している場合、自発性分極：Ｐｓｐ（ＧａＮ）の方向は、表面から基板へ向かう方向となっている。圧縮歪ｅｚｚに起因する、ピエゾ分極：Ｐｐｅ（ＧａＮ）は、自発性分極：Ｐｓｐ（ＧａＮ）を相殺する方向を有している。従って、ＧａＮチャネル層４３中に存在する分極Ｐ４３は、一般に、ピエゾ分極：Ｐｐｅ（ＧａＮ）と自発性分極：Ｐｓｐ（ＧａＮ）の和、すなわち、Ｐ４３＝Ｐｓｐ（ＧａＮ）＋Ｐｐｅ（ＧａＮ）＜Ｐｓｐ（ＧａＮ）となる。
また、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４中には、格子歪みに起因する引っ張り歪ｅｚｚ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）≒｛ａ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）−ａ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）｝／ａ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）が存在しており、ピエゾ分極：Ｐｐｅ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）が発生する。このピエゾ分極：Ｐｐｅ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）は、Ａｌｚ４Ｇａ１−ｚ４Ｎの圧電定数ｅ３１（Ａｌｚ４Ｇａ１−ｚ４Ｎ）、ｅ３３（Ａｌｚ４Ｇａ１−ｚ４Ｎ）、弾性定数Ｃ１３（Ａｌｚ４Ｇａ１−ｚ４Ｎ）、Ｃ３３（Ａｌｚ４Ｇａ１−ｚ４Ｎ）を用いて、Ｐｐｅ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）≒２ｅＺＺ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）［ｅ３１（Ａｌｚ４Ｇａ１−ｚ４Ｎ）−ｅ３３（Ａｌｚ４Ｇａ１−ｚ４Ｎ）・｛Ｃ３１（Ａｌｚ４Ｇａ１−ｚ４Ｎ）／Ｃ３３（Ａｌｚ４Ｇａ１−ｚ４Ｎ）｝］と近似的に表される。また、自発性分極：Ｐｓｐ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）も存在している。Ｃ軸成長している場合、自発性分極：Ｐｓｐ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）の方向は、表面から基板へ向かう方向となっている。引っ張り歪ｅｚｚに起因する、ピエゾ分極：Ｐｐｅ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）は、自発性分極：Ｐｓｐ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）と同じ方向を有している。従って、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４中に存在する分極Ｐ４４は、一般に、ピエゾ分極：Ｐｐｅ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）と自発性分極：Ｐｓｐ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）の和、すなわち、Ｐ４４＝Ｐｓｐ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）＋Ｐｐｅ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）＞Ｐｓｐ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）となる。
ＧａＮチャネル層４３とＡｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２との界面においては、分極Ｐは、Ｐ４３からＰ４２へと不連続な変化を示す。そのため、この界面には、シート状の分極電荷σ４３が発生している。この界面で発生する界面電荷密度σ４３／ｑ（但し、ｑは、電子の電荷量（単位電荷）を表す）は、σ４３／ｑ＝（Ｐ４３−Ｐ４２）／ｑとなる。また、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４とＧａＮチャネル層４３との界面においても、分極Ｐは、Ｐ４４からＰ４３へと不連続な変化を示す。そのため、この界面には、シート状の分極電荷σ４４が発生している。この界面で発生する界面電荷密度σ４４／ｑは、σ４４／ｑ＝（Ｐ４４−Ｐ４３）／ｑとなる。
Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２中に存在する分極Ｐ４２、ＧａＮチャネル層４３中に存在する分極Ｐ４３、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４中に存在する分極Ｐ４４は、下部障壁層４２を構成するＡｌｘ４Ｇａ１−ｘ４ＮのＡｌ組成（ｘ４）とコンタクト層４４を構成するＡｌｚ４Ｇａ１−ｚ４ＮのＡｌ組成（ｚ４）に依存している。例えば、ｘ４＝０．１、ｚ４＝０．２５の場合、Ｐ４２／ｑ＝２．１３×１０１３ ｃｍ−２、Ｐ４３／ｑ＝１．６１×１０１３ ｃｍ−２、Ｐ４４＝２．９７×１０１３ ｃｍ−２と計算される。その際、ＧａＮチャネル層４３とＡｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２との界面で発生する界面電荷密度σ４３／ｑは、σ４３／ｑ＝（Ｐ４３−Ｐ４２）／ｑ＝−５．２８×１０１２ ｃｍ−２ と見積もられる。Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４とＧａＮチャネル層４３との界面で発生する界面電荷密度σ４４／ｑは、σ４４／ｑ＝（Ｐ４４−Ｐ４３）／ｑ＝＋１．３６×１０１３ ｃｍ−２ と見積もられる。
ＧａＮチャネル層４３とＡｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２とのヘテロ界面には、バンド不連続ΔＥｃ（Ａｌｘ４Ｇａ１−ｘ４Ｎ/ＧａＮ）に起因する障壁（接触電位差）が形成されている。Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４とＧａＮチャネル層４３とのヘテロ界面には、バンド不連続ΔＥｃ（Ａｌｚ４Ｇａ１−ｚ４Ｎ/ＧａＮ）に起因する障壁（接触電位差）が形成されている。その際、下部障壁層４２を構成するＡｌｘ４Ｇａ１−ｘ４ＮのＡｌ組成（ｘ４）とコンタクト層４４を構成するＡｌｚ４Ｇａ１−ｚ４ＮのＡｌ組成（ｚ４）は、ｚ４＞ｘ４としているため、ΔＥｃ（Ａｌｚ４Ｇａ１−ｚ４Ｎ/ＧａＮ）＞ΔＥｃ（Ａｌｘ４Ｇａ１−ｘ４Ｎ/ＧａＮ）となっている。
ｚ４＝０．２５、ｘ４＝０．１の場合、ＧａＮチャネル層４３とＡｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２との界面には、負の界面電荷（σ４３）、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４とＧａＮチャネル層４３との界面には、正の界面電荷（σ４４）が発生し、その総和（σ４４＋σ４３）は、（σ４４＋σ４３）＞０となっている。
その結果、ＧａＮチャネル層４３の伝導帯端Ｅｃ（４３）は、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４とＧａＮチャネル層４３との界面の近傍では、フェルミ・レベルＥｆよりも、低くなる。すなわち、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４とＧａＮチャネル層４３との界面近傍に電子が蓄積され、２次元電子ガス４７を形成する。Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４、ＧａＮチャネル層４３、Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２が、いずれも、アンドープである場合、蓄積される２次元電子ガス４７のシート・キャリア密度Ｎ２ｄ-ｇａｓ４-１は、Ｎ２ｄ-ｇａｓ４-１≒（σ４４＋σ４３）／ｑと見積もられる。
従来のエンハンスメント型の半導体装置では、ソース−ゲート間、ゲート−ドレイン間のキャリアが枯渇してアクセス抵抗が増加するという問題がある。それに対して、本発明の第一の実施形態にかかる半導体装置では、エンハンスメント型の電界効果トランジスタであるにもかかわらず、チャネル層４３のコンタクト層４４との界面に２次元電子ガス４７が存在する。このため、ソース−ゲート間、ゲート−ドレイン間のチャネル抵抗が減少し、寄生抵抗が低減される。
（第二の実施形態）
図５は、本発明の第二の実施形態にかかる半導体装置の構造の一例を模式的に示す断面図である。
図５に例示する半導体装置において、基板５０は（０００１）面の炭化珪素（ＳｉＣ）基板、バッファ層５１は膜厚ｔｂｕｆｆｅｒ５の傾斜組成ＡｌＧａＮ層、下部障壁層５２は膜厚ｔｂａｒｒｉｅｒ５のアンドープＡｌｘ５Ｇａ１−ｘ５Ｎ層、チャネル層５３は膜厚ｔｃｈａｎｎｅｌ５のアンドープＧａＮ層、コンタクト層５４は膜厚ｔｃｏｎｔａｃｔ５のＮ型Ａｌｚ５Ｇａ１−ｚ５Ｎ層である。ここで、Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４のＡｌ組成ｚ５は、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２のＡｌ組成ｘ５と等しく設定する。例えば、ｘ５＝ｚ５＝０．１とする。コンタクト層５４を構成するＮ型Ａｌｚ５Ｇａ１−ｚ５Ｎ層中には、浅いドナー準位を形成するｎ型不純物をドーピングしている。この浅いドナー準位を形成するｎ型不純物として、例えば、珪素（Ｓｉ）を利用する。コンタクト層５４を構成するＮ型Ａｌｚ５Ｇａ１−ｚ５Ｎ層中の浅いｎ型不純物（ドナー）濃度ＮＳＤ５４は、例えば、５×１０１８ ｃｍ−３とする。
ＧａＮチャネル層５３とＡｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４とのヘテロ界面には、ＧａＮの伝導帯エネルギーＥｃ（ＧａＮ）とＡｌｚ５Ｇａ１−ｚ５Ｎの伝導帯エネルギーＥｃ（Ａｌｚ５Ｇａ１−ｚ５Ｎ）の差異に起因する、バンド不連続ΔＥｃ（Ａｌｚ５Ｇａ１−ｚ５Ｎ/ＧａＮ）＝Ｅｃ（Ａｌｚ５Ｇａ１−ｚ５Ｎ）−Ｅｃ（ＧａＮ）が存在する。その結果、ＧａＮチャネル層５３とＡｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４とのヘテロ界面の近傍に、電子が蓄積され、２次元電子ガス５７が生成されている。
一方、ＧａＮチャネル層５３とＡｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２とのヘテロ界面には、ＧａＮの伝導帯エネルギーＥｃ（ＧａＮ）とＡｌｘ５Ｇａ１−ｘ５の伝導帯エネルギーＥｃ（Ａｌｘ５Ｇａ１−ｘ５Ｎ）の差異に起因する、バンド不連続ΔＥｃ（Ａｌｘ５Ｇａ１−ｘ５Ｎ/ＧａＮ）＝Ｅｃ（Ａｌｘ５Ｇａ１−ｘ５Ｎ）−Ｅｃ（ＧａＮ）が存在する。このバンド不連続ΔＥｃ（Ａｌｘ５Ｇａ１−ｘ５Ｎ/ＧａＮ）が、ＧａＮチャネル層５３中に存在する電子に対する下部障壁として機能する。
Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４上に、ソース電極５Ｓ、ドレイン電極５Ｄが形成されている。ソース電極５Ｓとドレイン電極５Ｄは、Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４と、オーム性接触をとっている。ソース電極５Ｓとドレイン電極５Ｄで挟まれた部位に、ゲート電極５Ｇが設けられ、電界効果トランジスタが構成されている。ソース電極５Ｓとドレイン電極５Ｄで挟まれた部位では、Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４の一部をエッチング除去して、リセス部が形成されている。このリセス部には、露出したＧａＮチャネル層５３の表面を覆うように、ＳｉＮからなる絶縁膜５５が積層されている。このリセス部には、Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４の上面に、該ＳｉＮからなる絶縁膜５５を介して、ゲート電極５Ｇが埋め込まれるように形成されている。該ゲート電極５Ｇの下面では、該ＳｉＮからなる絶縁膜５５を介して、ＧａＮチャネル層５３の上面に対して、ショットキー性接触（ＭＩＳ接合）がとられている。
図５に例示する構成の半導体装置は、以下の手順に従って作製される。（０００１）面ＳｉＣ基板５０上に、例えば、ＭＯＣＶＤ法により、上述の各III族窒化物半導体層を、下記表５に示す膜厚で順次成長させる。なお、各III族窒化物半導体層を、（０００１）面ＳｉＣ基板５０上に、Ｃ軸成長させている。
Figure 0005809802
 その際、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２のＡｌ組成ｘ５を、例えば、ｘ５＝０．１とする場合、Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４のＡｌ組成ｚ５を、例えば、ｚ５＝０．１とすることで、上記条件：ｘ５＝ｚ５を満たす構造とできる。一方、傾斜組成ＡｌＧａＮバッファ層５１のＡｌ組成ｘ５Ｂ（ｔ５Ｂ）は、基板５０（ｔ５Ｂ＝０）から、バッファ層５１の表面（ｔ５Ｂ＝１μｍ）に向かうに従って、徐々に減少させている。例えば、傾斜組成ＡｌＧａＮバッファ層５１のＡｌ組成ｘ５Ｂ（ｔ５Ｂ）を、ｘ５Ｂ（ｔ５Ｂ＝０）＝１からｘ５Ｂ（ｔ５Ｂ＝１μｍ）＝０．１まで、ｄｘ５Ｂ（ｔ５Ｂ）／ｄｔ５Ｂ＝−０．９ μｍ−１の比率で減少させる。
ｘ５＝０．１、ｚ５＝０．１の場合、ＧａＮチャネル層５３とＡｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４とのヘテロ界面の近傍に生成する２次元電子ガス５７の移動度は、１５００ ｃｍ２／Ｖｓ（２０℃）程度となっている。この２次元電子ガス５７の移動度は、良好な値である。また、蓄積される２次元電子ガス５７の密度Ｎ２ｄ-ｇａｓ５-１は、Ｎ２ｄ-ｇａｓ５-１＝０．９×１０１３ｃｍ−２（２０℃）となっている。
ＧａＮチャネル層５３は、アンドープであり、イオン化不純物の濃度が低いため、イオン化不純物散乱が抑制されている。また、ＧａＮチャネル層５３とＡｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４とのヘテロ界面は、原子レベルで平坦であるので、界面散乱も抑制されている。このイオン化不純物散乱と界面散乱が抑制されていることに起因して、ヘテロ界面の近傍に生成する２次元電子ガス５７の移動度は、上記の良好な値を示している。
ソース電極５Ｓ、ドレイン電極５Ｄの形成工程では、まず、Ｎ型Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４上には、例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕなどの金属を蒸着し、パターニングを行う。次いで、例えば、窒素ガス雰囲気中、温度８５０℃、３０秒間、アロイ処理することにより、オーム性接触を形成する。
次に、Ｃｌ２系ガスを用いて、Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４の一部をエッチング除去することにより、リセス部を形成する。このリセス部では、ＧａＮチャネル層５３の表面が露呈している。このリセス・エッチング工程後、リセス部における、ＧａＮチャネル層５３の膜厚ｔｃｈａｎｎｅｌ５−Ｇは、２５ｎｍとなっている。ソース電極５Ｓとドレイン電極５Ｄで挟まれる領域の幅：ＷＳ-Ｄ５を、例えば、ＷＳ-Ｄ５＝５μｍとする際、このリセス部の幅：Ｗｒｅｃｅｓｓ５を、例えば、Ｗｒｅｃｅｓｓ５＝２μｍとする。その際、リセス部の深さｄｒｅｃｅｓｓ５は、ｄｒｅｃｅｓｓ５＝４５ｎｍとしている。
その後、例えば、ＰＥＣＶＤ法を用いて、ＳｉＮからなる絶縁膜５５を成膜する。その際、形成されるＳｉＮの膜厚は、平坦な領域上では、ｔＳｉＮ５＝５ｎｍ〜２００ｎｍの範囲に選択する。一方、リセス部の側壁面に形成されるＳｉＮの膜厚ｔＳｉＮ５-ｗｅｌｌは、通常、ｔＳｉＮ５と同じかそれ以下になる。
図５に例示する半導体装置は、リセス部の側壁面の傾斜角が９０度である事例であるが、リセス部の側壁面の被覆性を改善するため、傾斜角を９０度より小さくしてもよい。
ＳｉＮからなる絶縁膜５５を成膜した後、Ｔｉ／Ｐｔ／Ａｕなどの金属を蒸着し、リフトオフによりゲート電極５Ｇを形成する。このリフトオフにより形成される、ゲート電極５Ｇは、絶縁膜５５で被覆されている、リセス部を埋め込むように形成されている。そのリセス部の底部における、ゲート電極５Ｇの実効的なゲート長Ｌ５Ｇ-effectは、Ｌ５Ｇ-effect≒Ｗｒｅｃｅｓｓ５−２×ｔＳｉＮ５-ｗｅｌｌとなる。このリセス部の底部において、ゲート電極５Ｇは、ＳｉＮからなる絶縁膜５５を介して、ＧａＮチャネル層５３の上に形成され、ショットキー接触（ＭＩＳ接合）を構成している。ゲート電極５Ｇの実効的なゲート長Ｌ５Ｇ-effectと、このゲート電極５Ｇ直下の絶縁膜の膜厚ｔＳｉＮ５の比Ｌ５Ｇ-effect/ｔＳｉＮ５は、ｔＳｉＮ５＝５ｎｍ〜２００ｎｍの範囲に選択する際、４００〜８の範囲となる。
例えば、ｔＳｉＮ５≧４５ｎｍの場合、ｄｒｅｃｅｓｓ５＝４５ｎｍであり、リセス部は、ＳｉＮからなる絶縁膜５５で埋め込まれた状態となる。その際、ＳｉＮからなる絶縁膜５５の上面には、（Ｗｒｅｃｅｓｓ５−２×ｔＳｉＮ５）に相当する幅の凹部が形成され、ゲート電極５Ｇは、この凹部を埋め込むように形成される。その際、ゲート電極５Ｇの実効的なゲート長Ｌ５Ｇ-effectは、（Ｗｒｅｃｅｓｓ５−２×ｔＳｉＮ５）に相当する。
一方、ｔＳｉＮ５＝５ｎｍの場合、ｄｒｅｃｅｓｓ５＝４５ｎｍであり、オーバーエッチング量（ｄｒｅｃｅｓｓ５−ｔｃｏｎｔａｃｔ５）＝５ｎｍとなり、オーバーエッチング量（ｄｒｅｃｅｓｓ５−ｔｃｏｎｔａｃｔ５）と絶縁膜の膜厚ｔＳｉＮ５は等しくなっている。なお、絶縁膜の膜厚ｔＳｉＮ５を、オーバーエッチング量（ｄｒｅｃｅｓｓ５−ｔｃｏｎｔａｃｔ５）よりも小さくしても、別段、問題はない。
絶縁膜５５に用いるＳｉＮ膜の電子親和力ｅχ（ＳｉＮ）ｅＶ、Ｔｉの仕事関数ｅψ（Ｔｉ）ｅＶ、チャネル層５３のＧａＮの電子親和力ｅχ（ＧａＮ）ｅＶは、それぞれ、ｅψ（ＳｉＮ）ｅＶ＝１．４ｅＶ、ｅψ（Ｔｉ）ｅＶ＝４．３ｅＶ、ｅψ（ＧａＮ）ｅＶ＝３．９ｅＶと見積もられる。従って、仕事関数の差異に起因して、ＳｉＮ絶縁膜５５とゲート電極５ＧのＴｉの界面には、｛ｅχ（ＳｉＮ）−ｅψ（Ｔｉ）｝ｅＶ≒２．９ｅＶの障壁が、ＳｉＮ絶縁膜５５とＧａＮチャネル層５３の界面には、｛ｅχ（ＳｉＮ）−ｅχ（ＧａＮ）｝≒２．５ｅＶの障壁（接触電位差）が、それぞれ形成されている。なお、ＧａＮチャネル層５３とＡｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２とのヘテロ界面には、バンド不連続ΔＥｃ（Ａｌｘ５Ｇａ１−ｘ５/ＧａＮ）に起因する障壁（接触電位差）が形成されている。また、（ｅχ（ＧａＮ）−ｅψ（Ｔｉ））ｅＶ≒０．４ｅＶとなっている。
従って、図５に例示する、本発明の第二の実施形態にかかる半導体装置の構造において、リセス部に形成されているゲート電極５Ｇの直下の伝導帯バンド図は、図２に模式的に示す伝導帯バンド図と同様である。
（０００１）面成長のＡｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２は、その下層に、傾斜組成ＡｌＧａＮバッファ層５１を設けることで、格子緩和している状態となっている。この下部障壁層５２のＡｌｘ５Ｇａ１−ｘ５Ｎの格子定数ａ（Ａｌｘ５Ｇａ１−ｘ５Ｎ）は、ＡｌＮの格子定数ａ（ＡｌＮ）とＧａＮの格子定数ａ（ＧａＮ）を用いて、近似的に、ａ（Ａｌｘ５Ｇａ１−ｘ５Ｎ）≒ｘ５・ａ（ＡｌＮ）＋（１−ｘ５）・ａ（ＧａＮ）と表される。
一方、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２上に形成されている、ＧａＮチャネル層５３、ならびに、Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４は、ともに、その膜厚は薄いため、下部障壁層５２のＡｌｘ５Ｇａ１−ｘ５Ｎの格子定数ａ（Ａｌｘ５Ｇａ１−ｘ５Ｎ）と、格子定数ａが実質的に一致する状態となっている。すなわち、ＧａＮチャネル層５３では、本来の格子定数ａ（ＧａＮ）から、格子定数ａ（Ａｌｘ５Ｇａ１−ｘ５Ｎ）へと圧縮歪が生じている。また、Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４のＡｌ組成ｚ５と、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２のＡｌ組成ｘ５とは等しいので、格子歪みは生じていない。
Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２中には、格子歪みに起因する歪みｅｚｚは、実質的に存在していないため、ピエゾ分極：Ｐｐｅ（Ａｌｘ５Ｇａ１−ｘ５Ｎ）は生じない。しかし、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２中には、自発性分極：Ｐｓｐ（Ａｌｘ５Ｇａ１−ｘ５Ｎ）が存在している。Ｃ軸成長している場合、この自発性分極：Ｐｓｐ（Ａｌｘ５Ｇａ１−ｘ５Ｎ）の方向は、表面から基板へ向かう方向となっている。従って、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２中に存在する分極Ｐ５２は、一般に、ピエゾ分極：Ｐｐｅ（Ａｌｘ５Ｇａ１−ｘ５Ｎ）と自発性分極：Ｐｓｐ（Ａｌｘ５Ｇａ１−ｘ５Ｎ）の和、すなわち、Ｐ５２＝Ｐｓｐ（Ａｌｘ５Ｇａ１−ｘ５Ｎ）＋Ｐｐｅ（Ａｌｘ５Ｇａ１−ｘ５Ｎ）となる。この場合、Ｐｐｅ（Ａｌｘ５Ｇａ１−ｘ５Ｎ）≒０であるため、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２中に存在する分極Ｐ５２は、Ｐ５２≒Ｐｓｐ（Ａｌｘ５Ｇａ１−ｘ５Ｎ）と近似される。
同様に、Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４中には、格子歪みに起因する歪みｅｚｚは、実質的に存在していないため、ピエゾ分極：Ｐｐｅ（Ａｌｚ５Ｇａ１−ｚ５Ｎ）は生じない。この場合、Ｐｐｅ（Ａｌｚ５Ｇａ１−ｚ５Ｎ）≒０であるため、Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４中に存在する分極Ｐ５４は、Ｐ５４≒Ｐｓｐ（Ａｌｚ５Ｇａ１−ｚ５Ｎ）と近似される。
一方、ＧａＮチャネル層５３中には、格子歪みに起因する圧縮歪ｅｚｚ（ＧａＮ）≒｛ａ（Ａｌｘ５Ｇａ１−ｘ５Ｎ）−ａ（ＧａＮ）｝／ａ（ＧａＮ）が存在しており、ピエゾ分極：Ｐｐｅ（ＧａＮ）が発生する。このピエゾ分極：Ｐｐｅ（ＧａＮ）は、ＧａＮの圧電定数ｅ３１（ＧａＮ）、ｅ３３（ＧａＮ）、弾性定数Ｃ１３（ＧａＮ）、Ｃ３３（ＧａＮ）を用いて、Ｐｐｅ（ＧａＮ）≒２ｅＺＺ（ＧａＮ）［ｅ３１（ＧａＮ）−ｅ３３（ＧａＮ）・｛Ｃ３１（ＧａＮ）／Ｃ３３（ＧａＮ）｝］と近似的に表される。また、自発性分極：Ｐｓｐ（ＧａＮ）も存在している。Ｃ軸成長している場合、自発性分極：Ｐｓｐ（ＧａＮ）の方向は、表面から基板へ向かう方向となっている。圧縮歪ｅｚｚに起因する、ピエゾ分極：Ｐｐｅ（ＧａＮ）は、自発性分極：Ｐｓｐ（ＧａＮ）を相殺する方向を有している。従って、ＧａＮチャネル層５３中に存在する分極Ｐ４３は、一般に、ピエゾ分極：Ｐｐｅ（ＧａＮ）と自発性分極：Ｐｓｐ（ＧａＮ）の和、すなわち、Ｐ５３＝Ｐｓｐ（ＧａＮ）＋Ｐｐｅ（ＧａＮ）＜Ｐｓｐ（ＧａＮ）となる。
ＳｉＮ絶縁膜５５は、多結晶膜またはアモルファス状の膜となっている。そのため、ＳｉＮ絶縁膜５５全体としては、異方性を示さず、分極は発生しない。すなわち、ＳｉＮ絶縁膜５５中の分極Ｐ５５は、Ｐ５５＝０となっている。
ＧａＮチャネル層５３とＡｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２との界面においては、分極Ｐは、Ｐ５３からＰ５２へと不連続な変化を示す。そのため、この界面には、シート状の分極電荷σ５３が発生している。この界面で発生する界面電荷密度σ５３／ｑ（但し、ｑは、電子の電荷量（単位電荷）を表す）は、σ５３／ｑ＝（Ｐ５３−Ｐ５２）／ｑとなる。
また、ＳｉＮ絶縁膜５５とＧａＮチャネル層５３との界面においても、分極Ｐは、Ｐ５５からＰ５３へと不連続な変化を示す。そのため、この界面には、シート状の分極電荷σ５５が発生している。この界面で発生する界面電荷密度σ５５／ｑは、σ５５／ｑ＝（Ｐ５５−Ｐ５３）／ｑとなる。一方、ＳｉＮ絶縁膜５５とＧａＮチャネル層５３との界面では、相当の面密度で界面準位が生成している。従って、この界面で発生する界面電荷は、かかる界面準位によって、補償された状態となり、ＳｉＮ絶縁膜５５とＧａＮチャネル層５３との界面では、実効的には、発生した界面電荷の蓄積は観測されない。
Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２中に存在する分極Ｐ５２、ＧａＮチャネル層５３中に存在する分極Ｐ５３は、下部障壁層５２を構成するＡｌｘ５Ｇａ１−ｘ５ＮのＡｌ組成（ｘ５）に依存している。例えば、ｘ５＝０．１の場合、Ｐ５２／ｑ＝２．１３×１０１３ ｃｍ−２、Ｐ５３／ｑ＝１．６１×１０１３ ｃｍ−２と計算される。また、Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４のＡｌ組成ｚ５と、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２のＡｌ組成ｘ５が等しく、ｚ５＝ｘ５＝０．１の場合、Ｐ５４／ｑ＝２．１３×１０１３ ｃｍ−２と計算される。
その際、ＧａＮチャネル層５３とＡｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２との界面で発生する界面電荷密度σ５３／ｑは、σ５３／ｑ＝（Ｐ５３−Ｐ５２）／ｑ＝−５．２８×１０１２ ｃｍ−２ と見積もられる。また、Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４とＧａＮチャネル層５３との界面で発生する界面電荷密度σ５４／ｑは、σ５４／ｑ＝（Ｐ５４−Ｐ５３）／ｑ＝＋５．２８×１０１２ ｃｍ−２ と見積もられる。
本実施の形態においても、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２として、アンドープのＡｌｘ５Ｇａ１−ｘ５Ｎを採用し、ＧａＮチャネル層５３として、アンドープのＧａＮを採用する際、それらのｎ型不純物（ドナー）濃度ＮＳＤ５２と、ＮＳＤ５３は、理想的には、ともに、０ ｃｍ−３である。
リセス部に形成されているゲート電極５Ｇの直下では、ＶＧ５＝０Ｖと設定する状態では、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２、ＧａＮチャネル層５３がともにアンドープであり、ＮＳＤ５２＝０ ｃｍ−３、ＮＳＤ５３＝０ ｃｍ−３である際には、ｎ型不純物のイオン化に起因する電子の供給が無く、従って、ＧａＮチャネル層５３とＡｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２との界面で発生する界面電荷σ５３に起因する電界のみが存在する。その結果、図２に示すバンド図と同様に、ＧａＮチャネル層５３における、伝導帯端Ｅｃ（５３）は、フェルミ・レベルＥｆよりも、エネルギー的に高い位置となる。換言すると、ＧａＮチャネル層５３中には、キャリア（電子）が存在していない状態となっている。そのため、このＭＩＳ型ゲート構造を有する電界効果トランジスタは、「ノーマリー・ＯＦＦ状態」となっている。ゲート電極５Ｇに正電圧（ＶＧ５＞０）を印加すると、ＳｉＮ絶縁膜５５とＧａＮチャネル層５３との界面に電子が蓄積され、２次元電子ガスが生成され、「ＯＮ状態」となる。「ＯＦＦ状態」から「ＯＮ状態」となる、ゲート・バイアス：ＶＧ５の閾値電圧ＶＴは、正電圧となっており、エンハンスメント型の電界効果トランジスタとして機能する。
「ＯＮ状態」では、ゲート電極５Ｇの直下では、ＳｉＮ絶縁膜５５とＧａＮチャネル層５３との界面近傍に蓄積される電子が走行する。この電子の移動度は、ＧａＮチャネル層５３中に存在するイオン化不純物によるイオン化不純物散乱、ならびに、ＳｉＮ絶縁膜５５とＧａＮチャネル層５３との界面の乱れに起因する界面散乱の影響を受ける。ＧａＮチャネル層５３はアンドープであるため、ＳｉＮ絶縁膜５５とＧａＮチャネル層５３との界面近傍に生成する２次元電子ガスの移動度に対する、イオン化不純物散乱の影響は抑制されており、電子移動度が改善されている。
図５のＭＩＳ型ゲート構造を有する電界効果トランジスタおいて推定される、閾値電圧ＶＴのＳｉＮ絶縁膜５５の膜厚依存性は、図３に示す、図１のＭＩＳ型ゲート構造を有する電界効果トランジスタにおける、推定結果と同様である。ＮＳＤ５３＝０ ｃｍ−３である場合、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２中の浅いｎ型不純物（ドナー）濃度ＮＳＤ５２が増加すると、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２における、伝導帯端Ｅｃ（５２）とフェルミ・レベルＥｆとの差｛Ｅｃ（５２）−Ｅｆ｝が減少する。その結果、ＧａＮチャネル層５３における、伝導帯端Ｅｃ（５３）も低下する。Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２の浅いｎ型不純物（ドナー）濃度ＮＳＤ５２が、ＮＳＤ５２・ｔｂａｒｒｉｅｒ５＞｜σ５３｜／ｑの条件を満たす範囲に至ると、ＶＧ５＝０Ｖと設定する状態でも、ＳｉＮ絶縁膜５５の膜厚ｔＳｉＮ５が増すと、ＧａＮチャネル層５３中に、キャリア（電子）が存在する状態となる。図３に示す推定計算の結果を参照すると、ＮＳＤ５３＝０ ｃｍ−３であり、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２中の浅いｎ型不純物（ドナー）濃度ＮＳＤ５２が１×１０１８ ｃｍ−３以下の範囲では、ＳｉＮ絶縁膜５５の膜厚ｔＳｉＮ５に依らず、閾値電圧ＶＴは、正電圧となっている。一方、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２中の浅いｎ型不純物（ドナー）濃度ＮＳＤ５２が２×１０１８ ｃｍ−３に至ると、ＳｉＮ絶縁膜５５の膜厚ｔＳｉＮ５が、３ｎｍを超える範囲では、閾値電圧ＶＴは、負電圧となっている。
少なくとも、ＮＳＤ５３＝０ ｃｍ−３であり、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２中の浅いｎ型不純物（ドナー）濃度ＮＳＤ５２が、ＮＳＤ５２・ｔｂａｒｒｉｅｒ５≦｜σ５３｜／ｑの条件を満たす範囲では、ＳｉＮ絶縁膜５５の膜厚ｔＳｉＮ５に依らず、閾値電圧ＶＴは、正電圧となっている。従って、この条件を満たすＭＩＳ型ゲート構造を有する電界効果トランジスタは、「ノーマリー・ＯＦＦ状態」となっている。ＮＳＤ５３＝０ ｃｍ−３である場合、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２中の浅いｎ型不純物（ドナー）濃度ＮＳＤ５２が、ＮＳＤ５２・ｔｂａｒｒｉｅｒ５＜｜σ５３｜／ｑの条件を満たす範囲に選択すると、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２のＡｌ組成（ｘ５）、膜厚ｔｂａｒｒｉｅｒ５が、若干変動しても、閾値電圧ＶＴ＞０Ｖの範囲に維持できる。従って、前記の条件を満たす範囲では、エンハンスメント型の電界効果トランジスタを安定に作製することが可能となる。
例えば、ＮＳＤ５２＝０ ｃｍ−３、ＮＳＤ５３＝０ ｃｍ−３である場合、ＶＧ＝０Ｖの熱平衡状態におけるゲート電極５Ｇの直下の伝導帯バンド図において、ＧａＮチャネル層５３とＡｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２とのヘテロ界面での、ＧａＮチャネル層５３の伝導帯エネルギーＥｃ（５３）は、フェルミ・レベルＥｆよりも、エネルギー的に高い位置となる。このヘテロ界面における、ＧａＮチャネル層５３の伝導帯エネルギーＥｃ（５３）とフェルミ・レベルＥｆの差｛Ｅｃ（５３）−Ｅｆ｝は、ＳｉＮ絶縁膜５５の膜厚ｔＳｉＮ５に依存している。
図３の結果を参照すると、ＮＳＤ５３＝０ ｃｍ−３である場合、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２中の浅いｎ型不純物（ドナー）濃度ＮＳＤ５２に依存して、閾値電圧ＶＴのＳｉＮ絶縁膜５５の膜厚ｔＳｉＮ５に対する依存性が変化する。例えば、ＮＳＤ５３＝０ ｃｍ−３、ＮＳＤ５２＝０ ｃｍ−３の場合でも、ＳｉＮ絶縁膜５５の膜厚ｔＳｉＮ５が１ｎｍ変化した際の、閾値電圧ＶＴの変移量ΔＶＴは、約０．１４ Ｖと比較的小さい。従って、ＳｉＮ絶縁膜５５の膜厚ｔＳｉＮ５の変動に対する、閾値電圧ＶＴの均一性、再現性は良好である。
絶縁膜５５を構成するＳｉＮ膜の電子親和力ｅχ（ＳｉＮ）ｅＶと、このＳｉＮ膜と接するゲート電極５ＧのＴｉの仕事関数ｅψ（Ｔｉ）ｅＶの差違に起因する、接触電位差｛ｅχ（ＳｉＮ）−ｅψ（Ｔｉ）｝ｅＶは、約２．９ｅＶと大きい。従って、Ｔｉ／ＳｉＮ／ＧａＮのＭＩＳ構造を有するゲートを採用すると、ショットキー接合（ＭＩＳ接合）の障壁高さΦｂａｒｒｉｅｒは、通常のＭＥＳ型のショットキー接合の障壁高さより増加する。従って、図５に例示する、ＭＩＳ型ゲート構造を有する電界効果トランジスタにおいては、ゲートのショットキー接合（ＭＩＳ接合）を順方向にバイアスした際、順方向ゲート耐圧も良好である。
ＧａＮチャネル層５３として、アンドープのＧａＮを採用し、ＮＳＤ５３＝０ ｃｍ−３である際、図３に示す、閾値電圧ＶＴの絶縁膜厚依存性が小さいことは、ゲートのショットキー接合（ＭＩＳ接合）を逆方向にバイアスした際に、絶縁膜５５に加わる内部電界が小さいことを意味している。従って、逆バイアス時のトンネル電流成分は抑制されて、逆方向リーク電流も低減されている。
図６は、図５に例示する、本発明の第二の実施形態にかかる半導体装置の構造において、リセス部以外の、Ｎ型Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４が存在する領域の伝導帯バンド図を模式的に示す。
ＧａＮチャネル層５３とＡｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２との界面においては、分極Ｐは、Ｐ５３からＰ５２へと不連続な変化を示す。そのため、この界面には、シート状の分極電荷σ５３が発生している。この界面で発生する界面電荷密度σ５３／ｑ（但し、ｑは、電子の電荷量（単位電荷）を表す）は、σ５３／ｑ＝（Ｐ５３−Ｐ５２）／ｑとなる。また、Ｎ型Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４とＧａＮチャネル層５３との界面においても、分極Ｐは、Ｐ５４からＰ５３へと不連続な変化を示す。そのため、この界面には、シート状の分極電荷σ５４が発生している。この界面で発生する界面電荷密度σ５４／ｑは、σ５４／ｑ＝（Ｐ５４−Ｐ５３）／ｑとなる。
Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２中に存在する分極Ｐ５２、ＧａＮチャネル層５３中に存在する分極Ｐ５３、Ｎ型Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４中に存在する分極Ｐ５４は、下部障壁層５２を構成するＡｌｘ５Ｇａ１−ｘ５ＮのＡｌ組成（ｘ５）とコンタクト層５４を構成するＡｌｚ５Ｇａ１−ｚ５ＮのＡｌ組成（ｚ５）に依存している。例えば、ｘ５＝０．１、ｚ５＝０．１の場合、Ｐ５２／ｑ＝２．１３×１０１３ ｃｍ−２、Ｐ５３／ｑ＝１．６１×１０１３ ｃｍ−２、Ｐ５４＝２．１３×１０１３ ｃｍ−２と計算される。その際、ＧａＮチャネル層５３とＡｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２との界面で発生する界面電荷密度σ５３／ｑは、σ５３／ｑ＝（Ｐ５３−Ｐ５２）／ｑ＝−５．２８×１０１２ ｃｍ−２ と見積もられる。Ｎ型Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４とＧａＮチャネル層５３との界面で発生する界面電荷密度σ５４／ｑは、σ５４／ｑ＝（Ｐ５４−Ｐ５３）／ｑ＝＋５．２８×１０１２ ｃｍ−２ と見積もられる。
ｚ５＝０．１、ｘ５＝０．１の場合、ＧａＮチャネル層５３とＡｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２との界面には、負の界面電荷（σ５３）、Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４とＧａＮチャネル層５３との界面には、正の界面電荷（σ５４）が発生し、その総和（σ５４＋σ５３）は、（σ５４＋σ５３）＝０となっている。
ＧａＮチャネル層５３とＡｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２とのヘテロ界面には、バンド不連続ΔＥｃ（Ａｌｘ５Ｇａ１−ｘ５Ｎ/ＧａＮ）に起因する障壁（接触電位差）が形成されている。Ｎ型Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４とＧａＮチャネル層５３とのヘテロ界面には、バンド不連続ΔＥｃ（Ａｌｚ５Ｇａ１−ｚ５Ｎ/ＧａＮ）に起因する障壁（接触電位差）が形成されている。その際、下部障壁層５２を構成するＡｌｘ５Ｇａ１−ｘ５ＮのＡｌ組成（ｘ５）とコンタクト層５４を構成するＡｌｚ５Ｇａ１−ｚ５ＮのＡｌ組成（ｚ５）は、ｚ５＝ｘ５としている場合、ΔＥｃ（Ａｌｚ５Ｇａ１−ｚ５Ｎ/ＧａＮ）＝ΔＥｃ（Ａｌｘ５Ｇａ１−ｘ５Ｎ/ＧａＮ）となっている。
（σ５４＋σ５３）＝０となっている場合には、分極効果によるキャリアの生成は起こらない。一方、図６に示すように、Ｎ型Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４のうち、ＧａＮチャネル層５３との界面の近傍部分は、空乏化した領域を形成する。この空乏化した領域の形成に伴って、Ｎ型Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４からＧａＮチャネル層５３へと、キャリア（電子）の供給がなされ、２次元電子ガス５７を形成している。従って、蓄積される２次元電子ガス５７の密度Ｎ２ｄ-ｇａｓ５-１は、Ｎ２ｄ-ｇａｓ５-１＜ＮＳＤ５４・ｔｃｏｎｔａｃｔ５の範囲となる。
従来のエンハンスメント型の半導体装置では、ソース−ゲート間、ゲート−ドレイン間のキャリアが枯渇してアクセス抵抗が増加するという問題がある。それに対して、本発明の第二の実施形態にかかる半導体装置では、エンハンスメント型の電界効果トランジスタであるにもかかわらず、チャネル層５３のコンタクト層５４との界面に２次元電子ガス５７が存在する。従って、ソース−ゲート間、ゲート−ドレイン間のアクセス抵抗が減少する。勿論、Ｎ型Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４上にオーミック電極を形成するため、ドレイン電極５Ｄ、ソース電極５Ｓのコンタクト抵抗も低減される。すなわち、ソース−ゲート間、ゲート−ドレイン間のチャネル抵抗が減少する。これらの寄与によって、寄生抵抗が大幅に改善される。
なお、本発明の第二の実施形態では、上記の具体例では、Ｎ型Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４のＡｌ組成（ｚ５）を、Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層５２のＡｌ組成（ｘ５）と等しくしている。勿論、ｚ５をｘ５より大きく設定しても、Ｎ型Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４とＧａＮチャネル層５３との界面近傍に電子が蓄積され、２次元電子ガス５７が形成される。ｚ５＞ｘ５の場合には、分極効果による界面電荷の和（σ５３＋σ５４）が正になるため、Ｎ型Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４の浅いｎ型不純物（ドナー）濃度ＮＳＤ５４を下げても、２次元電子ガス５７が形成される。その際、蓄積される２次元電子ガス５７の密度Ｎ２ｄ-ｇａｓ５-１は、（σ５３＋σ５４）／ｑ＜Ｎ２ｄ-ｇａｓ５-１＜（ＮＳＤ５４・ｔｃｏｎｔａｃｔ５）＋（σ５３＋σ５４）／ｑの範囲となる。
また、Ｎ型Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４とＧａＮチャネル層５３との界面に、２次元電子ガスの蓄積に必要な障壁が形成される範囲で、ｚ５をｘ５より小さく設定することも可能である。ｚ５＜ｘ５に設定する場合には、分極効果による界面電荷の和（σ５３＋σ５４）が負になるため、Ｎ型Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４からＧａＮチャネル層５３へと供給されるキャリア（電子）の量を｜σ５３＋σ５４｜より大きくする必要がある。その際、蓄積される２次元電子ガス５７の密度Ｎ２ｄ-ｇａｓ５-１は、Ｎ２ｄ-ｇａｓ５-１＜（ＮＳＤ５４・ｔｃｏｎｔａｃｔ５）＋（σ５３＋σ５４）／ｑ＜（ＮＳＤ５４・ｔｃｏｎｔａｃｔ５）の範囲となる。
（第三の実施形態）
上記の第一の実施形態、第二の実施形態にかかる半導体装置は、本発明をエンハンスメント動作可能な電界効果トランジスタへ適用する形態である。
一方、以下に説明する、本発明の第三の実施形態にかかる半導体装置は、本発明をディプレッション型電界効果トランジスタへ適用する形態である。具体的には、本発明の第三の実施形態にかかる半導体装置は、ディプレッション型電界効果トランジスタにおいて、本発明を適用して、アクセス抵抗の低減を達成する素子構造の例である。
図７は、本発明の第三の実施形態にかかる半導体装置の構造を模式的に示す断面図である。
図５に例示する半導体装置において、基板６０は（０００１）面の炭化珪素（ＳｉＣ）基板、バッファ層６１は膜厚ｔｂｕｆｆｅｒ６の傾斜組成ＡｌＧａＮ層、下部障壁層６２は膜厚ｔｂａｒｒｉｅｒ６のＮ型Ａｌｘ６Ｇａ１−ｘ６Ｎ層、チャネル層６３は膜厚ｔｃｈａｎｎｅｌ６のアンドープＧａＮ層、コンタクト層６４は膜厚ｔｃｏｎｔａｃｔ６のＮ型Ａｌｚ６Ｇａ１−ｚ６Ｎ層である。ここで、Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４のＡｌ組成ｚ６は、Ａｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２のＡｌ組成ｘ６と等しく設定する。例えば、ｘ６＝ｚ６＝０．１とする。下部障壁層６２を構成するＮ型Ａｌｘ６Ｇａ１−ｘ６Ｎ層と、コンタクト層６４を構成するＮ型Ａｌｚ６Ｇａ１−ｚ６Ｎ層中には、浅いドナー準位を形成するｎ型不純物をドーピングしている。この浅いドナー準位を形成するｎ型不純物として、例えば、珪素（Ｓｉ）を利用する。下部障壁層６２を構成するＮ型Ａｌｘ６Ｇａ１−ｘ６Ｎ層中の浅いｎ型不純物（ドナー）濃度ＮＳＤ６２は、例えば、２×１０１８ ｃｍ−３とする。コンタクト層６４を構成するＮ型Ａｌｚ６Ｇａ１−ｚ６Ｎ層中の浅いｎ型不純物（ドナー）濃度ＮＳＤ６４は、例えば、５×１０１８ ｃｍ−３とする。
ＧａＮチャネル層６３とＡｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４とのヘテロ界面には、ＧａＮの伝導帯エネルギーＥｃ（ＧａＮ）とＡｌｚ６Ｇａ１−ｚ６Ｎの伝導帯エネルギーＥｃ（Ａｌｚ６Ｇａ１−ｚ６Ｎ）の差異に起因する、バンド不連続ΔＥｃ（Ａｌｚ６Ｇａ１−ｚ６Ｎ/ＧａＮ）＝Ｅｃ（Ａｌｚ６Ｇａ１−ｚ６Ｎ）−Ｅｃ（ＧａＮ）が存在する。その結果、ＧａＮチャネル層６３とＡｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４とのヘテロ界面の近傍に、電子が蓄積され、２次元電子ガス６７が生成されている。
一方、ＧａＮチャネル層６３とＡｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２とのヘテロ界面には、ＧａＮの伝導帯エネルギーＥｃ（ＧａＮ）とＡｌｘ６Ｇａ１−ｘ６の伝導帯エネルギーＥｃ（Ａｌｘ６Ｇａ１−ｘ６Ｎ）の差異に起因する、バンド不連続ΔＥｃ（Ａｌｘ６Ｇａ１−ｘ６Ｎ/ＧａＮ）＝Ｅｃ（Ａｌｘ６Ｇａ１−ｘ６Ｎ）−Ｅｃ（ＧａＮ）が存在する。このバンド不連続ΔＥｃ（Ａｌｘ６Ｇａ１−ｘ６Ｎ/ＧａＮ）が、ＧａＮチャネル層６３中に存在する電子に対する下部障壁として機能する。その結果、ＧａＮチャネル層６３とＡｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２とのヘテロ界面に近傍にも、部分的な電子の蓄積が可能な構造となっている。
Ａｌｚ６Ｇａ１−ｚ６コンタクト層６４上に、ソース電極６Ｓ、ドレイン電極６Ｄが形成されている。ソース電極６Ｓとドレイン電極６Ｄは、Ａｌｚ６Ｇａ１−ｚ６コンタクト層５４と、オーム性接触をとっている。ソース電極６Ｓとドレイン電極６Ｄで挟まれた部位に、ゲート電極６Ｇが設けられ、電界効果トランジスタが構成されている。ソース電極６Ｓとドレイン電極６Ｄで挟まれた部位では、Ａｌｚ６Ｇａ１−ｚ６コンタクト層６４の一部をエッチング除去して、リセス部が形成されている。このリセス部には、露出したＧａＮチャネル層６３の表面を覆うように、ＳｉＮからなる絶縁膜６５が積層されている。このリセス部には、Ａｌｚ６Ｇａ１−ｚ６コンタクト層６４の上面に、該ＳｉＮからなる絶縁膜６５を介して、ゲート電極６Ｇが埋め込まれるように形成されている。該ゲート電極６Ｇの下面では、該ＳｉＮからなる絶縁膜６５を介して、ＧａＮチャネル層６３の上面に対して、ショットキー性接触（ＭＩＳ接合）がとられている。
図７に例示する構成の半導体装置は、以下の手順に従って作製される。（０００１）面ＳｉＣ基板６０上に、例えば、ＭＯＣＶＤ法により、上述の各III族窒化物半導体層を、下記表６に示す膜厚で順次成長させる。なお、各III族窒化物半導体層を、（０００１）面ＳｉＣ基板６０上に、Ｃ軸成長させている。
Figure 0005809802
 その際、Ａｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２のＡｌ組成ｘ６を、例えば、ｘ５＝０．１とする場合、Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４のＡｌ組成ｚ６を、例えば、ｚ５＝０．１とすることで、上記条件：ｘ６＝ｚ６を満たす構造とできる。一方、傾斜組成ＡｌＧａＮバッファ層６１のＡｌ組成ｘ６Ｂ（ｔ６Ｂ）は、基板６０（ｔ６Ｂ＝０）から、バッファ層６１の表面（ｔ５Ｂ＝１μｍ）に向かうに従って、徐々に減少させている。例えば、傾斜組成ＡｌＧａＮバッファ層６１のＡｌ組成ｘ６Ｂ（ｔ５Ｂ）を、ｘ５Ｂ（ｔ６Ｂ＝０）＝１からｘ６Ｂ（ｔ６Ｂ＝１μｍ）＝０．１まで、直線的に減少させる。
ｘ６＝０．１、ｚ６＝０．１の場合、ＧａＮチャネル層６３とＡｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４とのヘテロ界面の近傍に生成する２次元電子ガス６７の移動度は、１５００ ｃｍ２／Ｖｓ（２０℃）程度となっている。この２次元電子ガス６７の移動度は、良好な値である。また、蓄積される２次元電子ガス６７の密度Ｎ２ｄ-ｇａｓ６-１は、Ｎ２ｄ-ｇａｓ６-１＝１．２×１０１３ｃｍ−２（２０℃）となっている。
ＧａＮチャネル層６３は、アンドープであり、イオン化不純物の濃度が低いため、イオン化不純物散乱が抑制されている。また、ＧａＮチャネル層６３とＡｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４とのヘテロ界面は、原子レベルで平坦であるので、界面散乱も抑制されている。このイオン化不純物散乱と界面散乱が抑制されていることに起因して、ヘテロ界面の近傍に生成する２次元電子ガス６７の移動度は、上記の良好な値を示している。
ソース電極６Ｓ、ドレイン電極６Ｄの形成工程では、まず、Ｎ型Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４上には、例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕなどの金属を蒸着し、パターニングを行う。次いで、例えば、窒素ガス雰囲気中、温度８５０℃、３０秒間、アロイ処理することにより、オーム性接触を形成する。
次に、Ｃｌ２系ガスを用いて、Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４の一部をエッチング除去することにより、リセス部を形成する。このリセス部では、ＧａＮチャネル層６３の表面が露呈している。このリセス・エッチング工程後、リセス部における、ＧａＮチャネル層６３の膜厚ｔｃｈａｎｎｅｌ６−Ｇは、２５ｎｍとなっている。ソース電極６Ｓとドレイン電極６Ｄで挟まれる領域の幅：ＷＳ-Ｄ６を、例えば、ＷＳ-Ｄ６＝５μｍとする際、このリセス部の幅：Ｗｒｅｃｅｓｓ６を、例えば、Ｗｒｅｃｅｓｓ６＝２μｍとする。その際、リセス部の深さｄｒｅｃｅｓｓ６は、ｄｒｅｃｅｓｓ６＝４５ｎｍとしている。
その後、例えば、ＰＥＣＶＤ法を用いて、ＳｉＮからなる絶縁膜５６を成膜する。その際、形成されるＳｉＮの膜厚は、平坦な領域上では、ｔＳｉＮ６＝５ｎｍ〜２００ｎｍの範囲に選択する。一方、リセス部の側壁面に形成されるＳｉＮの膜厚ｔＳｉＮ６-ｗｅｌｌは、通常、ｔＳｉＮ６と同じかそれ以下になる。
図７に例示する半導体装置は、リセス部の側壁面の傾斜角が９０度である事例であるが、リセス部の側壁面の被覆性を改善するため、傾斜角を９０度より小さくしてもよい。
ＳｉＮからなる絶縁膜５６を成膜した後、Ｔｉ／Ｐｔ／Ａｕなどの金属を蒸着し、リフトオフによりゲート電極６Ｇを形成する。このリフトオフにより形成される、ゲート電極６Ｇは、絶縁膜６５で被覆されている、リセス部を埋め込むように形成されている。そのリセス部の底部における、ゲート電極６Ｇの実効的なゲート長Ｌ６Ｇ-effectは、Ｌ６Ｇ-effect≒Ｗｒｅｃｅｓｓ６−２×ｔＳｉＮ６-ｗｅｌｌとなる。このリセス部の底部において、ゲート電極６Ｇは、ＳｉＮからなる絶縁膜６５を介して、ＧａＮチャネル層６３の上に形成され、ショットキー接触（ＭＩＳ接合）を構成している。ゲート電極６Ｇの実効的なゲート長Ｌ６Ｇ-effectと、このゲート電極６Ｇ直下の絶縁膜の膜厚ｔＳｉＮ６の比Ｌ５Ｇ-effect/ｔＳｉＮ６は、ｔＳｉＮ６＝５ｎｍ〜２００ｎｍの範囲に選択する際、４００〜８の範囲となる。
例えば、ｔＳｉＮ６≧４５ｎｍの場合、ｄｒｅｃｅｓｓ６＝４５ｎｍであり、リセス部は、ＳｉＮからなる絶縁膜６５で埋め込まれた状態となる。その際、ＳｉＮからなる絶縁膜６５の上面には、（Ｗｒｅｃｅｓｓ６−２×ｔＳｉＮ６）に相当する幅の凹部が形成され、ゲート電極６Ｇは、この凹部を埋め込むように形成される。その際、ゲート電極６Ｇの実効的なゲート長Ｌ６Ｇ-effectは、（Ｗｒｅｃｅｓｓ６−２×ｔＳｉＮ６）に相当する。
一方、ｔＳｉＮ６＝５ｎｍの場合、ｄｒｅｃｅｓｓ６＝４５ｎｍであり、オーバーエッチング量（ｄｒｅｃｅｓｓ６−ｔｃｏｎｔａｃｔ６）＝５ｎｍとなり、オーバーエッチング量（ｄｒｅｃｅｓｓ６−ｔｃｏｎｔａｃｔ６）と絶縁膜の膜厚ｔＳｉＮ６は等しくなっている。なお、絶縁膜の膜厚ｔＳｉＮ６を、オーバーエッチング量（ｄｒｅｃｅｓｓ６−ｔｃｏｎｔａｃｔ６）よりも小さくしても、別段、問題はない。
絶縁膜６５に用いるＳｉＮ膜の電子親和力ｅχ（ＳｉＮ）ｅＶ、Ｔｉの仕事関数ｅψ（Ｔｉ）ｅＶ、チャネル層６３のＧａＮの電子親和力ｅχ（ＧａＮ）ｅＶは、それぞれ、ｅχ（ＳｉＮ）ｅＶ＝１．４ｅＶ、ｅψ（Ｔｉ）ｅＶ＝４．３ｅＶ、ｅχ（ＧａＮ）ｅＶ＝３．９ｅＶと見積もられる。従って、仕事関数の差異に起因して、ＳｉＮ絶縁膜６５とゲート電極６ＧのＴｉの界面には、｛ｅχ（ＳｉＮ）−ｅψ（Ｔｉ）｝ｅＶ≒２．９ｅＶの障壁が、ＳｉＮ絶縁膜６５とＧａＮチャネル層６３の界面には、｛ｅχ（ＳｉＮ）−ｅχ（ＧａＮ）｝≒２．５ｅＶの障壁（接触電位差）が、それぞれ形成されている。なお、ＧａＮチャネル層６３とＡｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層６２とのヘテロ界面には、バンド不連続ΔＥｃ（Ａｌｘ６Ｇａ１−ｘ６/ＧａＮ）に起因する障壁（接触電位差）が形成されている。また、（ｅχ（ＧａＮ）−ｅψ（Ｔｉ））ｅＶ≒０．４ｅＶとなっている。
図８は、図７に例示する、本発明の第三の実施形態にかかる半導体装置の構造において、リセス部に形成されているゲート電極６Ｇの直下の伝導帯バンド図を模式的に示す。図８の伝導帯バンド図には、ゲート電極６Ｇに印加される、ゲート・バイアス：ＶＧ６を、ＶＧ６＝０Ｖと設定する状態を示す。従って、ゲート電極６ＧのＴｉの電位は、フェルミ・レベルＥｆと一致している。
また、図９は、図７に例示する、本発明の第三の実施形態にかかる半導体装置の構造において、リセス部以外の、Ｎ型Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層６４が存在する領域の伝導帯バンド図を模式的に示す。
（０００１）面成長のＡｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２は、その下層に、傾斜組成ＡｌＧａＮバッファ層６１を設けることで、格子緩和している状態となっている。この下部障壁層６２のＡｌｘ６Ｇａ１−ｘ６Ｎの格子定数ａ（Ａｌｘ６Ｇａ１−ｘ６Ｎ）は、ＡｌＮの格子定数ａ（ＡｌＮ）とＧａＮの格子定数ａ（ＧａＮ）を用いて、近似的に、ａ（Ａｌｘ６Ｇａ１−ｘ６Ｎ）≒ｘ６・ａ（ＡｌＮ）＋（１−ｘ６）・ａ（ＧａＮ）と表される。
一方、Ａｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２上に形成されている、ＧａＮチャネル層６３、ならびに、Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４は、ともに、その膜厚は薄いため、下部障壁層６２のＡｌｘ６Ｇａ１−ｘ６Ｎの格子定数ａ（Ａｌｘ６Ｇａ１−ｘ６Ｎ）と、格子定数ａが実質的に一致する状態となっている。すなわち、ＧａＮチャネル層６３では、本来の格子定数ａ（ＧａＮ）から、格子定数ａ（Ａｌｘ６Ｇａ１−ｘ６Ｎ）へと圧縮歪が生じている。また、Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４のＡｌ組成ｚ６と、Ａｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２のＡｌ組成ｘ６とは等しいので、格子歪みは生じていない。
Ａｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２中には、格子歪みに起因する歪みｅｚｚは、実質的に存在していないため、ピエゾ分極：Ｐｐｅ（Ａｌｘ６Ｇａ１−ｘ６Ｎ）は生じない。しかし、Ａｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２中には、自発性分極：Ｐｓｐ（Ａｌｘ６Ｇａ１−ｘ６Ｎ）が存在している。Ｃ軸成長している場合、この自発性分極：Ｐｓｐ（Ａｌｘ６Ｇａ１−ｘ６Ｎ）の方向は、表面から基板へ向かう方向となっている。従って、Ａｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２中に存在する分極Ｐ６２は、一般に、ピエゾ分極：Ｐｐｅ（Ａｌｘ６Ｇａ１−ｘ６Ｎ）と自発性分極：Ｐｓｐ（Ａｌｘ６Ｇａ１−ｘ６Ｎ）の和、すなわち、Ｐ６２＝Ｐｓｐ（Ａｌｘ６Ｇａ１−ｘ６Ｎ）＋Ｐｐｅ（Ａｌｘ６Ｇａ１−ｘ６Ｎ）となる。この場合、Ｐｐｅ（Ａｌｘ６Ｇａ１−ｘ６Ｎ）≒０であるため、Ａｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２中に存在する分極Ｐ６２は、Ｐ６２≒Ｐｓｐ（Ａｌｘ６Ｇａ１−ｘ６Ｎ）と近似される。
同様に、Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４中には、格子歪みに起因する歪みｅｚｚは、実質的に存在していないため、ピエゾ分極：Ｐｐｅ（Ａｌｚ６Ｇａ１−ｚ６Ｎ）は生じない。この場合、Ｐｐｅ（Ａｌｚ６Ｇａ１−ｚ６Ｎ）≒０であるため、Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４中に存在する分極Ｐ６４は、Ｐ６４≒Ｐｓｐ（Ａｌｚ６Ｇａ１−ｚ６Ｎ）と近似される。
一方、ＧａＮチャネル層６３中には、格子歪みに起因する圧縮歪ｅｚｚ（ＧａＮ）≒｛ａ（Ａｌｘ６Ｇａ１−ｘ６Ｎ）−ａ（ＧａＮ）｝／ａ（ＧａＮ）が存在しており、ピエゾ分極：Ｐｐｅ（ＧａＮ）が発生する。このピエゾ分極：Ｐｐｅ（ＧａＮ）は、ＧａＮの圧電定数ｅ３１（ＧａＮ）、ｅ３３（ＧａＮ）、弾性定数Ｃ１３（ＧａＮ）、Ｃ３３（ＧａＮ）を用いて、Ｐｐｅ（ＧａＮ）≒２ｅＺＺ（ＧａＮ）［ｅ３１（ＧａＮ）−ｅ３３（ＧａＮ）・｛Ｃ３１（ＧａＮ）／Ｃ３３（ＧａＮ）｝］と近似的に表される。また、自発性分極：Ｐｓｐ（ＧａＮ）も存在している。Ｃ軸成長している場合、自発性分極：Ｐｓｐ（ＧａＮ）の方向は、表面から基板へ向かう方向となっている。圧縮歪ｅｚｚに起因する、ピエゾ分極：Ｐｐｅ（ＧａＮ）は、自発性分極：Ｐｓｐ（ＧａＮ）を相殺する方向を有している。従って、ＧａＮチャネル層５３中に存在する分極Ｐ４３は、一般に、ピエゾ分極：Ｐｐｅ（ＧａＮ）と自発性分極：Ｐｓｐ（ＧａＮ）の和、すなわち、Ｐ６３＝Ｐｓｐ（ＧａＮ）＋Ｐｐｅ（ＧａＮ）＜Ｐｓｐ（ＧａＮ）となる。
ＳｉＮ絶縁膜６５は、多結晶膜またはアモルファス状の膜となっている。そのため、ＳｉＮ絶縁膜６５全体としては、異方性を示さず、分極は発生しない。すなわち、ＳｉＮ絶縁膜６５中の分極Ｐ６５は、Ｐ６５＝０となっている。
ＧａＮチャネル層６３とＡｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２との界面においては、分極Ｐは、Ｐ６３からＰ６２へと不連続な変化を示す。そのため、この界面には、シート状の分極電荷σ６３が発生している。この界面で発生する界面電荷密度σ６３／ｑ（但し、ｑは、電子の電荷量（単位電荷）を表す）は、σ６３／ｑ＝（Ｐ６３−Ｐ６２）／ｑとなる。
また、ＳｉＮ絶縁膜６５とＧａＮチャネル層６３との界面においても、分極Ｐは、Ｐ６５からＰ６３へと不連続な変化を示す。そのため、この界面には、シート状の分極電荷σ６５が発生している。この界面で発生する界面電荷密度σ６５／ｑは、σ６５／ｑ＝（Ｐ６５−Ｐ６３）／ｑとなる。一方、ＳｉＮ絶縁膜６５とＧａＮチャネル層６３との界面では、相当の面密度で界面準位が生成している。従って、この界面で発生する界面電荷は、かかる界面準位によって、補償された状態となり、ＳｉＮ絶縁膜６５とＧａＮチャネル層６３との界面では、実効的には、発生した界面電荷の蓄積は観測されない。
Ａｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２中に存在する分極Ｐ６２、ＧａＮチャネル層６３中に存在する分極Ｐ６３は、下部障壁層６２を構成するＡｌｘ６Ｇａ１−ｘ６ＮのＡｌ組成（ｘ６）に依存している。例えば、ｘ６＝０．１の場合、Ｐ６２／ｑ＝２．１３×１０１３ ｃｍ−２、Ｐ６３／ｑ＝１．６１×１０１３ ｃｍ−２と計算される。また、Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４のＡｌ組成ｚ６と、Ａｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２のＡｌ組成ｘ６が等しく、ｚ６＝ｘ６＝０．１の場合、Ｐ６４／ｑ＝２．１３×１０１３ ｃｍ−２と計算される。
その際、ＧａＮチャネル層６３とＡｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２との界面で発生する界面電荷密度σ６３／ｑは、σ６３／ｑ＝（Ｐ６３−Ｐ６２）／ｑ＝−５．２８×１０１２ ｃｍ−２ と見積もられる。また、Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層５４とＧａＮチャネル層５３との界面で発生する界面電荷密度σ６４／ｑは、σ６４／ｑ＝（Ｐ６４−Ｐ６３）／ｑ＝＋５．２８×１０１２ ｃｍ−２ と見積もられる。
ＧａＮチャネル層６３とＡｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２とのヘテロ界面には、バンド不連続ΔＥｃ（Ａｌｘ６Ｇａ１−ｘ６Ｎ/ＧａＮ）に起因する障壁（接触電位差）が形成されている。Ｎ型Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４とＧａＮチャネル層６３とのヘテロ界面には、バンド不連続ΔＥｃ（Ａｌｚ６Ｇａ１−ｚ６Ｎ/ＧａＮ）に起因する障壁（接触電位差）が形成されている。その際、下部障壁層６２を構成するＡｌｘ６Ｇａ１−ｘ６ＮのＡｌ組成（ｘ６）とコンタクト層６４を構成するＡｌｚ６Ｇａ１−ｚ６ＮのＡｌ組成（ｚ６）は、ｚ６＝ｘ６としている場合、ΔＥｃ（Ａｌｚ６Ｇａ１−ｚ６Ｎ/ＧａＮ）＝ΔＥｃ（Ａｌｘ６Ｇａ１−ｘ６Ｎ/ＧａＮ）となっている。
その際、図９に示すように、ｚ６＝ｘ６＝０．１の場合、Ｎ型Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層６４が存在する領域では、ＧａＮチャネル層６３とＡｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２との界面で発生する界面電荷σ６３と、Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層５４とＧａＮチャネル層５３との界面で発生する界面電荷密度σ６４の和（σ６３＋σ６４）は、（σ６３＋σ６４）＝０となる。（σ５４＋σ５３）＝０となっている場合には、分極効果によるキャリアの生成は起こらない。
一方、ΔＥｃ（Ａｌｘ６Ｇａ１−ｘ６Ｎ/ＧａＮ）＞２ｋＴとなっている場合、Ｎ型Ａｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２中、ＧａＮチャネル層６３とのヘテロ界面の近傍部分には、空乏化した領域が形成される。また、ΔＥｃ（Ａｌｚ６Ｇａ１−ｚ６Ｎ/ＧａＮ）＞２ｋＴとなっている場合、Ｎ型Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４中、ＧａＮチャネル層６３とのヘテロ界面の近傍部分には、空乏化した領域が形成される。この空乏化した領域の形成に伴って、Ｎ型Ａｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２、Ｎ型Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４からＧａＮチャネル層６３へと、キャリア（電子）の供給がなされる。
その際、ＧａＮチャネル層６３内に蓄積される２次元電子ガス６７の密度Ｎ２ｄ-ｇａｓ６-１は、Ｎ２ｄ-ｇａｓ６-１＜（ＮＳＤ６４・ｔｃｏｎｔａｃｔ６）＋（ＮＳＤ６２・ｔｂａｒｒｉｅｒ６）の範囲となる。
本実施の形態においても、ＧａＮチャネル層６３として、アンドープのＧａＮを採用する際、そのｎ型不純物（ドナー）濃度ＮＳＤ６３は、理想的には、０ ｃｍ−３である。
図３を参照すると、ＮＳＤ５３＝０ ｃｍ−３であり、ｘ６＝０．１の場合、Ｎ型Ａｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２中の浅いｎ型不純物（ドナー）濃度ＮＳＤ６２を、例えば、ＮＳＤ６２＝２×１０１８ ｃｍ−３、膜厚ｔｂａｒｒｉｅｒ６を５０ｎｍとする際、ＳｉＮ絶縁膜６５の膜厚ｔＳｉＮ６が、３ｎｍを超える範囲では、閾値電圧ＶＴは、負電圧となっている。すなわち、ＳｉＮ絶縁膜６５の膜厚ｔＳｉＮ６が、３ｎｍを超える範囲では、ＶＧ６＝０Ｖと設定する状態では、ＧａＮチャネル層６３中に、キャリア（電子）が残留している。
その状態では、ＶＧ＝０Ｖの熱平衡状態におけるゲート電極６Ｇの直下の伝導帯バンド図は、図８に示すようになっている。すなわち、ＧａＮチャネル層６３中に残留しているキャリア（電子）は、ＧａＮチャネル層６３とＡｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２との界面近傍に蓄積されている。
例えば、ＮＳＤ５２＝２×１０１８ ｃｍ−３ ｃｍ−３、ＮＳＤ６３＝０ ｃｍ−３である場合、ＶＧ＝０Ｖの熱平衡状態におけるゲート電極６Ｇの直下の伝導帯バンド図を考慮すると、ＳｉＮ絶縁膜６５の膜厚ｔＳｉＮ６が増加するとともに、下記のような変化をする。例えば、ＧａＮチャネル層６３とＡｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２とのヘテロ界面での、ＧａＮチャネル層６３の伝導帯エネルギーＥｃ（６３）は、ＳｉＮ絶縁膜６５の膜厚ｔＳｉＮ６が、３ｎｍ以下の範囲では、フェルミ・レベルＥｆよりも、エネルギー的に高い位置となる。ＳｉＮ絶縁膜６５の膜厚ｔＳｉＮ６が、３ｎｍを超える範囲では、このヘテロ界面での、ＧａＮチャネル層６３の伝導帯エネルギーＥｃ（６３）は、フェルミ・レベルＥｆよりも、エネルギー的に低い位置となる。このように、このヘテロ界面における、ＧａＮチャネル層６３の伝導帯エネルギーＥｃ（６３）とフェルミ・レベルＥｆの差｛Ｅｃ（６３）−Ｅｆ｝は、ＳｉＮ絶縁膜６５の膜厚ｔＳｉＮ６に依存している。
少なくとも、Ｎ型Ａｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２中の浅いｎ型不純物（ドナー）濃度ＮＳＤ６２が、ＮＳＤ６２・ｔｂａｒｒｉｅｒ６＞｜σ６３｜／ｑの条件を満たす範囲では、ＳｉＮ絶縁膜６５の膜厚ｔＳｉＮ６を厚くすると、閾値電圧ＶＴは、負電圧とすることができる。従って、この条件を満たすＭＩＳ型ゲート構造を有する電界効果トランジスタは、「ノーマリー・ＯＮ状態」となっている。従って、前記の条件を満たす範囲では、ディプレッション型の電界効果トランジスタを作製することが可能となる。
図３の結果を参照すると、例えば、Ｎ型Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層６２中の浅いｎ型不純物（ドナー）濃度ＮＳＤ６２＝２×１０１８ ｃｍ−３、膜厚ｔｂａｒｒｉｅｒ６を５０ｎｍとする場合、ＳｉＮ絶縁膜６５の膜厚ｔＳｉＮ６が１ｎｍ変化した際の、閾値電圧ＶＴの変移量ΔＶＴは、約０．１２ Ｖと比較的小さい。従って、ＳｉＮ絶縁膜６５の膜厚ｔＳｉＮ６の変動に対する、閾値電圧ＶＴの均一性、再現性は良好である。
絶縁膜６５を構成するＳｉＮ膜の電子親和力ｅχ（ＳｉＮ）ｅＶと、このＳｉＮ膜と接するゲート電極５ＧのＴｉの仕事関数ｅψ（Ｔｉ）ｅＶの差違に起因する、接触電位差｛ｅχ（ＳｉＮ）−ｅψ（Ｔｉ）｝ｅＶは、約２．９ｅＶと大きい。従って、Ｔｉ／ＳｉＮ／ＧａＮのＭＩＳ構造を有するゲートを採用すると、ショットキー接合（ＭＩＳ接合）の障壁高さΦｂａｒｒｉｅｒは、通常のＭＥＳ型のショットキー接合の障壁高さより増加する。従って、図７に例示する、ＭＩＳ型ゲート構造を有する電界効果トランジスタにおいては、ゲートのショットキー接合（ＭＩＳ接合）を順方向にバイアスした際、順方向ゲート耐圧も良好である。
ＧａＮチャネル層５３として、アンドープのＧａＮを採用し、ＮＳＤ５３＝０ ｃｍ−３である際、図３に示す、閾値電圧ＶＴの絶縁膜厚依存性が小さいことは、ゲートのショットキー接合（ＭＩＳ接合）を逆方向にバイアスした際に、絶縁膜５５に加わる内部電界が小さいことを意味している。従って、逆バイアス時のトンネル電流成分は抑制されて、逆方向リーク電流も低減されている。
本発明の第三の実施形態にかかる半導体装置では、ディプレッション型の電界効果トランジスタとする際、チャネル層６３のコンタクト層６４との界面、下部障壁層６２との界面に電子が蓄積され、２次元電子ガス６７が存在する。従って、ソース−ゲート間、ゲート−ドレイン間のアクセス抵抗が減少する。勿論、Ｎ型Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４上にオーミック電極を形成するため、ドレイン電極６Ｄ、ソース電極６Ｓのコンタクト抵抗も低減される。これらの寄与によって、寄生抵抗が大幅に改善される。
なお、本発明の第三の実施形態では、上記の具体例では、Ｎ型Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４のＡｌ組成（ｚ６）を、Ｎ型Ａｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２のＡｌ組成（ｘ６）と等しくしている。勿論、ｚ６をｘ６より大きく設定しても、ＧａＮチャネル層６３中のＮ型Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４との界面、Ｎ型Ａｌｘ５Ｇａ１−ｘ５Ｎ下部障壁層６２との界面の近傍に電子が蓄積され、２次元電子ガス６７が形成される。ｚ６＞ｘ６の場合には、分極効果による界面電荷の和（σ６３＋σ６４）が正になるため、Ｎ型Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４の浅いｎ型不純物（ドナー）濃度ＮＳＤ６４を下げても、２次元電子ガス６７が形成される。その際、蓄積される２次元電子ガス６７の密度Ｎ２ｄ-ｇａｓ６-１は、（σ６３＋σ６４）／ｑ＜Ｎ２ｄ-ｇａｓ６-１＜（ＮＳＤ６４・ｔｃｏｎｔａｃｔ６）＋（ＮＳＤ６２・ｔｂａｒｒｉｅｒ６）＋（σ６３＋σ６４）／ｑの範囲となる。
また、Ｎ型Ａｌｚ６Ｇａ１−ｚ６Ｎコンタクト層６４とＧａＮチャネル層６３との界面に、２次元電子ガスの蓄積に必要な障壁が形成される範囲で、ｚ６をｘ６より小さく設定することも可能である。ｚ６＜ｘ６に設定する場合には、分極効果による界面電荷の和（σ６３＋σ６４）が負になるため、Ｎ型Ａｌｘ６Ｇａ１−ｘ６Ｎ下部障壁層６２、Ｎ型Ａｌｚ５Ｇａ１−ｚ５Ｎコンタクト層５４からＧａＮチャネル層５３へと供給されるキャリア（電子）の量を｜σ６３＋σ６４｜より大きくする必要がある。その際、蓄積される２次元電子ガス５７の密度Ｎ２ｄ-ｇａｓ６-１は、Ｎ２ｄ-ｇａｓ６-１＜（ＮＳＤ６４・ｔｃｏｎｔａｃｔ６）＋（ＮＳＤ６２・ｔｂａｒｒｉｅｒ６）＋（σ６３＋σ６４）／ｑ＜（ＮＳＤ６４・ｔｃｏｎｔａｃｔ６）＋（ＮＳＤ６２・ｔｂａｒｒｉｅｒ６）の範囲となる。
以上、本発明の原理を、代表的な実施の形態を例に挙げて説明したが、本発明は、上記の代表的な実施の形態にのみ限定されず、本発明の原理に準ずる各種の形態を含むことは勿論である。
すなわち、上記の実施の形態では、ＡｌｚＧａ１−ｚＮコンタクト層／ＩｎｙＧａ１−ｙＮチャネル層／ＡｌｘＧａ１−ｘＮ下部障壁層の積層構造を採用する典型的な例を用いて、本発明の原理を説明している。
本発明に原理を利用する半導体装置を構成する際には、上記の実施の形態では、下部障壁層を形成する材料としてＡｌｘＧａ１−ｘＮを用いているが、他のIII族窒化物半導体を用いてもよい。下部障壁層を形成する材料として、例えば、ＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮを用いてもよい。また、平均組成が、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮに相当する超格子層としてもよい。
本発明に原理を利用する半導体装置を構成する際には、上記の実施の形態では、チャネル層を形成する材料として、ＩｎｙＧａ１−ｙＮ、特に、ＧａＮを用いているが、下部障壁層よりバンドギャップの小さい他のIII族窒化物半導体を用いてもよい。チャネル層を形成する材料として、例えば、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮを用いてもよい。また、平均組成が、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮに相当する超格子層としてもよい。チャネル層をアンドープとしたが、チャネル層の一部または全体にＳｉ等のｎ型不純物をドーピングしてもよい。
本発明に原理を利用する半導体装置を構成する際には、上記の実施の形態では、コンタクト層を形成する材料としてＡｌｚＧａ１−ｚＮを用いているが、チャネル層よりバンドギャップの大きい他のIII族窒化物半導体を用いてもよい。コンタクト層を形成する材料として、例えば、ＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮを用いてもよい。また、平均組成が、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮに相当する超格子層としてもよい。
本発明に原理を利用する半導体装置を構成する際には、上記の実施の形態では、ＡｌｚＧａ１−ｚＮコンタクト層、あるいは、ＡｌｘＧａ１−ｘＮ下部障壁層に、浅いｎ型不純物（ドナー）をドーピングして、Ｎ型ＡｌＧａＮとする際、ＧａＮチャネル層に接する形態を採用している。ＡｌｚＧａ１−ｚＮコンタクト層、あるいは、ＡｌｘＧａ１−ｘＮ下部障壁層が、ＧａＮチャネル層と接する界面では、ＧａＮチャネル層とＮ型ＡｌＧａＮとの間に、アンドープＡｌＧａＮスペーサ層を挿入する形態としてもよい。
本発明に原理を利用する半導体装置を構成する際には、上記の実施の形態では、絶縁膜を形成する絶縁体材料としてＳｉ３Ｎ４を用いているが、他の絶縁体材料を用いてもよい。絶縁膜を形成する絶縁体材料として、例えば、ＳｉＯ２、Ｓｉ１−ｘ−ｙＯｘＮｙ、Ｇａ２Ｏ３、酸化アルミニウム（Ａｌ２Ｏ３）、酸化亜鉛（ＺｎＯ）、酸化マグネシウム（ＭｇＯ）、酸化ハフニウム（ＨｆＯ２）を用いてもよい。また、Ｓｉ３Ｎ４、ＳｉＯ２、ＳｉＯＮ、Ｇａ２Ｏ３、Ａｌ２Ｏ３、ＺｎＯ、ＭｇＯ、ＨｆＯ２の内、いずれか複数の絶縁体からなる積層膜により構成してもよい。
以上、実施形態（及び実施例）を参照して本願発明を説明したが、本願発明は上記実施形態（及び実施例）に限定されものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、２００８年３月１２日に出願された日本出願特願２００８−６２５１０を基礎とする優先権を主張し、その開示の全てをここに取り込む。
本発明の半導体装置は、III族窒化物半導体装置の内でも、低ゲートリーク電流、高電子移動度を維持しつつ、閾値電圧の均一性、再現性に優れ、エンハンスメント動作も可能なIII族窒化物系電界効果トランジスタの作製に適用できる。

Claims (10)

  1. ＩＩＩ族窒化物半導体を利用する半導体装置であって、
    該半導体装置は、
    格子緩和したＡｌ ｘ Ｇａ １−ｘ Ｎ（０＜ｘ＜１）からなるＡｌ ｘ Ｇａ １−ｘ Ｎ下部障壁層、圧縮歪を有するＩｎ ｙ Ｇａ １−ｙ Ｎ（０≦ｙ≦１）からなるＩｎ ｙ Ｇａ １−ｙ Ｎチャネル層、Ａｌ ｚ Ｇａ １−ｚ Ｎ（０＜ｚ≦１）からなるＡｌ ｚ Ｇａ １−ｚ Ｎコンタクト層が、順次積層されてなるダブルヘテロ構造を具え、
    Ａｌ ｚ Ｇａ １−ｚ ＮのＡｌ組成（ｚ）は、Ａｌ ｘ Ｇａ １−ｘ ＮのＡｌ組成（ｘ）よりも大きく（ｚ＞ｘ）、
    Ｉｎ ｙ Ｇａ １−ｙ Ｎチャネル層の、Ａｌ ｚ Ｇａ １−ｚ Ｎコンタクト層との界面近傍には、２次元電子ガスが生成されており、
    Ａｌ ｚ Ｇａ １−ｚ Ｎコンタクト層上には、ソース電極とドレイン電極として、少なくとも、二つのオーミック電極が形成されており、
    ソース電極とドレイン電極で挟まれた領域に、ゲート電極が設けられ、該ゲート電極と、ソース電極とドレイン電極により、電界効果トランジスタを構成可能な構造を備えており、
    ソース電極とドレイン電極で挟まれた領域には、
    前記Ａｌ ｚ Ｇａ １−ｚ Ｎコンタクト層の一部を前記Ｉｎ ｙ Ｇａ １−ｙ Ｎチャネル層が露出するまでエッチング除去して形成されるリセス部が設けられ、
    該リセス部に、多結晶またはアモルファスからなる絶縁膜を介して、前記ゲート電極が埋め込まれるように形成されており、
    前記ゲート電極直下のチャネル領域では、ゲート電極／絶縁膜／Ｉｎ ｙ Ｇａ １−ｙ Ｎチャネル層のＭＩＳ構造が構成されており、
    前記Ａｌ ｘ Ｇａ １−ｘ Ｎ下部障壁層とＩｎ ｙ Ｇａ １−ｙ Ｎチャネル層のヘテロ接合界面における、前記Ａｌ ｘ Ｇａ １−ｘ ＮとＩｎ ｙ Ｇａ １−ｙ Ｎとの伝導帯エネルギー差によるバンド不連続ΔＥｃ（Ａｌ ｘ Ｇａ １−ｘ Ｎ／Ｉｎ ｙ Ｇａ １−ｙ Ｎ）は、５０ｍｅＶ以上の範囲に選択されており、
    前記絶縁膜は、Ｓｉ３Ｎ４、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯ、ＭｇＯ、ＨｆＯ２からなる群より選択される、絶縁材料の多結晶またはアモルファスからなる単層膜、あるいは、前記単層膜の複数で構成される積層構造の多層膜である
    ことを特徴とする半導体装置。
  2. 前記ＡｌｘＧａ１−ｘＮ下部障壁層には、ｎ型不純物が添加されており、
    前記ゲート電極と、ソース電極とドレイン電極を、等しい電位とする際、
    前記ＩｎｙＧａ１−ｙＮチャネル層の、前記ＡｌｘＧａ１−ｘＮ下部障壁層との界面近傍には、２次元電子ガスが生成されている
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記ＡｌｚＧａ１−ｚＮコンタクト層のＡｌ組成ｚと、前記ＡｌｘＧａ１−ｘＮ下部障壁層のＡｌ組成ｘは、その差（ｚ−ｘ）が（ｚ−ｘ）＞０．０５を満たすように選択されている
    ことを特徴とする請求項１に記載の半導体装置。
  4. 前記ＡｌｚＧａ１−ｚＮコンタクト層には、ｎ型不純物が添加されている
    ことを特徴とする請求項１に記載の半導体装置。
  5. 前記ＩｎｙＧａ１−ｙＮチャネル層は、アンドープ、またはｎ型不純物が添加されたＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）からなる
    ことを特徴とする請求項１−４のいずれか一項に記載の半導体装置。
  6. 前記ＡｌｘＧａ１−ｘＮ下部障壁層、ＩｎｙＧａ１−ｙＮチャネル層、ＡｌｚＧａ１−ｚＮコンタクト層は、いずれも、Ｃ軸成長エピタキシャル膜である
    ことを特徴とする請求項１−５のいずれか一項に記載の半導体装置。
  7. 前記ＡｌｚＧａ１−ｚＮコンタクト層とＩｎｙＧａ１−ｙＮチャネル層のヘテロ接合界面における、前記ＡｌｚＧａ１−ｚＮとＩｎｙＧａ１−ｙＮとの伝導帯エネルギー差によるバンド不連続ΔＥｃ（ＡｌｚＧａ１−ｚＮ／ＩｎｙＧａ１−ｙＮ）は、５０ｍｅＶ以上の範囲に選択されている
    ことを特徴とする請求項１−６のいずれか一項に記載の半導体装置。
  8. 前記ＡｌｘＧａ１−ｘＮ下部障壁層とＩｎｙＧａ１−ｙＮチャネル層のヘテロ接合界面における、前記ＡｌｘＧａ１−ｘＮとＩｎｙＧａ１−ｙＮとの伝導帯エネルギー差によるバンド不連続ΔＥｃ（ＡｌｘＧａ１−ｘＮ／ＩｎｙＧａ１−ｙＮ）は、２００ｍｅＶ〜５５０ｍｅＶの範囲に選択されている
    ことを特徴とする請求項１−７のいずれか一項に記載の半導体装置。
  9. 基板上に形成されている、Ｃ軸成長のＡｌｕＧａ１−ｕＮ（０≦ｕ≦１）を含むバッファ層上に、前記ＡｌｘＧａ１−ｘＮ下部障壁層は、形成されている
    ことを特徴とする請求項１−８のいずれか一項に記載の半導体装置。
  10. 前記絶縁膜の膜厚は、５ｎｍ〜５００ｎｍの範囲に選択されている
    ことを特徴とする請求項１−９のいずれか一項に記載の半導体装置。
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