CN116762177A - 半导体结构及其制备方法、电子设备 - Google Patents

半导体结构及其制备方法、电子设备 Download PDF

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Abstract

本申请实施例提供一种半导体结构及其制备方法、电子设备，涉及半导体器件技术领域，用于解决GaN基HEMT器件的2DEG浓度和电子迁移率低的问题。半导体结构，包括：衬底；势垒层，设置在衬底上；沟道层，设置在势垒层远离衬底的表面，且与势垒层相接触。

Description

半导体结构及其制备方法、电子设备 技术领域
本申请涉及半导体器件技术领域，尤其涉及一种半导体结构及其制备方法、电子设备。
背景技术
基于化合物半导体材料制得的射频器件，比如，氮化镓(gallium nitride，GaN)基射频器件，由于具有高击穿电压、高电子迁移率的特性，越来越多地被广泛采用。GaN基高电子迁移率晶体管(high electron mobility transistor，HEMT)的工作原理为异质结基于自发极化和压电极化诱导GaN沟道层感生二维电子气(two-dimensional electron gas，2DEG)，2DEG密度高达10 13cm -2，进而展现出优异的电流控制和传输能力。
现有技术中，通常制备得到的是Ga(镓)面GaN基HEMT。然而，如图1所示，Ga面GaN基HEMT，HEMT的异质结自发极化和压力极化后，位于势垒层下方的GaN沟道层表面产生2DEG。而GaN缓冲层中的位错线会散射2DEG，导致2DEG浓度和电子迁移率降低，从而降低器件性能。
因此，如何提高GaN基HEMT器件的2DEG浓度和电子迁移率，成为本领域技术人员急需解决的技术问题。
发明内容
本申请实施例提供一种半导体结构及其制备方法、电子设备，用于解决GaN基HEMT器件的2DEG浓度和电子迁移率低的问题。
为达到上述目的，本申请采用如下技术方案：
本申请实施例的第一方面，提供一种半导体结构，包括：衬底；势垒层，设置在衬底上；沟道层，设置在势垒层远离衬底的表面，且与势垒层相接触。本申请实施例提供的N面GaN基HEMT，势垒层在沟道层的下方，势垒层为天然的背势垒，对2DEG有一定的阻挡作用，从而增强了2DEG的限域性，进而增大了HEMT中2DEG的浓度，提升HEMT的电子迁移率、电流密度和功率密度。另外，沟道层直接设置在势垒层的表面，无需引入其他膜层，HEMT的制备工艺简单，结构轻薄、成本较低。
可选的，衬底为金刚石衬底或者SiC衬底。由于金刚石衬底和SiC衬底的热导率较高，因此，通过将衬底的选择为金刚石衬底或者SiC衬底，可降低HEMT的热阻和峰值结温，提高HEMT的热耗散能力，提升HEMT的功率密度。另外，采用多晶金刚石或多晶SiC作为衬底，可显著降低器件制备成本。
可选的，半导体结构还包括：欧姆接触层；欧姆接触层设置在沟道层远离势垒层一侧，欧姆接触层的导电率大于沟道层的导电率。通过设置欧姆接触层，可增强HEMT的源极和漏极的欧姆接触。
可选的，欧姆接触层包括多个实体部和多个第一镂空部，多个实体部连为一体结构，多个第一镂空部相互独立。这样一来，在制备过程中，先制备欧姆接触膜层，然后在欧姆接触膜层上形成多个第一镂空部，对制备欧姆接触膜层的工艺要求较低。
可选的，欧姆接触层包括多个实体部和多个第一镂空部，多个实体部相互独立，多个第一镂空部连为一体结构。这样一来，在制备过程中，直接形成多个实体部，可省去形成第一镂空部的步骤，可简化工艺步骤。
可选的，半导体结构还包括：栅极、源极以及漏极；栅极穿过第一镂空部与沟道层连接，源极和漏极设置在欧姆接触层远离沟道层一侧。通过将源极和漏极设置在欧姆接触层远离沟道层一侧，可增强源极和漏极与欧姆接触层的欧姆接触，解决了Ga面HEMT欧姆接触电阻高导致的导通电阻大、源漏电流小的问题。
可选的，半导体结构还包括：P掺杂半导体层；P掺杂半导体层设置在栅极与沟道层之间。可制备得到常关型HEMT，满足不同需求。
可选的，半导体结构还包括：缓冲层；缓冲层设置在衬底与势垒层之间。可以提高HEMT的耐压，保证HEMT的性能。
本申请实施例的第二方面，提供一种电子设备，包括：电路板和第一方面任一项的半导体结构；电路板与半导体结构相耦接。本申请提供的电子设备包括上述半导体结构，其有益效果与上述半导体结构的有益效果相同，此处不再赘述。
本申请实施例的第三方面，提供一种半导体结构的制备方法，包括：在临时衬底上形成第一掩膜层；第一掩膜层上形成有多个第二镂空部；形成欧姆接触层；欧姆接触层位于第一掩膜层远离临时衬底一侧，且穿过第二镂空部与临时衬底连接；在欧姆接触层远离临时衬底一侧依次形成沟道层、势垒层以及缓冲层；将缓冲层与衬底键合；将欧姆接触层与临时衬底和第一掩膜层分离。这样一来，可制备得到N面GaN基HEMT，且沟道层位于势垒层的表面，无需引入其他膜层，HEMT的结构简单，工艺步骤少。
可选的，临时衬底为平片硅衬底、蓝宝石衬底或碳化硅衬底。可降低欧姆接触层的位错密度。
可选的，形成欧姆接触层之前，半导体结构的制备方法还包括：在第一掩膜层远离临时衬底一侧形成第二掩膜层；第二掩膜层上形成有多个第三镂空部，第三镂空部与第二镂空部搭接。通过设置多层掩膜层，在形成欧姆接触层时，通过多次拐弯生长欧姆接触层，可降低欧姆接触层的位错密度，提高HEMT的有源区的晶体质量，解决了因HEMT的有源区的晶体质量差导致HEMT的2DEG迁移率低的问题。
可选的，第二镂空部的形状为条形。
可选的，第二镂空部的形状为沿其长度方向贯穿第一掩膜层长方形。与衬底的形状匹配，可降低欧姆接触层的生长难度。
可选的，第三镂空部的形状为条形。
可选的，欧姆接触层与临时衬底的接触面的宽度为纳米级。便于欧姆接触层与临时衬底分离。
可选的，形成欧姆接触层，包括：采用外延生长工艺，形成欧姆接触层。采用现有成熟工艺，制备简单。
可选的，形成欧姆接触层，包括：采用外延生长工艺，在第一掩膜层远离临时衬底一侧生长多个连为一体的实体部，以形成欧姆接触层；实体部通过第二镂空部与临时衬底连接。欧姆接触层为整层结构，对制备欧姆接触层的工艺要求较低。
可选的，将欧姆接触层与临时衬底和第一掩膜层分离之后，半导体结构的制备方法还包括：在欧姆接触层上形成第一镂空部。
可选的，形成欧姆接触层，包括：采用外延生长工艺，在第一掩膜层远离临时衬底一侧生长多个相互独立的实体部，以形成欧姆接触层；实体部通过第二镂空部与临时衬底连接，相邻实体部之间形成第一镂空部。相邻实体部之间形成第一镂空部，可以省去制备第一镂空部的步骤，可简化工艺步骤。
可选的，将缓冲层与衬底键合，包括：采用表面活化键合技术将缓冲层与衬底键合。
可选的，将欧姆接触层与临时衬底和第一掩膜层分离，包括：采用高温退火工艺，将欧姆接触层与临时衬底和第一掩膜层分离。采用高温退火工艺将欧姆接触层与临时衬底和第一掩膜层分离，一方面，可以使衬底与缓冲层键合效果更好。另一方面，由于衬底和临时衬底的热膨胀系数差异以及欧姆接触层与临时衬底的纳米级的接触，可以实现在退火降温过程中，欧姆接触层与临时衬底和第一掩膜层的完美自分离，且不会使缓冲层与衬底分离。与通过转移或者直接生长金刚石衬底的工艺，本实施例提供的方法工艺简单，不会损伤器件结构，良品率高。而且，本实施例提供的方法通过退火可实现欧姆接触层与临时衬底和第一掩膜层的自分离，无需昂贵或复杂的智能剥离、蚀刻或机械抛光工艺，器件制备成本降低。
可选的，在欧姆接触辅助层远离临时衬底一侧依次形成沟道层、势垒层以及缓冲层，包括：外延生长工艺，在欧姆接触辅助层远离临时衬底一侧依次形成沟道层、势垒层以及缓冲层。采用现有成熟工艺，制备简单。
可选的，半导体结构的制备方法还包括：在欧姆接触辅助层远离沟道层的表面形成源极和漏极。N面HEMT中的源极和漏极设置在欧姆接触层的表面，与Ga面HEMT中的源极和漏极设置在势垒层表面相比，N面HEMT可实现良好的欧姆接触，降低欧姆接触电阻，以降低HEMT的膝点电压(源漏电压)和导通电阻。
可选的，半导体结构的制备方法还包括：形成栅极，栅极通过第一镂空部与沟道层连接。
可选的，形成栅极之前，半导体结构的制备方法还包括：形成P型半导体层；P型半导体层位于栅极与沟道层之间。可制备得到常关型HEMT，满足不同需求。
附图说明
图1为相关技术提供的一种HEMT的结构示意图；
图2为本申请实施例提供的一种电子设备的结构示意图；
图3a为本申请实施例提供的一种HEMT的结构示意图；
图3b为本申请实施例提供的另一种HEMT的结构示意图；
图3c为本申请实施例提供的又一种HEMT的结构示意图；
图3d为本申请实施例提供的又一种HEMT的结构示意图；
图4为本申请实施例提供的又一种HEMT的结构示意图；
图5a为本申请实施例提供的一种HEMT的制备过程的部分示意图；
图5b为本申请实施例提供的一种HEMT的制备过程的部分示意图；
图5c为本申请实施例提供的一种HEMT的制备流程示意图；
图6a为本申请实施例提供的一种第一掩膜层的结构示意图；
图6b为本申请实施例提供的另一种第一掩膜层的结构示意图；
图6c为本申请实施例提供的一种第一掩膜层和第二掩膜层的层叠俯视图；
图6d为本申请实施例提供的一种第一掩膜层和第二掩膜层的截面图；
图7a为本申请实施例提供的一种欧姆接触层的侧视示意图；
图7b为本申请实施例提供的另一种欧姆接触层的侧视示意图；
图7c为本申请实施例提供的又一种欧姆接触层的侧视示意图；
图7d为本申请实施例提供的一种欧姆接触层的俯视示意图；
图8a为本申请实施例提供的又一种欧姆接触层的侧视示意图；
图8b为本申请实施例提供的另一种欧姆接触层的俯视示意图；
图8c为本申请实施例提供的又一种欧姆接触层的俯视示意图；
图9为本申请实施例提供的又一种HEMT的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
以下，术语“第一”、“第二”等仅用于描述方便，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
此外，本申请实施例中，“上”、“下”、“左”以及“右不限于相对附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语可以是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件附图所放置的方位的变化而相应地发生变化。
在本申请中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。此外，术语“电连接”可以是直接的电性连接，也可以通过中间媒介间接的电性连接。
本申请实施例提供一种的电子设备。该电子设备可以包括手机(mobile phone)、平板电脑(pad)、电视、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备、充电家用小型电器(例如豆浆机、扫地机器人)、无人机、雷达、航空航天设备、功率转换设备、5G通信设备等。本申请实施例对上述电子设备的具体形式不做特殊限制。
图2所示的是一种电子设备的部分结构图，该电子设备包括印制电路板(printed circuit board，PCB)1和芯片封装结构2。芯片封装结构2通过电连接结构3与PCB1电连接，从而使得芯片封装结构2能够与PCB1上的其他芯片或者其他电子元器件实现互连。在可选择的实施方式中，该电连接结构3可以是球阵列(ball grid array，BGA)。
结合图2，芯片封装结构2包括：芯片02和封装基板002，芯片02集成在封装基板002的表面上，芯片02可以与封装基板002上的其他电子器件进行信号互连。
上述的芯片02上集成有半导体结构，半导体结构的性能直接影响着芯片02的性能。本申请实施例中，半导体结构可以为高电子迁移率晶体管(high electron mobility transistor，HEMT)，或者半导体结构为包括HEMT的结构。
下面，对HEMT的结构进行说明。对图1所示的为Ga面GaN基HEMT，沿 方向自发极化和压电极化，势垒层沿 方向自发极化和压电极化矢量叠加后变强，导致势垒层的 侧的氮化镓(gallium nitride，GaN)晶体(即势垒层的下层)表面感应二维电子气(two-dimensional electron gas，2DEG)。
对于Ga面GaN基HEMT，通常采用的是蓝宝石和硅作为衬底，然而蓝宝石(热导率约为40W·m -1·K -1)和硅衬底(热导率约为150W·m -1·K -1)的热导率低，而衬底的低热导率会严重限制GaN基HEMT的热耗散能力和器件性能。
基于此，为了提高衬底的热导率，本领域技术人员采用具有高热导率的金刚石(热导率约为1200～2000W·m -1·K -1)作为衬底，以提升HEMT的热耗散能力，增大HEMT的直流电流密度和功率，降低峰值结温，进而提升器件性能和可靠性。
目前，实现金刚石衬底的GaN基HEMT的方式主要有以下3种：
1)金刚石衬底表面直接外延生长HEMT的异质结。
2)先在初始衬底(例如蓝宝石、硅或碳化硅衬底)上外延生长HEMT的异质结，然后在外延生长的异质结表面直接生长金刚石晶体，通常采用化学气相沉积(chemical vapor deposition，CVD)高温生长多晶(生长温度：400～600℃)或单晶(生长温度：>1000℃)的金刚石，随后采用蚀刻或机械抛光移除初始衬底。
3)先在初始衬底(例如蓝宝石、硅或碳化硅衬底)上外延生长HEMT的异质结，延后将异质结放置在临时衬底上，然后在外延生长的异质结表面键合金刚石晶体，然后移除临时衬底，移除临时衬底时需采用智能剥离(smart-cut)、研磨或蚀刻等技术。
然而，对于第一种在金刚石衬底表面直接外延HEMT的异质结的技术：生长难度大，生长的晶体质量差。因为，金刚石和GaN晶体存在严重的晶格失配和热膨胀系数差异，导致在金刚石衬底表面直接外延生长的异质结晶体质量以及制备的HEMT电学性能差。
对于第二种在HEMT的异质结表面直接生长金刚石晶体技术：利用CVD高温生长多晶或单晶金刚石晶体，由于GaN和金刚石晶体具有严重的晶格失配和热膨胀系数差异，会影响生长的金刚石晶体质量，甚至金刚石晶体产生表面龟裂现象。而且，生长的金刚石晶体会向HEMT的GaN晶体引入新的应力，进而影响HEMT晶体质量和性能。此外，去除初始衬底需采用研磨或蚀刻等工艺，工艺复杂，成本高。
对于第三种将HEMT的异质结和金刚石衬底的键合技术：现有工艺中，去除初始衬底需采用智能剥离、研磨或蚀刻等技术，需引入临时衬底，或采用高温裂解工艺，或存在离子注入损伤(采用智能剥离技术)等问题，导致工艺复杂、昂贵，良品率低。
而且，一方面，Ga面GaN基HEMT的异质结，通常是通过增加势垒层的Al(铝)组分来增加2DEG浓度，而势垒层晶体质量会随着Al组分的增加而变差，同时势垒层的欧姆接触电阻会随着Al组分的增加而增大，从而限制HEMT的性能。另一方面， GaN基HEMT的异质结，下层为GaN缓冲层，GaN缓冲层中的位错线会散射2DEG，降低2DEG浓度，降低HEMT性能(例如功率、效率等)。再一方面，Ga面GaN基HEMT的异质结，上层为势垒层，在势垒层表面制备的源极和漏极的欧姆接触电阻高，进而导致HEMT的导通电阻大或源漏电流小，使得HEMT的损耗较大。
基于此，由于Ga面GaN基HEMT存在诸多问题，本领域技术人员提供一种N面GaN基HEMT。如图3a所示，N面GaN基HEMT的异质结沿 方向自发极化，GaN层沿 方向的自发极化与沿[0001]方向的压电极化矢量叠加后变弱，势垒层的 侧的GaN晶体(即势垒层的上层)底部感应出2DEG。
由于N面GaN基HEMT的势垒层在GaN沟道层的下方，势垒层为天然的背势垒，对2DEG有一定的阻挡作用，从而增强了2DEG的限域性，进而增大了HEMT中2DEG的密度，提升HEMT的电子迁移率、电流密度和功率密度。另外，N面GaN基HEMT是在GaN表面形成源极和漏极，而Ga面GaN基HEMT是在势垒层(例如为AlGaN)表面形成源极和漏极。GaN的导电率大于AlGaN的导电率，因此，N面GaN基HEMT的欧姆接触电阻明显小于Ga面GaN基HEMT的欧姆接触电阻，进而显著降低膝点电压(或称为源漏电压)和开态电阻(或称为导通电阻)。
基于此，提供一种N面GaN基HEMT，如图3b所示，首先，在衬底(例如平片蓝宝石、硅或碳化硅衬底)表面沉积厚度约为300nm的低温AlN缓冲层。随后，采用金属有机物气相外延生长(metal-organic vapor phase epitaxy，MOVPE)工艺外延生长Al(铝)组分逐渐降低的氮化铝镓(aluminum gallium nitride，AlGaN)渐变层，总厚度约为1μm。然后，在AlGaN渐变层表面高温生长GaN。
由于在仅沉积低温AlN缓冲层的平片硅衬底表面直接MOVPE生长GaN外延层，易发生表面龟裂现象，这是由于硅与GaN晶体的严重晶格失配和热失配，GaN外延层承受硅衬底施加的拉应力，过大的拉应力释放导致表面龟裂现象的产生。对比而言，通过在沉积低温AlN缓冲层的硅衬底表面生长AlGaN渐变层，实现了硅衬底表面GaN外延层的内部应力由拉应力到压应力的转变，压应力不会导致龟裂现象，因此，AlGaN渐变层技术抑制了硅衬底表面GaN外延层的表面龟裂现象，同时有助于抑制HEMT翘曲。
然而，这种结构外延工艺非常复杂，需精确调控的生长参数。且外延生长厚度大，生长效率低，导致器件制备成本高。
提供另一种N面GaN基HEMT，如图3c所示，超晶格插入层技术。首先，在衬底(例如平片蓝宝石、硅或碳化硅衬底)表面沉积AlN缓冲层，随后MOVPE外延生长AlN和GaN构成的超晶格结构。超晶格结构是由两种纳米厚度的不同晶体材料交替生长的结构，需要精确控制生长厚度和晶体质量。然后，在AlN和GaN超晶格结构表面生长GaN。通过引入超晶格结构，可以实现衬底表面和GaN的内部应力调控和位错湮灭，进而降低GaN位错密度、抑制HEMT翘曲和表面龟裂现象。
然而，这种结构有源区位错密度(约10 8～10 9cm -2)仍然较高，晶体质量仍然较差，差的有源区晶体质量严重降低HEMT的击穿电压、2DEG密度和迁移率，影响器件的性能(例如耐压和频率特性)。
另外，无论是图3b还是图3b所示的结构，采用采用蓝宝石或硅作为HEMT的衬 底，HEMT的热耗散能力差，严重限制器件性能。
提供另一种N面GaN基HEMT，如图3d所示，在临时衬底上依次形成AlN(氮化铝)成核层、GaN层、AlN插入层、AlGaN势垒层、金刚石层(采用化学气相沉积工艺)。然后去掉(采用机械抛光或蚀刻工艺)临时衬底和AlN成核层。最终形成的N面GaN基HEMT中还包括AlN插入层。
然而，这种结构需要引入AlN成核层和AlN插入层。且最终形成的N面GaN基HEMT中，异质结中还包括AlN插入层，HEMT的制备工艺复杂、结构复杂、成本较高。
本申请实施例还提供一种N面GaN基HEMT，如图4所示，HEMT包括：衬底10，势垒层20以及沟道层30。
本申请实施例中不对衬底10的材料进行限定，在一些实施例中，衬底10可以为平片蓝宝石衬底(热导率为40W·m -1·K -1)或者硅衬底(热导率为150W·m -1·K -1)。
在另一些实施例中，衬底10为金刚石衬底(热导率为1200～2000W·m -1·K -1)或者碳化硅(silicon carbide，SiC)衬底(热导率为360～490W·m -1·K -1)。
其中，金刚石衬底，可以为单晶金刚石，也可以为多晶金刚石。SiC衬底，可以为单晶SiC衬底，也可以为多晶SiC衬底，还可以为单晶和多晶SiC复合衬底。
由于金刚石衬底和SiC衬底的热导率较高，因此，通过将衬底10的选择为金刚石衬底或者SiC衬底，可降低HEMT的热阻和峰值结温，提高HEMT的热耗散能力，提升HEMT的功率密度。另外，采用多晶金刚石或多晶SiC作为衬底10，可显著降低器件制备成本。
如图4所示，势垒层20设置在衬底10上。
本申请实施例中不对势垒层20的结构和材料进行限定，相关技术中的势垒层均适用于本申请。构成势垒层20的材料例如可以是AlGaN、AlN(氮化铝)或者AlInN(铝铟氮)。
如图4所示，沟道层30，设置在势垒层20远离衬底10的表面。
也就是说，HEMT的异质结中，沟道层30直接设置在势垒层20的表面，沟道层30与势垒层20直接相接触，二者之间没有其他膜层。
本申请实施例提供的N面GaN基HEMT，势垒层20在沟道层30的下方，势垒层20为天然的背势垒，对2DEG有一定的阻挡作用，从而增强了2DEG的限域性，进而增大了HEMT中2DEG的密度，提升HEMT的电子迁移率、电流密度和功率密度。
另外，沟道层30直接设置在势垒层20的表面，无需引入其他膜层，HEMT的制备工艺简单，结构轻薄、成本较低。
以下，以几个详细的实施例对本申请实施例提供的HEMT进行说明。
实施例一
提供一种N面GaN基HEMT，如图5a所示，HEMT包括衬底10，缓冲层40，势垒层20，沟道层30，欧姆接触层50。如图5b所示，HEMT还包括源极61，漏极62以及栅极70。
如图5c所示，HEMT制备方法包括：
S10、如图5a所示，在临时衬底10＇上形成第一掩膜层81。
其中，第一掩膜层81上形成有多个第二镂空部811镂空部。
示例的，为了降低沟道层30和临时衬底10＇之间的热膨胀系数差异，临时衬底10＇的材料可以为平片硅、蓝宝石或碳化硅等。
为了发挥第一掩膜层81的惰性掩膜(抑制欧姆接触层50在掩膜区域的形核)的作用，第一掩膜层81的材料可以为SiO 2(氧化硅)、SiNx(氮化硅)、Au(金)、Ni(镍)等。
关于第一掩膜层81的结构，可选的，第二镂空部811的形状为条形。
在一种可能的实施例中，如图6a所示，第二镂空部811的形状为沿垂直于第一掩膜层81的方向贯穿第一掩膜层81的长方形条。
在另一种可能的实施例中，如图6b所示，第二镂空部811的形状为沿其(第二镂空部811)长度方向贯穿第一掩膜层81长方形。
可以理解的是，第二镂空部811为条状，即，第二镂空部811的长度大于宽度。因此，第二镂空部811的长度方向即为第二镂空部811的长边方向。
当然，第一掩膜层81上形成有多个第二镂空部811的情况下，多个第二镂空部811的形状可以相同，也可以不同。
为了简化工艺难度，在一些实施例中，如图6a和图6b所示，多个第二镂空部811的形状和延伸方向相同。
例如，可以采用构图工艺(例如包括沉积成膜、光刻、刻蚀、显影等步骤)制备上述第一掩膜层81。
S20、如图5a所示，在第一掩膜层81远离临时衬底10＇一侧形成第二掩膜层82。
其中，第二掩膜层82上形成有多个第三镂空部821，第三镂空部821与第二镂空部811搭接。
第三镂空部821的形状可以和第二镂空部811的形状相同，也可以不同。
为了简化工艺难度，如图6c所示，在一些实施例中，第三镂空部821和与其搭接的第二镂空部811的长度重合。
第三镂空部821与第二镂空部811搭接，可以理解为，第三镂空部821与第二镂空部811连通，但不完全重合。也就是说，第三镂空部821在临时衬底10＇上的正投影与第二镂空部811在临时衬底10＇上的正投影有交叠部分，但二者不重合。
其中，制备第一掩膜层81的工艺和制备第二掩膜层82的工艺可以相同。
另外，可以理解的是，由于第二掩膜层82也存在图案化步骤(形成第三镂空部821)，因此，为了不对第一掩膜层81的结构产生影响，第二掩膜层82的材料与第一掩膜层81的材料不同。
如图6d所示，还可以在第二掩膜层82远离临时衬底10＇一侧形成第二掩膜层82，即，再执行一次上述步骤S20。多层第二掩膜层82上的第三镂空部821依次搭接。
在第二掩膜层82远离临时衬底10＇一侧还包括第二掩膜层82的情况下，如图6d所示，为了便于第三镂空部821与位于其两侧的第二镂空部811和第三镂空部821搭接，第三镂空部821的宽度大于第二镂空部811的宽度(图6d为沿平行于第二镂空部811的宽度方向上截图)。
以次类推，可以在临时衬底10＇上形成多层第二掩膜层82，多层第二掩膜层82 上的第三镂空部821依次搭接。当然，多层第二掩膜层82上的第三镂空部821的形状不限定为相同，也可以不同。
同理，在临时衬底10＇上形成多层第二掩膜层82的情况下，相邻第二掩膜层82的材料不同。
基于此，可以在临时衬底10＇上只形成第一掩膜层81，在这种情况下，可以不执行上述步骤20。也可以在临时衬底10＇上形成多层掩膜层，在这种情况下，可以执行至少一次上述步骤20。
S30、如图5a所示，形成欧姆接触层50。
在一些实施例中，采用外延生长工艺，形成上述欧姆接触层50。
示例的，采用MOVPE或者分子束外延(molecular beam epitaxy，MBE)工艺，生长欧姆接触层50。
其中，由于最终形成HEMT时，还需将欧姆接触层50与临时衬底10＇分离。因此，为了便于欧姆接触层50与临时衬底10＇分离，在一些实施例中，欧姆接触层50与临时衬底10＇的接触面的宽度为纳米级。
示例的，可以通过控制生长工艺，来实现欧姆接触层50与临时衬底10＇的接触面的宽度为纳米级。也可以通过控制第二镂空部811的宽度，来实现欧姆接触层50与临时衬底10＇的接触面的宽度为纳米级。
如图7a所示，在临时衬底10＇上只形成第一掩膜层81的情况下，欧姆接触层50位于第一掩膜层81远离临时衬底10＇一侧，且穿过第二镂空部811与临时衬底10＇连接。
示例的，步骤S30包括：采用外延生长工艺，在第一掩膜层81远离临时衬底10＇一侧生长多个连为一体的实体部51，以形成欧姆接触层50。实体部51通过第二镂空部811与临时衬底10＇连接。
如图7b和图7c所示，在临时衬底10＇上还形成有第二掩膜层82的情况下，欧姆接触层50位于第二掩膜层82远离临时衬底10＇一侧，且穿过第二镂空部811和第三镂空部821与临时衬底10＇连接。
示例的，如图5a所示，步骤S30包括：采用外延生长工艺，在第二掩膜层82远离临时衬底10＇一侧生长多个连为一体的实体部51，以形成欧姆接触层50。实体部51通过第三镂空部821和第二镂空部811与临时衬底10＇连接。
如图7c所示，在临时衬底10＇上形成有多层掩膜层的情况下，由于第三镂空部821和第二镂空部811搭接，形成欧姆接触层50时，从第二镂空部811到第三镂空部821会有拐弯。同理，从第三镂空部821到另一第三镂空部821也会有拐弯。这样一来，欧姆接触层50上的位错(图7c中的细实线)的方向会不断改变、位错会不断中断、弯曲，最终只有少量的位错到达欧姆接触层50的表面，可降低位错密度(低至10 6cm -2)，提高欧姆接触层50的质量，增大欧姆接触层50的电子迁移率，实现了高质量的HEMT的有源区制备。
S40、如图5a所示，在欧姆接触层50远离临时衬底10＇一侧依次形成沟道层30、势垒层20以及缓冲层40。
例如，可以采用外延生长工艺形成沟道层30、势垒层20以及缓冲层40。
也就是说，在临时衬底10＇上形成倒向的HEMT结构，外延生长的晶体为Ga面。
S50、如图5a所示，将缓冲层40与衬底10键合。
不对缓冲层40和衬底10的键合方式进行限定。在一些实施例中，采用表面活化键合技术，实现缓冲层40和衬底10的键合。
示例的，在缓冲层40和衬底10的表面形成键合层(例如可以采用溅射或者沉积工艺形成键合层)，键合层的材料可以是Si或SiO 2，键合层的厚度可以是4～30nm。经氧等离子体活化后，在超高真空条件下(真空度在10 -7Pa以下)进行键合。
S60、如图5b所示，将欧姆接触层50与临时衬底10＇和第一掩膜层81分离。
在一种可能的实施例中，采用腐蚀、刻蚀等工艺将欧姆接触层50与临时衬底10＇和第一掩膜层81分离。
在另一种可能的实施例中，采用高温退火工艺(退火温度例如可以为600～1100℃)，将欧姆接触层50与临时衬底10＇和第一掩膜层81分离。
采用高温退火工艺将欧姆接触层50与临时衬底10＇和第一掩膜层81分离，一方面，可以使衬底10与缓冲层40键合效果更好。另一方面，由于衬底10和临时衬底10＇的热膨胀系数差异以及欧姆接触层50与临时衬底10＇的纳米级的接触，可以实现在退火降温过程中，欧姆接触层50与临时衬底10＇和第一掩膜层81的完美自分离，且不会使缓冲层40与衬底10分离。
与上述通过转移或者直接生长金刚石衬底的工艺，本实施例提供的方法工艺简单，不会损伤器件结构，良品率高。而且，本实施例提供的方法通过退火可实现欧姆接触层50与临时衬底10＇和第一掩膜层81的自分离，无需昂贵或复杂的智能剥离、蚀刻或机械抛光工艺，器件制备成本降低。
将步骤S60得到的结构翻转，便得到了金刚石衬底的N面HEMT结构。
S70、如图5b所示，在欧姆接触层50上形成第一镂空部52。
例如，可以采用构图工艺形成第一镂空部52。
执行步骤S70后，形成的欧姆接触层50的俯视图如图7d所示。第一镂空部52的具体形状和设置位置，根据需要调整，图7d仅为一种示意。
可以理解的是，若执行完步骤S70后，欧姆接触层50上位于第二镂空部811和第三镂空部821的凸出部分若没有被完全去除，根据需要也可以将其单独去除。
S80、如图5b所示，形成栅极70，栅极70通过第一镂空部52与沟道层30连接。
本申请实施例中不对形成栅极70的方式进行限定，相关技术中形成栅极70的方式均适用于本申请。
可以理解的是，在一些实施例中，栅极70下方也可以设置有金属氧化物层(例如氧化铝层)。在这种情况下，形成栅极70之前，先形成金属氧化物层，金属氧化物层位于栅极70和沟道层30之间。
S90、在欧姆接触层50远离沟道层30的表面形成源极61和漏极62。
本申请实施例中不对形成源极61和漏极62的方式进行限定，相关技术中形成源极61和漏极62的方式均适用于本申请。
可以理解的是，本申请实施例不对执行步骤S70和步骤S90的先后顺序进行限定。也可以先执行步骤S90，随后执行步骤S70。图5c中仅是以先执行步骤S70为例进行 示意。
N面HEMT中的源极61和漏极62设置在欧姆接触层50的表面，与Ga面HEMT中的源极61和漏极62设置在势垒层20表面相比，N面HEMT可实现良好的欧姆接触，降低欧姆接触电阻，以降低HEMT的膝点电压(源漏电压)和导通电阻。
基于此，制备得到的N面HEMT包括：衬底10。
其中，衬底10可以为金刚石衬底或者SiC衬底。金刚石衬底，可以为单晶金刚石，也可以为多晶金刚石。SiC衬底，可以为单晶SiC衬底，也可以为多晶SiC衬底，还可以为单晶和多晶SiC复合衬底。
缓冲层40，设置在衬底10上。
不对缓冲层40的材料进行限定，示例的，缓冲层40的材料为未掺杂或者半绝缘的GaN晶体。
势垒层20，设置在缓冲层40上。也就是说，缓冲层40设置在衬底10与势垒层20之间。
不对势垒层20的材料进行限定，示例的，势垒层20的材料为AlGaN。
沟道层30，设置在势垒层20远离衬底10的表面上，且与势垒层20相接触。
不对沟道层30的材料进行限定，示例的，沟道层30的材料为未掺杂或者半绝缘的GaN晶体。
欧姆接触层50，设置在沟道层30远离势垒层20一侧，欧姆接触层50为整层结构，欧姆接触层50包括多个实体部51和多个第一镂空部52，多个实体部51连为一体结构。
欧姆接触层50用于增强HEMT的欧姆接触(也就是增强源极61和漏极62与沟道层30的欧姆接触)。不对欧姆接触层50的材料进行限定，欧姆接触层50的导电率大于沟道层30的导电率即可。
示例的，欧姆接触层50的材料为n+GaN。即，欧姆接触层50的材料为重掺的n型GaN晶体。
源极61和漏极62设置在欧姆接触层50远离沟道层30一侧，源极61和漏极62分别与欧姆接触层50实现欧姆接触。
栅极70穿过第一镂空部52与沟道层30连接。
本申请实施例提供的N面GaN基HEMT，通过将沟道层30设置在势垒层20的表面，无需引入其他膜层，HEMT的结构简单，工艺步骤少。
另外，通过将衬底10设置为金刚石衬底或者SiC衬底，可提高HEMT的热耗散能力，解决了因HEMT的热耗散能力差导致HEMT性能差和可靠性低的问题。在形成欧姆接触层50时，通过多次拐弯生长欧姆接触层50，可降低欧姆接触层50的位错密度，提高HEMT的有源区的晶体质量，解决了因HEMT的有源区的晶体质量差导致HEMT的2DEG迁移率低的问题。通过将源极61和漏极62设置在欧姆接触层50远离沟道层30一侧，可增强源极61和漏极62与欧姆接触层50的欧姆接触，解决了Ga面HEMT欧姆接触电阻高导致的导通电阻大、源漏电流小的问题。通过采用高温退火工艺实现欧姆接触层50与临时衬底10＇的自分离，成本低，对HEMT的损伤小，解决了转移或直接生长金刚石衬底技术工艺昂贵且复杂、良品率低、影响HEMT质量和 性能的问题。
实施例二
实施例二与实施例一的不同之处在于，步骤S30中形成的欧姆接触层50的结构不同。
实施例一中的步骤S30包括：采用外延生长工艺，在第一掩膜层81远离临时衬底10＇一侧生长多个相互独立的实体部51，以形成欧姆接触层50。实体部51通过第二镂空部811与临时衬底10＇连接，相邻实体部51之间形成第一镂空部52。
当然，如图8a所示，在第一掩膜层81远离临时衬底10＇一侧还形成有第二掩膜层82的情况下，实施例一中的步骤S30包括：采用外延生长工艺，在第二掩膜层82远离临时衬底10＇一侧生长多个相互独立的实体部51，以形成欧姆接触层50。实体部51通过第三镂空部821和第二镂空部811与临时衬底10＇连接，相邻实体部51之间形成第一镂空部52。
也就是说，如图8b所示，欧姆接触层50包括多个实体部51，相邻实体部51之间具有第一镂空部52，多个第一镂空部52连为一体结构。
本申请实施例中，图8b所示，可以是一个实体部51通过一个第二镂空部811与临时衬底10＇连接，也就是说，一个实体部51覆盖在一个第二镂空部811上方。图8c所示，也可以是一个实体部51通过多个第二镂空部811与临时衬底10＇连接，也就是说，一个实体部51覆盖在多个第二镂空部811上方。
在此基础上，可以理解的是，由于在形成欧姆接触层50时，直接在欧姆接触层50上形成有第一镂空部52。因此，在制备HEMT过程中，无需再执行实施例一中的步骤S70。
本实施例提供的HEMT，通过调整制备欧姆接触层50的工艺，使得形成的欧姆接触层50直接存在第一镂空部52，而无需再通过单独的工艺形成第一镂空部52，可简化制备工艺。
实施例三
实施例三与实施例一和实施例二的不同之处在于，HEMT还包括P掺杂半导体层。即，实施例三中的HEMT为常关型HEMT，实施例一和实施例二中的HEMT为常开型HEMT。
如图9所示，HEMT还包括P掺杂半导体层90。P掺杂半导体层90设置在栅极70与沟道层30之间。
基于此，在制备HEMT的过程中，在执行步骤S80之前，HEMT的制备方法还包括：S75、形成P掺杂半导体层90，P掺杂半导体层90通过第一镂空部52与沟道层30连接。
这样一来，执行步骤S80时，形成的栅极70位于P掺杂半导体层90远离沟道层30一侧。
本实施例中提供一种常关型N面HEMT，可满足不同使用需求。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任 何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (17)

  1. 一种半导体结构，其特征在于，包括：
    衬底；
    势垒层，设置在所述衬底上；
    沟道层，设置在所述势垒层远离所述衬底的表面，且与所述势垒层相接触。
  2. 根据权利要求1所述的半导体结构，其特征在于，所述衬底为金刚石衬底或者SiC衬底。
  3. 根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：欧姆接触层；
    所述欧姆接触层设置在所述沟道层远离所述势垒层一侧，所述欧姆接触层的导电率大于所述沟道层的导电率。
  4. 根据权利要求3所述的半导体结构，其特征在于，所述欧姆接触层包括多个实体部和多个第一镂空部，所述多个实体部连为一体结构，所述多个第一镂空部相互独立；
    或者，
    所述欧姆接触层包括多个实体部和多个第一镂空部，所述多个实体部相互独立，所述多个第一镂空部连为一体结构。
  5. 根据权利要求4所述的半导体结构，其特征在于，所述半导体结构还包括：栅极、源极以及漏极；
    所述栅极穿过所述第一镂空部与所述沟道层连接；
    所述源极和所述漏极设置在所述欧姆接触层远离所述沟道层一侧。
  6. 根据权利要求5所述的半导体结构，其特征在于，所述半导体结构还包括：P掺杂半导体层；
    所述P掺杂半导体层设置在所述栅极与所述沟道层之间。
  7. 根据权利要求1-6任一项所述的半导体结构，其特征在于，所述半导体结构还包括：缓冲层；所述缓冲层设置在所述衬底与所述势垒层之间。
  8. 一种电子设备，其特征在于，包括：电路板和权利要求1-7任一项所述的半导体结构；所述电路板与所述半导体结构相耦接。
  9. 一种半导体结构的制备方法，其特征在于，包括：
    在临时衬底上形成第一掩膜层；所述第一掩膜层上形成有多个第二镂空部；
    形成欧姆接触层；所述欧姆接触层位于所述第一掩膜层远离所述临时衬底一侧，且穿过所述第二镂空部与所述临时衬底连接；
    在所述欧姆接触层远离所述临时衬底一侧依次形成沟道层、势垒层以及缓冲层；
    将所述缓冲层与衬底键合；
    将所述欧姆接触层与所述临时衬底和所述第一掩膜层分离。
  10. 根据权利要求9所述的半导体结构的制备方法，其特征在于，形成欧姆接触层之前，所述半导体结构的制备方法还包括：
    在所述第一掩膜层远离所述临时衬底一侧形成第二掩膜层；所述第二掩膜层上形成有多个第三镂空部，所述第三镂空部与所述第二镂空部搭接。
  11. 根据权利要求9或10所述的半导体结构的制备方法，其特征在于，所述第二镂空部的形状为条形。
  12. 根据权利要求11所述的半导体结构的制备方法，其特征在于，所述第二镂空部的形状为沿其长度方向贯穿所述第一掩膜层长方形。
  13. 根据权利要求9-12任一项所述的半导体结构的制备方法，其特征在于，所述欧姆接触层与所述临时衬底的接触面的宽度为纳米级。
  14. 根据权利要求9-13任一项所述的半导体结构的制备方法，其特征在于，形成欧姆接触层，包括：
    采用外延生长工艺，在所述第一掩膜层远离所述临时衬底一侧生长多个连为一体的实体部，以形成所述欧姆接触层；所述实体部通过所述第二镂空部与所述临时衬底连接。
  15. 根据权利要求14所述的半导体结构的制备方法，其特征在于，将所述欧姆接触层与所述临时衬底和所述第一掩膜层分离之后，所述半导体结构的制备方法还包括：
    在所述欧姆接触层上形成第一镂空部。
  16. 根据权利要求9-13任一项所述的半导体结构的制备方法，其特征在于，形成欧姆接触层，包括：
    采用外延生长工艺，在所述第一掩膜层远离所述临时衬底一侧生长多个相互独立的实体部，以形成所述欧姆接触层；所述实体部通过所述第二镂空部与所述临时衬底连接，相邻所述实体部之间形成第一镂空部。
  17. 根据权利要求9所述的半导体结构的制备方法，其特征在于，将所述欧姆接触层与所述临时衬底和所述第一掩膜层分离，包括：
    采用高温退火工艺，将所述欧姆接触层与所述临时衬底和所述第一掩膜层分离。
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* Cited by examiner, † Cited by third party
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US7166867B2 (en) * 2003-12-05 2007-01-23 International Rectifier Corporation III-nitride device with improved layout geometry
US8674407B2 (en) * 2008-03-12 2014-03-18 Renesas Electronics Corporation Semiconductor device using a group III nitride-based semiconductor
CN104051523A (zh) * 2014-07-04 2014-09-17 苏州能讯高能半导体有限公司 一种低欧姆接触电阻的半导体器件及其制作方法
CN105914232B (zh) * 2016-05-06 2020-02-21 西安电子科技大学 T栅N面GaN/AlGaN鳍式高电子迁移率晶体管

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