CN116490979A - 半导体结构及其制作方法 - Google Patents

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Abstract

本申请提供了一种半导体结构及其制作方法，半导体结构包括：半导体衬底；位于半导体衬底上的多个堆叠结构与多个隔离结构，堆叠结构间隔分布，隔离结构位于相邻堆叠结构之间，堆叠结构自下而上包括：成核层与第一外延层；以及位于多个堆叠结构上的异质结结构，异质结结构整面分布，异质结结构与隔离结构之间形成空气隙。利用隔离结构将堆叠结构隔开，一方面堆叠结构可做厚，增加异质结结构的交界面与衬底导电层之间的距离，利于减少半导体衬底漏电，另外还可以减少寄生电容，从而降低射频损耗；另一方面，堆叠结构做厚后，隔断开的堆叠结构可减弱应力累加，因而不会出现开裂。

Description

半导体结构及其制作方法 技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。
背景技术
宽禁带半导体材料III族氮化物作为第三代半导体材料的典型代表，具有禁带宽带大、耐高压、耐高温、电子饱和速度和漂移速度高、容易形成高质量异质结构的优异特性，非常适合制造高温、高频、大功率电子器件。
例如AlGaN/GaN异质结由于较强的自发极化和压电极化，在AlGaN/GaN界面处存在高浓度的二维电子气(2DEG)，广泛应用于诸如高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)等半导体结构中。
半导体衬底，例如硅衬底与GaN外延的界面处由于扩散原因导致衬底界面处电阻很低，为导电层，该导电层引起器件漏电，对于射频器件该衬底导电层还会引起射频损耗，降低器件性能。有鉴于此，实有必要提供一种新的半导体结构及其制作方法，以解决上述技术问题。
发明内容
本发明的发明目的是提供一种半导体结构及其制作方法，改善半导体衬底漏电问题。
为实现上述目的，本发明的第一方面提供一种半导体结构，包括：
半导体衬底；
位于所述半导体衬底上的多个堆叠结构与多个隔离结构，所述堆叠结构间隔分布，所述隔离结构位于相邻所述堆叠结构之间；所述堆叠结构自下而上包括：成核层与第一外延层；以及
位于所述多个堆叠结构上的异质结结构，所述异质结结构整面分布，所述异质结结构与所述隔离结构之间形成空气隙。
可选地，所述堆叠结构还包括缓冲层，所述缓冲层位于所述成核层与所述第一外延层之间。
可选地，所述异质结结构自下而上包括：沟道层与势垒层，所述第一外延层与所述沟道层的材料相同；
或所述异质结结构自下而上包括：背势垒层与沟道层，所述第一外延层与所述背势垒层的材料相同。
可选地，所述半导体衬底的材料为蓝宝石、碳化硅、硅或金刚石，所述隔离结构的材料为氧化硅、氮化硅、氧化铝、氧化铪、氧化镁、氧化钛、氧化镓中的至少一种。
可选地，所述成核层的材料为AlN或AlGaN，所述第一外延层与所述异质结结构的材料为GaN，AlN，InN，AlGaN，InGaN，AlInN与AlInGaN中的至少一种。
可选地，所述异质结结构包括：源极区域与漏极区域，以及位于所述源极区域与所述漏极区域之间的栅极区域；所述源极区域上具有源极，所述漏极区域上具有漏极，所述栅极区域上依次具有P型半导体层与栅极。
本发明的另一方面提供一种半导体结构的制作方法，包括：
提供半导体衬底，在所述半导体衬底上分别形成多个堆叠结构与多个隔离结构，所述堆叠结构间隔分布，所述隔离结构位于相邻所述堆叠结构之间；所述堆叠结构自下而上包括：成核层与第一外延层；
在所述多个堆叠结构上外延生长异质结结构，相邻所述堆叠结构上的所述异质结结构愈合成整面分布，所述异质结结构与所述隔离结构之间形成空气隙。
可选地，在所述半导体衬底上分别形成多个堆叠结构与多个隔离结构包括：
在所述半导体衬底上形成间隔分布的隔离结构，以所述隔离结构为掩膜，在所述半导体衬底上依次生长成核层与第一外延层以形成所述多个堆叠结构。
可选地，在所述半导体衬底上分别形成多个堆叠结构与多个隔离结构包括：
在所述半导体衬底上依次生长成核层与第一外延层；
去除部分区域的所述成核层与所述第一外延层以暴露所述半导体衬底，保留的所述成核层与所述第一外延层间隔分布以形成所述多个堆叠结构；
在所述暴露的半导体衬底上形成隔离结构。
可选地，生长所述第一外延层前，还在所述成核层上生长缓冲层。
可选地，所述半导体衬底的材料为蓝宝石、碳化硅、硅或金刚石，所述隔离结构的材料为氧化硅、氮化硅、氧化铝、氧化铪、氧化镁、氧化钛、氧化镓中的至少一种，所述隔离结构的形成方法包括：
采用物理气相沉积法或化学气相沉积法形成绝缘材料层；
图形化所述绝缘材料层形成隔离结构；
或包括：
在所述半导体衬底内形成多个凹槽，在所述凹槽内填充绝缘材料层以形成所述隔离结构。
可选地，所述半导体衬底的材料为硅，所述隔离结构的材料为二氧化 硅，所述隔离结构采用局部热氧化法形成。
可选地，所述异质结结构自下而上包括：沟道层与势垒层，所述第一外延层与所述沟道层的材料相同；
或所述异质结结构自下而上包括：背势垒层与沟道层，所述第一外延层与所述背势垒层的材料相同。
可选地，所述异质结结构包括：源极区域与漏极区域，以及位于所述源极区域与所述漏极区域之间的栅极区域；所述制作方法还包括：
在所述源极区域上形成源极，在所述漏极区域上形成漏极，在所述栅极区域上依次形成P型半导体层与栅极。
与现有技术相比，本发明的有益效果在于：
1)利用隔离结构将堆叠结构隔开，一方面堆叠结构可以做厚，增加异质结结构的交界面与衬底导电层之间的距离，减少了寄生电容，从而可以降低射频损耗，也有利于减少衬底导电层造成的漏电；另一方面，堆叠结构做厚后，相对于整面堆叠结构与半导体衬底的热膨胀系数不同，堆叠结构越厚，应力累加越容易导致整面堆叠结构出现开裂问题，隔断开的堆叠结构由于减弱了应力累加，因而不会出现开裂问题。此外，隔离结构与空气隙(AR，Air Gap)也可以降低自异质结结构的交界面向半导体衬底的漏电。
2)可选方案中，在半导体衬底上分别形成多个堆叠结构与多个隔离结构包括：a)在半导体衬底上形成间隔分布的隔离结构，以隔离结构为掩膜，在半导体衬底依次生长成核层与第一外延层以形成多个堆叠结构；或b)在半导体衬底上依次生长成核层与第一外延层；去除部分区域的成核层与第一外延层以暴露半导体衬底，保留的成核层与第一外延层间隔分布以形成多个堆叠结构；在暴露的半导体衬底上形成隔离结构。相对于b)方案，a)方案的好处在于：堆叠结构与半导体衬底之间形成的衬底导电层也被隔断，有利于进一步降低衬底漏电。
附图说明
图1是本发明第一实施例的半导体结构的制作方法的流程图；
图2与图3是图1中的流程对应的中间结构示意图；
图4是本发明第一实施例的半导体结构的截面结构示意图；
图5是本发明第二实施例的半导体结构的截面结构示意图；
图6与图7是制作图5中的半导体结构的流程对应的中间结构示意图；
图8是本发明第三实施例的半导体结构的截面结构示意图；
图9是本发明第四实施例的半导体结构的截面结构示意图；
图10是本发明第五实施例的半导体结构的截面结构示意图；
图11是本发明第六实施例的半导体结构的截面结构示意图。
为方便理解本发明，以下列出本发明中出现的所有附图标记：
半导体衬底10 堆叠结构11
隔离结构12 成核层111
缓冲层112 第一外延层113
异质结结构13 空气隙14
沟道层131 势垒层132
背势垒层133 衬底导电层20
源极区域13a 漏极区域13b
栅极区域13c 源极15a
漏极15b 栅极15c
P型半导体层16 半导体结构1、2、3、4、5、6
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明第一实施例的半导体结构的制作方法的流程图。图2与图3是图1中的流程对应的中间结构示意图。图4是本发明第一实施例的半导体结构的截面结构示意图。
首先，参照图1中的步骤S1、图2与图3所示，提供半导体衬底10，在半导体衬底10上分别形成多个堆叠结构11与多个隔离结构12，堆叠结构11间隔分布，隔离结构12位于相邻堆叠结构11之间；堆叠结构11自下而上包括：成核层111、缓冲层112与第一外延层113；
本实施例中，在半导体衬底10上分别形成多个堆叠结构11与多个隔离结构12具体可以包括如下步骤：
步骤S11：参照图2所示，在半导体衬底10上依次生长成核层111、缓冲层112与第一外延层113；
步骤S12：参照图3所示，去除部分区域的成核层111、缓冲层112与第一外延层113以暴露半导体衬底10，保留的成核层111、缓冲层112与第一外延层113间隔分布以形成多个堆叠结构11；
步骤S13：继续参照图3所示，在暴露的半导体衬底10上形成隔离结构12。
步骤S11中，半导体衬底10的材料可以为蓝宝石、碳化硅、硅或金刚石等材料。
成核层111的材料为Ⅲ族氮化物基材料，例如AlN、AlGaN等。缓冲 层112材料也为Ⅲ族氮化物基材料，例如GaN，AlN，InN，AlGaN，InGaN，AlInN与AlInGaN中的至少一种。成核层111可以缓解外延生长的半导体层，例如第一外延层113与半导体衬底10之间的晶格失配和热失配的问题，缓冲层112可以降低外延生长的半导体层的位错密度和缺陷密度，提升晶体质量。
第一外延层113的材料可以为Ⅲ族氮化物基材料，例如GaN，AlN，InN，AlGaN，InGaN，AlInN与AlInGaN中的至少一种。
成核层111、和/或缓冲层112、和/或第一外延层113的形成工艺可以包括：原子层沉积法(ALD，Atomic layer deposition)、或化学气相沉积法(CVD，Chemical Vapor Deposition)、或分子束外延生长法(MBE，Molecular Beam Epitaxy)、或等离子体增强化学气相沉积法(PECVD，Plasma Enhanced Chemical Vapor Deposition)、或低压化学蒸发沉积法(LPCVD，Low Pressure Chemical Vapor Deposition)，或金属有机化合物化学气相沉积法(MOCVD，Metal-Organic Chemical Vapor Deposition)、或其组合方式。
半导体衬底10与Ⅲ族氮化物基材料的界面上会扩散形成衬底导电层20，例如硅衬底10内的硅原子会向Ⅲ族氮化物基材料扩散，Ⅲ族氮化物基材料中的Ⅲ族原子会向硅衬底10扩散，导致硅衬底10与Ⅲ族氮化物基材料的界面会形成衬底导电层20。
步骤S12中，去除部分区域的成核层111、缓冲层112与第一外延层113可以采用干法刻蚀，也可以采用湿法刻蚀。
干法刻蚀可以为感应耦合等离子体刻蚀(ICP)。刻蚀气体可以包括：Cl2与BCl3。
湿法刻蚀的刻蚀液可以为H3PO4溶液或KOH溶液，它在N面上是腐蚀性的。GaN晶体为钎锌矿结构，其中Ga、N原子层呈ABABAB六方层堆垛，每个Ga(N)原子都与周围的4个N(Ga)原子呈类金刚石四面体结构成键。以平行于C轴([0001]晶向)的Ga-N键作为参照，若每一个Ga-N键中的Ga 原子更远离下表面，则上表面为Ga面；若每一个Ga-N键中的N原子更远离下表面，则上表面为N面。本实施例中，可以控制成核层111、缓冲层112与第一外延层113的上表面为N面。
步骤S13中，半导体衬底10的材料可以为硅，隔离结构12的材料可以为二氧化硅，隔离结构12采用局部热氧化法(LOCOS)形成。其它实施例中，隔离结构12的材料也可以氧化硅、氮化硅、氧化铝、氧化铪、氧化镁、氧化钛、氧化镓中的至少一种，采用干法刻蚀或湿法刻蚀形成。
接着，参照图1中的步骤S2与图4所示，在多个堆叠结构11上外延生长异质结结构13，相邻堆叠结构11上的异质结结构13愈合成整面分布，异质结结构13与隔离结构12之间形成空气隙14。
本实施例中，异质结结构13自下而上可以包括沟道层131与势垒层132。沟道层131与势垒层132的界面处可形成二维电子气或二维空穴气。一个可选方案中，沟道层131为本征GaN层，势垒层132为N型AlGaN层。其它可选方案中，沟道层131与势垒层132的材料还可以为GaN，AlN，InN，AlGaN，InGaN，AlInN与AlInGaN中的至少一种。此外，除了图4所示的沟道层131与势垒层132分别具有一层外；沟道层131与势垒层132还可以分别具有多层，且交替分布；或一层沟道层131与两层或两层以上的势垒层132，以形成多势垒结构。
异质结结构13的形成工艺可以参考成核层111、和/或缓冲层112、和/或第一外延层113的形成工艺。
本实施例中，沟道层131为第一外延层113进行外延生长工序得到，因而，为减小沟道层131的位错密度和缺陷密度，沟道层131优选与第一外延层113的材料相同。
一些实施例中，在外延生长工序中，沟道层131也可以根据需求，与第一外延层113的材料不同。
图4是本发明第一实施例的半导体结构的截面结构示意图。
参照图4所示，本实施例的半导体结构1，包括：
半导体衬底10；
位于半导体衬底10上的多个堆叠结构11与多个隔离结构12，堆叠结构11间隔分布，隔离结构12位于相邻堆叠结构11之间；堆叠结构11自下而上包括：成核层111、缓冲层112与第一外延层113；以及
位于多个堆叠结构11上的异质结结构13，异质结结构13整面分布，异质结结构13与隔离结构12之间形成空气隙14。
半导体衬底10的材料可以为蓝宝石、碳化硅、硅或金刚石。
成核层111的材料为Ⅲ族氮化物基材料，例如AlN、AlGaN等。缓冲层112材料也为Ⅲ族氮化物基材料，例如GaN，AlN，InN，AlGaN，InGaN，AlInN与AlInGaN中的至少一种。成核层111可以缓解外延生长的半导体层，例如第一外延层113与半导体衬底10之间的晶格失配和热失配的问题，缓冲层112可以降低外延生长的半导体层的位错密度和缺陷密度，提升晶体质量。
第一外延层113的材料可以为Ⅲ族氮化物基材料，例如GaN，AlN，InN，AlGaN，InGaN，AlInN与AlInGaN中的至少一种。
隔离结构12的材料也可以氧化硅、氮化硅、氧化铝、氧化铪、氧化镁、氧化钛、氧化镓中的至少一种。
本实施例中，异质结结构13自下而上可以包括沟道层131与势垒层132。沟道层131与势垒层132的界面处可形成二维电子气或二维空穴气。一个可选方案中，沟道层131为本征GaN层，势垒层132为N型AlGaN层。其它可选方案中，沟道层131与势垒层132的材料还可以为GaN，AlN，InN，AlGaN，InGaN，AlInN与AlInGaN中的至少一种。此外，除了图4所示的沟道层131与势垒层132分别具有一层外；沟道层131与势垒层132还可以分别具有多层，且交替分布；或一层沟道层131与两层或两层以上的势垒层132， 以形成多势垒结构。
半导体衬底10与Ⅲ族氮化物基材料的界面上会相互扩散形成衬底导电层20。半导体结构1的沟道导通时，由于衬底导电层20的电阻很低，会引发Ⅲ族氮化物基材料向半导体衬底10漏电。本实施例的半导体结构1中，利用隔离结构12将堆叠结构11隔开，一方面堆叠结构11可以做厚，增加异质结结构13的交界面与衬底导电层20之间的距离，利于减少自异质结结构13的交界面向半导体衬底10的漏电，从而可以降低射频损耗；另一方面，堆叠结构11做厚后，相对于整面堆叠结构与半导体衬底10的热膨胀系数不同，堆叠结构11越厚，应力累加越容易导致整面堆叠结构11出现开裂问题，隔断开的堆叠结构11由于减弱了应力累加，因而不会出现开裂问题。
此外，隔离结构12与空气隙14(AR，Air Gap)也可以降低自异质结结构13的交界面向半导体衬底10的漏电。
图5是本发明第二实施例的半导体结构的截面结构示意图。图6与图7是制作图5中的半导体结构的流程对应的中间结构示意图。
参照图5所示，实施例二的半导体结构2与实施例一的半导体结构1大致相同，区别仅在于：衬底导电层20仅位于堆叠结构11与半导体衬底10之间。
相应地，实施例二的半导体结构的制作方法与实施例一的半导体结构的制作方法大致相同，区别仅在于：步骤S1中，在半导体衬底10上分别形成多个堆叠结构11与多个隔离结构12具体可以包括：
步骤S11'：参照图6所示，在半导体衬底10上形成间隔分布的隔离结构12；
步骤S12'：参照图7所示，以隔离结构12为掩膜，在半导体衬底10依次生长成核层111、缓冲层112与第一外延层113以形成多个堆叠结构11。
步骤S11'中，隔离结构12的材料可以为氧化硅、氮化硅、氧化铝、氧 化铪、氧化镁、氧化钛、氧化镓中的至少一种，隔离结构12的一种形成方法可以包括：
采用物理气相沉积法或化学气相沉积法形成绝缘材料层；
图形化绝缘材料层形成隔离结构12。
图形化绝缘材料层采用干法刻蚀或湿法刻蚀实现。
隔离结构12的另一种形成方法可以包括：
在半导体衬底10内形成多个凹槽，在凹槽内填充绝缘材料层以形成隔离结构12。
在半导体衬底10内形成凹槽可通过干法刻蚀或湿法刻蚀实现。在凹槽内填充绝缘材料层可通过整面沉积绝缘材料层，之后通过化学机械研磨法去除凹槽外的绝缘材料层。
图8是本发明第三实施例的半导体结构的截面结构示意图。
参照图8所示，实施例三的半导体结构3及其制作方法与实施例一、二的半导体结构1、2及其制作方法大致相同，区别仅在于：堆叠结构11中，省略缓冲层112。
图9是本发明第四实施例的半导体结构的截面结构示意图。
参照图9所示，实施例四的半导体结构4及其制作方法与实施例一、二、三的半导体结构1、2、3及其制作方法大致相同，区别仅在于：异质结结构13自下而上包括：背势垒层133与沟道层131。
背势垒层133与沟道层131的界面处可形成二维电子气或二维空穴气。
背势垒层133优选与第一外延层113的材料相同。
图10是本发明第五实施例的半导体结构的截面结构示意图。
参照图10所示，实施例五的半导体结构5与实施例一、二、三、四的 半导体结构1、2、3、4大致相同，区别仅在于：异质结结构13包括：源极区域13a与漏极区域13b，以及位于源极区域13a与所述漏极区域13b之间的栅极区域13c；源极区域13a上具有源极15a，漏极区域13b上具有漏极15b，栅极区域13c上依次具有P型半导体层16与栅极15c。
本实施例中，P型半导体层16可以耗尽异质结结构13中的二维电子气，关断沟道的导电；即利用P型半导体层16形成常关态，也即形成增强型半导体结构5。
P型半导体层16的材料可以为Ⅲ族氮化物基材料，对应的形成方法可以参照沟道层131或势垒层132的形成工艺。其中的P型掺杂离子可以为Mg离子、Zn离子、Ca离子、Sr离子或Ba离子中的至少一种。
图10中，源极15a与漏极15b接触势垒层132，且源极15a与势垒层132之间、漏极15b与势垒层132之间都形成欧姆接触。源极15a、漏极15b、栅极15c的材质可以为金属，例如Ti/Al/Ni/Au、Ni/Au等现有的导电材质。
一些实施例中，源极15a与势垒层132之间、漏极15b与势垒层132之间都可以利用N型离子重掺杂层形成欧姆接触。N型离子重掺杂层能使源极15a与异质结结构13的源极区域13a、漏极15b与异质结结构13的漏极区域13b不通过高温退火即可直接形成欧姆接触层，以及避免退火过程中的高温造成异质结结构13的性能下降，电子迁移速率降低。
一些实施例中，也可以异质结结构13的源极区域13a与漏极区域13b中的至少一个上具有N型离子重掺杂层。未设置N型离子重掺杂层的异质结结构13的源极区域13a与源极15a、或未设置N型离子重掺杂层的异质结结构13的漏极区域13b与漏极15b通过高温退火形成欧姆接触层。
N型离子重掺杂层中，N型离子可以为Si离子、Ge离子、Sn离子、Se离子和Te离子中的至少一种。对于不同的N型离子，掺杂浓度可以大于1E19/cm3。N型离子重掺杂层可以为Ⅲ族氮化物基材料，例如为GaN，AlN， InN，AlGaN，InGaN，AlInN与AlInGaN中的至少一种。
相应地，对于制作方法，还包括：步骤S3，在源极区域13a上形成源极15a，在漏极区域13b上形成漏极15b，在栅极区域13c上依次形成P型半导体层16与栅极15c。
P型半导体层16覆盖的区域可以略大于栅极区域13c。具体地，步骤S3中，可以先形成P型半导体层16，后在同一工序中形成源极15a、漏极15b与栅极15c。
P型半导体层16中的P型掺杂离子可以采用原位掺杂法，即边生长边掺杂。
图11是本发明第六实施例的半导体结构的截面结构示意图。
参照图11所示，实施例六的半导体结构6与实施例五的半导体结构5大致相同，区别仅在于：参照图11所示，源极15a与漏极15b接触沟道层132，且两者之间形成欧姆接触。
相应地，对于制作方法，步骤S3中，还去除源极区域13a与漏极区域13b的势垒层132。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

  1. 一种半导体结构，其特征在于，包括：
    半导体衬底(10)；
    位于所述半导体衬底(10)上的多个堆叠结构(11)与多个隔离结构(12)，所述堆叠结构(11)间隔分布，所述隔离结构(12)位于相邻所述堆叠结构(11)之间；所述堆叠结构(11)自下而上包括：成核层(111)与第一外延层(113)；以及
    位于所述多个堆叠结构(11)上的异质结结构(13)，所述异质结结构(13)整面分布，所述异质结结构(13)与所述隔离结构(12)之间形成空气隙(14)。
  2. 根据权利要求1所述的半导体结构，其特征在于，所述堆叠结构(11)还包括缓冲层(112)，所述缓冲层(112)位于所述成核层(111)与所述第一外延层(113)之间。
  3. 根据权利要求1或2所述的半导体结构，其特征在于，所述异质结结构(13)自下而上包括：沟道层(131)与势垒层(132)，所述第一外延层(113)与所述沟道层(131)的材料相同；
    或所述异质结结构(13)自下而上包括：背势垒层(133)与沟道层(131)，所述第一外延层(113)与所述背势垒层(133)的材料相同。
  4. 根据权利要求1所述的半导体结构，其特征在于，所述半导体衬底(10)的材料为蓝宝石、碳化硅、硅或金刚石，所述隔离结构(12)的材料为氧化硅、氮化硅、氧化铝、氧化铪、氧化镁、氧化钛、氧化镓中的至少一种。
  5. 根据权利要求1所述的半导体结构，其特征在于，所述成核层(111)的材料为AlN或AlGaN，所述第一外延层(113)与所述异质结结构(13)的材料为GaN，AlN，InN，AlGaN，InGaN，AlInN与AlInGaN中的至少一种。
  6. 根据权利要求1所述的半导体结构，其特征在于，所述异质结结构(13)包括：源极区域(13a)与漏极区域(13b)，以及位于所述源极区域(13a)与所述漏极区域(13b)之间的栅极区域(13c)；所述源极区域(13a)上具有源 极(15a)，所述漏极区域(13b)上具有漏极(15b)，所述栅极区域(13c)上依次具有P型半导体层(16)与栅极(15c)。
  7. 一种半导体结构的制作方法，其特征在于，包括：
    提供半导体衬底(10)，在所述半导体衬底(10)上分别形成多个堆叠结构(11)与多个隔离结构(12)，所述堆叠结构(11)间隔分布，所述隔离结构(12)位于相邻所述堆叠结构(11)之间；所述堆叠结构(11)自下而上包括：成核层(111)与第一外延层(113)；
    在所述多个堆叠结构(11)上外延生长异质结结构(13)，相邻所述堆叠结构(11)上的所述异质结结构(13)愈合成整面分布，所述异质结结构(13)与所述隔离结构(12)之间形成空气隙(14)。
  8. 根据权利要求7所述的半导体结构的制作方法，其特征在于，在所述半导体衬底(10)上分别形成多个堆叠结构(11)与多个隔离结构(12)包括：
    在所述半导体衬底(10)上形成间隔分布的隔离结构(12)，以所述隔离结构(12)为掩膜，在所述半导体衬底(10)上依次生长成核层(111)与第一外延层(113)以形成所述多个堆叠结构(11)。
  9. 根据权利要求7所述的半导体结构的制作方法，其特征在于，在所述半导体衬底(10)上分别形成多个堆叠结构(11)与多个隔离结构(12)包括：
    在所述半导体衬底(10)上依次生长成核层(111)与第一外延层(113)；
    去除部分区域的所述成核层(111)与所述第一外延层(113)以暴露所述半导体衬底(10)，保留的所述成核层(111)与所述第一外延层(113)间隔分布以形成所述多个堆叠结构(11)；
    在所述暴露的半导体衬底(10)上形成隔离结构(12)。
  10. 根据权利要求8或9所述的半导体结构的制作方法，其特征在于，生长所述第一外延层(113)前，还在所述成核层(111)上生长缓冲层(112)。
  11. 根据权利要求8所述的半导体结构的制作方法，其特征在于，所述 半导体衬底(10)的材料为蓝宝石、碳化硅、硅或金刚石，所述隔离结构(12)的材料为氧化硅、氮化硅、氧化铝、氧化铪、氧化镁、氧化钛、氧化镓中的至少一种，所述隔离结构(12)的形成方法包括：
    采用物理气相沉积法或化学气相沉积法形成绝缘材料层；
    图形化所述绝缘材料层形成隔离结构(12)；
    或包括：
    在所述半导体衬底(10)内形成多个凹槽，在所述凹槽内填充绝缘材料层以形成所述隔离结构(12)。
  12. 根据权利要求9所述的半导体结构的制作方法，其特征在于，所述半导体衬底(10)的材料为硅，所述隔离结构(12)的材料为二氧化硅，所述隔离结构(12)采用局部热氧化法形成。
  13. 根据权利要求7所述的半导体结构的制作方法，其特征在于，所述异质结结构(13)自下而上包括：沟道层(131)与势垒层(132)，所述第一外延层(113)与所述沟道层(131)的材料相同；
    或所述异质结结构(13)自下而上包括：背势垒层(133)与沟道层(131)，所述第一外延层(113)与所述背势垒层(133)的材料相同。
  14. 根据权利要求7所述的半导体结构的制作方法，其特征在于，所述异质结结构(13)包括：源极区域(13a)与漏极区域(13b)，以及位于所述源极区域(13a)与所述漏极区域(13b)之间的栅极区域(13c)；所述制作方法还包括：
    在所述源极区域(13a)上形成源极(15a)，在所述漏极区域(13b)上形成漏极(15b)，在所述栅极区域(13c)上依次形成P型半导体层(16)与栅极(15c)。
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