TWI658586B - 半導體結構及其製造方法 - Google Patents
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Abstract
本發明提供一種半導體結構。該半導體結構，包括：一絕緣基板，包括一第一區與一第二區；一工程化層，包圍該絕緣基板；一成核層，形成於該工程化層上；一緩衝層，形成於該成核層上；一第一磊晶層，形成於該緩衝層上；一第二磊晶層，形成於該第一磊晶層上；一隔離結構，至少形成於該第二磊晶層、該第一磊晶層、以及該成核層中，並位於該第一區與該第二區之間；一第一閘極、一第一源極與一第一汲極，形成於該第二磊晶層上，並位於該第一區內；以及一第二閘極、一第二源極與一第二汲極，形成於該第二磊晶層上，並位於該第二區內。
Description
本發明係有關於一種半導體結構，特別是有關於一種具有絕緣核心基板且不須偏壓連接的半導體結構及其製造方法。
氮化鎵(GaN)半導體具備優異的物理特性，例如寬能隙、高崩潰電場、以及相對較高的電子遷移率。在此種半導體上所製作的元件特別適合用於功率電子的領域。研究顯示，氮化鎵鋁(AlGaN)/氮化鎵(GaN)異質結構的三族氮化物半導體是製作高電子遷移率電晶體(HEMT)的極佳材料系統。該結構同時提供了高載子濃度以及高載子遷移率這兩項優越且獨特的性質。
對於積體電路的應用，隔離氮化鎵(GaN)元件是必要的。傳統上，藉由離子佈植或淺蝕刻所形成的橫向隔離結構係用來中斷形成高電子遷移率電晶體(HEMT)元件通道的高導電性二維電子氣層(two-dimensional electron gas(2DEG)layer)。然而，由於產生自半導體基板的背偏壓效應(back bias effect)，此種隔離結構已不適合用於處於不同偏壓條件(即施加不同電壓於各元件端子)下的多重元件。上述背偏壓效應將影響電晶體的崩潰電壓及電特性。
因此，開發一種具有簡單、適當的隔離結構且可消除背偏壓效應(back bias effect)的半導體結構是眾所期待的。
根據本發明的一實施例，提供一種半導體結構。該半導體結構，包括：一絕緣基板、一工程化層(engineered layer)、一成核層(nucleation layer)、一緩衝層、一第一磊晶層、一第二磊晶層、一隔離結構、一第一閘極、一第一源極、一第一汲極、一第二閘極、一第二源極、以及一第二汲極。該絕緣基板包括一第一區與一第二區。該工程化層包圍該絕緣基板。該成核層形成於該工程化層上。該緩衝層形成於該成核層上。該第一磊晶層形成於該緩衝層上。該第二磊晶層形成於該第一磊晶層上。該隔離結構至少形成於該第二磊晶層、該第一磊晶層、以及該成核層中。該隔離結構位於該第一區與該第二區之間。該第一閘極形成於該第二磊晶層上，並位於該第一區內。該第一源極與該第一汲極形成於該第二磊晶層上，並位於該第一區內。該第一源極與該第一汲極位於該第一閘極的兩側。該第二閘極形成於該第二磊晶層上，並位於該第二區內。該第二源極與該第二汲極形成於該第二磊晶層上，並位於該第二區內。該第二源極與該第二汲極位於該第二閘極的兩側。
根據部分實施例，上述絕緣基板的熱膨脹係數(coefficient of thermal expansion，CTE)與上述第一磊晶層的熱膨脹係數相近。
根據部分實施例，上述絕緣基板的體電阻率(bulk
resistivity)大於106ohm-cm。
根據部分實施例，上述絕緣基板的熱傳導率(thermal conductivity)高於矽的熱傳導率。
根據部分實施例，上述絕緣基板包括氮化鋁、多晶碳化矽(polycrystalline silicon carbide)、多晶鑽石(polycrystalline diamond)、或其混合物、或不同多晶材料的混合物、或其他適合的絕緣材料。
根據部分實施例，上述工程化層包括氮化物、氧化物、氮氧化物、或多晶矽。
根據部分實施例，上述成核層包括矽<111>。
根據部分實施例，上述成核層為結晶型。
根據部分實施例，上述成核層的厚度介於0.1微米至5微米。
根據部分實施例，上述緩衝層包括氮化鎵鋁或氮化鋁。
根據部分實施例，上述第一磊晶層包括氮化鎵。
根據部分實施例，上述第二磊晶層包括氮化鎵鋁。
根據部分實施例，更包括一第三磊晶層，形成於上述第二磊晶層上。
根據部分實施例，上述第三磊晶層為一P型氮化鎵層。
根據部分實施例，上述隔離結構包括一溝槽，填入有一絕緣材料，上述溝槽穿過上述第二磊晶層、上述第一磊
晶層、上述緩衝層、以及上述成核層。
根據部分實施例，上述隔離結構包括一溝槽，填入有一絕緣材料，上述溝槽穿過上述第二磊晶層、上述第一磊晶層、上述緩衝層、上述成核層、以及部分的上述工程化層。
根據部分實施例，上述隔離結構包括一第一佈植區與一第二佈植區。
根據部分實施例，上述第一佈植區位於上述第二磊晶層與上述第一磊晶層中。
根據部分實施例，上述第二佈植區位於上述成核層中。
根據部分實施例，上述隔離結構包括一連續佈植區，覆蓋上述第二磊晶層、上述第一磊晶層、上述緩衝層、以及上述成核層。
根據部分實施例，上述第一閘極、上述第一源極、以及上述第一汲極構成一高壓元件。
根據部分實施例，上述第二閘極、上述第二源極、以及上述第二汲極構成一低壓元件或一高壓元件。
根據本發明的一實施例，提供一種半導體結構的製造方法。該製造方法包括下列步驟。提供一絕緣基板，其具有一工程化層(engineered layer)，包圍該絕緣基板。該絕緣基板包括一第一區與一第二區。形成一成核層(nucleation layer)於該工程化層上。形成一緩衝層於該成核層上。形成一第一磊晶層於該緩衝層上。形成一第二磊晶層於該第一磊晶層上。形成一隔離結構至少於該第二磊晶層、該第一磊晶層、以及該成
核層中。該隔離結構位於該第一區與該第二區之間。形成一第一閘極於該第二磊晶層上，並位於該第一區內。形成一第一源極與一第一汲極於該第二磊晶層上，並位於該第一區內。該第一源極與該第一汲極位於該第一閘極的兩側。形成一第二閘極於該第二磊晶層上，並位於該第二區內。形成一第二源極與一第二汲極於該第二磊晶層上，並位於該第二區內。該第二源極與該第二汲極位於該第二閘極的兩側。
根據部分實施例，藉由蝕刻一溝槽穿過上述第二磊晶層、上述第一磊晶層、上述緩衝層、以及上述成核層，並填入一絕緣材料於上述溝槽內，以形成上述隔離結構。
根據部分實施例，藉由蝕刻一溝槽穿過上述第二磊晶層、上述第一磊晶層、上述緩衝層、上述成核層、以及部份的上述工程化層，並填入一絕緣材料於上述溝槽內，以形成上述隔離結構。
根據部分實施例，藉由蝕刻一溝槽穿過上述第二磊晶層、上述第一磊晶層、上述緩衝層、上述成核層、以及上述工程化層，並填入一絕緣材料於上述溝槽內，以形成上述隔離結構。
根據部分實施例，藉由實施一第一佈植製程於上述第二磊晶層與上述第一磊晶層上，以形成上述隔離結構。
根據部分實施例，更包括藉由實施一第二佈植製程於上述成核層上，以形成上述隔離結構。
根據部分實施例，藉由實施一佈植製程於上述第二磊晶層、上述第一磊晶層、上述緩衝層、以及上述成核層上，
以形成上述隔離結構。
在本發明所揭露的半導體結構中，具有以下適當特性(例如，與電晶體材料層相近的熱膨脹係數(CTE)、高體電阻率、高熱傳導率、以及低成本)且進一步被特定工程化層(例如，氧化物、氮化物、氮氧化物、或多晶矽)所包圍的絕緣核心基板(例如氮化鋁)係用來取代傳統的半導體矽基板。在上述半導體結構中，亦形成有簡單的隔離結構，例如填充有絕緣材料的單一溝槽或分離式的佈植區(包括淺佈植區以及深佈植區)，以破壞二維電子氣層(2DEG layer)並阻隔半導體成核層，以確保相鄰元件間不會形成電連接。因此，由於核心基板是絕緣體(不發生背偏壓效應)，遂不需在基板上形成偏壓連接，且不需在深溝槽中形成複雜又昂貴的導體以連接成核層或基板。本發明確實提供了簡單的製程步驟以及電連接。此外，以不同電壓施加於其端子的多重元件(例如主動元件及/或被動元件)亦可集積在同一晶粒上。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
10‧‧‧半導體結構
12‧‧‧絕緣基板
14‧‧‧工程化層
16‧‧‧成核層
18‧‧‧緩衝層
20‧‧‧第一磊晶層
22‧‧‧第二磊晶層
24‧‧‧隔離結構
26‧‧‧第一閘極
28‧‧‧第一源極
30‧‧‧第一汲極
32‧‧‧第二閘極
34‧‧‧第二源極
36‧‧‧第二汲極
38‧‧‧絕緣基板的第一區
40‧‧‧絕緣基板的第二區
42‧‧‧溝槽
44‧‧‧絕緣材料
46‧‧‧成核層的底表面
48‧‧‧工程化層的上表面
50‧‧‧高壓元件
52‧‧‧低壓元件
54‧‧‧工程化層的底表面
56‧‧‧絕緣基板的上表面
58‧‧‧第一佈植區
60‧‧‧第二佈植區
62‧‧‧連續佈植區
64‧‧‧第一佈植製程
66‧‧‧第二佈植製程
第1圖係根據本發明的一實施例，一種半導體結構的剖面示意圖；第2圖係根據本發明的一實施例，一種半導體結構的剖面示意圖；
第3圖係根據本發明的一實施例，一種半導體結構的剖面示意圖；第4圖係根據本發明的一實施例，一種半導體結構的剖面示意圖；第5圖係根據本發明的一實施例，一種半導體結構的剖面示意圖；第6A-6H圖係根據本發明的一實施例，一種半導體結構製造方法的剖面示意圖；第7A-7I圖係根據本發明的一實施例，一種半導體結構製造方法的剖面示意圖。
請參閱第1圖，根據本發明的一實施例，提供一種半導體結構10。第1圖為半導體結構10的剖面示意圖。
如第1圖所示，在本實施例中，半導體結構10包括絕緣基板12、工程化層(engineered layer)14、成核層(nucleation layer)16、緩衝層18、第一磊晶層20、第二磊晶層22、隔離結構24、第一閘極26、第一源極28、第一汲極30、第二閘極32、第二源極34、以及第二汲極36。
當第一閘極26或第二閘極32為金屬時，包括此金屬閘極的元件即為空乏模式常開型元件(depletion mode normally-on device)。而當第一閘極26或第二閘極32由頂部具有金屬的P型氮化鎵層所構成時，包括此P型氮化鎵閘極的元件即為增強模式常關型元件(enhancement mode normally-off device)。
如第1圖所示，絕緣基板12包括第一區38與第二區40。工程化層14包圍絕緣基板12。成核層16形成於工程化層14上。緩衝層18形成於成核層16上。第一磊晶層20形成於緩衝層18上。第二磊晶層22形成於第一磊晶層20上。值得注意的是，隔離結構24至少形成於第二磊晶層22、第一磊晶層20、以及成核層16中。隔離結構24位於第一區38與第二區40之間。第一閘極26形成於第二磊晶層22上，並位於第一區38內。第一源極28與第一汲極30形成於第二磊晶層22上，並位於第一區38內。第一源極28與第一汲極30位於第一閘極26的兩側。此外，第二閘極32形成於第二磊晶層22上，並位於第二區40內。第二源極34與第二汲極36形成於第二磊晶層22上，並位於第二區40內。第二源極34與第二汲極36位於第二閘極32的兩側。
根據部分實施例，絕緣基板12的熱膨脹係數(coefficient of thermal expansion，CTE)與第一磊晶層20的熱膨脹係數大致相同或相近。
根據部分實施例，絕緣基板12的體電阻率(bulk resistivity)大約大於106ohm-cm。
根據部分實施例，絕緣基板12的熱傳導率(thermal conductivity)大約高於矽的熱傳導率。
根據部分實施例，絕緣基板12可包括氮化鋁、多晶碳化矽(polycrystalline silicon carbide)、多晶鑽石(polycrystalline diamond)、或其混合物、或不同多晶材料的混合物、或其他適合的絕緣材料。
根據部分實施例，工程化層14可包括氮化物、氧
化物、氮氧化物、或多晶矽。
根據部分實施例，成核層16可包括矽<111>。
根據部分實施例，成核層16可為結晶型。
根據部分實施例，成核層16的厚度大約介於0.1微米至5微米。
根據部分實施例，成核層16的晶格常數相對接近成長於其上的磊晶層(例如氮化鎵)的晶格常數。
根據部分實施例，緩衝層18可包括氮化鎵鋁或氮化鋁。
根據部分實施例，第一磊晶層20可包括氮化鎵。
根據部分實施例，第二磊晶層22可包括氮化鎵鋁。
根據部分實施例，隔離結構24可包括填入有絕緣材料的溝槽或佈植區。
在本實施例中，隔離結構24包括溝槽42，填入有絕緣材料44，其穿過第二磊晶層22、第一磊晶層20、緩衝層18、以及成核層16。也就是，隔離結構24從第二磊晶層22延伸至成核層16的底表面46(亦即工程化層14的上表面48)。
根據部分實施例，填入溝槽42的絕緣材料44可包括氧化物、氮化物與其上的氧化物、或氧化物與其上的多晶矽。
根據部分實施例，溝槽42可在其中留下“氣隙”或“空隙”，只要溝槽42的頂部是“密封的”，如此，就不會有材料掉落或陷入溝槽42內。
根據部分實施例，第一閘極26、第一源極28、以及第一汲極30構成高壓元件50。
根據部分實施例，第二閘極32、第二源極34、以及第二汲極36構成低壓元件52。
請參閱第2圖，根據本發明的一實施例，提供一種半導體結構10。第2圖為半導體結構10的剖面示意圖。
如第2圖所示，在本實施例中，半導體結構10包括絕緣基板12、工程化層(engineered layer)14、成核層(nucleation 1ayer)16、緩衝層18、第一磊晶層20、第二磊晶層22、隔離結構24、第一閘極26、第一源極28、第一汲極30、第二閘極32、第二源極34、以及第二汲極36。
如第2圖所示，絕緣基板12包括第一區38與第二區40。工程化層14包圍絕緣基板12。成核層16形成於工程化層14上。緩衝層18形成於成核層16上。第一磊晶層20形成於緩衝層18上。第二磊晶層22形成於第一磊晶層20上。值得注意的是，隔離結構24至少形成於第二磊晶層22、第一磊晶層20、以及成核層16中。隔離結構24位於第一區38與第二區40之間。第一閘極26形成於第二磊晶層22上，並位於第一區38內。第一源極28與第一汲極30形成於第二磊晶層22上，並位於第一區38內。第一源極28與第一汲極30位於第一閘極26的兩側。此外，第二閘極32形成於第二磊晶層22上，並位於第二區40內。第二源極34與第二汲極36形成於第二磊晶層22上，並位於第二區40內。第二源極34與第二汲極36位於第二閘極32的兩側。
根據部分實施例，絕緣基板12的熱膨脹係數
(coefficient of thermal expansion，CTE)與第一磊晶層20的熱膨脹係數大致相同或相近。
根據部分實施例，絕緣基板12的體電阻率(bulk resistivity)大約大於106ohm-cm。
根據部分實施例，絕緣基板12的熱傳導率(thermal conductivity)大約高於矽的熱傳導率。
根據部分實施例，絕緣基板12可包括氮化鋁、多晶碳化矽(polycrystalline silicon carbide)、多晶鑽石(polycrystalline diamond)、或其混合物、或不同多晶材料的混合物、或其他適合的絕緣材料。
根據部分實施例，工程化層14可包括氮化物、氧化物、氮氧化物、或多晶矽。
根據部分實施例，成核層16可包括矽<111>。
根據部分實施例，成核層16可為結晶型。
根據部分實施例，成核層16的厚度大約介於0.1微米至5微米。
根據部分實施例，成核層16的晶格常數相對接近成長於其上的磊晶層(例如氮化鎵)的晶格常數。
根據部分實施例，緩衝層18可包括氮化鎵鋁或氮化鋁。
根據部分實施例，第一磊晶層20可包括氮化鎵。
根據部分實施例，第二磊晶層22可包括氮化鎵鋁。
根據部分實施例，隔離結構24可包括填入有絕緣
材料的溝槽或佈植區。
在本實施例中，隔離結構24包括溝槽42，填入有絕緣材料44，其穿過第二磊晶層22、第一磊晶層20、緩衝層18、成核層16、以及部分的工程化層14。也就是，隔離結構24從第二磊晶層22延伸至工程化層14中的任一處。
根據部分實施例，填入溝槽42的絕緣材料44可包括氧化物、氮化物與其上的氧化物、或氧化物與其上的多晶矽。
根據部分實施例，溝槽42可在其中留下“氣隙”或“空隙”，只要溝槽42的頂部是“密封的”，如此，就不會有材料掉落或陷入溝槽42內。
根據部分實施例，第一閘極26、第一源極28、以及第一汲極30構成高壓元件50。
根據部分實施例，第二閘極32、第二源極34、以及第二汲極36構成低壓元件52。
請參閱第3圖，根據本發明的一實施例，提供一種半導體結構10。第3圖為半導體結構10的剖面示意圖。
如第3圖所示，在本實施例中，半導體結構10包括絕緣基板12、工程化層(engineered layer)14、成核層(nucleation layer)16、緩衝層18、第一磊晶層20、第二磊晶層22、隔離結構24、第一閘極26、第一源極28、第一汲極30、第二閘極32、第二源極34、以及第二汲極36。
如第3圖所示，絕緣基板12包括第一區38與第二區40。工程化層14包圍絕緣基板12。成核層16形成於工程化層14
上。緩衝層18形成於成核層16上。第一磊晶層20形成於緩衝層18上。第二磊晶層22形成於第一磊晶層20上。值得注意的是，隔離結構24至少形成於第二磊晶層22、第一磊晶層20、以及成核層16中。隔離結構24位於第一區38與第二區40之間。第一閘極26形成於第二磊晶層22上，並位於第一區38內。第一源極28與第一汲極30形成於第二磊晶層22上，並位於第一區38內。第一源極28與第一汲極30位於第一閘極26的兩側。此外，第二閘極32形成於第二磊晶層22上，並位於第二區40內。第二源極34與第二汲極36形成於第二磊晶層22上，並位於第二區40內。第二源極34與第二汲極36位於第二閘極32的兩側。
根據部分實施例，絕緣基板12的熱膨脹係數(coefficient of thermal expansion，CTE)與第一磊晶層20的熱膨脹係數大致相同或相近。
根據部分實施例，絕緣基板12的體電阻率(bulk resistivity)大約大於106ohm-cm。
根據部分實施例，絕緣基板12的熱傳導率(thermal conductivity)大約高於矽的熱傳導率。
根據部分實施例，絕緣基板12可包括氮化鋁、多晶碳化矽(polycrystalline silicon carbide)、多晶鑽石(polycrystalline diamond)、或其混合物、或不同多晶材料的混合物、或其他適合的絕緣材料。
根據部分實施例，工程化層14可包括氮化物、氧化物、氮氧化物、或多晶矽。
根據部分實施例，成核層16可包括矽<111>。
根據部分實施例，成核層16可為結晶型。
根據部分實施例，成核層16的厚度大約介於0.1微米至5微米。
根據部分實施例，成核層16的晶格常數相對接近成長於其上的磊晶層(例如氮化鎵)的晶格常數。
根據部分實施例，緩衝層18可包括氮化鎵鋁或氮化鋁。
根據部分實施例，第一磊晶層20可包括氮化鎵。
根據部分實施例，第二磊晶層22可包括氮化鎵鋁。
根據部分實施例，隔離結構24可包括填入有絕緣材料的溝槽或佈植區。
在本實施例中，隔離結構24包括溝槽42，填入有絕緣材料44，其穿過第二磊晶層22、第一磊晶層20、緩衝層18、成核層16、以及工程化層14。也就是，隔離結構24從第二磊晶層22延伸至工程化層14的底表面54(亦即絕緣基板12的上表面56)。
根據部分實施例，填入溝槽42的絕緣材料44可包括氧化物、氮化物與其上的氧化物、或氧化物與其上的多晶矽。
根據部分實施例，溝槽42可在其中留下“氣隙”或“空隙”，只要溝槽42的頂部是“密封的”，如此，就不會有材料掉落或陷入溝槽42內。
根據部分實施例，第一閘極26、第一源極28、以
及第一汲極30構成高壓元件50。
根據部分實施例，第二閘極32、第二源極34、以及第二汲極36構成低壓元件52。
請參閱第4圖，根據本發明的一實施例，提供一種半導體結構10。第4圖為半導體結構10的剖面示意圖。
如第4圖所示，在本實施例中，半導體結構10包括絕緣基板12、工程化層(engineered layer)14、成核層(nucleation layer)16、緩衝層18、第一磊晶層20、第二磊晶層22、隔離結構24、第一閘極26、第一源極28、第一汲極30、第二閘極32、第二源極34、以及第二汲極36。
如第4圖所示，絕緣基板12包括第一區38與第二區40。工程化層14包圍絕緣基板12。成核層16形成於工程化層14上。緩衝層18形成於成核層16上。第一磊晶層20形成於緩衝層18上。第二磊晶層22形成於第一磊晶層20上。值得注意的是，隔離結構24至少形成於第二磊晶層22、第一磊晶層20、以及成核層16中。隔離結構24位於第一區38與第二區40之間。第一閘極26形成於第二磊晶層22上，並位於第一區38內。第一源極28與第一汲極30形成於第二磊晶層22上，並位於第一區38內。第一源極28與第一汲極30位於第一閘極26的兩側。此外，第二閘極32形成於第二磊晶層22上，並位於第二區40內。第二源極34與第二汲極36形成於第二磊晶層22上，並位於第二區40內。第二源極34與第二汲極36位於第二閘極32的兩側。
根據部分實施例，絕緣基板12的熱膨脹係數(coefficient of thermal expansion，CTE)與第一磊晶層20的熱膨
脹係數大致相同或相近。
根據部分實施例，絕緣基板12的體電阻率(bulk resistivity)大約大於106ohm-cm。
根據部分實施例，絕緣基板12的熱傳導率(thermal conductivity)大約高於矽的熱傳導率。
根據部分實施例，絕緣基板12可包括氮化鋁、多晶碳化矽(polycrystalline silicon carbide)、多晶鑽石(polycrystalline diamond)、或其混合物、或不同多晶材料的混合物、或其他適合的絕緣材料。
根據部分實施例，工程化層14可包括氮化物、氧化物、氮氧化物、或多晶矽。
根據部分實施例，成核層16可包括矽<111>。
根據部分實施例，成核層16可為結晶型。
根據部分實施例，成核層16的厚度大約介於0.1微米至5微米。
根據部分實施例，成核層16的晶格常數相對接近成長於其上的磊晶層(例如氮化鎵)的晶格常數。
根據部分實施例，緩衝層18可包括氮化鎵鋁或氮化鋁。
根據部分實施例，第一磊晶層20可包括氮化鎵。
根據部分實施例，第二磊晶層22可包括氮化鎵鋁。
根據部分實施例，隔離結構24可包括填入有絕緣材料的溝槽或佈植區。
在本實施例中，隔離結構24包括第一佈植區58與第二佈植區60。值得注意的是，第一佈植區58(亦即淺佈植區)位於第二磊晶層22與第一磊晶層20中。第二佈植區60(亦即深佈植區)位於成核層16中。
根據部分實施例，第一佈植區58與第二佈植區60可包括氧或氮。
根據部分實施例，第一閘極26、第一源極28、以及第一汲極30構成高壓元件50。
根據部分實施例，第二閘極32、第二源極34、以及第二汲極36構成低壓元件52。
請參閱第5圖，根據本發明的一實施例，提供一種半導體結構10。第5圖為半導體結構10的剖面示意圖。
如第5圖所示，在本實施例中，半導體結構10包括絕緣基板12、工程化層(engineered layer)14、成核層(nucleation layer)16、緩衝層18、第一磊晶層20、第二磊晶層22、隔離結構24、第一閘極26、第一源極28、第一汲極30、第二閘極32、第二源極34、以及第二汲極36。
如第5圖所示，絕緣基板12包括第一區38與第二區40。工程化層14包圍絕緣基板12。成核層16形成於工程化層14上。緩衝層18形成於成核層16上。第一磊晶層20形成於緩衝層18上。第二磊晶層22形成於第一磊晶層20上。值得注意的是，隔離結構24至少形成於第二磊晶層22、第一磊晶層20、以及成核層16中。隔離結構24位於第一區38與第二區40之間。第一閘極26形成於第二磊晶層22上，並位於第一區38內。第一源極28
與第一汲極30形成於第二磊晶層22上，並位於第一區38內。第一源極28與第一汲極30位於第一閘極26的兩側。此外，第二閘極32形成於第二磊晶層22上，並位於第二區40內。第二源極34與第二汲極36形成於第二磊晶層22上，並位於第二區40內。第二源極34與第二汲極36位於第二閘極32的兩側。
根據部分實施例，絕緣基板12的熱膨脹係數(coefficient of thermal expansion，CTE)與第一磊晶層20的熱膨脹係數大致相同或相近。
根據部分實施例，絕緣基板12的體電阻率(bulk resistivity)大約大於106ohm-cm。
根據部分實施例，絕緣基板12的熱傳導率(thermal conductivity)大約高於矽的熱傳導率。
根據部分實施例，絕緣基板12可包括氮化鋁、多晶碳化矽(polycrystalline silicon carbide)、多晶鑽石(polycrystalline diamond)、或其混合物、或不同多晶材料的混合物、或其他適合的絕緣材料。
根據部分實施例，工程化層14可包括氮化物、氧化物、氮氧化物、或多晶矽。
根據部分實施例，成核層16可包括矽<111>。
根據部分實施例，成核層16可為結晶型。
根據部分實施例，成核層16的厚度大約介於0.1微米至5微米。
根據部分實施例，成核層16的晶格常數相對接近成長於其上的磊晶層(例如氮化鎵)的晶格常數。
根據部分實施例，緩衝層18可包括氮化鎵鋁或氮化鋁。
根據部分實施例，第一磊晶層20可包括氮化鎵。
根據部分實施例，第二磊晶層22可包括氮化鎵鋁。
根據部分實施例，隔離結構24可包括填入有絕緣材料的溝槽或佈植區。
在本實施例中，隔離結構24包括連續佈植區62，其覆蓋第二磊晶層22、第一磊晶層20、緩衝層18、以及成核層16。
根據部分實施例，連續佈植區62可包括氧或氮。
根據部分實施例，第一閘極26、第一源極28、以及第一汲極30構成高壓元件50。
根據部分實施例，第二閘極32、第二源極34、以及第二汲極36構成低壓元件52。
請參閱第6A-6H圖，根據本發明的一實施例，提供一種半導體結構10的製造方法。第6A-6H圖為半導體結構10製造方法的剖面示意圖。
如第6A圖所示，提供絕緣基板12，其具有工程化層(engineered layer)14，包圍絕緣基板12。絕緣基板12包括第一區38與第二區40。
根據部分實施例，絕緣基板12的熱膨脹係數(coefficient of thermal expansion，CTE)與第一磊晶層20的熱膨脹係數大致相同或相近。
根據部分實施例，絕緣基板12的體電阻率(bulk resistivity)大約大於106ohm-cm。
根據部分實施例，絕緣基板12的熱傳導率(thermal conductivity)大約高於矽的熱傳導率。
根據部分實施例，絕緣基板12可包括氮化鋁、多晶碳化矽(polycrystalline silicon carbide)、多晶鑽石(polycrystalline diamond)、或其混合物、或不同多晶材料的混合物、或其他適合的絕緣材料。
根據部分實施例，工程化層14可包括氮化物、氧化物、氮氧化物、或多晶矽。
之後，如第6B圖所示，藉由適當的沉積製程形成成核層(nucleation layer)16於工程化層14上。
根據部分實施例，成核層16可包括矽<111>。
根據部分實施例，成核層16可為結晶型。
根據部分實施例，成核層16的厚度大約介於0.1微米至5微米。
根據部分實施例，成核層16的晶格常數相對接近成長於其上的磊晶層(例如氮化鎵)的晶格常數。
如下進一步說明成核層16的製備。對<111>矽晶圓的表面實施氫佈植(hydrogen implantation)至距離晶圓表面約0.3微米至約5微米的深度。利用晶圓接合技術將晶圓的佈植側附接至工程化層14。對晶圓進行回火並實施切割製程以破壞矽<111>晶圓的氫佈植界面，而於工程化層14上留下薄矽層(例如，成核層16)。
之後，如第6C圖所示，藉由適當的磊晶製程形成緩衝層18於成核層16上。
根據部分實施例，緩衝層18可包括氮化鎵鋁或氮化鋁。
之後，如第6D圖所示，藉由適當的磊晶製程形成第一磊晶層20於緩衝層18上。
根據部分實施例，第一磊晶層20可包括氮化鎵。
之後，如第6E圖所示，藉由適當的磊晶製程形成第二磊晶層22於第一磊晶層20上。
根據部分實施例，第二磊晶層22可包括氮化鎵鋁。
根據部分實施例，可對第二磊晶層22與第一磊晶層20進一步實施氧佈植或氮佈植，以在其中形成佈植區(未圖示)。
之後，如第6F圖所示，形成作為罩幕的圖案化光阻層(未圖示)於第二磊晶層22上，以定義後續形成的隔離結構。
之後，利用上述罩幕對第二磊晶層22、第一磊晶層20、緩衝層18、以及成核層16進行蝕刻，以形成溝槽42。之後，填入絕緣材料44於溝槽42中並進行平坦化步驟，以形成隔離結構24。隔離結構24位於第一區38與第二區40之間。
根據部分實施例，填入溝槽42的絕緣材料44可包括氧化物、氮化物與其上的氧化物、或氧化物與其上的多晶矽。
根據部分實施例，溝槽42可在其中留下“氣隙”或“空隙”，只要溝槽42的頂部是“密封的”，如此，就不會有材料掉落或陷入溝槽42內。
根據部分實施例，於填入絕緣材料44至溝槽42之前，形成氮化物材料於溝槽42的側壁與底部，以形成襯墊(未圖示)。
根據部分實施例，可藉由蝕刻溝槽42穿過第二磊晶層22、第一磊晶層20、緩衝層18、成核層16、以及部份的工程化層14，並填入絕緣材料44於溝槽42內，以形成隔離結構24，如第2圖所示。
根據部分實施例，可藉由蝕刻溝槽42穿過第二磊晶層22、第一磊晶層20、緩衝層18、成核層16、以及工程化層14，並填入絕緣材料44於溝槽42內，以形成隔離結構24，如第3圖所示。
之後，如第6G圖所示，形成第一閘極26於第二磊晶層22上，並位於第一區38內。形成第一源極28與第一汲極30於第二磊晶層22上，並位於第一區38內。第一源極28與第一汲極30位於第一閘極26的兩側。
根據部分實施例，第一閘極26、第一源極28、以及第一汲極30構成高壓元件50。
之後，如第6H圖所示，形成第二閘極32於第二磊晶層22上，並位於第二區40內。形成第二源極34與第二汲極36於第二磊晶層22上，並位於第二區40內。第二源極34與第二汲極36位於第二閘極32的兩側。
根據部分實施例，第二閘極32、第二源極34、以及第二汲極36構成低壓元件52。
至此，完成本實施例半導體結構10的製作。
之後，實施後續的適當製程，例如鈍化製程、場板形成以及電力互連。
請參閱第7A-7I圖，根據本發明的一實施例，提供一種半導體結構10的製造方法。第7A-7I圖為半導體結構10製造方法的剖面示意圖。
如第7A圖所示，提供絕緣基板12，其具有工程化層(engineered layer)14，包圍絕緣基板12。絕緣基板12包括第一區38與第二區40。
根據部分實施例，絕緣基板12的熱膨脹係數(coefficient of thermal expansion，CTE)與第一磊晶層20的熱膨脹係數大致相同或相近。
根據部分實施例，絕緣基板12的體電阻率(bulk resistivity)大約大於106ohm-cm。
根據部分實施例，絕緣基板12的熱傳導率(thermal conductivity)大約高於矽的熱傳導率。
根據部分實施例，絕緣基板12可包括氮化鋁、多晶碳化矽(polycrystalline silicon carbide)、多晶鑽石(polycrystalline diamond)、或其混合物、或不同多晶材料的混合物、或其他適合的絕緣材料。
根據部分實施例，工程化層14可包括氮化物、氧化物、氮氧化物、或多晶矽。
之後，如第7B圖所示，藉由適當的沉積製程形成成核層(nucleation layer)16於工程化層14上。
根據部分實施例，成核層16可包括矽<111>。
根據部分實施例，成核層16可為結晶型。
根據部分實施例，成核層16的厚度大約介於0.1微米至5微米。
根據部分實施例，成核層16的晶格常數相對接近成長於其上的磊晶層(例如氮化鎵)的晶格常數。
之後，如第7C圖所示，藉由適當的磊晶製程形成緩衝層18於成核層16上。
根據部分實施例，緩衝層18可包括氮化鎵鋁或氮化鋁。
之後，如第7D圖所示，藉由適當的磊晶製程形成第一磊晶層20於緩衝層18上。
根據部分實施例，第一磊晶層20可包括氮化鎵。
之後，如第7E圖所示，藉由適當的磊晶製程形成第二磊晶層22於第一磊晶層20上。
根據部分實施例，第二磊晶層22可包括氮化鎵鋁。
之後，如第7F圖所示，形成作為罩幕的圖案化光阻層(未圖示)於第二磊晶層22上，以定義後續形成的隔離結構。
之後，對第二磊晶層22與第一磊晶層20實施第一佈植製程64，以於其中形成第一佈植區58(亦即淺佈植區)。第
一佈植區58位於第一區38與第二區40之間。
根據部分實施例，第一佈植製程64可為氧佈植或氮佈植。
之後，如第7G圖所示，對成核層16實施第二佈植製程66，以於其中形成第二佈植區60(亦即深佈植區)。第二佈植區60位於第一區38與第二區40之間。
根據部分實施例，第二佈植製程66可為氧佈植或氮佈植。
在本實施例中，第一佈植區58與第二佈植區60構成隔離結構24。
在本實施例中，藉由調整第一佈植製程64與第二佈植製程66的強度，分別形成位於較淺區域的第一佈植區58以及較深區域的第二佈植區60，以達到破壞二維電子氣層(two-dimensional electron gas(2DEG)layer)及阻隔成核層16的目的。
根據部分實施例，於形成作為罩幕的圖案化光阻層(未圖示)於第二磊晶層22上之後，可對第二磊晶層22、第一磊晶層20、緩衝層18、以及成核層16實施例如氧佈植(oxygen implantation)或氮佈植(nitrogen implantation)的佈植製程，以於其中形成連續佈植區62(亦即隔離結構)，如第5圖所示。連續佈植區62位於第一區38與第二區40之間。
之後，如第7H圖所示，形成第一閘極26於第二磊晶層22上，並位於第一區38內。形成第一源極28與第一汲極30於第二磊晶層22上，並位於第一區38內。第一源極28與第一汲
極30位於第一閘極26的兩側。
根據部分實施例，第一閘極26、第一源極28、以及第一汲極30構成高壓元件50。
之後，如第7I圖所示，形成第二閘極32於第二磊晶層22上，並位於第二區40內。形成第二源極34與第二汲極36於第二磊晶層22上，並位於第二區40內。第二源極34與第二汲極36位於第二閘極32的兩側。
根據部分實施例，第二閘極32、第二源極34、以及第二汲極36構成低壓元件52。
至此，完成本實施例半導體結構10的製作。
之後，實施後續的適當製程，例如鈍化製程、場板形成以及電力互連。
在本發明所揭露的半導體結構中，具有以下適當特性(例如，與電晶體材料層相近的熱膨脹係數(CTE)、高體電阻率、高熱傳導率、以及低成本)且進一步被特定工程化層(例如，氧化物、氮化物、氮氧化物、或多晶矽)所包圍的絕緣核心基板(例如氮化鋁)係用來取代傳統的半導體矽基板。在上述半導體結構中，亦形成有簡單的隔離結構，例如填充有絕緣材料的單一溝槽或分離式的佈植區(包括淺佈植區以及深佈植區)，以破壞二維電子氣層(2DEG layer)並阻隔半導體成核層，以確保相鄰元件間不會形成電連接。因此，由於核心基板是絕緣體(不發生背偏壓效應)，遂不需在基板上形成偏壓連接，且不需在深溝槽中形成複雜又昂貴的導體以連接成核層或基板。本發明確實提供了簡單的製程步驟以及電連接。此外，以不同電壓
施加於其端子的多重元件(例如主動元件及/或被動元件)亦可集積在同一晶粒上。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
Claims (28)
- 一種半導體結構，包括：一絕緣基板，包括一第一區與一第二區；一工程化層(engineered layer)，包圍該絕緣基板；一成核層(nucleation layer)，形成於該工程化層上；一緩衝層，形成於該成核層上，其中該緩衝層包括氮化鎵鋁或氮化鋁；一第一磊晶層，形成於該緩衝層上；一第二磊晶層，形成於該第一磊晶層上；一隔離結構，至少形成於該第二磊晶層、該第一磊晶層、以及該成核層中，並位於該第一區與該第二區之間；一第一閘極，形成於該第二磊晶層上，並位於該第一區內；一第一源極與一第一汲極，形成於該第二磊晶層上，並位於該第一區內，其中該第一源極與該第一汲極位於該第一閘極的兩側；一第二閘極，形成於該第二磊晶層上，並位於該第二區內；以及一第二源極與一第二汲極，形成於該第二磊晶層上，並位於該第二區內，其中該第二源極與該第二汲極位於該第二閘極的兩側。
- 如申請專利範圍第1項所述的半導體結構，其中該絕緣基板的熱膨脹係數(coefficient of thermal expansion，CTE)與該第一磊晶層的熱膨脹係數相近。
- 如申請專利範圍第1項所述的半導體結構，其中該絕緣基板的體電阻率(bulk resistivity)大於106ohm-cm。
- 如申請專利範圍第1項所述的半導體結構，其中該絕緣基板的熱傳導率(thermal conductivity)高於矽的熱傳導率。
- 如申請專利範圍第1項所述的半導體結構，其中該絕緣基板包括氮化鋁、多晶碳化矽(polycrystalline silicon carbide)、多晶鑽石(polycrystalline diamond)、或其混合物。
- 如申請專利範圍第1項所述的半導體結構，其中該工程化層包括氮化物、氧化物、氮氧化物、或多晶矽。
- 如申請專利範圍第1項所述的半導體結構，其中該成核層包括矽<111>。
- 如申請專利範圍第1項所述的半導體結構，其中該成核層為結晶型。
- 如申請專利範圍第1項所述的半導體結構，其中該成核層的厚度介於0.1微米至5微米。
- 如申請專利範圍第1項所述的半導體結構，其中該第一磊晶層包括氮化鎵。
- 如申請專利範圍第1項所述的半導體結構，其中該第二磊晶層包括氮化鎵鋁。
- 如申請專利範圍第1項所述的半導體結構，其中該隔離結構包括一溝槽，填入有一絕緣材料，該溝槽穿過該第二磊晶層、該第一磊晶層、該緩衝層、以及該成核層。
- 如申請專利範圍第1項所述的半導體結構，其中該隔離結構包括一溝槽，填入有一絕緣材料，該溝槽穿過該第二磊晶層、該第一磊晶層、該緩衝層、該成核層、以及部分的該工程化層。
- 如申請專利範圍第12項所述的半導體結構，其中該絕緣材料包括氧化物、氮化物與其上的氧化物、或氧化物與其上的多晶矽。
- 如申請專利範圍第1項所述的半導體結構，其中該隔離結構包括一第一佈植區與一第二佈植區。
- 如申請專利範圍第15項所述的半導體結構，其中該第一佈植區位於該第二磊晶層與該第一磊晶層中。
- 如申請專利範圍第15項所述的半導體結構，其中該第二佈植區位於該成核層中。
- 如申請專利範圍第1項所述的半導體結構，其中該隔離結構包括一連續佈植區，覆蓋該第二磊晶層、該第一磊晶層、該緩衝層、以及該成核層。
- 如申請專利範圍第1項所述的半導體結構，其中該第一閘極、該第一源極、以及該第一汲極構成一高壓元件。
- 如申請專利範圍第1項所述的半導體結構，其中該第二閘極、該第二源極、以及該第二汲極構成一低壓元件或一高壓元件。
- 如申請專利範圍第1項所述的半導體結構，更包括一第三磊晶層，形成於該第二磊晶層上。
- 如申請專利範圍第21項所述的半導體結構，其中該第三磊晶層為一P型氮化鎵層。
- 一種半導體結構的製造方法，包括：提供一絕緣基板，其包括一第一區與一第二區，且具有一工程化層，包圍該絕緣基板；形成一成核層於該工程化層上；形成一緩衝層於該成核層上，其中該緩衝層包括氮化鎵鋁或氮化鋁；形成一第一磊晶層於該緩衝層上；形成一第二磊晶層於該第一磊晶層上；形成一隔離結構至少於該第二磊晶層、該第一磊晶層、以及該成核層中，並位於該第一區與該第二區之間；形成一第一閘極於該第二磊晶層上，並位於該第一區內；形成一第一源極與一第一汲極於該第二磊晶層上，並位於該第一區內，其中該第一源極與該第一汲極位於該第一閘極的兩側；形成一第二閘極於該第二磊晶層上，並位於該第二區內；以及形成一第二源極與一第二汲極於該第二磊晶層上，並位於該第二區內，其中該第二源極與該第二汲極位於該第二閘極的兩側。
- 如申請專利範圍第23項所述的半導體結構的製造方法，其中藉由蝕刻一溝槽穿過該第二磊晶層、該第一磊晶層、該緩衝層、以及該成核層，並填入一絕緣材料於該溝槽內，以形成該隔離結構。
- 如申請專利範圍第23項所述的半導體結構的製造方法，其中藉由蝕刻一溝槽穿過該第二磊晶層、該第一磊晶層、該緩衝層、該成核層、以及部份的該工程化層，並填入一絕緣材料於該溝槽內，以形成該隔離結構。
- 如申請專利範圍第23項所述的半導體結構的製造方法，其中藉由實施一第一佈植製程於該第二磊晶層與該第一磊晶層上，以形成該隔離結構。
- 如申請專利範圍第26項所述的半導體結構的製造方法，更包括藉由實施一第二佈植製程於該成核層上，以形成該隔離結構。
- 如申請專利範圍第23項所述的半導體結構的製造方法，其中藉由實施一佈植製程於該第二磊晶層、該第一磊晶層、該緩衝層、以及該成核層上，以形成該隔離結構。
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Citations (2)
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9666677B1 (en) * | 2014-12-23 | 2017-05-30 | Soraa Laser Diode, Inc. | Manufacturable thin film gallium and nitrogen containing devices |
| US20170309676A1 (en) * | 2016-04-22 | 2017-10-26 | Quora Technology, Inc. | Engineered Substrate Including Light Emitting Diode and Power Circuitry |
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