CN114072925B - 一种半导体结构及其制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 182
- 238000002360 preparation method Methods 0.000 title claims description 22
- 230000004888 barrier function Effects 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 230000006911 nucleation Effects 0.000 claims description 10
- 238000010899 nucleation Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 238000006731 degradation reaction Methods 0.000 abstract description 3
- 229910002601 GaN Inorganic materials 0.000 description 16
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 4
- 229910002704 AlGaN Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000005533 two-dimensional electron gas Effects 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- GQYHUHYESMUTHG-UHFFFAOYSA-N lithium niobate Chemical compound [Li+].[O-][Nb](=O)=O GQYHUHYESMUTHG-UHFFFAOYSA-N 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Abstract
一种半导体结构及其制备方法，包括：衬底(1)、沟道层(4)、势垒层(5)、栅极结构(6)、源极(7)、漏极(8)，其中所述栅极结构(6)包括p型半导体层(62)、n型半导体层(63)、栅极(65)；提高了栅极(65)对沟道的控制能力；提高半导体器件的阈值电压，避免栅极结构(6)垂直漏电，降低栅极结构(6)侧面漏电；避免沟道退化，提高器件的整体输出特性。
Description
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体结构及其制备方法。
背景技术
氮化镓作为第三代半导体材料，具有禁带宽度大、电子饱和速度高、二维电子气浓度高等特点，被认为是制备半导体器件的优良材料，特别是AlGaN/GaN异质结结构，在氮化镓基电子器件中有广泛的应用。
为了让氮化镓基电子器件更适用于高温、高压、高频以及大功率领域，目前的主要做法是：一、在栅极下方刻蚀凹槽，提高栅极控制能力，但是刻蚀精度难以控制，降低输出电流，影响器件增益；二、在栅极下方引入介质层以减小漏电，但是随着器件尺寸的等比例减小，介质层的减薄会使得栅极控制能力越来越弱，漏电比较严重；三、引入钝化层来抑制电流崩塌，但是钝化层的厚度不易掌控，过厚会引入寄生电容，导致器件频率特性退化。
发明内容
有鉴于此，本申请提供了一种半导体结构及其制备方法，提高器件的阈值电压，同时较大程度的减小栅极漏电，提高器件的输出特性以及栅极对沟道的控制能力。
本申请的一实施例中提供了一种半导体结构，包括：
衬底，
依次设于所述衬底上的沟道层、势垒层；
设于所述势垒层上的栅极结构，其中所述栅极结构包括设于所述势垒层上的p型半导体层、设于所述p型半导体层上的n型半导体层、设于n型半导体层上的栅极，其中所述栅极贯穿所述n型半导体层，并且所述栅极底部与p型半导体层接触。
进一步的，所述栅极结构还包括设于p型半导体层与势垒层之间的冒层。
进一步的，所述半导体结构还包括：设于衬底与沟道层之间的成核层、缓冲层。
进一步的，所述半导体结构还包括：位于所述栅极结构两侧的源极、漏极。
本申请的一实施例中还提供了一种半导体结构的制备方法，包括：
提供一衬底；
在所述衬底上依次叠加生长沟道层、势垒层；
在所述势垒层上制备栅极结构，其中所述栅极结构包括设于所述势垒层上的p型半导体层、设于所述p型半导体层上的n型半导体层、设于n型半导体层上的栅极，其中所述栅极贯穿所述n型半导体层，并且所述栅极底部与p型半导体层接触。
进一步的，所述栅极结构的制备过程包括：
在所述势垒层上生长p型半导体层；
在所述p型半导体层上选择性外延生长n型半导体层，使得n型半导体层中间留有凹槽，所述凹槽贯穿n型半导体层；
在所述凹槽中形成栅极；
刻蚀所述栅极两侧的p型半导体层、n型半导体层形成栅极结构。
进一步的，所述栅极结构的制备过程还可以包括：
在所述势垒层上生长p型半导体层、n型半导体层；
从所述n型半导体层远离p型半导体层的一侧开始刻蚀凹槽，所述凹槽完全贯穿n型半导体层，停止于p型半导体层或者完全贯穿n型半导体层、部分贯穿p型半导体层；
在所述凹槽中形成栅极；
刻蚀所述栅极两侧的p型半导体层、n型半导体层形成栅极结构。
进一步的，所述栅极结构的制备过程还包括：
在所述势垒层上生长p型半导体层、n型半导体层、掩膜层；
从所述掩膜层远离所述n型半导体层的一侧开始刻蚀凹槽，所述凹槽完全贯穿掩膜层、n型半导体层停止于p型半导体层或者完全贯穿掩膜层、n型半导体层、部分贯穿p型半导体层；
去除掩膜层；
在所述凹槽中形成栅极；
刻蚀所述栅极两侧的p型半导体层、n型半导体层形成栅极结构。
进一步的，所述栅极结构还包括：在p型半导体层与势垒层之间形成冒层。
进一步的，所述半导体结构的制备方法还包括：在衬底与沟道层之间形成成核层、缓冲层。
进一步的，所述半导体结构的制备方法还包括：在所述栅极结构两侧制备源极、漏极。
本申请提供了的半导体结构及其制备方法，采用自对准工艺，提高了栅极对沟道的控制能力；通过整个栅极结构来提高器件的阈值电压，同时较大程度的减小栅极漏电，提高器件的输出特性，提高栅极对沟道的控制能力。
为使本申请的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。通过附图所示，本申请的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本申请的主旨。
图1a~图1b、图2a~图2c、图3a~图3d、图4a~图4d、图5a~图5e和图6是本申请提供的半导体结构的制备方法步骤；
图7是本申请提供另一实施例的半导体结构；
图8是本申请提供另一实施例的半导体结构。
图标：1-衬底；2-成核层；3-缓冲层；4-沟道层；5-势垒层；61-冒层；62-p型半导体层；63-n型半导体层；631-凹槽；64-掩膜层；65-栅极；6-栅极结构；7-源极；8-漏极。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。在本申请实施例的描述中，将理解的是：当层（或膜）、区域、图案或结构被称作在另一衬底、另一层（或膜）、另一区域、另一垫或另一图案“上”或“下”时，其可以“直接地”或“间接地”在另一衬底、层（或膜）、区域、垫或图案上，或者还可以存在一个或更多个中间层。已经参照附图描述了层的这种位置。出于方便或清楚的目的，附图中所示出的每个层的厚度和尺寸可能被放大、省略或示意性地绘制。此外，元件的尺寸不完全反映实际尺寸。
本申请的一实施例中提供了一种半导体结构的制备方法，包括：
步骤1：如图1a所示，提供一衬底1，在所述衬底上1依次叠加生长沟道层4、势垒层5。
其中所述衬底1可选自半导体材料、陶瓷材料或高分子材料等，本实施例中，衬底1优选为蓝宝石、碳化硅、硅、铌酸锂、绝缘衬底硅（SOI）、氮化镓或氮化铝。
其中所述沟道层4、势垒层5为GaN基材料，所谓GaN基材料为至少包括Ga原子、N原子的半导体材料，如GaN、AlGaN、InGaN、AlInGaN等，本实施例中，所述沟道层4可为GaN，势垒层5可为AlGaN，所述沟道层4与势垒层5形成异质结，在其界面处形成二维电子气。
进一步的，所述半导体结构的制备方法还包括：在所述衬底1与所述沟道层4之间形成成核层2、缓冲层3，如图1b所示。以GaN基半导体为例，为降低位错密度和缺陷密度，提升晶体质量等技术需求，可进一步包括在衬底1上方形成成核层2，该成核层2可为AlN、AlGaN和GaN中的一种或多种。此外，为了缓冲衬底上方外延结构中的应力，避免外延结构开裂，该GaN基半导体结构还可进一步包括在成核层21上方形成缓冲层22，该缓冲层22可包括GaN、AlGaN、AlInGaN中的一种或多种。
步骤2：如图2c所示，在所述势垒层5上制备栅极结构6，其中所述栅极结构6包括设于所述势垒层5上的p型半导体层62、设于所述p型半导体层上的n型半导体层63、设于所述n型半导体层上的栅极65，其中所述栅极65贯穿所述n型半导体层63，并且所述栅极65底部与所述p型半导体层接触。可以理解的是，所述栅极65底部可以直接与所述p型半导体的上表面接触；也可以使栅极65部分贯穿p型半导体层实现栅极65底部与p型半导体层接触。
本申请一实施例中，所述栅极结构6的制备过程包括：
步骤S1：如图2a所示，在所述势垒层5上生长p型半导体层62，在所述p型半导体层62上选择性外延生长n型半导体层63，使得n型半导体层63中间留有凹槽631，所述凹槽631贯穿n型半导体层63；
步骤S2：如图2b所示，在所述n型半导体层63的凹槽631中形成栅极65；
步骤S3：如图2c所示，刻蚀所述栅极65两侧的p型半导体层62、n型半导体层63形成栅极结构6，图中虚线框中为整个栅极结构6。
本申请另一实施例中，所述栅极结构6的制备过程可以是：
步骤S1：如图3a所示，在所述势垒层5上生长p型半导体层62、n型半导体层63；
步骤S2：如图3b所示，从所述n型半导体层63远离p型半导体层62的一侧开始刻蚀凹槽631，所述凹槽631贯穿n型半导体层63，刻蚀停止于p型半导体层62；
步骤S3：如图3c所示，在所述n型半导体层63的凹槽中631形成栅极65；
步骤S4：如图3d所示，刻蚀所述栅极65两侧的p型半导体层62、n型半导体层63形成栅极结构6。
本实施例中，对于步骤S1，所述凹槽631还可以完全贯穿n型半导体层63，并且部分贯穿p型半导体层；其它步骤相同，如图4a-4d所示。
进一步的，本申请另一实施例中，还可以包括采用掩膜层来实现对n型半导体的刻蚀，避免直接刻蚀对n型半导体的损害，具体的：
如图5a所示，在步骤S2之前，在所述n型半导体层63上形成掩膜层64；
如图5b所示，从所述掩膜层64远离所述n型半导体层63的一侧开始刻蚀凹槽631，所述凹槽完全贯穿掩膜层、n型半导体层停止于p型半导体层或者完全贯穿掩膜层、n型半导体层、部分贯穿p型半导体层；
如图5c所示，在步骤S3之前去除掩膜层64。
其它步骤与第二实施例相同，具体如图5d-5e，本实施例中，所述掩膜层64包括光刻胶、SiO2、SiN等。
进一步的，所述半导体结构的制备方法还包括：所述栅极结构6还包括冒层61，设于p型半导体层62与势垒层5之间，所述冒层61为GaN基材料。具体制备过程包括：
在生长p型半导体层62之前，在所述势垒层5上先形成冒层61；
在形成栅极之后，刻蚀栅极两侧的冒层61、p型半导体层62、n型半导体层63形成栅极结构6。
其余步骤与上述实施例一致，在此不再赘述。
进一步的，所述半导体结构的制备方法还包括：制备完栅极结构6之后，在栅极结构6的两侧形成源极7、漏极8，如图6所示。
本申请提供了一种半导体结构，如图6所示，包括：
衬底1，
依次设于所述衬底1上的沟道层4、势垒层5；
设于所述势垒层5上的栅极结构6，其中所述栅极结构6包括p型半导体层62、n型半导体层63、栅极65，所述栅极65贯穿所述n型半导体层63；
进一步的，所述半导体结构还包括：位于所述栅极结构6两侧的源极7、漏极8。
进一步的，所述半导体结构还包括：所述栅极结构6还包括设于p型半导体层62与势垒层5之间的冒层61，如图7所示。
所述冒层61为GaN基材料，本实施例中，所述冒层61可为GaN，所述GaN冒层作为阻挡层，可阻止p型半导体层62中杂质的扩散，避免杂质扩散导致沟道退化，提高器件的输出特性。
进一步的，所述半导体结构还包括：设于衬底1与沟道层4之间的成核层2、缓冲层3，如图8所示。
本申请提供的半导体结构及其制备方法，采用自对准工艺，提高了栅极对沟道的控制能力；在栅极区域设置p型半导体、n型半导体，提高半导体器件的阈值电压，避免栅极结构垂直漏电，还可以降低栅极结构侧面漏电，此外本申请提供的半导体结构及其制备方法还避免沟道退化，提高器件的整体输出特性。
还需要说明的是，在本申请的描述中，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (12)
1.一种半导体结构，其特征在于，包括：
衬底，
依次设于所述衬底上的沟道层、势垒层；
设于所述势垒层上的栅极结构，其中所述栅极结构包括设于所述势垒层上的p型半导体层、设于所述p型半导体层上的n型半导体层、设于n型半导体层上的栅极，所述栅极贯穿所述n型半导体层，并且所述栅极底部与p型半导体层接触；
其中，所述栅极结构通过刻蚀所述栅极两侧的所述p型半导体层、所述n型半导体层形成；
其中，所述栅极结构还包括设于所述p型半导体层与所述势垒层之间的冒层，其中，所述栅极结构，采用自对准工艺刻蚀所述栅极两侧的所述冒层、所述p型半导体层、所述n型半导体层形成。
2.根据权利要求1所述的半导体结构，其特征在于，还包括：设于所述栅极结构两侧的源极、漏极。
3.根据权利要求1所述的半导体结构，其特征在于，还包括：设于衬底与沟道层之间的成核层、缓冲层。
4.根据权利要求1或3所述的半导体结构，其特征在于：所述沟道层、势垒层、冒层为GaN基材料。
5.一种半导体结构的制备方法，其特征在于，包括：
提供一衬底；
在所述衬底上依次叠加生长沟道层、势垒层；
在所述势垒层上制备栅极结构，其中所述栅极结构包括设于所述势垒层上的p型半导体层、设于所述p型半导体层上的n型半导体层、设于n型半导体层上的栅极，其中所述栅极贯穿所述n型半导体层，并且所述栅极底部与p型半导体层接触，所述栅极结构还包括在所述势垒层与所述p型半导体层之间形成冒层；
其中，所述在所述势垒层上制备栅极结构还包括：刻蚀所述栅极两侧的p型半导体层、n型半导体层以形成栅极结构，其中，所述制备方法还包括，采用自对准工艺刻蚀所述栅极两侧的所述冒层、所述p型半导体层、所述n型半导体层形成栅极结构。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，还包括：在所述栅极结构两侧制备源极、漏极。
7.根据权利要求5所述的半导体结构的制备方法，其特征在于：所述栅极结构的制备步骤包括：
S1:在所述势垒层上生长p型半导体层；
S2:在所述p型半导体层上选择性外延生长n型半导体层，使得n型半导体层中间留有凹槽，所述凹槽贯穿n型半导体层；
S3:在所述凹槽中形成栅极；
S4:采用自对准工艺刻蚀所述栅极两侧的p型半导体层、n型半导体层形成栅极结构。
8.根据权利要求5所述的半导体结构的制备方法，其特征在于：所述栅极结构的制备步骤包括：
S1:在所述势垒层上生长p型半导体层、n型半导体层；
S2:从所述n型半导体层远离p型半导体层的一侧开始刻蚀凹槽，所述凹槽完全贯穿n型半导体层，停止于p型半导体层或者完全贯穿n型半导体层、部分贯穿p型半导体层；
S3:在所述凹槽中形成栅极；
S4:采用自对准工艺刻蚀所述栅极两侧的p型半导体层、n型半导体层形成栅极结构。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于：所述栅极结构的制备步骤还包括：
在步骤S2之前，在所述n型半导体层上形成掩膜层；
从所述掩膜层远离所述n型半导体层的一侧开始刻蚀凹槽，
所述凹槽完全贯穿掩膜层、n型半导体层停止于p型半导体层或者完全贯穿掩膜层、n型半导体层、部分贯穿p型半导体层；
在步骤S3之前去除掩膜层。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于：所述掩膜层包括光刻胶、SiO2、SiN。
11.根据权利要求5所述的半导体结构的制备方法，其特征在于，还包括：在衬底上与沟道层之间形成成核层、缓冲层。
12.根据权利要求5或11所述的半导体结构的制备方法，其特征在于：所述沟道层、势垒层、冒层为GaN基材料。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2019/084603 WO2020215322A1 (zh) | 2019-04-26 | 2019-04-26 | 一种半导体结构及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114072925A CN114072925A (zh) | 2022-02-18 |
| CN114072925B true CN114072925B (zh) | 2024-07-05 |
Family
ID=
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103035700A (zh) * | 2011-09-29 | 2013-04-10 | 富士通株式会社 | 化合物半导体器件及其制造方法 |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103035700A (zh) * | 2011-09-29 | 2013-04-10 | 富士通株式会社 | 化合物半导体器件及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant |