KR20160038011A - 추가적인 소자를 생성하기 위한 폴리실리콘 층을 갖는 GaN 트랜지스터 - Google Patents

추가적인 소자를 생성하기 위한 폴리실리콘 층을 갖는 GaN 트랜지스터 Download PDF

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로버트 비치
알렉산더 리도우
아라나 나카타
꽝유안 쟈오
양핑 마
로버트 스트리트마터
마이클 에이. 드 루지
춘화 쩌우
시샤드리 콜루리
팡 창 리우
밍-쿤 치앙
찌아리 까오
아구스 자우하르
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Abstract

추가 소자를 생성하기 위한 폴리실리콘 층을 갖는 집적회로용 GaN 트랜지스터 및 그 제조 방법. GaN 장치는 EPI 구조 및 EPI 구조의 상부에 배치된 절연물질을 포함한다. 나아가, 하나 이상의 n-타입 영역 및 p-타입 영역을 포함하는 하나 이상의 폴리실리콘 층이 절연물질에 배치된다. 그 장치는 절연물질에 배치된 금속 연결체와, 절연물질 층에 배치되어 소스 및 드레인 금속을 폴리실리콘 층의 n-타입 영역 및 p-타입 영역으로 연결하는 바이어들을 더 포함한다.

Description

추가적인 소자를 생성하기 위한 폴리실리콘 층을 갖는 GaN 트랜지스터{GaN TRANSISTORS WITH POLYSILICON LAYERS FOR CREATING ADDITIONAL COMPONENTS}
본 발명은 GaN(gallium nitride) 장치 분야에 관한 것으로, 더욱 상세하게는 능동 및 수동 실리콘 장치들을 제조하기 위하여 하나 이상의 폴리실리콘 층을 이용해 GaN 집적회로를 제조하는 것에 관한 것이다.
GaN 반도체 장치들은 고주파에서의 스위칭, 고전류 통전, 및 고전압 지원 능력으로 인해 수요가 점차 증가하고 있다. 이러한 장치들은 일반적으로 고전력/고주파 어플리케이션들을 목표로 발전되어 왔다. 이와 같은 유형의 어플리케이션들을 위해 제조된 장치들은 높은 전자 이동성을 보여주는 일반적인 장치 구조들에 기반하며, HFET(heterojunction field effect transistors), HEMT(high electron mobility transistors), 또는 MODFET(modulation doped field effect transistors)와 같이 다양하게 불려진다. 이러한 유형의 장치들은 통상적으로 높은 주파수, 예컨대 100kHz ~ 100GHz에서 작동하는 동안 높은 전압, 예컨대 30V ~ 2000V를 견뎌낼 수 있다.
GaN HEMT 장치는 적어도 두 개의 질화물층을 갖는 질화물 반도체이다. 반도체나 버퍼층에 형성되는 상이한 물질들로 인해 해당 층들은 상이한 밴드 갭(band gap)을 갖게 된다. 또한, 인접한 질화물층들에 있는 상이한 물질은 분극(polarization)을 유도하여, 그 두 층들 간의 접합 부근에서, 특히 더 좁은 밴드 갭을 갖는 층에서 전도성 2차원 전자가스(two dimensional electron gas, 2DEG) 영역에 기여한다.
통상적으로 분극을 유도하는 질화물층들은 전하가 장치를 통해 흐를 수 있도록 하는 2DEG를 포함하기 위해, GaN 층에 인접한 AlGaN (aluminum gallium nitride) 배리어층을 포함한다. 이 배리어층은 도핑되거나 비도핑될 수 있다. 2DEG 영역은 제로 게이트 바이어스(zero gate bias) 상태의 게이트 하부에 존재하기 때문에, 대부분의 질화물 장치들 또는 공핍모드(depletion mode) 장치들은 상시 도통된다(normally on). 제로 게이트 바이어스 상태의 게이트 하부에서 2DEG 영역이 고갈, 즉, 제거되는 경우, 그 장치는 인핸스먼트 모드(enhancement mode) 장치일 수 있다. 인핸스먼트 모드 장치들은 상시 불통되며(normally off), 이들이 제공하는 추가적인 안전성 및 간편 제어 용이성으로 인해 저비용 구동회로에 유용하다. 인핸스먼트 모드 장치는 전류 도통을 위해 게이트에 적용되는 정 바이어스(positive bias)를 필요로 한다.
도 1a 내지 도 1h는 인핸스먼트 모드(상시 불통) GaN 트랜지스터를 제조하는 일반적인 제조 공정을 나타낸 도면이다. 도 1a에 도시된 것처럼, 예시된 장치는 우선 실리콘(silicon), 실리콘 카바이드(SiC) 등으로 형성된 기판(10)상에 여러 층들을 증착함으로써 형성된다. 특히, AlN(aluminum nitride) 씨드층(11)이 기판(10)에 증착되고, 그 씨드층(11) 상에 AlGaN(aluminum gallium nitride) 층(12)이 형성되며, AlGaN 층(12) 상에 GaN(gallium nitride layer) 층(13)이 형성된다. 나아가, AlGaN 배리어층(14)이 GaN 층(13) 상에 형성되고, pGaN 층(15)이 배리어층(14) 상에 형성되며, 게이트 금속(16)이 pGaN 층(15) 상에 형성된다. 도 1a에 추가 도시된 것처럼, 포토레지스트를 이용해 게이트 패턴을 정의하기 위하여 포토레지스트(17)가 게이트 금속(16) 상에 패시베이션 층으로서 증착된다.
다음으로, 도 1b에 도시된 것처럼, 게이트 금속(16)과 pGaN 물질(즉, 크리스탈)이 패시베이션 층의 역할을 하는 포토레지스트(17)와 함께 식각된다. 이후 도 1c 및 도 1d에 도시된 것처럼, 절연층 또는 필름(18)이 증착되고 접촉 노출부들(19A 및 19B)가 소스 및 드레인 접촉부용으로 형성된다. 다음으로, 금속 패턴을 정의하기 위하여 제1 알루미늄 금속이 증착된다. 도 1e에 도시된 것처럼, 금속층은 소스 금속(20A)과 드레인 금속(20B)을 형성할 수 있다. 이후 도 1f에 도시된 것처럼 층간 절연재(interlayer dielectric)가 증착된다. 이 예시에서, 절연재(18)는 도 1c에서 증착된 것과 동일한 물질이다.
층간 절연재(18)가 증착되고 나면, 도 1g에 도시된 것처럼 금속층들 사이에 바이어들(22A 및 22B)이 컷(cut)될 수 있다. 상기 바이어들은 플러그를 형성하기 위해 텅스텐으로 채워질 수 있으며 금속들(21A 및 21B)을 형성하기 위해 제2 알루미늄 금속층이 증착될 수 있다. 이러한 공정은 도 1h에 도시된 것과 같은 추가 바이어들 컷(24A 및 24B)과 추가적인 금속들(23A 및 23B)의 형성시에 다시 수행될 수 있다. 이후 패시베이션 층(25)이 제3 알루미늄 금속들(23A 및 23B) 상에 증착될 수 있다. 도 2는 도 1a 내지 도 1h의 공정들에 의해 형성된 GaN 구조의 주사전자현미경(scanning electron micrograph, SEM) 촬영을 보여준다.
전술한 도 1a 내지 1h에서 설명된 공정의 제약은 제조된 해당 장치가 칩(chip) 상의 단일 인핸스먼트 모드 장치라는 것이다. 두번째 제약은 전술한 것처럼, GaN HEMT 장치가 높은 전도성의 전자가스(2DEG)를 사용하고, 이에 따라 n-채널 트랜지스터라는 것이다. 그러나, GaN에서의 매우 열악한 정공 이동도(hole mobility)로 인해 p-채널 트랜지스터를 만드는 것은 어렵다. 더욱이, GaN으로 다른 타입의 실리콘 장치들을 제조하는 것 또한 어렵다.
따라서, GaN 상에 제조하기 어려웠던 실리콘 능동(active) 및 비능동 (inactive) 소자들을 포함하는 GaN 집적회로를 형성하기 위한 공정을 구현할 것이 요구된다.
GaN 반도체 장치들은 고주파에서의 스위칭, 고전류 통전, 및 고전압 지원 능력으로 인해 수요가 점차 증가하고 있다. 이러한 장치들은 일반적으로 고전력/고주파 어플리케이션들을 목표로 발전되어 왔다. 이와 같은 유형의 어플리케이션들을 위해 제조된 장치들은 높은 전자 이동성을 보여주는 일반적인 장치 구조들에 기반하며, HFET(heterojunction field effect transistors), HEMT(high electron mobility transistors), 또는 MODFET(modulation doped field effect transistors)와 같이 다양하게 불려진다. 이러한 유형의 장치들은 통상적으로 높은 주파수, 예컨대 100kHz ~ 100GHz에서 작동하는 동안 높은 전압, 예컨대 30V ~ 2000V를 견뎌낼 수 있다.
GaN HEMT 장치는 적어도 두 개의 질화물층을 갖는 질화물 반도체이다. 반도체나 버퍼층에 형성되는 상이한 물질들로 인해 해당 층들은 상이한 밴드 갭(band gap)을 갖게 된다. 또한, 인접한 질화물층들에 있는 상이한 물질은 분극(polarization)을 유도하여, 그 두 층들 간의 접합 부근에서, 특히 더 좁은 밴드 갭을 갖는 층에서 전도성 2차원 전자가스(two dimensional electron gas, 2DEG) 영역에 기여한다.
통상적으로 분극을 유도하는 질화물층들은 전하가 장치를 통해 흐를 수 있도록 하는 2DEG를 포함하기 위해, GaN 층에 인접한 AlGaN (aluminum gallium nitride) 배리어층을 포함한다. 이 배리어층은 도핑되거나 비도핑될 수 있다. 2DEG 영역은 제로 게이트 바이어스(zero gate bias) 상태의 게이트 하부에 존재하기 때문에, 대부분의 질화물 장치들 또는 공핍모드(depletion mode) 장치들은 상시 도통된다(normally on). 제로 게이트 바이어스 상태의 게이트 하부에서 2DEG 영역이 고갈, 즉, 제거되는 경우, 그 장치는 인핸스먼트 모드(enhancement mode) 장치일 수 있다. 인핸스먼트 모드 장치들은 상시 불통되며(normally off), 이들이 제공하는 추가적인 안전성 및 간편 제어 용이성으로 인해 저비용 구동회로에 유용하다. 인핸스먼트 모드 장치는 전류 도통을 위해 게이트에 적용되는 정 바이어스(positive bias)를 필요로 한다.
도 1a 내지 도 1h는 인핸스먼트 모드(상시 불통) GaN 트랜지스터를 제조하는 일반적인 제조 공정을 나타낸 도면이다. 도 1a에 도시된 것처럼, 예시된 장치는 우선 실리콘(silicon), 실리콘 카바이드(SiC) 등으로 형성된 기판(10)상에 여러 층들을 증착함으로써 형성된다. 특히, AlN(aluminum nitride) 씨드층(11)이 기판(10)에 증착되고, 그 씨드층(11) 상에 AlGaN(aluminum gallium nitride) 층(12)이 형성되며, AlGaN 층(12) 상에 GaN(gallium nitride layer) 층(13)이 형성된다. 나아가, AlGaN 배리어층(14)이 GaN 층(13) 상에 형성되고, pGaN 층(15)이 배리어층(14) 상에 형성되며, 게이트 금속(16)이 pGaN 층(15) 상에 형성된다. 도 1a에 추가 도시된 것처럼, 포토레지스트를 이용해 게이트 패턴을 정의하기 위하여 포토레지스트(17)가 게이트 금속(16) 상에 패시베이션 층으로서 증착된다.
다음으로, 도 1b에 도시된 것처럼, 게이트 금속(16)과 pGaN 물질(즉, 크리스탈)이 패시베이션 층의 역할을 하는 포토레지스트(17)와 함께 식각된다. 이후 도 1c 및 도 1d에 도시된 것처럼, 절연층 또는 필름(18)이 증착되고 접촉 노출부들(19A 및 19B)가 소스 및 드레인 접촉부용으로 형성된다. 다음으로, 금속 패턴을 정의하기 위하여 제1 알루미늄 금속이 증착된다. 도 1e에 도시된 것처럼, 금속층은 소스 금속(20A)과 드레인 금속(20B)을 형성할 수 있다. 이후 도 1f에 도시된 것처럼 층간 절연재(interlayer dielectric)가 증착된다. 이 예시에서, 절연재(18)는 도 1c에서 증착된 것과 동일한 물질이다.
층간 절연재(18)가 증착되고 나면, 도 1g에 도시된 것처럼 금속층들 사이에 바이어들(22A 및 22B)이 컷(cut)될 수 있다. 상기 바이어들은 플러그를 형성하기 위해 텅스텐으로 채워질 수 있으며 금속들(21A 및 21B)을 형성하기 위해 제2 알루미늄 금속층이 증착될 수 있다. 이러한 공정은 도 1h에 도시된 것과 같은 추가 바이어들 컷(24A 및 24B)과 추가적인 금속들(23A 및 23B)의 형성시에 다시 수행될 수 있다. 이후 패시베이션 층(25)이 제3 알루미늄 금속들(23A 및 23B) 상에 증착될 수 있다. 도 2는 도 1a 내지 도 1h의 공정들에 의해 형성된 GaN 구조의 주사전자현미경(scanning electron micrograph, SEM) 촬영을 보여준다.
전술한 도 1a 내지 1h에서 설명된 공정의 제약은 제조된 해당 장치가 칩(chip) 상의 단일 인핸스먼트 모드 장치라는 것이다. 두번째 제약은 전술한 것처럼, GaN HEMT 장치가 높은 전도성의 전자가스(2DEG)를 사용하고, 이에 따라 n-채널 트랜지스터라는 것이다. 그러나, GaN에서의 매우 열악한 정공 이동도(hole mobility)로 인해 p-채널 트랜지스터를 만드는 것은 어렵다. 더욱이, GaN으로 다른 타입의 실리콘 장치들을 제조하는 것 또한 어렵다.
따라서, GaN 상에 제조하기 어려웠던 실리콘 능동(active) 및 비능동 (inactive) 소자들을 포함하는 GaN 집적회로를 형성하기 위한 공정을 구현할 것이 요구된다.
여기에서는 집적회로용 추가 소자들을 생성하기 위한 폴리실리콘 층들을 포함하는 GaN 트랜지스터 장치들과 그 제조 방법이 개시된다. 상기 GaN 장치는 EPI 구조와 EPI 구조에 배치된 절연물질을 포함한다. 나아가, 하나 이상의 n-타입 영역 및 p-타입 영역을 갖는 하나 이상의 폴리실리콘 층이 상기 절연물질에 배치된다. 상기 장치는 상기 절연물질에 배치된 금속 연결체들(metal interconnects)과 상기 절연물질 층에 배치되어 소스 및 드레인 금속을 상기 폴리실리콘 층의 n-타입 및 p-타입 영역으로 연결하는 바이어들(vias)을 더 포함한다.
GaN 트랜지스터 장치의 제조 방법은 기판, 상기 기판 상의 AlGaN 층, 상기 AlGaN 층 상의 GaN 층, 상기 AlGaN 층 상의 배리어층, 상기 배리어층 상의 p-타입 GaN 층을 갖는 EPI 구조를 형성하는 단계; 상기 p-타입 GaN 층에 게이트 금속을 증착하는 단계; 상기 게이트 금속에 포토레지스트를 형성하고 상기 게이트 금속 및 상기 p-타입 GaN 층을 식각하는 단계를 포함한다. 상기 방법은 제1 절연층을 증착하는 단계; 상기 절연물질에 한 쌍의 접촉 윈도우를 형성하기 위해 상기 제1 절연층을 식각하는 단계; 및 상기 한 쌍의 접촉 윈도우에 소스 금속 및 드레인 금속을 형성하는 단계를 더 포함한다. 다음으로, 제2 절연층이 증착되고 상기 제2 절연층에 폴리실리콘 층이 증착된다. 상기 폴리실리콘 층이 증착되고 난 후, 상기 제조 방법은 상기 폴리실리콘 층에 적어도 하나의 n-타입 영역 및 적어도 하나의 p-타입 영역을 형성하기 위하여 상기 폴리실리콘 층을 도핑하는 단계; 제3 절연층을 증착하고, 상기 제3 절연층에, 각각이 상기 소스 금속, 상기 드레인 금속, 상기 폴리실리콘 층의 상기 적어도 하나의 n-타입 영역 및 상기 폴리실리콘 층의 상기 적어도 하나의 p-타입 영역으로 연결되는 제 1복수의 바이어들을 형성하는 단계; 및 상기 제3 절연층에 금속층을 형성하는 단계를 더 포함한다.
본 발명의 특징, 목적 및 이점은 아래 상세한 설명으로부터, 대응되는 구성요소를 식별하기 위한 참조 번호를 통해서 설명되는 도면을 참조하여, 더욱 명확해질 것이다.
도 1a 내지 도 1h는 인핸스먼트 모드(상시 불통) GaN 트랜지스터를 제조하는 일반적인 제조 공정을 나타낸 도면이다.
도 2는 도 1a 내지 도 1h의 공정에 의해 형성된 GaN 구조의 주사전자현미경 촬영을 나타낸 도면이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른, 폴리실리콘 층을 이용해 GaN 집적회로에 능동 및 수동 실리콘 장치들을 제조하는 예시적인 제조 공정을 나타낸 도면이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 GaN 집적회로의 추가적인 예시들을 나타낸 도면이다.
도 5a 내지 도 5j는 도 4a 및/또는 4b에 도시된 것과 같은 GaN 집적회로에 장치들을 제조하기 위해 폴리실리콘 층을 이용하는 예시적인 제조 공정을 나타낸 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 GaN 집적회로의 예시를 나타낸 도면이다.
도 7a 내지 도 7h는 도 6에 도시된 것과 같은 GaN 집적회로에 장치를 제조하기 위해 폴리실리콘 층을 이용하는 예시적인 제조 공정을 나타낸 도면이다.
도 8은 본 발명의 또 다른 실시예에 따른 GaN 집적회로의 변형을 나타낸 도면이다.
도 9a 내지 도 9i는 도 8에 도시된 것과 같은 GaN 집적회로에 장치들을 제조하기 위해 폴리실리콘 층을 이용하는 예시적인 제조 공정을 나타낸 도면이다.
다음의 상세한 설명에서, 일부 실시예들이 참조된다. 이러한 실시예들은 통상의 기술자가 이들을 실현할 수 있도록 충분히 상세히 설명된다. 다른 실시예들이 채용될 수 있고 다양한 구조적, 논리적, 그리고 전기적 변형들이 이루어질 수 있을 뿐 아니라 여기에 개시되는 집적회로들의 다양한 층들을 형성하는데 사용되는 물질이 변경될 수 있음이 이해되어야 한다. 다음의 상세한 설명에 개시된 특징들의 조합은 반드시 상기 교시들을 넓은 의미에서 실현할 필요는 없으며, 단지 본 발명의 상기 교시들의 대표적인 실시예들을 개별적으로 설명하기 위해 교시된다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른, 폴리실리콘 층을 이용해 GaN 집적회로에 능동 및 수동 실리콘 장치들을 제조하는 예시적인 제조 공정을 나타낸 도면이다.
여기서 설명하는 일 실시예에 따른 제조 공정의 초기 단계들은 일반적인 GaN 트랜지스터 제조 기술의 도 1a 내지 도 1f과 관련한 전술한 단계들과 동일 또는 유사한 단계들을 채용한다. 특히, EPI 구조는 실리콘(Si), 실리콘 카바이드(SiC) 등으로 형성된 기판에 증착된 씨드층(seed layer, 예컨대 AlN)을 포함한다. 또한, 씨드층 상에 형성된 하나 이상의 전이층(transition layers, 예컨대 AlGaN)이 형성되고, AlGaN 층 상에 채널층(channel layer, 예컨대 GaN 층)이 형성된다. 이후 AlGaN으로 구성된 배리어층이 채널층에 형성되어 2차원 전자가스(two dimensional electron, 2DEG)가 채널층과 배리어층 사이의 접합에 형성된다.
상기 예시적인 실시예에서, 게이트를 형성하기 위하여 배리어층 상에 pGaN 층이 형성되고, pGaN 층 상에 게이트 금속이 형성된다. 다음으로, 포토레지스트를 이용해 게이트 패턴을 정의하기 위하여 게이트 금속에 포토레지스트가 패시베이션 층으로서 증착되고 게이트 금속 및 pGaN 물질이 식각된다. 이후, 절연층이 증착되고 절연층에 소스 및 드레인 접촉부를 위한 접촉 노출부들(contact openings)이 형성된다. 다음으로, 알루미늄 금속이 소스 금속, 드레인 금속과, 선택적으로 전계판을 정의하기 위하여 증착된다. 이후 이 금속 접촉부들 상에 층간 절연재가 증착된다.
도 3a는 이러한 예비적인 제조 공정들로부터 만들어지는 구조를 나타낸 도면이다. 도시된 것처럼, AlN 씨드층(111), AlGaN 층(112), GaN 등으로 구성되는 채널층(113)을 갖는 기판(110)이 제공된다. 나아가, pGaN 층(115) 및 게이트 금속(116)으로 구성된 게이트 접촉부와 더불어 소스 금속(120A), 드레인 금속(120B) 및 전계판(120C)이 AlGaN 배리어층(114) 상에 형성된다. 나아가, 절연재(118)가 금속 접촉부들 및 배리어층 상부에 배치된다. 이 실시예에서는 게이트 접촉부/구조가 pGaN 층(115) 및 게이트 금속(116)의 상부에 패터닝된 포토레지스트를 이용해 형성되나(앞서 설명한 것처럼), 게이트 접촉부/구조가 통상의 기술자에게 이해될 수 있는 대안적인 방법들을 이용해 형성될 수 있음이 잘 알려져 있다. 예를 들어, 게이트 구조는 배리어층(114)에 형성된 인입된(recessed) 게이트, 플루오린 주입(fluorine implanted) 게이트, 또는 인핸스먼트 모드 장치 형성을 위한 임의의 다른 방법일 수 있다.
다음으로 도 3b에 도시된 것처럼, p-타입 도핑, n-타입 도핑 및/또는 비도핑 영역들을 정의하기 위하여 절연층(118) 상에 폴리실리콘 층(121)이 증착되고 불순물들이 주입된다. 이러한 영역들은 p-n 다이오드, npn 및 pnp 트랜지스터들, 레지스터들, 커패시터들, 및 다른 능동 및 수동 소자들을 위한 근간을 형성할 것이다. 도 3에 도시된 예시에서, 폴리실리콘 층(121)은 n-타입 영역(121A), p-타입 영역(121B), 및 도핑되지 않은 영역들(121C)을 포함한다. 이후, 도 3c에 도시된 것처럼 폴리실리콘 층(121)을 패터닝 및 식각하기 위하여 접촉부 포토마스크가 사용된다.
다음으로, 도 3d에 도시된 것처럼, 이후 폴리실리콘 층(121)의 상부에 절연층(122)이 증착된다. 이후 바이어들(123A 내지 123E)이 절연층(122) 및 절연층(118)에 형성된다(도 3e에는 종합적으로 절연층(118)으로 도시됨). 특히, 바이어(123A)는 소스 금속(120A)을 연결하고, 바이어(123B)는 드레인 금속(120B)을 연결하며, 바이어(123C)는 n-타입 영역(121A)을 연결하고, 바이어(123D)는 p-타입 영역(121B)을 연결하며, 바이어(123E)는 도핑되지 않은 영역(121C)을 연결한다. 이 실시예에서는, 폴리실리콘 층(121)의 영역들에 접촉하기 위해 얇은 TiN 층들을 0.01 내지 0.1㎛ 두께 범위로 사용하고 있으나, 더 작고 더 높은 종횡비(aspect ratio) 바이어들(123A 내지123E)을 채워 넣기 위해 텅스텐(tungsten, W) 또는 구리(copper, Cu) 플러그 기술들이 적용될 수 있다. 이 실시예에서는 바이어들이 사용되었으나, 금속 및 폴리실리콘의 연결은 당 분야에서 공지된 여러 방식으로 수행될 수 있음이 이해될 것이다.
도 3f로 전환하면, 연결체를 생성하기 위해 금속층이 증착되고, 그렇게 함으로써 GaN 트랜지스터에 실리콘 능동 및 수동 소자들이 추가된다. 특히, 이 실시예에서는, 도시된 것처럼 한 금속층(124A)이 바이어들(123A 및 123C)에 전기적으로 연결되고, 제2 금속층(124B)이 바이어들(123B, 123D 및 123E)에 전기적으로 연결된다.
개선된 일 실시예에서, 도 3g에 도시된 것처럼 장치에 추가적인 바이어들(125A 및 125B)과 추가적인 금속층들(126A 및 126B)이 또한 형성될 수 있다. 거기에 대안적으로 또는 추가적으로, 제2 폴리실리콘 층이 도 3h에 도시된 것과 같이 형성될 수 있다. 특히, 제2 폴리실리콘 층(128)은 바이어(127)에 의해 다른 금속층(126)에 연결된다. 이 실시예에서, 제2 폴리실리콘 층(128)은 n-채널 및 p-채널 MOSFET를 형성하기 위하여 추가될 수 있다. 도 3h는 두 폴리실리콘 층들(121 및 128)을 위한 연결체를 도시하고 있다. MOSFET의 드레인 및 소스 전극이 폴리실리콘 층(121)에 정의되고, 게이트 전극이 폴리실리콘 층(128)에 정의된다. 도 3g 및 도 3h에 도시된 것과 같은 상부 게이트(top-gate) 폴리실리콘 장치는 배리어층(114)에 배치된 GaN FET의 소스 및 드레인으로 연결되는 소스 및 드레인 접촉부를 포함한다. 다른 실시예에서는, 폴리실리콘 FET의 소스 및 드레인 접촉부가 GaN FET로 연결되지 않고, 대신에 외부 접속을 위해 개방되어, 예컨대 이들 접촉부 중 하나 또는 둘 다가 매개 접속 및/또는 외부 접속 금속에 연결될 수 있다. 더 나아가, 소스 및 드레인 접촉부 중 어느 하나는 GaN FET에 연결되는데 반해 다른 접촉부는 외부로 연결될 수 있다. 집적된 장치의 이러한 변형들이 여기에서의 개시에 의해 고려될 수 있으며 도 3a 내지 도 3f에 개시된 방법들의 적절한 변형으로 제조될 수 있다.
또한, 도 3a 내지 도 3h에 도시된 예시적인 제조 방법과 관련해 많은 변형들과 수정들이 이루어질 수 있음이 이해될 것이다. 예를 들어, 도 3h에 도시된 것처럼, 폴리실리콘을 산화시키고 금속 또는 폴리실리콘 게이트 전극을 추가함으로써 n-채널 및/또는 p-채널 MOS 장치가 추가될 수 있다. 또한, 폴리실리콘 MOSFET에 폴리-폴리 커패시터 및 게이트와 같은 추가적인 소자들을 생성하기 위하여 다중 폴리실리콘 층들이 추가될 수도 있다. 나아가, 실리콘 소자들이 GaN 트랜지스터용 게이트 과전압 보호를 생성하는데 사용될 수도 있다. 마지막으로, 폴리실리콘이 GaN 트랜지스터용 드레인-소스 과전압 보호를 생성하고/하거나, 동일 칩 상에 GaN 트랜지스터와 함께 사용될 수 있는 접합CMOS 소자들을 생성하는데, 사용될 수도 있다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 GaN 집적회로의 추가적인 예시들을 나타낸 도면이다. 특히, 도 4a는 하부 게이트(bottom gate) 폴리실리콘 장치 구조를 갖는 GaN 집적회로를 나타낸 도면이다. 도시된 것처럼, 기판(211) 상에 GaN 장치, 하나 이상의 트랜지스터 층들(212, 예컨대 AlN 씨드층), 버퍼층(213, 예컨대 AlGaN 층), 채널층(214, 예컨대 GaN) 및 AlGaN 배리어층(215)이 형성된다. 이러한 층들은 일 실시예를 참조로 설명한 구조와 유사하다. 전술한 것처럼, 2DEG 영역이 채널층(214)과 배리어층(215) 사이의 접합에 형성된다.
추가 도시된 것처럼, pGaN 층(216) 및 게이트 금속(217)이 배리어층(215)에 형성되어 게이트 구조를 형성한다. 배리어층(215) 상에 소스 및 드레인 금속(220, 221)을 금속 접촉부(232, 233)에 각각 전기적으로 연결하는 바이어들(228, 229)과 함께 소스 및 드레인 금속(220, 221)이 형성된다. 나아가, 이온 주입 또는 식각에 의해 배리어층(215), 채널층(214)에 버퍼층(213)으로 연장되는 절연 영역(218)이 형성된다. 배리어층 및 채널층에 형성된 절연층이 2DEG 영역의 제1 부분을 2DEG 영역의 제2 부분으로부터 전기적으로 절연한다. 장치는 장치 금속들을 전기적으로 절연하고 보호하는 절연물질(219)을 더 포함한다. 도시된 것처럼, 폴리실리콘 FET의 하부 게이트(222)가 절연물질에 형성된다. 하부 게이트(222)는 금속, 폴리실리콘 또는 다른 전도성 물질일 수 있음이 잘 알려져 있다. 게이트 구조가 2DEG 영역의 일부분 상부에 형성되는데 반해, 하부(bottom) 또는 후면(back) 게이트(222)는 제1 부분으로부터 절연되는 2DEG 영역의 제2 부분 상부에 형성됨이 이해될 것이다.
나아가, 하부 게이트 상부에 폴리실리콘 층이 형성된다. PNP 층을 형성하기 위해서는 해당 영역들이 뒤집힐 수 있음이 고려되어야 하나, 특히, 폴리실리콘 층은 n-타입 영역(223), p-타입 영역(224) 및 n-타입 영역(225) (즉, 장치의 소스, 게이트 및 드레인용 NPN 층)을 포함할 수 있다. 바이어들(226, 227)은 도핑된 영역들(223, 225)을 각각 금속 접촉부들(230, 231)에 연결한다. 이에 따라, 장치는 도 4a에 도시된 것처럼 GaN FET의 능동 셀들로부터 절연된 회로 영역에 배치되는, 폴리실리콘 FET용 하부 게이트 구조를 포함하게 된다.
도 4b는 도 4a에 도시된 장치의 대안적인 실시예를 나타낸 도면이다. 도 4b에 도시된 장치의 층들 및 소자들은 4a와 동일하며 여기서 다시 설명하지 않는다. 도 4b에 도시된 장치는 폴리실리콘 FET(222)가 절연 영역이 아닌 회로의 능동 영역에 형성되는 점에서 도 4a에 도시된 장치와 상이하다.
도 5a 내지 도 5j는 도 4a 및/또는 4b에 도시된 것과 같은 GaN 집적회로에 장치들을 제조하기 위해 폴리실리콘 층을 사용하는 예시적인 제조 공정을 나타낸 도면이다. 모든 공정 흐름들은 능동 장치 영역(도 4b) 또는 절연 영역(도 4a) 양측에 하부 게이트 폴리실리콘 FET를 형성하기 위하여 사용될 수 있다. 폴리실리콘/게이트 금속에 의해 형성된 하부 게이트는 폴리실리콘 FET 상에서 2DEG 전위의 영향을 방지한다.
도 5a는 하부에서 상부 방향으로, 실리콘 기판(211), 전이층(212), 버퍼물질(213)(예컨대 AlGaN), 채널층(214)(예컨대 GaN), 배리어 물질(215)(예컨대 AlGaN)을 포함하는 EPI 구조를 나타낸 도면이다. 나아가, p-타입 GaN 물질(216)이 배리어 물질(215) 상에 형성되고 게이트 물질(217)이 p-타입 GaN 물질(216) 상에 형성된다(즉 증착되거나 성장된다). 이후 게이트 금속(217)에 포토레지스트가 증착되고 p-타입 GaN 물질(216)이 알려진 기술, 예컨대 플라즈마 식각에 의해 식각된 다음, 절연 영역(218)이 형성되고, 절연물질(219)이 EPI 구조를 덮도록 증착된다. 장치 층(215)의 일부를 덮은 후 노출된 층들을 식각해 내려감으로써 최소한 채널층(214) 하부에 절연 영역(218)이 형성될 수 있다. 이후 식각된 영역이 산화물 또는 다른 적절한 절연물질들로 채워질 수 있다.
다음으로 도 5b에 도시된 것처럼, 접촉 노출부들을 형성하기 위해 접촉부 포토마스크를 이용해 절연물질이 식각되고, 소스 금속(120), 드레인 금속(121)과, 선택적으로 전계판을 형성하기 위하여, 접촉부 금속들이 증착된다. 전술한 바와 같이, 이후 그 구조에 절연물질이 증착되며, 이것이 도 5c에 절연물질(119)로서 다시 도시되어 있다. 이후 도 5d에 도시된 것처럼 하부 게이트 금속(222)이 절연물질(219)에 증착된 다음 도 5e에 도시된 것과 같이 식각된다. 식각된 게이트 금속은 앞서 논의된 것처럼 폴리실리콘 FET를 위한 하부 게이트를 형성한다.
해당 제조 공정은 도 5f로 진행되어 여기서 폴리실리콘 FET를 위하여 게이트 절연재가 증착된다. 게이트 절연재는 절연물질(219)로 도시되어 있다. 다음으로, 도 5g에 도시된 것처럼 폴리실리콘 층(240)이 증착된 후 도 5h에 도시된 바와 같이 식각된다. 이 예시적인 실시예에서, 폴리실리콘 층(240)이 식각되어 해당 층의 남아있는 부분이 게이트 금속(222)의 상부에 형성된다. 다음으로, 도 5i에 도시된 것처럼, NPN 또는 PNP 층들을 형성하기 위하여 폴리실리콘을 마스킹하는 공정 및 이온 주입 공정이 수행된다. 전술한 것처럼, 폴리실리콘 층의 이온 주입 결과로, n-타입 영역(223), p-타입 영역(224) 및 n-타입 영역(225)(즉, 장치의 소스, 게이트 및 드레인용 NPN 층), 또는, 대안적으로 PNP 층이 만들어진다.
마지막으로, 도 5j에 도시된 것처럼, 추가적인 절연물질이 증착되고(절연물질(219)로 다시 도시됨), 복수의 바이어들이 절연물질(219)에 형성되어 텅스텐(W), 구리(Cu) 등과 같은 전도성 물질로 채워지며, 금속 접촉부들이 절연물질(219)의 상면에 형성된다. 도시된 것처럼, 바이어들(226, 227)은 도핑된 영역들(223, 225)을 각각 금속 접촉부들(230, 231)에 전기적으로 연결하고, 바이어(228)는 소스 금속(220)을 금속 접촉부(232)에 전기적으로 연결하며, 바이어(229)는 드레인 금속(221)을 금속 접촉부(233)에 전기적으로 연결한다. 비록 도시되지는 않았으나, 추가적인 금속 층들이 일 실시예, 그리고 특히 도 3g에 개시된 것과 유사한 방식으로 형성될 수 있음이 이해될 것이다.
도 6은 본 발명의 또 다른 실시예에 따른 GaN 집적회로의 예시를 나타낸 도면이다. 도 6에 도시된 회로는 도 4a에 도시된 바와 같은 하부 게이트 폴리실리콘 장치 구조를 갖는 GaN 집적회로와 유사한 설계이다. 도 6은 폴리실리콘 FET용 게이트 층으로서 pGaN 층 및 게이트 금속을 이용한 하부 게이트가 형성되는 점에서 상이하며, 이는 도 7 a 내지 도 7h을 참조로 후술하는 예시적인 공정으로부터 분명해지는 것처럼, 제조 공정 동안의 마스크 수를 효과적으로 감소시킨다.
도 6에 도시된 것처럼, 상기 GaN은 기판(311), 하나 이상의 트랜지스터 층(312)(예컨대 AlN 씨드층), 버퍼층(313)(예컨대 AlGaN 층), 채널층(314) 및 AlGaN 배리어층(315) 상에 형성된다. 더불어, pGaN 층(316) 및 게이트 금속(317)이 배리어층(315)에 형성된다. 절연 영역(324)에 의해 절연되는 영역에서, pGaN 층(318) 및 게이트 금속(319)의 추가 영역이 배리어 상에 형성된다. 그 PGaN 층(318) 및 게이트 금속(319)이 폴리실리콘 FET용 게이트 층을 형성한다.
더불어, 소스 및 드레인 금속(325, 326)을 금속 접촉부(333, 334)에 각각 전기적으로 연결하는 바이어들(328, 327)과 함께, 소스 및 드레인 금속(325, 326)이 배리어층(315) 상에 형성된다. 전술한 것처럼, 버퍼층(313)으로 연장되는 절연 영역(324)이 이온 주입 또는 식각에 의해 버퍼 배리어층(315), 채널층(314)에 형성된다. 장치는 장치 금속들을 전기적으로 절연하고 보호하는 절연물질(320)을 포함한다. 나아가, 폴리실리콘 층이 하부 게이트(318, 319) 상부에 형성된다. PNP 층을 형성하기 위해서는 해당 영역들이 뒤집힐 수 있음이 고려되어야 하나, 특히, 폴리실리콘 층은 n-타입 영역(321), p-타입 영역(322) 및 n-타입 영역(323)(즉 장치의 소스, 게이트 및 드레인용 NPN 층)을 포함할 수 있다. 바이어들(330 및 329)은 도핑된 영역들(321 및 323)을 각각 금속 접촉부들(331, 333)로 연결한다. 이에 따라, 도 4a의 예시적인 장치와 마찬가지로, 도 6에 도시된 장치는 GaN FET의 능동 셀들로부터 절연된 회로의 일 영역에 배치되는 폴리실리콘 FET용 하부 게이트 구조를 포함한다. 비록 도시되지는 않았으나, 폴리실리콘 FET용 게이트 구조를 갖는 동일한 구조가 도 6에 도시된 것과 같이 절연 영역에 배치되는 대신, 회로의 능동 영역에 형성될 수도 있음이 이해될 것이다(도 4b의 실시예와 마찬가지로).
도 7a 내지 도 7h는 도 6에 도시된 것과 같은 GaN 집적회로에서 폴리실리콘 층을 이용해 장치를 제조하는 예시적인 제조 공정을 나타낸 도면이다. 절연 영역(도 6) 또는 능동 영역(도시되지 않음) 양측에서 하부 게이트 폴리실리콘 FET를 형성하기 위한 모든 공정 흐름들이 사용될 수 있다. 폴리실리콘/게이트 금속에 의해 형성되는 후면 게이트는 폴리실리콘 FET 상에서의 2DEG 전위의 영향을 방지한다.
도 7a는 하부에서 상부 방향으로, 실리콘 기판(311), 전이층들(312), GaN 버퍼물질(313), 채널층(314), 및 AlGaN 배리어 물질(315)을 포함하는, EPI 구조를 나타낸 도면이다. 나아가, p-타입 GaN 물질(316, 317)이 배리어 물질(315) 상에 형성되고 게이트 금속(317, 319)이 p-타입 GaN 물질(316) 상에 형성된다(즉, 증착되거나 성장된다). 비록 도시되지는 않았으나, 이러한 구조들은 포토레지스트를 증착하는 공정과, 공지의 기술, 예컨대 플라즈마 식각을 이용해 게이트 금속(317, 319) 및 p-타입 GaN 물질(316, 318)을 식각하는 공정에 의해 형성된다. 이러한 구조들이 형성되고 난 후, 절연층(320)이 증착된다.
다음으로, 도 7b에 도시된 것처럼 폴리실리콘 층(340)이 절연층(320)에 증착된 후 도 7c에 도시된 바와 같이 식각된다. 다음으로, 도 7d에 도시된 것처럼, NPN 또는 PNP 층들을 형성하기 위하여 마스크 단계와 남아있는 폴리실리콘층(340)에 이온을 주입하는 단계가 수행된다. 전술한 것처럼, 폴리실리콘 층의 이온 주입 결과로, n-타입 영역(321), p-타입 영역(322) 및 n-타입 영역(323)(즉, 장치의 소스, 게이트 및 드레인용 NPN 층), 또는 대안적으로 PNP 층이 만들어질 수 있다.
도 7e에 도시된 것처럼, 이후 장치 층의 일부를 덮은 다음 노출된 층들을 식각해 내려감으로써 적어도 채널층(314) 하부에 절연 영역(324)이 형성된다. 이후 식각된 영역이 산화물 또는 다른 적절한 절연물질들로 채워질 수 있다. 절연 영역(324)은 통상의 기술자가 이해할 수 있는 임의의 다른 기술들을 이용해 형성될 수 있으며, 나아가 절연 영역(324)은 공정의 다른 단계들, 예컨대 7a 단계에서 증착되는 절연층(320)의 증착 전에 형성될 수도 있다.
다음으로, 도 7f에 도시된 것처럼, 접촉 노출부들을 형성하기 위하여 절연물질(320)이 접촉부 포토마스크를 이용해 식각되고, 소스 금속(325), 드레인 금속(326), 그리고 선택적으로 전계판을 형성하기 위하여 접촉부 금속들이 증착된다. 절연물질(320)에 복수의 바이어들이 형성되어 텅스텐(W), 구리(Cu) 등과 같은 전도성 물질로 채워지기 이전에, 추가적인 절연층(320)이 증착되며(도 7g), 절연물질(320)의 상면에 금속 접촉부들이 형성된다. 도 7h에 도시된 것처럼, 바이어들(330 및 329)이 도핑된 영역들(321 및 323)을 금속 접촉부들(331 및 332)에 각각 전기적으로 연결하고, 바이어(328)가 소스 금속(325)을 금속 접촉부(333)에 전기적으로 연결하며, 바이어(327)가 드레인 금속(326)을 금속 접촉부(334)에 전기적으로 연결한다. 비록 도시되지는 않았으나, 추가적인 금속층들이 일 실시예, 그리고 특히 도 3g에 개시된 것과 유사한 방식으로 형성될 수 있음이 이해될 것이다.
8은 본 발명의 또 다른 실시예에 따른 GaN 집적회로의 변형을 나타낸 도면이다. 도 8에 도시된 회로는 도 4a에 도시된 것과 같이 하부 게이트 폴리실리콘 장치 구조를 갖는 GaN 집적회로를 위한 유사 설계이다. 도 8은 제1 금속에 대한 배리어층으로서 상시(normally) 사용되는 금속층이 폴리실리콘 FET용 하부 게이트로 사용되는 점에서 상이하며, 이는 도 9 a 내지 도 9i를 참조로 후술하는 예시적인 공정으로부터 분명해지는 것처럼, 제조 공정 동안의 마스크 수를 효과적으로 감소시킨다.
도 8에 도시된 것처럼, 하부 게이트 폴리실리콘 장치 구조를 포함하는 GaN 집적회로가 제공되고, 기판(411) 상에 하나 이상의 트랜지스터 층(412, 예컨대 AlN 씨드층), 버퍼층(413, 예컨대 AlGaN 층), 채널층(414) 및 AlGaN 배리어층(415)이 형성된다. 이러한 층들은 앞서 논의된 실시예들을 참조로 설명한 EPI 구조의 층들과 유사하다.
도시된 것처럼, pGaN 층(416) 및 게이트 금속(417)이 배리어층(415)에 형성된다. 소스 및 드레인 금속(422 및 423)이, 소스 및 게이트 금속(422 및 423)을 금속 접촉부들(433 및 434)에 각각 전기적으로 연결하는 바이어들(428 및 427)과 함께, 배리어층(415)에 형성된다. 나아가, 이온 주입 또는 식각에 의해 버퍼 배리어층(415), 채널층(414)에 버퍼층(413)으로 연장되는 절연 영역(418)이 형성된다. 장치는 장치 금속들을 전기적으로 절연하고 보호하는 절연물질(419)을 더 포함한다. 도시된 것처럼, 폴리실리콘 FET의 하부 게이트(421)가 절연물질에 형성된다. 하부 게이트(421)는 금속, 폴리실리콘 또는 다른 전도성 물질일 수 있음이 알려져 있다. 또한, 이 실시예에서, 금속층은 소스 및 드레인 금속(422 및 423) 하부에서 연장되고 420으로 표기된다. 도 8에 도시된 장치는 하부 게이트(421)의 상부에 형성된 폴리실리콘 층을 더 포함한다. PNP 층을 형성하기 위해서는 해당 영역들이 뒤집힐 수 있음이 고려되어야 하나, 폴리실리콘 층은 n-타입 영역(424), p-타입 영역(425) 및 n-타입 영역(426)(즉, 장치의 소스, 게이트 및 드레인용 NPN 층)을 포함할 수 있다. 바이어들(430 및 429)은 도핑된 영역들(424 및 426)을 금속 접촉부들(431 및 432)에 각각 연결한다. 이에 따라, 도 8에 도시된 장치는 GaN FET의 능동 셀들로부터 절연된 회로의 일 영역에 배치되는, 폴리실리콘 FET용 하부 게이트 구조를 포함한다. 대안적으로, 폴리실리콘 FET(421)의 하부 게이트는 도 8에 도시된 것과 같이 절연 영역에 배치되는 대신, 회로의 능동 영역에 형성에 형성될 수도 있다.
도 9a 내지 도 9i는 도 8에 도시된 것과 같은 GaN 집적회로에서 폴리실리콘 층을 이용해 장치들을 제조하는 예시적인 공정을 나타낸 도면이다. 능동 영역(도시되지 않음) 또는 절연 영역(도 8) 양측에 하부 게이트 폴리실리콘 FET를 형성하기 위한 모든 공정 흐름들이 사용될 수 있다. 폴리실리콘/게이트 금속에 의해 형성되는 후면 게이트는 폴리실리콘 FET 상에서의 2DEG 전위의 영향을 방지한다.
먼저, 도 9a 도시된 것처럼, 하부에서 상부 방향으로, 실리콘 기판(411), 전이층들(412), GaN 버퍼물질(413), 채널층(414), 및 AlGaN 배리어 물질(415)을 포함하는, EPI 구조가 형성된다. 나아가, p-타입 GaN 물질(416)이 배리어 물질(415)에 형성되고 게이트 금속(417)이 p-타입 GaN 물질(416)에 형성된다(즉, 증착되거나 성장된다). 이후 포토레지스트가 증착되고 게이트 금속(417) 및 p-타입 GaN 물질(416)이 식각된 후, 절연 영역(418)이 형성되고, 절연물질(419)이 EPI 구조를 덮도록 증착된다. 장치 층의 일부를 덮은 후 노출된 층들을 식각해 내려감으로써 적어도 채널층(314) 하부에 절연 영역(418)이 형성될 수 있다. 이후 식각된 영역이 산화물 또는 다른 적절한 절연물질들로 채워질 수 있다.
다음으로, 도 9b에 도시된 것처럼, 제1 금속 하부에 배리어 금속(440)이 증착된다. 도 9c는 다음 단계를 나타난 도면으로, 이 단계에서 접촉 노출부들을 형성하기 위하여 배리어 금속(440) 및 절연물질(419)이 식각되고, 소스 금속, 드레인 금속과, 선택적으로 전계판을 형성하기 위하여 접촉부 금속(즉, 제1 금속)이 증착된다. 도 9d에 추가 도시된 것처럼, 폴리실리콘 FET용 소스 금속(422), 드레인 금속(423) 및 배리어 금속층(421)을 형성하기 위하여 금속층(441) 및 배리어 금속(440)이 식각된다. 이 실시예에서, 금속층이 소스 금속(422) 및 드레인 금속(423)이 형성된 곳에서 식각되지 않고 배리어 금속층(421)의 상부에서 식각됨이 이해될 것이다. 다시 말해, 금속층들이 식각되는 제조 공정들이 선택적으로 결정되어야 한다.
앞에서와 같이, 이후 해당 구조에 절연물질(419)로서 도 9e에 다시 도시된 절연물질이 증착되고, 도 9f에 도시된 것처럼 절연물질(419)에 폴리실리콘 층(442)이 증착된다. 이후 폴리실리콘 층(442)이 접촉부 포토마스크를 이용해 식각되어 그 층의 남아있는 부분이 도 9g에 도시된 것처럼 게이트 금속(421) 상부에 형성된다. 이후, 도 9h 단계에서, NPN 또는 PNP 층들을 형성하기 위하여 폴리실리콘 층(442)을 마스킹하는 공정 및 이온 주입 공정이 수행된다. 전술한 것처럼, 폴리실리콘 층의 이온 주입 결과로, n-타입 영역(424), p-타입 영역(425) 및 n-타입 영역(426)(즉, 장치의 소스, 게이트 및 드레인을 위한 NPN 층), 또는, 대안적으로 PNP 층이 만들어진다.
마지막으로, 도 9i에 도시된 것처럼, 추가적인 절연물질이 증착되고(절연물질(419)로 다시 도시되어 있음), 절연물질(419)에 복수의 바이어들이 형성되어 텅스텐(W), 구리(Cu) 등과 같은 전도성 물질로 채워지며, 절연물질(320)의 상면에 금속 접촉부들이 형성된다. 도시된 것처럼, 바이어들(430 및 429)이 도핑된 영역들(431 및 432)을 금속 접촉부들(331 및 332)에 각각 전기적으로 연결하고, 바이어(428)가 소스 금속(422)을 금속 접촉부(433)에 전기적으로 연결하며, 바이어(427)가 드레인 금속(423)을 금속 접촉부(434)에 전기적으로 연결한다. 비록 도시되지는 않았으나, 추가적인 금속층들이 일 실시예, 그리고 특히 도 3g에 개시된 것과 유사한 방식으로 형성될 수 있음이 이해될 것이다.
위 설명 및 도면들은 단지 본 명세서에서 설명된 특징들 및 효과들을 구현하는 설명적인 개별 실시예들로 고려된다. 특정 공정 조건들에 대해 수정들 및 치환들이 이루어질 수 있다. 따라서, 본 발명의 실시예들은 전술한 설명 및 도면들에 의해 제한되는 것으로 해석되지 않는다.

Claims (18)

  1. 인핸스먼트 모드 장치용 게이트 구조를 형성하는 단계;
    상기 게이트 구조 상부에 제1 절연층을 증착하는 단계;
    상기 제1 절연층에 폴리실리콘 층을 증착하는 단계;
    상기 폴리실리콘 층에 적어도 하나의 p-타입 영역을 형성하기 위해 상기 폴리실리콘 층을 도핑하는 단계;
    상기 폴리실리콘 층에 제2 절연층을 증착하는 단계;
    상기 제2 절연층에 금속층을 형성하되, 상기 금속층은 상기 제2 절연층에 형성된 적어도 하나의 바이어(via)에 의해 상기 폴리실리콘 층의 상기 적어도 하나의 p-타입 영역으로 연결되는 단계를 포함하는 집적회로 제조 방법.
  2. 제1항에 있어서,
    적어도 하나의 버퍼층 상부에 채널층을 증착하는 단계; 및
    상기 채널층 상부에 배리어층을 증착하는 단계를 더 포함하되,
    상기 게이트 구조를 형성하는 단계는,
    상기 배리어층 상부에 p-타입 GaN(gallium nitride) 층을 증착하는 단계;
    상기 p-타입 GaN 층에 게이트 금속을 증착하는 단계;
    상기 게이트 금속 상부에 포토레지스트를 형성하는 단계; 및
    상기 게이트 금속 및 상기 p-타입 GaN 층을 식각하는 단계를 포함하는 집적회로 제조 방법.
  3. 제1항에 있어서,
    상기 폴리실리콘 층을 도핑하는 단계는,
    상기 폴리실리콘 층에 적어도 하나의 n-타입 영역을 형성하기 위해 상기 폴리실리콘 층을 도핑하는 단계를 더 포함하는 집적회로 제조 방법.
  4. 제3항에 있어서,
    상기 제2 절연층에 금속층을 형성하는 단계는,
    상기 폴리실리콘 층의 상기 적어도 하나의 n-타입 영역에 전기적으로 연결되는 제1 금속 연결체와, 상기 제2 절연층 상의 각 바이어들에 의해 상기 폴리실리콘 층의 상기 적어도 하나의 p-타입 영역에 전기적으로 연결되는 제2 금속 연결체를 형성하는 단계를 포함하는 집적회로 제조 방법.
  5. 제4항에 있어서,
    추가 폴리실리콘 층을 형성하는 단계; 및
    상기 추가 폴리실리콘 층에 제3 절연층을 형성하는 단계를 포함하는 집적회로 제조 방법.
  6. 제5항에 있어서,
    상기 제3 절연층에 상기 추가 폴리실리콘 층과 전기적으로 연결되는 적어도 하나의 추가 바이어를 형성하는 단계; 및
    상기 제3 절연층에 상기 적어도 하나의 추가 바이어에 의해 상기 추가 폴리실리콘 층과 전기적으로 연결되는 금속 접촉부를 형성하는 단계를 포함하는 집적회로 제조 방법.
  7. 채널층;
    상기 채널층 상부에 배치된 배리어층;
    상기 배리어층에 배치된 소스 금속 및 드레인 금속;
    상기 소스 및 드레인 금속 사이에 배치된 게이트 구조;
    상기 소스 금속, 드레인 금속 및 게이트 구조 상부에 배치된 절연물질;
    상기 절연물질에 배치되며 적어도 하나의 p-타입 영역을 가지는 폴리실리콘 층;
    상기 절연물질에 배치된 복수의 금속 연결체; 및
    상기 절연물질 층에 배치되며, 각각이 상기 소스 금속, 상기 드레인 금속 및 상기 폴리실리콘 층의 상기 적어도 하나의 p-타입 영역을 상기 복수의 금속 연결체에 연결하는 복수의 바이어들을 포함하는 집적회로.
  8. 제7항에 있어서,
    상기 폴리실리콘 층은 적어도 하나의 n-타입 영역을 더 가지며, 상기 복수의 바이어들 중 제1 바이어는 상기 소스 금속을 상기 복수의 금속 연결체 중 제1 연결체로 연결하고, 상기 복수의 바이어들 중 제2 바이어는 상기 폴리실리콘 층의 상기 적어도 하나의 n-타입 영역을 상기 제1 연결체에 전기적으로 연결하며,
    상기 복수의 바이어들 중 제3 바이어는 상기 드레인 금속을 상기 복수의 금속 연결체 중 제2 연결체로 연결하고, 상기 복수의 바이어들 중 제4 바이어는 상기 폴리실리콘 층의 상기 적어도 하나의 p-타입 영역을 상기 제2 연결체에 전기적으로 연결하는 집적회로.
  9. 제7항에 있어서,
    상기 절연물질에 배치된 추가 폴리실리콘 층을 더 포함하되,
    상기 복수의 바이어들 중 제1 바이어는 상기 소스 금속을 상기 복수의 금속 연결체 중 제1 연결체로 연결하고, 상기 복수의 바이어들 중 제2 바이어는 상기 폴리실리콘 층의 상기 적어도 하나의 n-타입 영역을 상기 제1 연결체에 전기적으로 연결하며,
    상기 복수의 바이어들 중 제3 바이어는 상기 드레인 금속을 상기 복수의 금속 연결체 중 제2 연결체로 연결하고, 상기 복수의 바이어들 중 제4 바이어는 상기 폴리실리콘 층의 상기 적어도 하나의 p-타입 영역을 상기 제2 연결체에 전기적으로 연결하는 집적회로.
  10. 제7항에 있어서,
    기판; 및
    상기 기판 상부에 배치된 적어도 하나의 전이층을 더 포함하되,
    상기 채널층은 상기 적어도 하나의 전이층 상부에 배치되고 상기 게이트 구조는 상기 배리어층에 배치되며,
    상기 적어도 하나의 전이층은 AlGaN(aluminum gallium nitride)을 포함하고 상기 채널층은 GaN을 포함하는 집적회로.
  11. 적어도 하나의 버퍼층 상부에 채널층을 증착하는 단계;
    상기 채널층 상부에 배리어층을 증착하여 상기 채널층과 상기 배리어층 사이의 계면에 2차원 전자가스(two dimensional electron gas, 2DEG)가 형성될 수 있도록 하는 단계;
    상기 2DEG 영역의 제1 부분을 상기 2DEG 영역의 제2 부분으로부터 전기적으로 절연하기 위해 상기 배리어층 및 상기 채널층에 절연 영역을 형성하는 단계;
    상기 2DEG 영역의 상기 제1 부분 상부에 인핸스먼트 모드 장치용 게이트 구조를 형성하는 단계;
    상기 게이트 구조 상부에 제1 절연층을 증착하는 단계;
    상기 2DEG 영역의 상기 제2 부분 상부에 후면 게이트를 형성하는 단계;
    상기 후면 게이트 상부에 제2 절연층을 증착하는 단계;
    상기 제2 절연층에 폴리실리콘 층을 증착하고 상기 폴리실리콘 층을 식각하여, 상기 식각된 폴리실리콘 층의 적어도 일부가 상기 후면 게이트 상부에 배치될 수 있도록 하는 단계;
    상기 폴리실리콘 층에 적어도 하나의 p-타입 영역을 형성하기 위해 상기 식각된 폴리실리콘 층을 도핑하는 단계;
    상기 식각된 폴리실리콘 층에 제3 절연층을 증착하는 단계; 및
    상기 제3 절연층에 적어도 하나의 금속 연결체 층을 형성하되, 상기 금속 연결체 층은 상기 제3 절연층에 형성된 적어도 하나의 바이어(via)에 의해 상기 폴리실리콘 층의 상기 적어도 하나의 p-타입 영역에 전기적으로 연결되는 단계를 포함하는 집적회로 제조 방법.
  12. 제11항에 있어서,
    상기 2DEG 영역의 상기 제2 부분 상부에 상기 후면 게이트를 형성하는 단계는,
    상기 제1 절연층에 게이트 금속을 증착하고 상기 게이트 금속을 식각하여 상기 식각된 게이트 금속이 상기 2DEG 영역의 상기 제2 부분 상부에 배치되도록 하는 단계를 포함하는 집적회로 제조 방법.
  13. 제11항에 있어서,
    상기 2DEG 영역의 상기 제1 부분 상부에 상기 게이트 구조를 형성하는 단계 및 상기 2DEG 영역의 상기 제2 부분 상부에 상기 후면 게이트를 형성하는 단계는,
    상기 배리어층 상부에 p-타입 GaN(gallium nitride) 층을 증착하는 단계;
    상기 p-타입 GaN 층에 게이트 금속을 증착하는 단계;
    상기 2DEG 영역의 상기 제1 부분 상부에 배치된 상기 게이트 금속의 제1 부분 및 상기 2DEG 영역의 상기 제2 부분 상부에 배치된 상기 게이트 금속의 제2 부분에 패터닝된 포토레지스트를 형성하는 단계; 및
    상기 게이트 금속 및 상기 p-타입 GaN 층을 식각하는 단계를 포함하는 집적회로 제조 방법.
  14. 제11항에 있어서,
    상기 폴리실리콘 층을 도핑하는 단계는 상기 폴리실리콘 층에 적어도 하나의 n-타입 영역을 형성하기 위해 상기 폴리실리콘 층을 도핑하는 단계를 더 포함하고,
    상기 폴리실리콘 층을 도핑하는 단계는 제2 n-타입 영역 또는 제2 p-타입 영역 중 어느 하나를 형성하여 상기 도핑된 폴리실리콘 층이 FET 장치의 소스, 게이트 및 드레인으로서 PNP 층 또는 NPN 층 중 어느 하나를 포함할 수 있도록 하는 단계를 더 포함하는 집적회로 제조 방법.
  15. 적어도 하나의 버퍼층 상부에 배치된 채널층;
    상기 채널층과 배리어층 사이의 계면에 형성된 2차원 전자가스(two dimensional electron gas, 2DEG)를 가지도록 상기 채널층 상부에 배치된 상기 배리어층;
    상기 2DEG 영역의 제1 부분 상부에 상기 2DEG 영역의 제2 부분으로부터 전기적으로 절연하기 위해 상기 배리어층 및 상기 채널층에 배치된 절연 영역;
    상기 2DEG 영역의 상기 제1 부분에 배치된 인핸스먼트 모드 장치용 게이트 구조;
    상기 게이트 구조 상부에 배치된 제1 절연층;
    상기 2DEG 영역의 상기 제2 부분 상부에 배치된 후면 게이트;
    상기 후면 게이트 상부에 배치된 제2 절연층;
    상기 제2 절연층 및 상기 후면 게이트 상부에 배치되며 적어도 하나의 p-타입 영역을 포함하는 폴리실리콘 층;
    식각된 폴리실리콘 층에 배치된 제3 절연층; 및
    상기 제3 절연층에 배치되며, 상기 제3 절연층에 형성된 적어도 하나의 바이어(via)에 의해 상기 폴리실리콘 층의 상기 적어도 하나의 p-타입 영역에 전기적으로 연결된 적어도 하나의 금속 연결체 층을 포함하는 집적회로.
  16. 제15항에 있어서,
    상기 2DEG 영역의 상기 제2 부분 상부의 상기 후면 게이트는 상기 제1 절연층에 배치되는 집적회로.
  17. 제15항에 있어서,
    상기 게이트 구조 및 상기 후면 게이트는 각각 상기 배리어층 상부에 배치된 p-타입 GaN(gallium nitride) 층 및 상기 p-타입 GaN 층에 배치된 게이트 금속을 포함하는 집적회로.
  18. 제15항에 있어서,
    상기 폴리실리콘 층이 적어도 하나의 n-타입 영역, 제2 n-타입 영역 또는 제2 p-타입 영역 중 어느 하나를 더 포함하여 도핑된 폴리실리콘 층이 FET 장치의 소스, 게이트 및 드레인으로서 PNP 층 또는 NPN 층 중 어느 하나를 포함할 수 있도록 구성된 집적회로.
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