CN107004639B - 衬底制造方法 - Google Patents

衬底制造方法 Download PDF

Info

Publication number
CN107004639B
CN107004639B CN201580037075.XA CN201580037075A CN107004639B CN 107004639 B CN107004639 B CN 107004639B CN 201580037075 A CN201580037075 A CN 201580037075A CN 107004639 B CN107004639 B CN 107004639B
Authority
CN
China
Prior art keywords
layer
substrate
semiconductor substrate
dielectric material
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580037075.XA
Other languages
English (en)
Other versions
CN107004639A (zh
Inventor
李光雄
陈全胜
尤金·A·菲茨杰拉德
K·李永坚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanyang Technological University
Massachusetts Institute of Technology
Original Assignee
Nanyang Technological University
Massachusetts Institute of Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanyang Technological University, Massachusetts Institute of Technology filed Critical Nanyang Technological University
Publication of CN107004639A publication Critical patent/CN107004639A/zh
Application granted granted Critical
Publication of CN107004639B publication Critical patent/CN107004639B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Recrystallisation Techniques (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Lasers (AREA)
  • Element Separation (AREA)

Abstract

公开了一种衬底(270)制造方法(200)。该方法包括：提供(202)第一半导体衬底(250)，该衬底包括已至少部分处理的CMOS器件层以及第一晶片材料层；将承载衬底键合(204)至所述已部分处理的CMOS器件层，并去除(206)所述第一晶片材料层；提供第二半导体衬底，该衬底具有不同于硅的第二晶片材料层；通过将所述第二晶片材料层键合至所述已部分处理的CMOS器件层而将所述第一和第二半导体衬底键合(208)，以形成结合衬底(268)；以及将所述承载衬底从所述结合衬底移除(210)，以暴露所述已部分处理的CMOS器件层的至少一部分。

Description

衬底制造方法
技术领域
本发明涉及一种衬底制造方法。
背景技术
在引入新的电路能力和相关应用方面，III-V族化合物半导体与(硅)CMOS器件在通用硅基平台上的混合集成是一种具有前景的方法。传统上，硅(Si)和III-V族电路在组装于载体衬底上之前分别制造及封装。然而，此方法的缺点在于互连器件的尺寸和损失，其将影响组装后电路的性能，形状因数，功耗，成本和复杂性。
更具体地，对于III-V族/硅电路的混合集成而言，直接在CMOS器件或硅基衬底上生长III-V族材料一般而言是最为简单的方法。然而，III-V族材料的生长温度通常高至可致使CMOS器件发生严重损伤的程度。例如，GaAs/InP和GaN的生长温度分别约为650℃和1050℃。作为另一例，参考图1混合器件100，上述混合集成要求通过键合将硅(100)集成于硅(111)承载衬底上，而且，具体而言，为了实现CMOS制造，需要对硅(100)的取向进行选择，而且为了实现GaN的生长，需要对硅(111)的取向进行选择。此外，由于GaN生长于承载衬底表面上的凹陷处，因此更难以实现生长均匀性，并需要额外的后续步骤去除过量生长于CMOS晶体管区域的GaN。但更为重要的是，由于用于生长GaN的预算热量不应使任何已存在于承载衬底上的CMOS器件发生性能下降，因此须使用等离子体辅助分子束外延法(P-MBE)生长GaN(P-MBE的工作温度为750℃，而金属有机物气相外延(MOCVD)所需的工作温度为1050℃)。应当理解的是，所需的预算热量取决于CMOS器件的电极制造材料。在现代晶片制造工厂中，倾向于使用硅化钴制造电极(至少0.18μm技术如此)，该材料在处于550℃以上温度下时将发生性能下降，从而导致相应CMOS器件的损伤。
此外，在公共硅平台上集成III-V族化合物半导体的另一种方法为融合了键合和层转移的3D晶片堆叠。以下描述3D集成的优点。硅CMOS工艺中使用的器件小型化方法是半导体行业赖以降低每晶体管成本，维持器件性能以及降低功耗的主要驱动力，然而此方法如今遇到了根本性的瓶颈。CMOS器件的进一步小型化不但可使CMOS器件失去可靠性(由于短沟道效应及随机波动)，而且可使其变得更加昂贵(其原因在于其中所牵涉的光刻和其他工艺)。此外，所述器件小型化方法在物理尺寸和经济方面也趋近极限。因此，为了解决此问题，业内提出了可实现多核集成或与其他材料共集成的3D晶片堆叠。
与硅基材料相比，III-V族材料(如GaAs，InGaAs，InP或GaN)一般具有更高的电子迁移率特性。因此，有人提出通过将高速/高功率III-V族FET/HBT与CMOS数字电路集成的方式实现高速III-V族电子器件的集成，以改善混合信号芯片的性能。
III-V族化合物半导体的另一用途在于其光学性质。III-V族材料可用作光源并可与光放大器和检波器共同集成于硅芯片上，或与波导器件集成，以进一步增强光子互连器件的性能和设计灵活性。III-V族/硅混合器件可用作光源的能力可弥补硅因间接能隙导致的低辐射复合率而不能作为光源的缺陷。
晶片融熔键合为在通用平台上集成III-V族半导体与CMOS器件的另一有用方法，其中，融熔键合可在大气环境和室温下进行。文献中报道了一种将硅(100)融熔键合于GaN/Si晶片上的方法，该方法采用单一键合工艺。然而，该方法具有以下若干缺点：(1)不能分别处理III-V族材料和CMOS器件，从而造成交叉污染问题，尤其在晶片制造工厂中造成此类污染；(2)III-V族材料在能否承受高温CMOS加工步骤方面存在问题。虽然氮化物类III-V族材料可承受高温加工，但砷化物/磷化物类III-V族材料的分解起始温度约为350℃，因此存在问题。
因此，本发明的一个目的在于解决至少一个上述现有技术问题，以及/或者为本领域提供一种有用选择。
发明内容
根据本发明的第一方面，提供一种衬底制造方法，包括：(1)提供第一半导体衬底，该第一半导体衬底包括已至少部分处理的CMOS器件层以及第一晶片材料层；(2)将承载衬底键合至所述已部分处理的CMOS器件层，并去除所述第一晶片材料层；(3)提供第二半导体衬底，该衬底具有不同于硅的第二晶片材料层；(4)通过将所述第二晶片材料层键合至所述已部分处理的CMOS器件层而将所述第一和第二半导体衬底键合，以形成结合衬底；以及(5)将所述承载衬底从所述结合衬底移除，以暴露所述已部分处理的CMOS器件层的至少一部分。
有利地，本发明方法通过利用3D晶片堆叠实现III-V族化合物半导体与硅CMOS器件在通用硅基平台上的单片集成，从而无需使用硅通孔(TSV)便可实现并排混合电路。有利地，由于所述III-V族材料与硅CMOS器件分别生长于不同的所需高温环境下，而且在该高温下不会损坏所述硅CMOS器件，因此可避免硅CMOS器件的损坏。
优选地，所述不同于硅的第二晶片材料可包括III-V族半导体材料，或由不同III-V族半导体材料结合而形成的材料。
优选地，所述III-V族半导体材料可包括GaN，InGaP，AlGaAs，InGaAsP，InGaN，AlGaN，GaAs，或InGaAs。
优选地，所述第一晶片材料可包括硅。
优选地，所述承载衬底可包括由硅形成。
优选地，在步骤(2)的所述键合前，所述方法还可包括：对所述第一半导体衬底和承载衬底实施等离子体激活；以去离子流体清洗等离子体激活后的所述第一半导体衬底和承载衬底；以及干燥清洗后的所述第一半导体衬底和承载衬底。
优选地，所述去离子流体可以为去离子水。
优选地，干燥所述第一半导体衬底和承载衬底可包括旋转干燥。
优选地，实施等离子体激活可包括在所述第一半导体衬底和承载衬底上使用气体等离子体。
优选地，所述气体等离子体可包括氮气等离子体，氧气等离子体，氩气等离子体，氢气等离子体或氦气等离子体。
优选地，所述方法还可包括在所述第一半导体衬底和承载衬底上使用紫外臭氧，以代替等离子体激活。
优选地，在步骤(2)之后及步骤(4)之前，所述方法还可包括对键合有所述承载衬底的所述第一半导体衬底进行退火，以提高所述承载衬底与已部分处理的CMOS器件层之间的键合强度。
优选地，所述退火可使用气体，该气体选自氧气、氢气、氮气、混合气体以及氩气。
更具体而言，优选地，所述退火可使用温度约为300℃且压力为大气压的氮气。
优选地，步骤(2)可包括：使用机械研磨去除所述第一晶片材料层的至少一部分；在所述承载衬底上沉积保护材料层；以及刻蚀键合有所述承载衬底的所述第一半导体衬底，以基本去除所述第一晶片材料层的任何残余部分。
优选地，所述保护材料可包括
Figure BDA0001204601160000041
B3-25，二氧化硅或氮化硅。
优选地，所述方法还可包括在刻蚀所述第一半导体衬底之后，以设置功率约为800W的氧气等离子体自所述承载衬底去除所述保护材料。
或者，该方法还可包括，在刻蚀所述第一半导体衬底之后，以丙酮，甲基异戊基酮或甲基乙基酮自所述承载衬底去除所述保护材料。
优选地，刻蚀所述第一半导体衬底可包括使用湿法刻蚀或干法刻蚀。
优选地，湿法刻蚀可包括将键合有所述承载衬底的所述第一半导体衬底置于四甲基氢氧化铵溶液中。
优选地，所述溶液可加热至约80℃。
优选地，所述第一半导体衬底可包括绝缘体上硅衬底。
优选地，所述第二半导体衬底的一部分可由硅基材料形成。
优选地，步骤(1)中的所述第一半导体衬底还可包括设置于所述已部分处理的CMOS器件层和第一晶片材料层之间的第一电介质材料层，步骤(4)可包括：在刻蚀所述第一半导体衬底之后，去除所述第一电介质材料层；在所述已部分处理的CMOS器件层上沉积第二电介质材料层，以取代已去除的所述第一电介质材料层；以及将所述第二电介质材料层键合至所述第二半导体衬底的第二晶片材料层，以形成所述结合衬底。
优选地，去除所述第一电介质材料层可包括使用刻蚀剂去除，该刻蚀剂可包括氢氟酸。
优选地，在将所述第二电介质材料层键合至所述第二晶片材料层之前，所述方法还可包括，在所述第二电介质材料层上形成电绝缘材料层。
优选地，在将所述第二电介质材料层键合至所述第二半导体衬底的第二晶片材料层之后，所述方法还可包括，对所述结合衬底实施退火，以提高已键合的所述电介质材料层及第二半导体衬底的第二晶片材料层之间的键合强度。
优选地，步骤(1)中的所述第一半导体衬底还可包括设置于所述已部分处理的CMOS器件层和第一晶片材料层之间的第一电介质材料层，步骤(4)可包括：在所述第二半导体衬底的第二晶片材料层上沉积第二电介质材料层；以及将所述第一电介质材料层键合至所述第二电介质材料层，以形成所述结合衬底。
优选地，在将所述第一电介质材料层键合至所述第二电介质材料层之前，所述方法还可包括，在所述第一和第二电介质材料层上分别形成电绝缘材料层。
优选地，在将所述第一电介质材料层键合至所述第二电介质材料层之后，所述方法还可包括，对所述结合衬底实施退火，以提高已键合的所述第一和第二电介质材料层之间的键合强度。
或者，步骤(1)中的所述第一半导体衬底还可包括设置于所述已部分处理的CMOS器件层和第一晶片材料层之间的第一电介质材料层，步骤(4)可优选包括：在刻蚀所述第一半导体衬底之后，去除所述第一电介质材料层；在所述已部分处理的CMOS器件层上沉积第二电介质材料层，以取代已去除的所述第一电介质材料层；在所述第二半导体衬底的第二晶片材料层上沉积第三电介质材料层；以及将所述第二电介质材料层键合至所述第三电介质材料层，以形成所述结合衬底。
再或者，步骤(1)中的所述第一半导体衬底还可包括设置于所述已部分处理的CMOS器件层和第一晶片材料层之间的第一电介质材料层，步骤(4)可包括：在刻蚀所述第一半导体衬底之后，在所述第一电介质材料层上沉积第二电介质材料层；在所述第二半导体衬底的第二晶片材料层上沉积第三电介质材料层；以及将所述第二电介质材料层键合至所述第三电介质材料层，以形成所述结合衬底。
优选地，在将所述第二电介质材料层键合至所述第三电介质材料层之前，所述方法还可包括，在所述第二和第三电介质材料层上分别形成电绝缘材料层。
优选地，所述电绝缘材料包括氮化硅。
优选地，在将所述第二电介质材料层键合至所述第三电介质材料层之后，所述方法还可包括，对所述结合衬底实施退火，以提高已键合的所述第二和第三电介质材料层之间的键合强度。
优选地，沉积所述第二/第三电介质材料层可包括：利用等离子体增强化学气相沉积工艺沉积所述第二/第三电介质材料层；以及通过化学机械研磨平坦化所沉积的第二/第三电介质材料层。
优选地，所述电介质材料可选自氧化铝、氮化铝、二氧化硅、合成金刚石及氮化硼。
优选地，步骤(5)可包括：使用机械研磨去除所述承载衬底的至少一部分；以及刻蚀所述结合衬底，以基本去除所述承载衬底的任何残余部分。
优选地，步骤(3)可包括，利用金属有机化学气相沉积或分子束外延法外延生长所述第二晶片材料层。
优选地，步骤(4)可包括，对所述结合衬底实施退火，以提高所述第二晶片材料层与已部分处理的CMOS器件层之间的键合强度。
优选地，所述退火可使用气体，该气体选自氧气、氢气、氮气、混合气体以及氩气。
优选地，所述第二半导体衬底可包括与所述第二晶片材料相邻设置的第三晶片材料层，在步骤(4)之后及步骤(5)之前，所述方法还可包括：(6)去除所述第三晶片材料层，以暴露所述第二晶片材料层；(7)在已暴露的该第二晶片材料上沉积电介质材料层；(8)提供至少一个其他半导体衬底，该其他半导体衬底具有不同于硅的第四晶片材料层；以及(9)通过将所述第四晶片材料层键合至所述电介质材料层而将所述其他半导体衬底键合至所述结合衬底。
优选地，所述第三晶片材料可包括硅。
优选地，所述第四晶片材料可与所述第二晶片材料相同或不同。
优选地，所述不同于硅的第四晶片材料可包括III-V族半导体材料，或由不同III-V族半导体材料结合而形成的材料。
优选地，所述III-V族半导体材料可包括GaN，InGaP，AlGaAs，InGaAsP，InGaN，AlGaN，GaAs，或InGaAs。
优选地，所述其他半导体衬底可包括设置于所述第四晶片材料层上的电介质材料层，步骤(9)可包括将设置于所述第四晶片材料层上的所述电介质材料层键合至沉积于暴露的第二晶片材料上的所述电介质材料层。
优选地，所述方法还可包括，在实施键合步骤之前，对相应沉积的电介质材料层进行致密化。
优选地，所述致密化可在300℃～850℃的温度及气体环境中实施。
容易理解的是，与本发明的一个方面相关的特征也可以应用于本发明的其他方面。
以下，参考下述实施方式，阐明本发明的上述和其它方面。通过下述实施方式，本发明的上述和其它方面将变得容易理解。
附图说明
以下，参考附图，公开本发明的实施方式，附图中：
图1为现有技术的混合器件示意截面图，其中，GaN与硅CMOS集成于SOI晶片上；
图2包括图2a～2e，其所示为根据一种实施方式的结合衬底制造方法的步骤；
图3为图2中方法的第一键合阶段中获得的图形化SOI与承载衬底的第一键合晶片对的红外(IR)图像；
图4包括图4a和图4b，其分别为图2中方法的第二键合阶段中获得的SOI-承载衬底与InGaAs/GaAs/Ge/Si晶片的第二键合晶片对以及SOI-承载衬底与GaN/Si晶片的第二键合晶片对的红外图像；
图5为双层转移(DLT)工艺完成后图4a的SOI-InGaAs/GaAs/Ge/Si晶片的图形化SOI膜剥离图像；
图6包括图6a和图6b，其分别为SOI-InGaAs/Ge/Si晶片和SOI-GaN/Si晶片的相应截面图的场发射扫描电子显微镜(FESEM)显微照片；
图7包括图7a和图7b，其分别为SOI-InGaAs/Ge/Si晶片和SOI-GaN/Si晶片的相应截面图的透射电子显微镜(TEM)图像；
图8包括图8a～8d，其中，图8a和图8b为对键合晶片对(得自所述第二键合阶段)分别以在氧化物埋层上实施化学机械平坦化以及对氧化物埋层进行刻蚀和替换方式解决针形孔洞问题后的红外图像，而图8c和图8d分别为与去除承载衬底后的图8a和图8b对应的红外图像；
图9包括图9a～9d，其中，图9a和图9b分别为“已键合”状态和“键合后退火”状态下的键合晶片对(通过将PECVD二氧化硅层键合至另一PECVD二氧化硅层形成)的红外图像，而图9c和图9d分别为“已键合”状态和“键合后退火”状态下键合晶片对(其中，在键合前，分别在所述PECVD二氧化硅层上沉积有另一Si3N4层)的红外图像；
图10包括图10a～10f，其所示为根据另一实施方式的衬底制造方法的步骤；
图11为通过图10方法获得的图形化SOI在GaN/Si衬底上的无空洞键合的图像；
图12包括图12a～12f，其所示为根据替代实施方式的衬底制造方法的步骤；
图13包括图13a～13e，其所示分别为图2方法的不同处理阶段中的例示衬底的图像；
图14为通过图2方法获得的例示衬底各层的截面TEM图像，其中，该衬底为GaN/Si晶片与SOI衬底的结合；
图15包括图15a和图15b，其分别为键合晶片对(通过图2方法获得)在承载衬底去除前后的红外图像；
图16为相邻形成的CMOS器件和高电子迁移率晶体管(HEMT)器件的示意截面图，此两种器件可通过硅CMOS后端处理实现电连接；
图17包括图17a～17h，其所示为根据又一实施方式的衬底制造方法的步骤。
具体实施方式
1.图形化SOI与III-V族/硅的集成
图2a～2e所示为根据第一实施方式的衬底制造方法200的各个步骤。在步骤202中，提供第一半导体衬底250，该衬底包括(以下述自上而下方式设置的)：已至少部分处理的CMOS器件层252(例如，厚度通常为1μm，也可以为2.1μm)，电介质材料层254，以及第一晶片材料层256。电介质材料层254位于CMOS器件层252与第一晶片材料层256之间。在本实施例中，电介质材料层254(已热氧化)为二氧化硅(厚度通常为0.4μm，也可以为1.2μm)，以下为了简单起见，称为氧化物埋(BOX)层。但是应当理解的是，还可使用氧化铝(Al2O3)、氮化铝(AlN)、合成金刚石、氮化硼(BN)等其他合适的电介质替代二氧化硅，以提高导热特性(针对高功率用途)以及相关光学特性(针对光子学用途)。第一晶片材料256由硅基材料形成，而且在本实施例中，为硅施主晶片。此外，已部分处理的CMOS器件层252在此处表示，该器件层252上可以已形成某些基本光刻图案。第一半导体衬底250可(例如)整体为已图形化的绝缘体上硅(SOI)衬底(尺寸例如为约200mm)。
在步骤204中，将承载衬底258(尺寸例如为约200mm)与CMOS器件层252键合(例如，使用晶片键合装置)，以使得第一晶片材料层256可被除去。具体而言，承载衬底258键合于CMOS器件层252与第一晶片材料层256贴合的一面的相反一面。承载衬底258由硅(例如，硅承载(001)晶片)制成，但也可使用其他合适材料。应当理解的是，在实施步骤204之前，可选地，可先以氮等离子体将第一半导体衬底250和承载衬底258等离子体激活约30秒，然后以去离子流体(如去离子水)进行兆声清洗，最后将其大致干燥(例如，通过旋转干燥或使用IPA干燥器)。等离子体激活的主要目的在于，将第一半导体衬底250和承载衬底258的表面在原子层面上为后续的键合准备就绪。此外，等离子体激活还用于清洁和去除第一半导体衬底250和承载衬底258表面上的任何碳氢化合物杂质并使得该表面“活化”。此例中选择氮等离子体的目的在于，其可在本实施方式所使用的键合设备中生成高键合强度(与氧/氩等离子体相比)。在等离子体处理之后，氧化物埋层254的表面亲水性增大(及水滴表面接触角小于5°)。还应理解的是，在其他实施方式中，所述等离子体激活的持续时间可设置为3秒～1分钟之内的任何值(或者取决于所使用的等离子体激活装置，该持续时间可更长)。所述等离子体激活中所使用的气体也可以为氧气，氩气，氢气或氦气。或者，也可使用紫外臭氧替代等离子体对第一半导体衬底250和承载衬底258进行处理，并获得相同清洁效果。所述兆声清洗步骤不但可去除杂质及清洁第一半导体衬底250和承载衬底258表面，而且还使得相应表面获得高密度羟基(OH)，从而促进步骤204中的键合。在上述清洁，清洗和干燥步骤之后，实施步骤204。
紧接步骤204之后，可对第一半导体衬底250(此时已与承载衬底258键合)进行退火，以提高及加强承载衬底258和CMOS器件层252之间的键合强度。具体而言，该退火在约300℃及大气压下的氮气环境中进行(约3小时)。此外，还可使用氧气(O2)、氢气(H2)、混合气体(H2+N2混合物)及氩气(Ar)等其他合适气体实施所述退火。
在下一步骤206中，将第一晶片材料层256从第一半导体衬底250移除。具体而言，先利用机械研磨将第一晶片材料层256至少部分去除(例如，直至第一晶片材料层256的厚度变为约50μm)，然后在承载衬底258上沉积(如旋涂)保护材料层(如
Figure BDA0001204601160000101
B3-25，二氧化硅或氮化硅)。随后，刻蚀第一半导体衬底250(已与承载衬底258键合)，以基本去除第一晶片材料层256的任何剩余部分(即未由机械研磨去除的部分)。在本文中，刻蚀包括湿法(化学)刻蚀或干法刻蚀，其中，湿法刻蚀包括将第一半导体衬底250浸没于四甲基氢氧化铵(TMAH)溶液中，直至无法再观察到气泡的存在。所述四甲基氢氧化铵溶液在刻蚀时加热并保持于约80℃的温度。应当理解的是，在湿法刻蚀过程中，氧化物埋层254用作刻蚀阻挡层。在第一晶片材料层256移除后，可认为已将第一半导体衬底250临时转移至承载衬底258上。在第一半导体衬底250刻蚀后，使用功率为约800W的氧气等离子体将所述保护材料从承载衬底258移除。或者，也可使用丙酮、甲基异戊基酮(MIAK)或甲基乙基酮(MEK)等合适溶剂去除所述保护材料层。
在下一步骤208中，先提供第二半导体衬底260，该衬底包括(以下述自上而下方式设置的)：电介质材料层262，第二晶片材料层264(不同于硅)，以及第三晶片材料层266。电介质材料层262类似于第一半导体衬底250的氧化物埋层254，而且通过等离子体增强化学气相沉积(PECVD)沉积于第二晶片材料层264上。因此，为了简单起见，以下将电介质材料层262称为PECVD二氧化硅层262。所沉积的该PECVD二氧化硅层确保将第二晶片材料层264的表面粗糙度降至1nm以下，以促进在步骤208中所实施的后续融熔键合。第三晶片材料层266单纯为硅基衬底。第二晶片材料264为III-V族半导体材料，其可包括(举例而言)：GaN，InGaP，AlGaAs，InGaAsP，InGaN，AlGaN，GaAs，InGaAs或其任何合适组合等。因此，第二半导体衬底260也可称为III-V族/硅(如InGaAs/GaAs/硅或GaN/Si)晶片。应当理解的是，在需要时，可选地，也可在最开始的步骤202中提供第二半导体衬底260。
需重点指出的是，当第二半导体衬底260为InGaAs/GaAs/Ge/Si晶片时，将使用朝[110]方向6°斜切的200mm硅(100)起始衬底。当第二半导体衬底260为GaN/Si晶片时，则使用200mm硅(111)起始衬底。所述InGaAs/GaAs/Ge/Si晶片及GaN/Si晶片均可利用金属有机化学气相沉积法(MOCVD)或分子束外延法(MBE)外延生长。由于III-V族/硅晶片的均方根粗糙度较高，沉积于第二晶片材料层264之上的PECVD二氧化硅层262用作平坦化工艺的覆盖层，并在之后用于提供键合界面。此外，还通过致密化工艺(实施于300℃～850℃之间的合适温度下)消除任何残余气体分子以及氧化物沉积期间掺入PECVD二氧化硅层262内的副产物。其中，该致密化工艺在氮气环境及450℃下实施若干小时。在该致密化工艺后，通过化学机械平坦化(CMP)工艺将PECVD二氧化硅层262平坦化。之后，将第一半导体衬底250(得自步骤206)及第二半导体衬底260事先相对放置为使得PECVD二氧化硅层262与氧化物埋层254直接相对，从而为步骤208的键合工艺准备就绪。在本实施方式中，为了说明的目的，将第一半导体衬底250放置于第二半导体衬底260之上，因此，可理解的是，在该位置关系中，第一和第二半导体衬底250，260恰好完全相对。但概括而言，该键合工艺所需完成的仅是先使PECVD二氧化硅层262和氧化物埋层254相互接触，然后将其相互键合(例如，通过融熔键合或热压键合，而且还可可选通过退火对其进行加强)。
在不失一般性的情况下，在步骤208中，将第一半导体衬底250键合于第二半导体衬底260，从而形成结合衬底268，此过程包括将PECVD二氧化硅层262与氧化物埋层254相互键合。因此，其中，在(第一半导体衬底250的)氧化物埋层254与(第二半导体衬底260的)PECVD二氧化硅层262之间形成键合界面。此外，还可通过对结合衬底268实施退火而提高PECVD二氧化硅层262和氧化物埋层254之间的键合强度，其中，该退火所使用的气体选自氧气(O2)，氢气(H2)，氮气(N2)和氩气(Ar)，但还可使用其它类型的合适气体(根据具体情况)，并不局限于以上所述选项。因此，宽泛而言，该键合步骤可视为将所述第二半导体衬底的第二晶片材料层264键合至第一半导体衬底250的CMOS器件层252以形成结合衬底268的过程，在该过程中，PECVD二氧化硅层262与氧化物埋层254用作键合媒介或键合剂。
为了清晰性，结合衬底268包括以下各层(以自上而下方向描述)：承载衬底258，CMOS器件层252，键合电介质材料层(由氧化物埋层254和PECVD二氧化硅层262形成)，第二晶片材料层264，以及第三晶片材料层266。应当理解的是，生长于第二半导体衬底260上的第二晶片材料层264的厚度可根据结合衬底268的设计用途要求适宜变化。类似地，所形成键合电介质材料层254，262的厚度可根据结合衬底268的设计用途，并通过分别调整最初形成的氧化物埋层254和PECVD二氧化硅层262的厚度而按需变化。
在下一步骤210中，将承载衬底258从结合衬底268移除，以暴露CMOS器件层252的至少一部分(例如整个表面)，从而提供最终衬底270，该最终衬底还可根据设计用途进一步处理。具体而言，使用机械研磨去除承载衬底258，然后对最终衬底270进行湿法刻蚀，以基本去除承载衬底258因不能由机械研磨去除而残留的部分。
应当理解的是，对于本发明方法200，仅上述步骤202～210为最低所需步骤，而其他步骤为可选步骤或无需作为方法200的一部分而实施的步骤。至此，容易理解的是，方法200采用分别于步骤204和208中实施的双层转移(Dual Layer Transfer，DLT)工艺。也就是说，步骤204和208分别包括第一和第二键合阶段。总之，方法200的设计目的在于，利用3D晶片堆叠实现III-V族化合物半导体和硅CMOS器件在通用硅基平台上的单片集成，从而无需使用硅通孔(TSV)便可实现并排混合电路。也就是说，最终衬底270(步骤210)为一种将硅CMOS器件和III-V族半导体集成于通用硅平台之上的新型混合衬底。此外，由于III-V族材料与硅CMOS器件分别生长于不同的所需高温环境下，而且在该温度下无需担心损坏所述硅CMOS器件，因此可避免硅CMOS器件的损坏。
为了检验各对键合晶片(即步骤204所得的第一半导体衬底250与承载衬底258的键合体，或步骤208所得的结合衬底268)的键合质量，使用红外(IR)相机对其进行检测。由于Si(1.12ev)，GaAs(1.42ev)，GaN(3.4ev)和SiO2(8.0ev)的带隙均在红外波长下可见，因此可通过以红外光照射键合晶片对(待检晶片对)的一面，然后以位于该键合晶片对另一面的红外相机接收透过该键合晶片对的红外光的方式而轻易检测出空洞/颗粒等任何键合缺陷。对于键合晶片的键合质量检测而言，红外成像可实现快捷的无损检测，并具有样品处理简单的优点。透射电子显微镜术(TEM)用于对键合晶片对的键合界面进行进一步研究。
相应地，以下对根据本发明方法200获得的实验结果进行描述。参考图3，该图所示为对应于第一半导体衬底250(即图形化SOI衬底)与承载衬底258的键合体的例示第一键合晶片对(得自第一键合阶段)的红外(IR)图像300。可以看出，第一半导体衬底250和承载衬底258之间的键合质量非常高，未观察到明显的颗粒或空洞。在此之后，将该第一键合晶片对的第一晶片材料层256(即施主晶片)机械磨薄至厚度约为小于50μm。随后，利用四甲基氢氧化铵溶液将第一晶片材料层256的任何剩余部分完全湿法刻蚀去除。湿法刻蚀后，在离第一键合晶片对边缘约6～7mm处可观察到膜剥离问题。
此外，图3中，在氧化物埋层254表面可观察到针形孔洞，其原因可能在于氧化物埋层254受到四甲基氢氧化铵溶液的轻微刻蚀——即氧化物埋层254发生缺陷。虽然热氧化物针对四甲基氢氧化铵溶液一般具有较高的耐刻蚀性，然而氧化物埋层254的质量仍可降于标准之下(即氧化物埋层254通过湿法热氧化生长)。因此，提出使用化学机械平坦化(CMP)解决氧化物埋层254表面的针形孔洞问题。具体而言，通过化学机械平坦化去除氧化物埋层254带有针形孔洞的缺陷部分，从而消除所述针形孔洞。实施化学机械平坦化后，在RCA溶液(即由NH4OH：H2O2：H2O＝1：1：5的SC1与HCl：H2O2：H2O＝1：1:6的SC2组成)中清洁所述第一键合晶片对。随后，在步骤208中实施第二键合阶段(例如，InGaAs/GaAs/Ge/Si晶片与SOI承载衬底的键合，或GaN/Si晶片与SOI承载衬底的键合)，以形成第二键合晶片对(对应于结合衬底268)，相应结果示于图4a和图4b的红外图像400，450。具体而言，在红外图像400，450中可观察到未键合区域(即图4a和图4b中以圆形圈出的部分)，这是由于缺陷氧化物埋层254上的针形孔洞导致。第二键合晶片对边缘的发白区域(见图4a或图4b)表示因四甲基氢氧化铵刻蚀而发生膜剥离的部分，因此这些发白区域并未实现键合。
在此之后，如上所述，通过机械研磨和湿法刻蚀去除承载衬底258。如图5的图像500所示，可从(例如)SOI-InGaAs/GaAs/Ge/Si晶片表面观察到膜剥离。需重点指出的是，剥离区域可能与图4a中观察到的未键合区域相关。通过比较图4a和图5可看出，剥离区域的面积大于未键合区域，这是因为未键合区域的周围区域的键合强度较弱，因此当承载衬底258去除时，膜剥离的程度将变得更大。
图6a和图6b的场发射扫描电子显微镜(FESEM)显微照片600，650所示分别为SOI-InGaAs/Ge/Si晶片与SOI-GaN/Si晶片在步骤210完成后的相应截面图。为了说明的目的，需重点指出的是，图6a中的点划线602表示氧化物埋层254与PECVD二氧化硅层262之间的键合界面。然而，此键合界面在图6b中几乎观察不到。应当理解的是，FESEM提供了一种相对快速和直接的键合层观察方法，其无需像聚焦离子束法(FIB)和离子铣削法一样准备薄的层状膜。
为了对键合层之间的键合质量进行更加详细的评估，可使用透射电子显微镜(TEM)。图7a和图7b的TEM图像700，750所示分别为SOI-InGaAs/Ge/Si晶片与SOI-GaN/Si晶片在步骤210完成后的截面图。如图7a和图7b所示，氧化物埋层254和PECVD二氧化硅层262之间的键合界面中未观察到可见微孔，这充分说明已在微观层面上成功确立了相对无缺陷的均匀键合。
现在参考图13，该图包括图13a～13e，分别为例示衬底在图2中方法200的不同处理阶段的图像。具体而言，图13a为与步骤204中所得第一半导体衬底250与承载衬底258的键合体对应的红外图像1300，图13b为第一层转移的红外图像1302，图13c和图13d分别为在SOI衬底和GaN/Si衬底上实施氧化物沉积和化学机械平坦化的红外图像1304，1306，图13e为SOI-Si处理晶片与GaN/Si衬底键合体的红外图像1308(其中可以看出，总体键合质量因键合对之间封入颗粒物(即圆圈区域)而降低)。简单而言，“层转移”一词与“键合”可互换使用，其中，将给定层“A”(位于第一衬底上)键合于另一层“B”(位于第二衬底上)可理解为，将层“A”从第一衬底“转移”至第二衬底。
简而言之，应当理解的是，在将第一晶片材料层256从第一半导体衬底250去除后，氧化物埋层254的前表面被暴露。从图13b可以看出，暴露的氧化物埋层254具有极高反射性镜面状表面，从而说明机械研磨和(四甲基氢氧化铵)刻蚀过程实现了良好的工艺控制。此外，如图13c所示，氧化物埋层254(沉积于SOI衬底上)也具有高反射性镜面状表面。
图14为TEM图像1400，其为上述承载衬底去处后的(图13e中)SOI-Si处理晶片与GaN/Si衬底键合体各层的截面图，其中可以看出，所有的层键合均匀，无任何可见微孔。这证实，已在微观上成功形成无缝键合。此双键合及双层转移的质量进一步示于图15a和图15b，其分别为SOI-Si处理晶片与GaN/Si衬底的键合体在所述承载衬底去除前后的红外图像1500，1550。应当理解的是，除5mm以内的边缘处之外，总体键合区域几乎约为100％。
因此，通过图2所示本发明方法200，硅基衬底上的CMOS器件及III-V族衬底上的高电子迁移率晶体管(HEMT)/LED器件可在CMOS晶片制造工厂及SMART(HEMT/LED)中分别处理。因此，如图16的图像1600所示，所制成的CMOS和HEMT/LED器件相邻设置，以在后续的硅CMOS后端处理中实现电连接。
以下对其余的结构/实施方式进行描述。为了简洁起见，不同结构/实施方式之间的共有类似元件、功能和操作不重复描述，只需参考相关结构/实施方式的类似部分即可。
以下参考第2～4节，对图2中方法200根据第二实施方式的第一变形方法1000进行描述。
2.以PECVD氧化物层代替氧化物埋层
由于“在氧化物埋层254上实施化学机械平坦化”的方法将在步骤208中的第二键合阶段引入未键合区域，因此此处提出一种对缺陷氧化物埋层254的相关问题进行解决的方法。在该方法的有效性评价实验中，采用未图形化SOI衬底(用作第一半导体衬底250)，但这不应理解为限制。也就是说，在该实验中，所使用的CMOS器件层252完全未处理(但具有本领域已知的电介质覆盖层)，但第一半导体衬底250具有与第一实施方式中所述相同的对应各层。与上述相同，所述SOI衬底键合至承载衬底258。同样地，该SOI衬底的第一晶片材料层256通过机械研磨和湿法(化学)刻蚀去除。使用氢氟酸(HF)溶液(成分为HF：H2O＝1：10)将具有高针形孔洞密度的缺陷氧化物埋层254基本去除。之后，在CMOS器件层252上沉积PECVD二氧化硅层，并通过化学机械平坦化使沉积的PECVD二氧化硅层变得平坦顺滑。为了检验目的，将所制成的带沉积PECVD二氧化硅层的第一半导体衬底250键合于另一硅衬底(不同于第二半导体衬底260)，以允许对所提出的方法进行分析和评价。
从此处开始参考图8，图8a和图8b为对键合晶片对(得自第二键合阶段)分别以在氧化物埋层254上实施化学机械平坦化以及对氧化物埋层254进行刻蚀和替换方式解决针形孔洞问题后的红外图像800，810，而图8c和图8d分别为与去除承载衬底258后的图8a和图8b对应的红外图像820，830。如图8b所示，所测定的键合质量较为满意，无可见颗粒/空洞。此外，在承载衬底258去除后未观察到膜剥离。
3.PECVD氧化物层至PECVD氧化物层的键合
由于氧化物埋层254已由PECVD二氧化硅层替代，因此此处公开一种可使PECVD二氧化硅层键合至PECVD二氧化硅层的本发明键合方法。在该本发明方法的有效性评价实验中，仅使用硅衬底，而且在两个不同硅衬底的表面上分别沉积PECVD二氧化硅。与上述相同，还对所沉积的PECVD二氧化硅层实施致密化处理，以去除任何可能在后续步骤中导致键合不成功的气体分子或残余副产物。在此之后，对所述PECVD二氧化硅层的表面实施化学机械平坦化，然后在室温下将其键合于一起。图9a所示为按上述方式键合的硅衬底的红外图像900。在此之后，对已键合的硅衬底进行退火，以进一步增强键合强度。然而，如图9b的第二红外图像910所示，由于脱气问题，在键合后实施的退火之后，可观察到大量的空洞。其原因在于，封入多孔PECVD二氧化硅层内的水(H2O)后续与Si-OH键反应，从而生成二氧化硅(SiO2)和氢气(H2)。该氢气封于键合界面内，并以多个空洞的形式呈现。此外，封入二氧化硅层的H2O蒸发后，以蒸汽形式封入键合界面内。因此，为了防止上述问题，此处提出在各PECVD二氧化硅层上额外沉积电绝缘材料(如Si3N4)薄层，相应地，图9c和图9d分别为按上述方式键合的晶片对以及实施键合后退火之后的晶片对的相应红外图像920，930。如图9d所示，通过分别在PECVD二氧化硅层上附加电绝缘材料层可有利地实现无空洞键合。
4.无空洞图形化SOI与III-V族/硅的集成
采用第2节和第3节所述本发明方法的第一变形方法1000示于图10。变形方法1000自第一实施方式方法200调整而得，其中，步骤1002～1006与方法200的步骤202～206类似，因此为了简洁起见不再赘述。在下一步骤1008中(随步骤1006中对第一半导体衬底250刻蚀之后)，将氧化物埋层254自CMOS器件层252去除，并在CMOS器件层252上沉积电介质材料层1050(如PECVD二氧化硅)，以替代被去除的氧化物埋层254。电介质材料层1050可称为第一PECVD二氧化硅层1050，并在之后接受化学机械平坦化处理。然后，在第一PECVD二氧化硅层1050上沉积第一电绝缘材料层1052a(如Si3N4)。
在下一步骤1010中，提供第二半导体衬底260，但稍作如下改变：在第二半导体衬底260的PECVD二氧化硅层262(即第二PECVD二氧化硅层262)上沉积第二电绝缘材料层1052b(如Si3N4)。之后，将第一和第二半导体衬底250，260键合于一起，以形成结合衬底1054，该过程包括将第一和第二PECVD二氧化硅层1050，262键合在一起。更具体而言，将第一和第二PECVD二氧化硅层1050，262分别沉积有第一和第二电绝缘材料层1052a，1052b的相应表面键合于一起(并可按照需要进一步实施退火)。如此，在第一和第二电绝缘材料层1052a，1052b之间形成了键合界面。在步骤1012中，与上述步骤210类似，将承载衬底258自结合衬底1054移除，以形成最终衬底1056。
如图11的图像1100所示，通过用于解决针形孔洞及脱气问题的第一变形方法1000，获得例示无空洞图形化SOI在GaN/Si衬底上的集成体。还需理解的是，通过该双层转移工艺，可实现硅CMOS和III-V族化合物半导体在通用硅基平台上的集成。第一变形方法1000的优点包括，允许可接受的预算热量，以及III-V族和CMOS晶片的并行处理。
以下参考图12，对图2中方法200根据第三实施方式的第二变形方法1200进行描述。第二变形方法1200自第一实施方式方法200调整而得，其中，步骤1202～1206与方法200的步骤202～206类似，因此为了简洁起见不再赘述。在下一步骤1208中(随步骤1206中对第一半导体衬底250刻蚀之后)，将氧化物埋层254自CMOS器件层252去除(例如，使用HF溶液等刻蚀剂)，由于氧化物埋层254可能发生轻微过刻蚀，从而具有缺陷。之后，在CMOS器件层252上沉积足够厚度的电介质材料层1250(如PECVD二氧化硅)，以代替被除去的氧化物埋层254。电介质材料层1250可称为PECVD二氧化硅层，并接受化学机械平坦化处理。
在下一步骤1210中，提供第二半导体衬底260，但稍作如下改变：本例中第二半导体衬底260不包括之前第一实施方式中的PECVD二氧化硅层262。随后，将第一和第二半导体衬底250，260键合于一起，以形成结合衬底1252，其中，通过将第一半导体衬底250的PECVD二氧化硅层1250与第二半导体衬底260的第二晶片材料层264(并可按照需要进一步实施退火)而形成键合界面。在步骤1212中，与上述步骤210类似，将承载衬底258自结合衬底1252移除，以形成最终衬底1254。
此外，还公开图2中方法200根据第四实施方式的第三变形方法。该第三变形方法与图2中方法200非常类似，除了在步骤206之后及步骤208之前，在氧化物埋层254(如上所述，该层可能因步骤206的过刻蚀而存在缺陷)上沉积额外电介质材料层(如PECVD二氧化硅)。如此，在步骤208中，第一半导体衬底250的所述额外电介质材料层与第二半导体衬底260的PECVD二氧化硅层262之间形成键合界面。
图17所示为图2中方法200根据第五实施方式的第四变形方法1700。第四变形方法1700的步骤1702～1708与方法200的步骤20～208类似，因此为了简洁起见不再赘述。在下一步骤1710中，去除结合衬底268的第三晶片材料层266(例如使用机械研磨与四甲基氢氧化铵溶液刻蚀两者的结合)，以暴露第二晶片材料层264。在步骤1712中，在暴露的第二晶片材料层264上沉积电介质材料层1750(如PECVD二氧化硅)。在下一步骤1714中，提供第三半导体衬底1752，该衬底包括第一晶片材料层1754(不同于硅)，以及第二晶片材料层1756。第一晶片材料层1754为III-V族半导体材料，其可(例如)包括GaN，GaAs，InGaAs等。具体而言，根据需要，第一晶片材料层1754既可与第二半导体衬底260的第二晶片材料层264相同，也可与其不同。第三半导体衬底1752的第二晶片材料层1756为硅基衬底。其后，在同一步骤1714中，将第三半导体衬底1752与结合衬底268相键合，从而获得第二结合衬底1758，其中，在第三半导体衬底1752的第一晶片材料层1754与在步骤1712中沉积的电介质材料层1750之间形成键合界面。但是，此外还应该理解的是，这并不应理解为限制，如果需要，还可替代性地使用以上各种不同的可实现电介质至电介质键合的方法实现所述键合界面(如以上各实施方式的公开内容)。在步骤1716中，与上述步骤210类似，将承载衬底258自第二结合衬底1758移除，以形成最终衬底1760。因此，应当理解的是，根据第四变形方法1700，可以以与上述相同的方式，在最终衬底1760中按照需要形成任意数量的III-V族材料层(如三层或四层)。
有利地，本发明方法200(以及以上公开的其各种变形)可通过双层转移工艺实现III-V族化合物半导体(如基于InGaAs/GaN的半导体)与SOI-CMOS(在SOI上)在通用硅基衬底(如200mm直径)上的集成，以形成混合衬底。总而言之，首先将SOI-CMOS临时键合至承载衬底，以实现SOI-CMOS-承载衬底，然后再将III-V族/硅衬底键合至该SOI-CMOS-承载衬底。应当理解的是，虽然氧化物至氧化物可用作键合媒介，但不应理解为限制。如上所述，还可使用其他可替代的氧化物至氧化物键合的组合(如热二氧化硅至PECVD二氧化硅键合，或PECVD二氧化硅至PECVD二氧化硅键合)。此外，为了实现高于1000mJ/cm2的键合强度，可将键合晶片对在300℃及大气压下的氮气环境中退火约3小时。最后，在除去所述承载衬底后，可实现通用硅基衬底上为SOI-CMOS且SOI-CMOS上为无空洞III-V族/硅的结构。
为了实现以上公开的实施方式，应当理解的是，已有目的地对以下键合类型的适用性进行了调查：(1)带氮化物键合层PECVD二氧化硅至带PECVD二氧化硅层氮化物的键合；(2)带热氧化物层的PECVD二氧化硅层的键合；(3)PECVD二氧化硅层至PECVD二氧化硅层的键合；(4)PECVD二氧化硅/热氧化物层至半导体衬底的键合；以及半导体衬底至半导体衬底的键合。
虽然本发明已通过附图和以上说明进行了详细的图示和描述，但这些图示和描述应视为说明或示例目的，而不应视为限制目的。本发明不限于所公开的实施方式。本领域技术人员在实践所要求保护的发明时，可理解并实现所公开实施方式的其它变型。
举例而言，在将承载衬底258键合至CMOS器件层252沉积有电介质材料的一面上之前，还可在承载衬底258的两面分别沉积相应电介质材料(如二氧化硅)层。所沉积的每一电介质材料层均可实施热氧化并具有约100nm的厚度。另外，在以上所述的任何实施方式中，沉积于第一和第二半导体衬底250，260上的任何电绝缘材料/电介质材料层的厚度均可按照相应形成的最终衬底的设计用途的要求变化。此外，在第二实施方式中所公开的在电介质材料层上沉积电绝缘材料层以获得无空洞键合(如需要)的步骤也可理解为可适当应用于其余实施方式。在图17的第四变形方法1700中，第三半导体衬底1752也可已经包含形成于第一晶片材料层1754上的电介质材料层(如PECVD二氧化硅)，如此，步骤1714所得键合界面可相应地(修正为)形成于第三半导体衬底1752的该电介质材料层与步骤1712中所沉积的电介质材料层1750之间。
再次，在所有上述实施方式中，均隐含式假定CMOS器件层252还包括覆盖电介质层(即本领域中通常称为层间电介质(ILD)或金属间电介质(IMD)的电介质层)，该电介质层设置于CMOS器件层252与氧化物埋层254接触的第二面的相对第一面上。然而，如果该层间电介质/金属间电介质在步骤202，1002，1202或1702中并未包含于CMOS器件层252，则其在步骤204，1004，1204或1704实施前沉积于处理晶片258上，或沉积于CMOS器件层252的第一面上，或者同时沉积于处理晶片258和CMOS器件层252的第一面上。
此外，应当理解的是，第二晶片材料264或第一晶片材料层1754(第四变形方法1700中所述)无需总为III-V族半导体材料，相反，第二晶片材料264(或第一晶片材料层1754)可单纯为任何合适的材料(不同于硅)，例如，IV族材料(如锗)，合适的电池/存储材料，有机物或II-VI族半导体等。
此外，所述一部分处理的CMOS器件层252可以为任何种类的SOI，例如下至超薄SOI/FDSOI(厚度约5～10nm)，上至厚层或块状层(例如约5μm)。同样地，氧化物埋层254的厚度可为约100nm～3μm。另一方面，第三半导体衬底1752的第一晶片材料256，第三晶片材料266或第二晶片材料层1756可可选由蓝宝石类晶片等非硅基材料形成，该蓝宝石类晶片可实现蓝宝石上硅(SOS)衬底。

Claims (42)

1.一种衬底制造方法，其特征在于，包括：
(1)提供第一半导体衬底，所述第一半导体衬底包括已至少部分处理的CMOS器件层，第一晶片材料层以及位于所述已至少部分处理的CMOS器件层和所述第一晶片材料层之间的第一电介质材料层；
(2)将承载衬底键合至所述已至少部分处理的CMOS器件层，并去除所述第一晶片材料层，
其中去除所述第一晶片材料层包括：
使用机械研磨去除所述第一晶片材料层的至少一部分；
在所述承载衬底上沉积一层保护材料；以及
刻蚀键合有所述承载衬底的所述第一半导体衬底，以去除所述第一晶片材料层的任何残余部分；
(3)提供第二半导体衬底，所述第二半导体衬底具有不同于硅的第二晶片材料层；
(4)通过将所述第二晶片材料层键合至所述已至少部分处理的CMOS器件层而将所述第一半导体衬底和所述第二半导体衬底键合，以形成结合衬底，
其中，将所述第二晶片材料层键合至所述已至少部分处理的CMOS器件层包括：
在刻蚀所述第一半导体衬底之后，去除所述第一电介质材料层；
在所述已至少部分处理的CMOS器件层上沉积第二电介质材料层，以取代已去除的所述第一电介质材料层；
在所述第二电介质材料层上形成电绝缘材料层；以及
将所述第二电介质材料层键合至所述第二半导体衬底的第二晶片材料层，以形成所述结合衬底；以及
(5)将所述承载衬底从所述结合衬底移除，以暴露所述已至少部分处理的CMOS器件层的至少一部分。
2.如权利要求1所述的方法，其特征在于，所述不同于硅的第二晶片材料层包括III-V族半导体材料，或由不同的III-V族半导体材料结合而形成的材料。
3.如权利要求2所述的方法，其特征在于，所述III-V族半导体材料包括GaN，InGaP，AlGaAs，InGaAsP，InGaN，AlGaN，GaAs，或InGaAs。
4.如权利要求1所述的方法，其特征在于，所述第一晶片材料包括硅。
5.如权利要求1所述的方法，其特征在于，所述承载衬底包括由硅形成。
6.如权利要求1所述的方法，其特征在于，在步骤(2)的所述键合前，还包括：
对所述第一半导体衬底和所述承载衬底实施等离子体激活；
以去离子流体清洗等离子体激活后的所述第一半导体衬底和承载衬底；以及
干燥清洗后的所述第一半导体衬底和承载衬底。
7.如权利要求6所述的方法，其特征在于，所述去离子流体为去离子水。
8.如权利要求6所述的方法，其特征在于，干燥所述第一半导体衬底和承载衬底包括旋转干燥。
9.如权利要求6所述的方法，其特征在于，实施等离子体激活包括在所述第一半导体衬底和所述承载衬底上使用气体等离子体。
10.如权利要求9所述的方法，其特征在于，所述气体等离子体包括氮气等离子体，氧气等离子体，氩气等离子体，氢气等离子体或氦气等离子体。
11.如权利要求1所述的方法，其特征在于，还包括：
在所述第一半导体衬底和承载衬底上使用紫外臭氧，以代替等离子体激活。
12.如权利要求1所述的方法，其特征在于，在步骤(2)之后及步骤(4)之前，还包括对键合有所述承载衬底的所述第一半导体衬底进行退火，以提高所述承载衬底与所述已至少部分处理的CMOS器件层之间的键合强度。
13.如权利要求12所述的方法，其特征在于，所述退火使用选自氧气、氢气、氮气、氢气与氮气的混合气体以及氩气的气体。
14.如权利要求13所述的方法，其特征在于，所述退火使用温度为300℃且压力为大气压的氮气。
15.如权利要求1所述的方法，其特征在于，所述保护材料包括
Figure FDA0002751955560000031
B3-25，二氧化硅或氮化硅。
16.如权利要求1所述的方法，其特征在于，在刻蚀所述第一半导体衬底之后还包括，以设置功率为800W的氧气等离子体从所述承载衬底上去除所述保护材料。
17.如权利要求1所述的方法，其特征在于，在刻蚀所述第一半导体衬底之后还包括，以丙酮、甲基异戊基酮或甲基乙基酮从所述承载衬底上去除所述保护材料。
18.如权利要求1所述的方法，其特征在于，刻蚀所述第一半导体衬底包括使用湿法刻蚀或干法刻蚀。
19.如权利要求18所述的方法，其特征在于，所述湿法刻蚀包括将键合有所述承载衬底的所述第一半导体衬底置于四甲基氢氧化铵溶液中。
20.如权利要求19所述的方法，其特征在于，所述溶液加热至80℃的温度。
21.如权利要求1所述的方法，其特征在于，所述第一半导体衬底包括绝缘体上硅衬底。
22.如权利要求1所述的方法，其特征在于，所述第二半导体衬底的一部分由硅基材料形成。
23.如权利要求1所述的方法，其特征在于，去除所述第一电介质材料层包括使用刻蚀剂去除，所述刻蚀剂包括氢氟酸。
24.如权利要求1所述的方法，其特征在于，在将所述第二电介质材料层键合至所述第二半导体衬底的第二晶片材料层之后还包括：
对所述结合衬底实施退火，以提高已键合的所述第二电介质材料层及所述第二半导体衬底的所述第二晶片材料层之间的键合强度。
25.如权利要求1所述的方法，其特征在于，步骤(1)中的所述第一半导体衬底还包括位于所述已至少部分处理的CMOS器件层和所述第一晶片材料层之间的第一电介质材料层，步骤(4)包括：
在刻蚀所述第一半导体衬底之后，去除所述第一电介质材料层；
在所述已至少部分处理的CMOS器件层上沉积第二电介质材料层，以取代已去除的所述第一电介质材料层；
在所述第二半导体衬底的第二晶片材料层上沉积第三电介质材料层；以及
将所述第二电介质材料层键合至所述第三电介质材料层，以形成所述结合衬底。
26.如权利要求25所述的方法，其特征在于，在将所述第二电介质材料层键合至所述第三电介质材料层之前还包括：
在所述第二电介质材料层和所述第三电介质材料层上分别形成电绝缘材料层。
27.如权利要求1所述的方法，其特征在于，所述电绝缘材料层包括氮化硅。
28.如权利要求26所述的方法，其特征在于，在将所述第二电介质材料层键合至所述第三电介质材料层之后还包括：
对所述结合衬底实施退火，以提高已键合的所述第二电介质材料层和所述第三电介质材料层之间的键合强度。
29.如权利要求1至28中任一项所述的方法，其特征在于，沉积所述第二电介质材料层/所述第三电介质材料层包括：
利用等离子体增强化学气相沉积工艺沉积所述第二电介质材料层/所述第三电介质材料层；以及
通过化学机械研磨平坦化所沉积的第二电介质材料层/所沉积的第三电介质材料层。
30.如权利要求1所述的方法，其特征在于，所述第一电介质材料层的材料选自氧化铝、氮化铝、二氧化硅、合成金刚石及氮化硼。
31.如权利要求1所述的方法，其特征在于，步骤(5)包括：
使用机械研磨去除所述承载衬底的至少一部分；以及
刻蚀所述结合衬底，以去除所述承载衬底的任何残余部分。
32.如权利要求1所述的方法，其特征在于，步骤(3)包括：
利用金属有机化学气相沉积或分子束外延法外延生长所述第二晶片材料层。
33.如权利要求1所述的方法，其特征在于，步骤(4)包括：
对所述结合衬底实施退火，以提高所述第二晶片材料层与所述已至少部分处理的CMOS器件层之间的键合强度。
34.如权利要求24所述的方法，其特征在于，所述退火使用选自氧气、氢气、氮气、氢气与氮气的混合气体以及氩气的气体。
35.如权利要求1所述的方法，其特征在于，所述第二半导体衬底包括与所述第二晶片材料层相邻设置的第三晶片材料层，在步骤(4)之后及步骤(5)之前，还包括：
(6)去除所述第三晶片材料层，以暴露出所述第二晶片材料层；
(7)在暴露出的所述第二晶片材料层上沉积电介质材料层；
(8)提供至少一个其他半导体衬底，所述其他半导体衬底具有不同于硅的第四晶片材料层；以及
(9)通过将所述第四晶片材料层键合至所述电介质材料层而将所述其他半导体衬底键合至所述结合衬底。
36.如权利要求35所述的方法，其特征在于，所述第三晶片材料层包括硅。
37.如权利要求35所述的方法，其特征在于，所述第四晶片材料层与所述第二晶片材料层的材料相同或不同。
38.如权利要求35所述的方法，其特征在于，所述不同于硅的第四晶片材料层包括III-V族半导体材料，或由不同的III-V族半导体材料结合而形成的材料。
39.如权利要求38所述的方法，其特征在于，所述III-V族半导体材料包括GaN，InGaP，AlGaAs，InGaAsP，InGaN，AlGaN，GaAs，或InGaAs。
40.如权利要求35所述的方法，其特征在于，所述其他半导体衬底包括位于所述第四晶片材料层上的电介质材料层，步骤(9)包括将位于所述第四晶片材料层上的所述电介质材料层键合至沉积于已暴露的第二晶片材料层上的所述电介质材料层。
41.如权利要求1所述的方法，其特征在于，在实施键合步骤之前还包括，对相应沉积的电介质材料层进行致密化。
42.如权利要求41所述的方法，其特征在于，所述致密化在300℃～850℃的温度及气体环境中实施。
CN201580037075.XA 2014-07-08 2015-07-06 衬底制造方法 Active CN107004639B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201462021810P 2014-07-08 2014-07-08
US62/021,810 2014-07-08
PCT/SG2015/050198 WO2016007088A1 (en) 2014-07-08 2015-07-06 Method of manufacturing a substrate

Publications (2)

Publication Number Publication Date
CN107004639A CN107004639A (zh) 2017-08-01
CN107004639B true CN107004639B (zh) 2021-02-05

Family

ID=55064575

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580037075.XA Active CN107004639B (zh) 2014-07-08 2015-07-06 衬底制造方法

Country Status (5)

Country Link
US (1) US10049947B2 (zh)
JP (1) JP6751385B2 (zh)
CN (1) CN107004639B (zh)
SG (1) SG11201610771SA (zh)
WO (1) WO2016007088A1 (zh)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI566328B (zh) * 2013-07-29 2017-01-11 高效電源轉換公司 具有用於產生附加構件之多晶矽層的氮化鎵電晶體
KR102632041B1 (ko) 2015-09-04 2024-02-01 난양 테크놀러지컬 유니버시티 기판을 인캡슐레이션하는 방법
EP3378094B1 (en) * 2015-11-20 2021-09-15 Globalwafers Co., Ltd. Manufacturing method of smoothing a semiconductor surface
JP7201141B2 (ja) * 2016-01-20 2023-01-10 マサチューセッツ インスティテュート オブ テクノロジー キャリア基板上のデバイスの製造
KR101787435B1 (ko) * 2016-02-29 2017-10-19 피에스아이 주식회사 나노 로드 제조방법
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
DE102016109459B4 (de) * 2016-05-23 2019-06-13 X-Fab Semiconductor Foundries Ag Optimierter Transfer Print (Überführungsdruck) zwischen Trägersubstraten als Verfahren, Trägersubstrat und mikro-technisches Bauelement
WO2018031995A1 (en) 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
JP7079940B2 (ja) * 2017-01-13 2022-06-03 マサチューセッツ インスティテュート オブ テクノロジー ピクセル化ディスプレイ用多層構造体を形成する方法およびピクセル化ディスプレイ用多層構造体
US10490471B2 (en) 2017-07-06 2019-11-26 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
CN109698154B (zh) * 2017-10-20 2020-12-15 中芯国际集成电路制造(上海)有限公司 芯片封装方法及芯片封装结构
CN108054200A (zh) * 2017-12-21 2018-05-18 深圳市麦思浦半导体有限公司 一种功率器件的衬底的制造方法和控制器
CN108321081B (zh) * 2018-02-01 2023-05-30 赵中阳 一种复合衬底及复合衬底的制作方法
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US12062700B2 (en) 2018-04-04 2024-08-13 Qorvo Us, Inc. Gallium-nitride-based module with enhanced electrical performance and process for making the same
US12046505B2 (en) 2018-04-20 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
CN118213279A (zh) 2018-07-02 2024-06-18 Qorvo美国公司 Rf半导体装置及其制造方法
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
CN109449172A (zh) * 2018-10-16 2019-03-08 德淮半导体有限公司 晶圆键合方法
CN109346495A (zh) * 2018-11-21 2019-02-15 德淮半导体有限公司 晶圆键合方法
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11851325B2 (en) * 2018-11-30 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for wafer bonding
US12046570B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12057374B2 (en) 2019-01-23 2024-08-06 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046483B2 (en) * 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
CN113632209A (zh) 2019-01-23 2021-11-09 Qorvo美国公司 Rf半导体装置和其制造方法
CN109830484B (zh) * 2019-01-28 2020-10-16 浙江大学 一种soi结构及其制作工艺
US20220293820A1 (en) 2019-09-27 2022-09-15 New Silicon Corporation Pte Ltd Method for fabricating a semiconductor device and the semiconductor device thereof
US12074086B2 (en) 2019-11-01 2024-08-27 Qorvo Us, Inc. RF devices with nanotube particles for enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
CN111370321A (zh) * 2020-02-07 2020-07-03 中国科学院微电子研究所 衬底键合方法、三维集成基板及电路、电子设备和芯片
WO2022023630A1 (fr) * 2020-07-28 2022-02-03 Soitec Procede de report d'une couche mince sur un substrat support muni d'une couche de piegeage de charges
US20220209498A1 (en) * 2020-12-30 2022-06-30 Transwave Photonics, Llc. Quantum cascade laser devices with improved heat extraction
US12062571B2 (en) 2021-03-05 2024-08-13 Qorvo Us, Inc. Selective etching process for SiGe and doped epitaxial silicon

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993008597A1 (en) * 1991-10-15 1993-04-29 Asea Brown Boveri Ab A semiconductor device, a semiconductor wafer for manufacturing a semiconductor device and a method for manufacturing such a semiconductor wafer
CN101901753A (zh) * 2010-06-25 2010-12-01 上海新傲科技股份有限公司 一种带有绝缘埋层的厚膜材料的制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4027740B2 (ja) * 2001-07-16 2007-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2005322745A (ja) * 2004-05-07 2005-11-17 Sony Corp 半導体素子、半導体素子の製造方法、固体撮像素子、並びに固体撮像素子の製造方法
FR2888663B1 (fr) * 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant
US20070042566A1 (en) * 2005-08-03 2007-02-22 Memc Electronic Materials, Inc. Strained silicon on insulator (ssoi) structure with improved crystallinity in the strained silicon layer
US7485968B2 (en) * 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
JP5366517B2 (ja) * 2007-12-03 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8193071B2 (en) 2008-03-11 2012-06-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2010287817A (ja) 2009-06-15 2010-12-24 Shin-Etsu Chemical Co Ltd Ｇｅ膜付きＳＯＩ基板の製造方法及びＧｅ膜付きＳＯＩ基板
US20110299166A1 (en) 2010-06-07 2011-12-08 Aegis Lightwave, Inc. Thermally Tunable Optical Filter with Single Crystalline Spacer Fabricated by Fusion Bonding
US8536021B2 (en) * 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
JP6019599B2 (ja) * 2011-03-31 2016-11-02 ソニー株式会社 半導体装置、および、その製造方法
TWI509713B (zh) * 2011-03-31 2015-11-21 Soitec Silicon On Insulator 形成結合的半導體結構之方法及用該方法所形成之半導體結構
JP5417399B2 (ja) * 2011-09-15 2014-02-12 信越化学工業株式会社 複合ウェーハの製造方法
US8865507B2 (en) * 2011-09-16 2014-10-21 Sionyx, Inc. Integrated visible and infrared imager devices and associated methods
US9685513B2 (en) * 2012-10-24 2017-06-20 The United States Of America, As Represented By The Secretary Of The Navy Semiconductor structure or device integrated with diamond

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993008597A1 (en) * 1991-10-15 1993-04-29 Asea Brown Boveri Ab A semiconductor device, a semiconductor wafer for manufacturing a semiconductor device and a method for manufacturing such a semiconductor wafer
CN101901753A (zh) * 2010-06-25 2010-12-01 上海新傲科技股份有限公司 一种带有绝缘埋层的厚膜材料的制备方法

Also Published As

Publication number Publication date
US20170200648A1 (en) 2017-07-13
JP2017525149A (ja) 2017-08-31
WO2016007088A1 (en) 2016-01-14
SG11201610771SA (en) 2017-01-27
JP6751385B2 (ja) 2020-09-02
CN107004639A (zh) 2017-08-01
US10049947B2 (en) 2018-08-14

Similar Documents

Publication Publication Date Title
CN107004639B (zh) 衬底制造方法
Liang et al. Low-temperature, strong SiO 2-SiO 2 covalent wafer bonding for III–V compound semiconductors-to-silicon photonic integrated circuits
US6911375B2 (en) Method of fabricating silicon devices on sapphire with wafer bonding at low temperature
Liang et al. Highly efficient vertical outgassing channels for low-temperature InP-to-silicon direct wafer bonding on the silicon-on-insulator substrate
JP6650463B2 (ja) 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法
CN118633153A (zh) 元件的直接接合和解接合
US9881832B2 (en) Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof
US6455398B1 (en) Silicon on III-V semiconductor bonding for monolithic optoelectronic integration
KR100996539B1 (ko) 산소 종을 제거하기 위해 열 처리를 이용하여 접합된 기판 구조물을 제조하는 방법 및 구조
KR100893182B1 (ko) 웨이퍼 세정방법
US10141284B2 (en) Method of bonding semiconductor substrates
US7575988B2 (en) Method of fabricating a hybrid substrate
JP2008021971A (ja) 電子工学、光学または光電子工学に使用される２つの基板を直接接合する方法
KR101311332B1 (ko) 임시 반도체 구조 본딩 방법들 및 관련 본딩된 반도체 구조들
US20040126993A1 (en) Low temperature fusion bonding with high surface energy using a wet chemical treatment
JP2008547203A (ja) 加工基板上へのシリコンＣＭＯＳ及びＡｌＧａＮ／ＧａＮ広帯域増幅器を集積する新規方法
JP2019511834A (ja) 接合インターフェースを横断する電荷輸送のための構造、システムおよび方法
JP2014103291A (ja) 半導体装置の製造方法
JP6511516B2 (ja) ゲルマニウム・オン・インシュレータ基板の製造方法
Lee et al. Monolithic integration of Si-CMOS and III-V-on-Si through direct wafer bonding process
Lee et al. Monolithic integration of III–V HEMT and Si-CMOS through TSV-less 3D wafer stacking
KR101671316B1 (ko) 기판 처리 방법 및 기억 매체
JP6334777B2 (ja) 半導体装置の製造方法
KR100253583B1 (ko) 접합형 에스. 오. 아이 웨이퍼 제조방법
TW201729355A (zh) 製造混合式基材的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant