JP6650463B2 - 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法 - Google Patents

電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法 Download PDF

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Description

本願は、２０１４年１１月１８日に出願された米国仮特許出願第６２／０８１，３５８号に基づく優先権を主張するものであり、出典明示により、そのすべての開示内容は本明細書に組み込まれる。
本発明は、一般に、半導体ウェハー製造の分野に関する。より具体的には、本発明は、半導体・オン・インシュレーター（例えば、シリコン・オン・インシュレーター）構造体の製造に用いるハンドル基板の製造方法に関し、さらに詳しくは、半導体・オン・インシュレーター構造体のハンドルウェハーの電荷トラップ層の製造方法に関する。
半導体ウェハーは、単結晶インゴット（例えばシリコンインゴット）から一般的に製造されるが、その単結晶インゴットには、トリミングと研磨により、後の手順でウェハーを適切に配向させるための１つ以上のフラットとノッチが設けられている。次いで、インゴットは、個々のウェハーに切り出される。本明細書では、シリコンから作製された半導体ウェハーについて説明しているが、他の材料、例えば、ゲルマニウム、炭化ケイ素、シリコンゲルマニウム、またはガリウム砒素等の他の材料を用いて、半導体ウェハーを用意してもよい。
半導体ウェハー（例えば、シリコンウェハー）は、複合層構造の製造に用いることができる。複合層構造（例えば、半導体・オン・インシュレーター、より具体的にはシリコン・オン・インシュレーター（ＳＯＩ）構造）は、一般的に、ハンドルウェハーまたはハンドル層、デバイス層、および、ハンドル層とデバイス層との間の絶縁（すなわち、誘電性）膜（典型的には酸化物層）を有している。一般的に、デバイス層の厚さは、０．０１μｍ以上２０μｍ以下であり、例えば０．０５μｍ以上２０μｍ以下である。一般的に、シリコン・オン・インシュレーター（ＳＯＩ）、シリコン・オン・サファイヤ（ＳＯＳ）、およびシリコン・オン・クオーツ等の複合層構造は、２つのウェハーを密着させた後、熱処理により接合を強化することにより製造される。
熱アニール後、その接合構造にさらなる処理を行うことで、ドナーウェハーの大部分が除去され、層転写が行われる。例えば、エッチングまたは研磨等のウェハー薄化技術を用いることができ、それはバックエッチＳＯＩ（すなわち、ＢＥＳＯＩ）と呼ばれることが多く、その方法では、シリコンウェハーがハンドルウェハーに接合され、次いでハンドルウェハーの上にシリコンの薄膜だけが残るまでゆっくりとシリコンウェハーがエッチング除去される。例えば、米国特許第５，１８９，５００号を参照されたい。その開示内容は、出典明示により、そのすべての内容が本明細書に組み込まれる。この方法は、時間がかかり、コストも高く、基板の１つを廃棄する、そして一般的に、数ミクロンより薄い層では、適切な厚さ均一性が得られない。
層転写を達成するための別の一般的な方法では、水素注入と、それに続く熱による層分割を用いる。粒子（例えば、水素原子、または水素原子とヘリウム原子の組み合わせ）がドナーウェハーの前表面の下の所定の深さまで注入される。その注入された粒子は、それら粒子が注入された所定の深さで、ドナーウェハーに劈開面を形成する。ドナーウェハーの表面を洗浄して、注入プロセスの間にウェハーに堆積した有機化合物を除去する。
次いで、ドナーウェハーの前表面はハンドルウェハーに接合され、親水性結合プロセスを通じて接合ウェハーが形成される。接合前に、ドナーウェハーおよび／またはハンドルウェハーは、その表面を、例えば酸素または窒素を含むプラズマに暴露することにより、活性化される。プラズマへの暴露により、しばしば表面活性化と呼ばれるプロセスにより表面の構造が改質されるが、その表面活性化により、ドナーウェハーとハンドルウェハーの一方または両方の表面が親水性となる。次に、それらウェハーはともに押圧され、両者は接合される。その接合の力は比較的弱いので、次の処理を行う前に強化しておく必要がある。
いくつかのプロセスでは、ドナーウェハーとハンドルウェハー（すなわち、接合ウェハー）の間の親水性接合は、接合ウェハー対を加熱またはアニールすることにより強化される。いくつかのプロセスでは、例えば、概ね３００℃以上５００℃以下の低温で、ウェハー接合が行われてもよい。いくつかのプロセスでは、例えば、概ね８００℃以上１１００℃以下の高温で、ウェハー接合が行われてもよい。昇温により、隣接するドナーウェハーとハンドルウェハーの表面間に共有結合が形成され、ドナーウェハーとハンドルウェハーとの間の接合が強化される。接合ウェハーの加熱またはアニールと同時に、ドナーウェハーに先に注入された粒子により、劈開面が弱くなる。
次いで、ドナーウェハーの一部は、劈開面に沿って接合ウェハーから分離され（すなわち、劈開され）、ＳＯＩウェハーを形成する。接合ウェハーを治具内に配置することにより劈開を行うことができる。その治具は、接合ウェハーの対向面に対して垂直に機械的力を加えることで、接合ウェハーからドナーウェハーの一部を引き離す。いくつかの方法では、機械的な力を加えるために、吸着カップが用いられる。劈開面に沿った亀裂の伝播を開始するために、劈開面における接合ウェハーの端部に機械的な楔を適用することにより、ドナーウェハーの一部の分離を開始させる。次いで、吸着カップにより加えられる機械的な力により、接合ウェハーからドナーウェハーの一部が引き離されることで、ＳＯＩウェハーが形成される。
別の方法では、代わりに、所定時間、昇温に供することで、接合ウェハーからドナーウェハーの一部を分離することができる。昇温に曝すことで、劈開面に沿って亀裂の発生と伝播が起こり、ドナーウェハーの一部を分離することができる。この方法では、転写層の均一性が向上するとともに、ドナーウェハーのリサイクルが可能になるが、通常、注入されかつ接合されたウェハー対を５００℃に近い温度まで加熱する必要がある。
アンテナスイッチ等のＲＦ関連装置用の高抵抗率の半導体・オン・インシュレーター（例えば、シリコン・オン・インシュレーター）を利用することで、コストと集積化に関し、従来の基板を超える利点が得られる。寄生電力損失を低減し、かつ高周波用途に導電性基板を用いる場合に生じる高周波歪みを最小化するために、十分とは言えないが、抵抗率の高い基板を用いることが必要である。そのため、ＲＦ装置用のハンドルウェハーの抵抗率は、通常、約５００Ω・ｃｍよりも大きい。図１を参照すると、シリコン・オン・インシュレーター構造体２は、非常に高抵抗率のシリコンウェハー４、埋込酸化物（ＢＯＸ）層６、およびシリコンデバイス層１０を有している。そのような基板では、自由キャリア（電子またはホール）を発生させる、導電性の高い電荷反転層または電荷蓄積層１２がＢＯＸ／ハンドル界面で形成されやすく、これにより、基板の有効抵抗率が低下し、寄生電力損失が生じるとともに、デバイスをＲＦ周波数で動作させる時にデバイスの非線形性が生じる。これらの反転／蓄積層は、ＢＯＸ固定電荷、酸化物トラップ電荷、界面トラップ電荷、およびさらにデバイス自身に印加されたＤＣバイアスに起因するものである可能性がある。
そのため、表面に非常に近い領域であっても基板の高い抵抗率が維持されるように、誘導されたいずれかの反転層または蓄積層中で電荷をトラップする方法が必要とされている。高抵抗率のハンドル基板と埋込酸化物（ＢＯＸ）との間の電荷トラップ層（ＣＴＬ）が、ＳＯＩウェハーを用いて製造したＲＦデバイスの性能を向上させることができる。これらの捕捉性の高い界面層を形成する多くの方法が提案されている。例えば、図２を参照すると、ＲＦデバイス用のＣＴＬを有する半導体・オン・インシュレーター２０（例えば、シリコン・オン・インシュレーター、またはＳＯＩ）を形成する方法の１つは、抵抗率の高いシリコン基板の上にアンドープの多結晶シリコン膜２８を堆積させることと、次いで、酸化物２４とその上に設けられた最上層のシリコン層２６の積層体を形成することに基づくものである。多結晶シリコン層２８は、シリコン基板２２と埋込酸化物層２４との間で欠陥の多い層として機能する。図２を参照すると、シリコン・オン・インシュレーター構造体２０において、高抵抗率基板２２と埋込酸化物層２４との間の電荷トラップ層２８として用いられる多結晶シリコン膜が図示されている。別の方法では、重イオンが注入されて、表面付近にダメージ層が形成されている。デバイス、例えば高周波デバイスが、上部シリコン層２６に形成されている。
学術研究では、酸化物膜と基板との間に多結晶シリコン層を設けることにより、デバイスの分離性が向上すること、伝送ライン損失が減少すること、および高周波歪みが低減されることが示されている。例えば、以下の文献を参照されたい。
H. S. Gamble, et al. “Low-loss CPW lines on surface stabilized high resistivity silicon,” Microwave Guided Wave Lett., 9(10), pp. 395-397, 1999.
D. Lederer, R. Lobet and J. P. Raskin, “Enhanced high resistivity SOI wafers for RF applications,” IEEE Intl. SOI Conf., pp. 46-47, 2004.
D. Lederer and J. P. Raskin, “New substrate passivation method dedicated to high resistivity SOI wafer fabrication with increased substrate resistivity,” IEEE Electron Device Letters, vol. 26, no. 11, pp.805-807, 2005.
D. Lederer, B. Aspar, C. Laghae and J.-P. Raskin, “Performance of RF passive structures and SOI MOSFETs transferred on a passivated HR SOI sunstrate,” IEEE International SOI Conference, pp. 29-30, 2006.
Daniel C. Kerret al. “Identification of RF harmonic distortion on Si substrate and its reduction using a trap-rich layer”, Silicon Monolithic Integrated Circuits in RF Systems, 2008, SiRF2008 (IEEE Topical Meeting), pp. 151-154, 2008.
多結晶シリコンの電荷トラップ層の特性は、半導体・オン・インシュレーター（例えば、シリコン・オン・インシュレーター）が受ける熱処理に依存している。これらの方法で発生する問題として、ウェハーを作製し、かつその上にデバイスを構築するために必要とされる熱処理をウェハーに対して行うことで、層および界面における欠陥密度がアニールにより消失し、電荷トラップの効果が弱くなる、ということがある。したがって、多結晶シリコンＣＴＬの有効性は、ＳＯＩが受ける熱処理に依存している。実際には、ＳＯＩ作製とデバイスプロセスのサーマルバジェット(thermal budget)が非常に大きいので、従来の多結晶シリコンにおける電荷トラップは実質的に無視されている。これらの膜の電荷トラップ効率は、非常に悪くなる。
一態様において、本発明の目的は、熱に対して安定な電荷トラップ層を有する半導体・オン・インシュレーター（例えば、シリコン・オン・インシュレーター）の製造方法を提供することであり、それにより電荷捕捉効果を維持し、完成したＲＦデバイスの特性を大きく向上させる。
要するに、本発明は、以下のものを含む多層構造体に関する：
単結晶半導体ハンドル基板であって、
概ね平行な２つの主面であって、一方の主面が単結晶半導体ハンドル基板の前表面であり、他方の主面が単結晶半導体ハンドル基板の後表面である、該２つの主面と、
前記単結晶半導体ハンドル基板の前記前表面と前記後表面とをつなぐ周縁部と、
前記前表面と前記後表面との間のバルク領域と、
前記単結晶半導体ハンドル基板の前記前表面と前記後表面との間の前記単結晶半導体ハンドル基板の中央平面と、を有するとともに、前記単結晶半導体ハンドル基板が１００Ω・ｃｍの最小バルク領域抵抗率を有する、該単結晶半導体ハンドル基板、
前記単結晶半導体ハンドル基板の前記前表面と界面接触し、１つ以上の半導体層を含む電荷トラップ層であって、該１つ以上の半導体層の各層が多結晶構造体または非晶質構造体を含み、さらに該１つ以上の半導体層の各層が、シリコン、ＳｉＧｅ、ＳｉＣおよびＧｅからなる群から選択される材料を含む、該電荷トラップ層、
前記電荷トラップ層と界面接触し、第１接合面を有する半導体酸化物層、
第２接合面を有する誘電体層であって、第２接合面が、前記第１半導体酸化物層の第１接合面と界面接触する、該誘電体層、および
前記誘電体層と界面接触する、単結晶半導体デバイス層。
本発明は、さらに、半導体・オン・インシュレーターデバイスの作製方法に関する。該作製方法は以下の工程を含む：
単結晶半導体ハンドル基板の前表面上に電荷トラップ層を形成する工程であって、
前記単結晶半導体ハンドル基板が、
概ね平行な２つの主面であって、一方の主面が単結晶半導体ハンドル基板の前表面であり、他方の主面が単結晶半導体ハンドル基板の後表面である、該２つの主面と、
前記単結晶半導体ハンドル基板の前記前表面と前記後表面とをつなぐ周縁部と、
前記前表面と前記後表面との間のバルク領域と、
前記単結晶半導体ハンドル基板の前記前表面と前記後表面との間の前記単結晶半導体ハンドル基板の中央平面と、を有するとともに、前記単結晶半導体ハンドル基板が１００Ω・ｃｍの最小バルク領域抵抗率を有し、
前記電荷トラップ層は１つ以上の半導体層を含み、該１つ以上の半導体層の各層が多結晶構造体または非晶質構造体を含み、さらに該１つ以上の半導体層の各層が、シリコン、ＳｉＧｅ、ＳｉＣおよびＧｅからなる群から選択される材料を含む、該工程；
前記電荷トラップ層上に半導体酸化物層を形成する工程であって、前記半導体酸化物層の厚さが少なくとも約０．１μｍである、該工程；および
単結晶半導体ドナー基板の前表面上の誘電体層に前記半導体酸化物層を接合する工程であって、
前記単結晶半導体ドナー基板が、
概ね平行な２つの主面であって、一方の主面が単結晶半導体ドナー基板の前表面であり、他方の主面が単結晶半導体ドナー基板の後表面である、該２つの主面と、
前記単結晶半導体ドナー基板の前記前表面と前記後表面とをつなぐ周縁部と、
前記単結晶半導体ドナー基板の前記前表面と前記後表面との間の前記単結晶半導体ドナー基板の中央平面と、を有し、前記単結晶半導体ドナー基板が、劈開面と、前記単結晶半導体ドナー基板の前記前表面上の誘電体層とを含む、該工程。
本発明は、またさらに、シリコン・オン・インシュレーター構造体の作製方法に関する。該作製方法は以下の工程を含む：
単結晶シリコンハンドル基板の前表面上の第１接合面を、単結晶シリコンドナー基板の前表面上の第２接合面に接合する工程であって、
前記単結晶シリコンハンドル基板が、
概ね平行な２つの主面であって、一方の主面が単結晶シリコンハンドル基板の前表面であり、他方の主面が単結晶シリコンハンドル基板の後表面である、該２つの主面と、
前記単結晶シリコンハンドル基板の前記前表面と前記後表面とをつなぐ周縁部と、
前記前表面と前記後表面との間のバルク領域と、
前記単結晶シリコンハンドル基板の前記前表面と前記後表面との間の前記単結晶シリコンハンドル基板の中央平面と、を有するとともに、前記単結晶シリコンハンドル基板が１００Ω・ｃｍの最小バルク領域抵抗率を有し、
さらに、電荷トラップ層が前記単結晶シリコンハンドル基板の前記前表面と界面接触する一方、前記電荷トラップ層は１つ以上の半導体層を含み、該１つ以上の半導体層の各層が多結晶構造体または非晶質構造体を含み、さらに該１つ以上の半導体層の各層が、シリコン、ＳｉＧｅ、ＳｉＣおよびＧｅからなる群から選択される材料を含み、
さらに、半導体酸化物層が前記電荷トラップ層と界面接触する一方、前記半導体酸化物層が前記第１接合面を有し、
前記単結晶シリコンドナー基板が、
概ね平行な２つの主面であって、一方の主面が単結晶シリコンドナー基板の前表面であり、他方の主面が単結晶シリコンドナー基板の後表面である、該２つの主面と、
前記単結晶シリコンドナー基板の前記前表面と前記後表面とをつなぐ周縁部と、
前記単結晶シリコンドナー基板の前記前表面と前記後表面との間の前記単結晶シリコンドナー基板の中央平面と、を有するとともに、前記単結晶シリコンドナー基板が、劈開面と、前記単結晶シリコンドナー基板の前記前表面上の誘電体層とを含み、該誘電体層が前記第２接合面を有する、該工程。
本発明の他の目的と特徴は、一部については明らかであり、また一部については以下で説明する。
図１は、高抵抗率基板と埋込酸化物層を含む、シリコン・オン・インシュレーターウェハーの描写である。 図２は、従来技術に基づくシリコン・オン・インシュレーターの描写であり、ＳＯＩウェハーは、高抵抗率基板と埋込酸化物層との間に多結晶シリコン電荷トラップ層を有している。 図３は、本発明の方法に基づくシリコン・オン・インシュレーターウェハーの描写である。ＳＯＩウェハーは、実施例１に記載された方法を用いて作製された。
本発明によれば、単結晶半導体ハンドル基板上に電荷トラップ層を製造する方法が提供される。ここで、単結晶半導体ハンドル基板は、例えば、単結晶シリコンハンドルウェハー等の単結晶半導体ハンドルウェハーである。電荷トラップ層を有する単結晶半導体ハンドルウェハーは、半導体・オン・インシュレーター（例えば、シリコン・オン・インシュレーター）の製造に有用である。本発明によれば、単結晶半導体ハンドルウェハー中の電荷トラップ層は、酸化物界面の近傍の領域で形成される。有利には、本発明の方法は、半導体・オン・インシュレーター基板の製造やデバイス製造における次の熱処理工程等の熱処理に対して安定な電荷トラップ層を提供する。
いくつかの実施形態では、本発明の方法は、半導体・オン・インシュレーター（例えば、シリコン・オン・インシュレーター）のハンドル／埋込酸化物（ＢＯＸ）界面に電荷トラップ層を形成することに関する。本発明の方法によれば、電荷トラップ層は、シリコン、ＳｉＧｅ、ＳｉＣ、およびＧｅ等の半導体材料であって、多結晶でも非晶質でもよい半導体材料の１つ以上の層を含み、単結晶半導体ハンドル基板、例えば高抵抗率を有するウェハーの露出した前表面の上に堆積される。非晶質または多結晶の半導体材料を含む電荷トラップ層は、高密度のトラップ領域として機能し、ＢＯＸとの界面でハンドル基板の導電率を失わせる、そしてＲＦ動作用に設計された電子デバイスの電力損失や非線形性の原因となる、誘導電荷反転層や電荷蓄積層が形成されるのを防止する。本発明によれば、電荷トラップ層は、単結晶半導体ドナー基板との接合の前に酸化されるが、その際、多結晶または非晶質の電荷トラップ層（例えば、多結晶または非晶質のシリコンの電荷トラップ層）が、０．１μｍより厚い酸化物層（半導体酸化物層、例えば二酸化ケイ素層）を含むように酸化される。いくつかの実施形態では、電荷トラップ層は、単結晶半導体ドナー基板との接合の前に酸化されるが、その際、多結晶または非晶質の電荷トラップ層（例えば、多結晶または非晶質のシリコンの電荷トラップ層）が、約１０μｍを超えない厚さの酸化物層（半導体酸化物層、例えば二酸化ケイ素層）を含むように酸化される。よって、多結晶または非晶質の電荷トラップ層（例えば、多結晶または非晶質のシリコンの電荷トラップ層）と接触する酸化物層（半導体酸化物層、例えば二酸化ケイ素層）は、約０．１μｍ以上約１０μｍ以下、約０．１μｍ以上約４μｍ以下、約０．１μｍ以上約２μｍ以下、あるいは約０．１μｍ以上約１μｍ以下の厚さを有する。
有利には、シリコン、ＳｉＧｅ、ＳｉＣ、およびＧｅ等の半導体材料であって、多結晶でも非晶質でもよい半導体材料の１つ以上の層を含む電荷トラップ層を、高抵抗率の単結晶半導体基板の前表面上に形成することにより、および前記電荷トラップ層を酸化して、前記電荷トラップ層を含むハンドル基板上に半導体酸化物層（例えば、二酸化ケイ素層、二酸化ゲルマニウム層、シリコンゲルマニウムダイオキサイド層）を形成することにより、単結晶半導体ドナー基板との接合の前には酸化されない多結晶シリコン電荷トラップ層と比べると、前記電荷トラップ層はＳＯＩ作製の高温サーマルバジェットまで、熱安定性がさらに向上する。多結晶シリコン電荷トラップ層は、例えば、高温サーマルバジェットまでの熱安定性はなく、そこでは、個々の多結晶シリコン粒子の一部は、半導体・オン・インシュレーター（例えば、シリコン・オン・インシュレーター）の作製時（典型的には、１１００℃まで、あるいはそれを超える温度）の高温で溶解する傾向があり、一方、いくつかの多結晶シリコン粒子は、冷却すると、電荷トラップ層の全厚さに近くなるまで、あるいは実質的に一致するまで大きくなる。多結晶シリコン粒子には、半導体・オン・インシュレーター（例えば、シリコン・オン・インシュレーター）構造体の熱処理時に成長する傾向があり、それは６００℃程度の低温から始まることが認められている。その傾向は電荷トラップ層の全体の欠陥を減少させ、電荷トラップ層の電荷トラップ効率を低下させる。
本発明の方法によれば、多結晶でも非晶質でもよい、シリコン、ＳｉＧｅ、ＳｉＣ、Ｇｅ等の半導体材料を堆積させて電荷トラップ層を形成し、続いて酸化を行い、単結晶半導体ハンドル基板上の電荷トラップ層の上に酸化物層（例えば、二酸化ケイ素層、二酸化ゲルマニウム層、シリコンゲルマニウムダイオキサイド層）を形成する。酸化物層（例えば、二酸化ケイ素層、二酸化ゲルマニウム層、シリコンゲルマニウムダイオキサイド層）は、電荷トラップ層の半導体材料の粒界を酸素原子で予め汚染させる、または不動態化することが確認されている。粒界を汚染させることで、粒界を通してのシリコン原子および／またはゲルマニウム原子の拡散が遅くなり、再結晶が減少する。現在の理解および現在までの結果によれば、酸素原子で粒界を汚染させることで、電荷トラップ層の熱安定性が向上し、それにより、電荷トラップ層の効率が向上する。これにより、最終の半導体・オン・インシュレーター構造体は、多結晶シリコンの単一層が電荷トラップ層全体を含む従来のプロセスと比べて、全体として非常に高いレベルの欠陥を有している。
単結晶半導体ドナー基板との接合の前の、電荷トラップ層、例えば多結晶シリコン層の酸化は、付加的に、汚染制御を促進することができる。これに関し、制御できないレベルで、バックグラウンド不純物が露出表面に堆積することが通常多い。ＳＯＩ構造体作製時の高温プロセスは、不純物を拡散させ、それは多結晶シリコンの抵抗の減少や多結晶シリコンの再結晶促進を伴う。これらの要素は、電荷トラップ層の特性の低下の原因となる場合がある。電荷トラップ層が酸化されて、電荷トラップ層の上に半導体酸化物膜（例えば、二酸化ケイ素層、二酸化ゲルマニウム層、シリコンゲルマニウムダイオキサイド層）が形成される実施形態では、成長する酸化物はホウ素等の多くの種類のバックグラウンド不純物を蓄積し、電荷トラップ層、例えば多結晶シリコン電荷トラップ層の中に、他の不純物が拡散することを防止する。さらに、予備接合プロセスや接合プロセスは、ウェハーの表面を汚染する。例えば多結晶シリコンを含む電荷トラップ層の表面上に半導体酸化物層（例えば、二酸化ケイ素層、二酸化ゲルマニウム層、シリコンゲルマニウムダイオキサイド層）膜を形成することで、そのような全ての汚染物を酸化物内に閉じ込め、汚染不純物が電荷トラップ層の中に拡散することを防止する。
さらにまた、本発明の方法は、半導体・オン・インシュレーター、例えばシリコン・オン・インシュレーターの反り(bow)の制御に寄与することができる。これに関し、酸化ケイ素とシリコンとの間の熱膨張係数の違いにより、例えば、シリコンウェハー上の酸化物膜に固有応力が発生する。埋込酸化物層（すなわち、ＢＯＸ層）が、ドナー構造体の表面の酸化物によりもたらされる場合、最終的な半導体・オン・インシュレーター構造体は、１つのウェハーのみからの酸化物を有しているので、酸化物の応力により変形する。埋込酸化物層が少なくとも部分的にハンドル基板によりもたらされる、本発明の実施形態では、ハンドルウェハーの裏面に成長した酸化物はＳＯＩウェハーの応力をバランスさせ、その反りや歪みを減少させる。
最後に、本発明の方法では、電荷トラップ層、例えば多結晶シリコン、の後処理を低減できることが認められた。これに関し、化学機械研磨（ＣＭＰ）を省略できる。ＣＭＰが省略できる実施形態では、最終構造体の埋込酸化物層と電荷トラップ層との間の界面は非常に粗い状態である。その粗い界面は、粗い界面における電荷キャリア散乱により、多結晶シリコンの導電性を減少させることに寄与する。これにより、ＲＦデバイスの特性が向上する。
本発明に用いる基板には、半導体ハンドル基板、例えば単結晶半導体ハンドルウェハーと、半導体ドナー基板、例えば単結晶半導体ドナーウェハーが含まれる。半導体・オン・インシュレーター複合構造体の半導体デバイス層は、単結晶半導体ドナーウェハーから得られる。半導体デバイス層は、例えば半導体ドナー基板をエッチングする、ウェハー薄化技術により、または損傷平面を含む半導体ドナー基板を劈開することにより、半導体ハンドル基板上に転写できる。一般に、単結晶半導体ハンドルウェハーと単結晶半導体ドナーウェハーは、概ね平行な２つの主面を有している。その平行主面の一方は、基板の前表面であり、他方は基板の後表面である。基板は、前表面と後表面とをつなぐ周縁部と、前表面と後表面との間のバルク領域と、前表面と後表面との間の中央平面とを有している。基板は、中央平面に垂直な仮想中心軸と、その中心軸から周縁部に延在する径方向長さをさらに有している。さらに、半導体基板、例えばシリコンウェハーは、いくらかの全膜厚変動（ＴＴＶ）、反り、および歪みを有しているので、前表面上の全ての点と後表面上の全ての点との間の中点が、平面内に正確に収まらない場合がある。しかし、実際の問題として、ＴＴＶ、反り、および歪みは通常僅かであるので、近似的には、前表面と後表面との間の概ね等距離にある仮想中心平面内に中点が収まるということができる。
本明細書に記載されている任意の操作の前では、基板の前表面と後表面は実質的に同じである。本発明の操作が行われる表面を区別するため、表面は、単に便宜的に「前表面」または「後表面」と呼ばれる。本発明の文脈では、単結晶半導体ハンドル基板、例えば単結晶シリコンハンドルウェハーの「前表面」は、接合構造体の内側表面となる基板の主面を指す。電荷トラップ層が形成されるのは、この前表面の上である。したがって、単結晶半導体ハンドル基板、例えばハンドルウェハーの「後表面」は、接合構造体の外側表面となる主面を指す。同様に、単結晶半導体ドナー基板、例えば単結晶シリコンドナー基板の「前表面」は、接合構造体の内側表面となる単結晶半導体ドナー基板の主面を指す。単結晶半導体ドナー基板の前表面は、多くの場合、誘電体層、例えば二酸化ケイ素層を含み、それは最終構造体の埋込酸化物（ＢＯＸ）層を形成する。単結晶半導体ドナー基板、例えば単結晶シリコンドナーウェハーの「後表面」は、接合構造体の外側表面となる主面を指す。従来の接合工程とウェハー薄化工程が終了すると、単結晶半導体ドナー基板が、半導体・オン・インシュレーター（例えば、シリコン・オン・インシュレーター）複合構造体の半導体デバイス層を形成する。
単結晶半導体ハンドル基板と単結晶半導体ドナー基板は、単結晶半導体ウェハーでもよい。好ましい実施形態では、半導体ウェハーは、シリコン、炭化ケイ素、シリコンゲルマニウム、ガリウム砒素、窒化ガリウム、リン化インジウム、インジウムガリウム砒素、ゲルマニウム、およびそれらの組み合わせから成る群から選択される半導体材料を含む。本発明の単結晶半導体ウェハー、例えば単結晶シリコンハンドルウェハーと単結晶シリコンドナーウェハーは、通常、少なくとも約１５０ｍｍ、少なくとも約２００ｍｍ、少なくとも約３００ｍｍ、または少なくとも約４５０ｍｍの公称直径を有している。ウェハーの厚さは、約２５０μｍ以上約１５００μｍ以下であり、例えば、約３００μｍ以上約１０００μｍ以下、適切には約５００μｍ以上約１０００μｍ以下である。いくつかの特定の実施形態では、ウェハーの厚さは約７２５μｍでもよい。
特に好ましい実施形態では、単結晶半導体ウェハーは、従来のチョクラルスキー結晶成長法またはフロートゾーン成長法により成長させた単結晶インゴットから切り出された単結晶シリコンウェハーを含む。標準的なシリコンスライシング、ラッピング、エッチング、およびポリッシング技術だけでなく、それらの方法は、例えば、F. Shimura, Semiconductors Silicon Crystal Technology, Academic Press, 1989, Silicon Chemical Etching、（J. Grabmaier ed.）Springer-Verlag, N.Y., 1982、に開示されている（出典明示により本明細書に組み込まれる）。好ましくは、ウェハーは、当業者に知られた標準的な方法により研磨され、かつ洗浄される。例えば、W. C. O’Mara et al., Handbook of Semiconductor Silicon Technology, Noyes Publication、を参照されたい。必要であれば、ウェハーは、例えば、標準的なＳＣ１／ＳＣ２溶液で洗浄できる。いくつかの実施形態では、本発明の単結晶シリコンウェハーは、従来のチョクラルスキー（「Ｃｚ」）結晶成長法により成長させた単結晶インゴットから切り出された単結晶シリコンウェハーであり、公称直径は、通常、少なくとも約１５０ｍｍ、少なくとも約２００ｍｍ、少なくとも約３００ｍｍ、または少なくとも約４５０ｍｍである。好ましくは、単結晶シリコンハンドルウェハーと単結晶シリコンドナーウェハーの両方に、擦り傷や大粒子等の表面欠陥のない、鏡面研磨された前表面を有している。ウェハーの厚さは、約２５０μｍ以上約１５００μｍ以下であり、例えば、約３００μｍ以上約１０００μｍ以下、好適には約５００μｍ以上約１０００μｍ以下である。いくつかの特定の実施形態では、ウェハーの厚さは、約７２５μｍでもよい。
いくつかの実施形態では、単結晶半導体ハンドル基板と単結晶半導体ドナー基板、すなわち、単結晶半導体ハンドルウェハーと単結晶半導体ドナーウェハーは、チョクラルスキー成長法により一般的に得られる濃度の格子間酸素を含む。いくつかの実施形態では、半導体ウェハーは、約４ＰＰＭＡ以上約１８ＰＰＭＡ以下の濃度の酸素を含む。いくつかの実施形態では、半導体ウェハーは、約１０ＰＰＭＡ以上約３５ＰＰＭＡ以下の濃度の酸素を含む。好ましくは、単結晶シリコンハンドルウェハーは、約１０ＰＰＭＡより大きくない濃度の酸素を含む。格子間酸素は、ＳＥＭＩ ＭＦ１１８８−１１０５に基づいて測定することができる。
いくつかの実施形態では、半導体ハンドル基板、例えば、単結晶シリコンハンドルウェハー等の単結晶半導体ハンドル基板は、比較的高い、最小バルク抵抗率を有している。高抵抗率ウェハーは、一般的に、チョクラルスキー法またはフロートゾーン法により成長させた単結晶インゴットから切り出される。Ｃｚ法により成長させたシリコンウェハーに対して、結晶成長中に取り込まれる酸素により生じる熱ドナーを消滅させるために、約６００℃から約１０００℃の温度範囲で熱アニールを行ってもよい。いくつかの実施形態では、単結晶半導体ハンドルウェハーの最小バルク抵抗率は、少なくとも１００Ω・ｃｍ、少なくとも約５００Ω・ｃｍ、少なくとも約１０００Ω・ｃｍ、または少なくとも約３０００Ω・ｃｍ、例えば、約１００Ω・ｃｍ以上約１００，０００Ω・ｃｍ以下、または約５００Ω・ｃｍ以上約１００，０００Ω・ｃｍ以下、または約１０００Ω・ｃｍ以上約１００，０００Ω・ｃｍ以下、または約５００Ω・ｃｍ以上約１０，０００Ω・ｃｍ以下、または約７５０Ω・ｃｍ以上約１０，０００Ω・ｃｍ以下、約１０００Ω・ｃｍ以上約１０，０００Ω・ｃｍ以下、約２０００Ω・ｃｍ以上約１０，０００Ω・ｃｍ以下、約３０００Ω・ｃｍ以上約１０，０００Ω・ｃｍ以下、または約３０００Ω・ｃｍ以上約５，０００Ω・ｃｍ以下である。高抵抗率ウェハーを準備する方法は、当業者には知られており、そのような高抵抗率ウェハーは、サンエディソン・セミコンダクター社（ミズーリ州セントピーターズ；以前はＭＥＭＣエレクトロニクスマテリアル社）等の商用製造業者から入手できる。
いくつかの実施形態では、単結晶半導体ハンドルウェハーの表面を、サウンドブラスト処理または苛性エッチングにより意図的に損傷させることができる。
いくつかの実施形態では、電荷トラップ層を形成する前に、半導体ハンドルウェハーの前表面を処理して界面層を形成することができる。界面層は、二酸化ケイ素、窒化ケイ素、およびオキシ窒化ケイ素から選択される材料を含んでもよい。いくつかの好ましい実施形態では、界面層は二酸化ケイ素を含んでもよい。二酸化ケイ素界面層を形成するため、半導体ハンドルウェハーの前表面は、その前表面が酸化物膜を含むように、電荷トラップ層を形成する前に酸化される。いくつかの実施形態では、界面層は二酸化ケイ素を含み、それは半導体ハンドル基板の前表面を酸化することにより形成される。これは、当業者に既知の手段、例えば、熱酸化（堆積した半導体材料膜の一部が消費される）またはＣＶＤ酸化物堆積により行ってもよい。いくつかの実施形態では、単結晶半導体ハンドル基板、例えば単結晶シリコンハンドルウェハーを、ＡＳＭ Ａ４００等の炉の中で熱酸化してもよい。その温度は、酸化雰囲気で、７５０℃以上１２００℃以下の範囲でよい。酸化周囲雰囲気は、アルゴンまたは窒素等の不活性ガスと酸素との混合物でもよい。酸素含有量は、１から１０％、またはそれより高くてもよい。いくつかの実施形態では、酸化周囲雰囲気は最大１００％（「乾式酸化」）でもよい。例示的な実施形態では、半導体ハンドルウェハーを、Ａ４００等の縦型炉の中に入れてもよい。窒素と酸素の混合物とともに、温度を酸化温度まで上昇させる。所望の酸化物厚さが得られた後、酸素を止め、炉の温度を下げて、ウェハーを炉から取り出す。窒素を界面層に取り込ませて、窒化ケイ素またはオキシ窒化ケイ素を堆積させるため、雰囲気は窒素のみ、または酸素と窒素の組み合わせを含んでもよく、温度は１１００℃以上１４００℃以下の温度まで高くしてもよい。別の窒素源はアンモニアである。いくつかの実施形態では、ハンドル基板は酸化されて、酸化物層を提供し、その厚さは少なくとも約７Å、例えば、約７Å以上約２０Å以下、または約１０Å以上約２０Å以下である、
本発明の方法によれば、単結晶半導体ハンドルウェハーの露出した前表面の上に半導体材料を堆積させるが、該単結晶半導体ハンドルウェハーは露出し酸化された前表面を含むことが好ましい。半導体・オン・インシュレーターデバイスに電荷トラップ層を形成するために用いるのに適した半導体材料は、作製されるデバイスの中に高度の欠陥層を好適に形成することができる。そのような材料には、多結晶半導体材料と非晶質半導体材料が含まれる。多結晶でも非晶質でもよい材料には、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、炭素ドープシリコン（ＳｉＣ）、およびゲルマニウム（Ｇｅ）が含まれる。多結晶シリコンとは、ランダムな結晶方位を有する微小シリコン結晶を含む材料を指す。多結晶シリコン粒子の大きさは約２０ｎｍである。本発明の方法によれば、堆積する多結晶シリコンの結晶粒径が小さくなるほど、電荷トラップ層の欠陥が大きくなる。非晶質シリコンは、短距離秩序も長距離秩序も有しない、非結晶のシリコン同素体を含む。約１０ｎｍを超えない結晶性を有するシリコン粒子は、実質的に非晶質であると見なされてもよい。シリコンゲルマニウムは、シリコンとゲルマニウムを任意のモル比で含む、シリコンゲルマニウムの合金を含む。炭素ドープシリコンは、シリコンと炭素を含み、シリコンと炭素のモル比は変化してもよい。好ましくは、電荷トラップ層の抵抗率は、少なくとも約１０００Ω・ｃｍ、または少なくとも約３０００Ω・ｃｍ、例えば、約１０００Ω・ｃｍ以上約１００，０００Ω・ｃｍ以下、約１０００Ω・ｃｍ以上約１０，０００Ω・ｃｍ以下、約２０００Ω・ｃｍ以上約１０，０００Ω・ｃｍ以下、約３０００Ω・ｃｍ以上約１０，０００Ω・ｃｍ以下、または約３０００Ω・ｃｍ以上約５０００Ω・ｃｍ以下である。
単結晶半導体ハンドルウェハーの前表面であって、必要に応じて酸化されていてもよい該前表面の上に堆積させる材料は、公知の手段により堆積させてもよい。例えば、有機金属化学気相堆積法（ＭＯＣＶＤ）、物理気相堆積法（ＰＶＤ）、化学気相堆積法（ＣＶＤ）、低圧化学気相堆積法（ＬＰＣＶＤ）、プラズマ促進化学気相堆積法（ＰＥＣＶＤ）、または分子ビームエピタキシー（ＭＢＥ）を用いて半導体材料を堆積させてよい。ＬＰＣＶＤまたはＰＥＣＶＤのシリコン前駆体には、メチルシラン、四水素化ケイ素（シラン）、トリシラン、ジシラン、ペンタシラン、ネオペンタシラン、テトラシラン、ジクロロシラン（ＳｉＨ２Ｃｌ２）、四塩化ケイ素（ＳｉＣｌ４）が含まれる。例えば、約５５０℃以上約６９０℃以下、例えば約５８０℃以上約６５０℃以下の温度でシラン（ＳｉＨ４）を熱分解することにより、表面酸化層の上に、多結晶シリコンを堆積させてもよい。チャンバ圧は、約７０以上約４００ｍＴｏｒｒ以下の範囲でもよい。非晶質シリコンを、約７５℃以上約３００℃以下の範囲の温度でプラズマ促進化学気相堆積法（ＰＥＣＶＤ）により、非晶質シリコンを堆積させてもよい。シリコンゲルマニウム、特に非晶質のシリコンゲルマニウムは、約３００℃までの温度で、イソブチルゲルマン、アルキルゲルマニウムトリクロライド、およびジメチルアミノゲルマニウムトリクロライド等の有機ゲルマニウム化合物を含む化学気相堆積法により堆積させてもよい。炭素ドープのシリコンは、シリコンテトラクロライドやメタン等の前駆体を用いて、エピタキシャル反応装置内で熱プラズマ化学気相堆積法により堆積させてもよい。ＣＶＤまたはＰＥＣＶＤに適した炭素前駆体には、特に、メチルシラン、メタン、エタン、エチレンが含まれる。ＬＰＣＶＤによる堆積の場合、炭素とシリコンの両方を提供できるので、メチルシランは特に好ましい前駆体である。ＰＥＣＶＤによる堆積の場合、好ましい前駆体には、シランとメタンが含まれる。いくつかの実施形態では、シリコン層は、原子基準で少なくとも約１％、例えば、原子基準で約１％以上約１０％以下の炭素濃度を含んでもよい。
いくつかの実施形態では、電荷トラップ材料の複数の層を作製するために、電荷トラップ層の半導体材料の堆積を、少なくとも１回、好ましくは１回より多く、一時的に中断してもよい。半導体材料膜の暫定膜を、不活性雰囲気、酸化性雰囲気、窒化性雰囲気、または不働態化雰囲気に露出させてもよく、それにより、堆積した半導体材料を汚染または不働態化させる。つまり、本発明の方法は、繰り返しプロセスにより、電荷トラップ半導体材料の複数層を堆積させることを含み、該繰り返しプロセスでは、半導体材料が堆積され、堆積が中断され、半導体材料層が汚染または不働態化され、そして半導体材料の次の層が堆積される。いくつかの実施形態では、１層の不働態化半導体層を含む多層が形成され、そして１つの追加の半導体層が堆積されることで、電荷トラップ層が形成されてもよい。いくつかの実施形態では、前記多層は、複数の不働態化半導体層と１つの追加の半導体層を電荷トラップ層の中に含む。電荷トラップ層をこのように堆積させることで、例えば、１層以上の不働態化層、または２層以上の不働態化層、例えば３層以上の不働態化層、例えば、少なくとも４層の不働態化層、または４層以上約１００層以下の不働態化層、または４層以上約６０層以下の不働態化層、または４層以上約５０層以下の不働態化層、または４層以上約２５層以下の不働態化層、または６層以上約２０層以下の不働態化された半導体材料の層、を含む複数層が、ハンドル基板の上に堆積される。スループット要求と、現在約２０ｎｍである、堆積最小実用厚みとにより、ある程度制約を受けた状態で、多数の半導体層を堆積させてもよい。半導体・オン・インシュレーター作製の高温プロセスの間、前記多層の各層における結晶粒成長が、従来のプロセスのように全ての電荷トラップ層の厚さよりむしろ、不働態化された多層の厚さによって制限されるように、半導体材料のこれらの層の各層が、汚染または不働態化される。いくつかの実施形態では、窒素、亜酸化窒素、アンモニア（ＮＨ３）、窒素プラズマ、およびそれらの組み合わせ等の窒素含有ガスを含む雰囲気に第１半導体層を曝すことにより、半導体層を不働態化してもよい。これに関し、半導体層を堆積させる雰囲気は、窒素等の窒素含有ガスを含んでもよく、堆積プロセスの終了に続いて該ガスへ暴露するだけで、半導体層の上に薄い不働態層を形成することができる。いくつかの実施形態では、チャンバ内の堆積ガスを排気するとともに、先に堆積させた半導体層の不働態化を達成するために窒素含有ガスでパージしてもよい。窒素へ曝すことにより、堆積した半導体層を窒化することができ、例えば、厚さが数Å程度の窒化ケイ素の薄層を形成することができる。別の不働態化方法を用いてもよい。例えば、酸素、オゾン、水蒸気、またはそれらの組み合わせ等の酸素含有ガスを含む雰囲気に第１半導体層を曝すことで半導体層を不働態化してもよい。これらの実施形態によれば、半導体酸化物の薄層が半導体層上に形成されてもよく、半導体酸化物は層を十分に不働態化できる。例えば、酸化ケイ素の薄層を多層の各層の間に形成してもよい。酸化物層の厚さは、数Åでよく、例えば、約１Å以上約２０Å以下、または約１Å以上約１０Å以下である。いくつかの実施形態では、窒素と酸素の両方を含む空気を不働態化ガスに用いてもよい。いくつかの実施形態では、水、過酸化水素（例えば、過酸化水素溶液）、またはＳＣＩ溶液（ＮＨ３：Ｈ２Ｏ２：Ｈ２Ｏ）からなる群から選択される液体に、第１半導体層を曝すことで不働態化してもよい。
複数の不働態化半導体層を含む電荷トラップ層の全体的な厚さは、約０．３μｍ以上約５μｍ以下、例えば約０．３μｍ以上約３μｍ以下、例えば約０．３μｍ以上約２μｍ以下、または約２μｍ以上約３μｍ以下でもよい。多層のアプローチを用いる場合、多層の各層の厚さは、少なくとも約５ｎｍ、例えば少なくとも約２０ｎｍ、例えば約５ｎｍ以上約１０００ｎｍ以下、約２０ｎｍ以上約１０００ｎｍ以下、約２０ｎｍ以上約５００ｎｍ以下、または約１００ｎｍ以上約５００ｎｍ以下でもよい。好適には、不働態化プロセスは、電荷トラップ層の中にさらなる欠陥を付与する。
いくつかの実施形態では、本明細書に開示された多結晶シリコンおよび／または別の材料を含む電荷トラップ層に、化学機械研磨（「ＣＭＰ」）を行ってもよい。化学機械研磨は当該技術分野で公知の方法で行うことができる。
本発明の方法によれば、電荷トラップ層を堆積させた後で、該電荷トラップ層の表面に誘電体層を形成する。いくつかの実施形態では、単一の半導体ハンドル基板（例えば、単結晶シリコンハンドル基板）を酸化して、電荷トラップ層上に半導体酸化物（例えば、二酸化ケイ素）膜を形成する。いくつかの実施形態では、電荷トラップ層、例えば多結晶膜を熱酸化してもよく（堆積させた半導体材料膜のいくつかの部分が消費される）、あるいは半導体酸化物（例えば、二酸化ケイ素）膜をＣＶＤ酸化物堆積により成長させてもよい。半導体酸化物の特性は、電荷トラップ層の成分に一部依存する。すなわち、多結晶または非晶質のシリコンを含む電荷トラップ層を酸化して二酸化ケイ素膜を形成してもよい。電荷トラップ層は、さらにあるいは代わりに、シリコンゲルマニウム（ＳｉＧｅ）、炭素ドープシリコン（ＳｉＣ）、およびゲルマニウム（Ｇｅ）を含んでもよく、それにより、ＳｉＧｅ、ＳｉＣ、および／またはＧｅの酸化物を含む半導体酸化物層を得ることができる。いくつかの実施形態では、電荷トラップ層を含む単結晶半導体ハンドル基板は、ＡＳＭ Ａ４００等の炉の中で熱酸化されてもよい。温度は、酸化雰囲気で、７５０℃から１２００℃の範囲でよい。酸化性周囲雰囲気は、アルゴンまたは窒素等の不活性ガスと酸素との混合物でもよい。酸素含有量は、１％から１０％、あるいはそれより高くてもよい。いくつかの実施形態では、酸化性周囲雰囲気は最大で１００％でもよい（乾式酸化）。例示的な実施形態では、電荷トラップ層を含む半導体ハンドルウェハーを、Ａ４００等の縦型炉の中に装填してもよい。窒素と酸素の混合物を用い、温度を酸化温度まで上昇させる。所望の酸化物厚みが得られた後、酸素を止め、炉の温度を下げて、炉からウェハーを取り出す。界面層に窒素を取り込んで窒化ケイ素またはオキシ窒化ケイ素を堆積させるために、雰囲気は窒素のみ、または酸素と窒素の組み合わせを含んでもよく、また温度を、１１００℃以上１４００℃以下の温度まで高くしてもよい。別の窒素源はアンモニアである。多結晶または非晶質の電荷トラップ層（例えば、多結晶または非晶質シリコン電荷トラップ層）と接触する酸化物層（例えば、二酸化ケイ素層）の厚さは、約０．１μｍ以上約１０μｍ以下、例えば約０．１以上約４μｍ以下、例えば約０．１μｍ以上約２μｍ以下、または約０．１μｍ以上約１μｍ以下でもよい。酸化プロセスは、単結晶半導体ハンドルウェハーの後表面をさらに酸化し、それにより、シリコンと酸化シリコンの熱膨張係数の違いにより引き起こされる可能性のある反りと歪みを有効に低減する。
電荷トラップ層を酸化した後、選択的にウェハーの洗浄を行う。必要に応じて、例えば、標準のＳＣ１／ＳＣ２溶液中でウェハーを洗浄することができる。さらに、ウェハー、特に電荷トラップ層上の二酸化ケイ素層に、化学機械研磨（ＣＭＰ）を行い、表面粗さを低下させ、好ましくは約５Å未満のＲＭＳ２ｘ２ ｕｍ２のレベルまで低下させる。
Figure 0006650463
ここで、粗さの分析結果である二乗平均平方根は、線に沿って均等な間隔を隔てて並べられた複数の点を含み、ｙｉは中心線からデータ点までの垂直距離である。
本明細書に記載の方法に基づいて、電荷トラップ層（例えば、多結晶または非晶質のシリコン）と、少なくとも約０．１μｍの厚さを有する半導体酸化物（例えば、二酸化ケイ素）膜とを含むように用意された単結晶半導体ハンドルウェハーは、従来の層転写方法に基づいて用意された単結晶半導体ドナー基板、例えば単結晶半導体ドナーウェハーに、次に接合される。単結晶半導体ドナー基板は、単結晶半導体ウェハーでもよい。好ましい実施形態では、半導体ウェハーは、シリコン、炭化ケイ素、シリコンゲルマニウム、ガリウム砒素、窒化ガリウム、リン化インジウム、インジウムガリウム砒素、ゲルマニウム、およびそれらの組み合わせから成る群から選択される半導体材料を含む。最終の集積回路デバイスに求められる特性に応じて、単結晶半導体（例えば、シリコン）ドナーウェハーは、ホウ素、砒素およびリンからなる群から選択されるドーパントを含んでもよい。単結晶半導体（例えば、シリコン）ドナーウェハーの抵抗率は、１Ω・ｃｍ以上５０Ω・ｃｍ以下の範囲、典型的には５Ω・ｃｍ以上２５Ω・ｃｍ以下の範囲である。単結晶半導体ドナーウェハーを、酸化、注入、および注入後の洗浄を含む標準的な処理工程に供してもよい。したがって、多層半導体構造体、例えば単結晶シリコンドナーウェハーの作製に従来使用されている材料からなる単結晶半導体ウェハー等の半導体ドナー基板であって、エッチングされ、研磨され、かつ必要に応じて酸化されている該半導体ドナー基板に、イオン注入が行われ、ドナー基板内にダメージ層が形成される。
いくつかの実施形態では、半導体ドナー基板は、誘電体層を含む。適切な誘電体層は、二酸化ケイ素、窒化ケイ素、酸化ハフニウム、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化バリウム、およびそれらの組み合わせから選択される材料を含んでもよい。いくつかの実施形態では、誘電体層は酸化物層を含み、該酸化物層の厚さは、少なくとも約１０ｎｍ、例えば、約１０ｎｍ以上約１０，０００ｎｍ以下、約１０ｎｍ以上約５，０００ｎｍ以下、あるいは約１００ｎｍ以上約８００ｎｍ以下、例えば約６００ｎｍである。
いくつかの実施形態では、単結晶半導体ドナー基板（例えば、単結晶シリコンドナー基板）の前表面は、半導体酸化物膜を形成するために、熱酸化されてもよく（堆積した半導体材料膜のいくつかの部分は消費される）、あるいは半導体酸化物（例えば、二酸化ケイ素）膜をＣＶＤ酸化物堆積により成長させてもよい。いくつかの実施形態では、単結晶半導体ドナー基板の前表面は、ＡＳＭ Ａ４００等の炉の中で、上述の方法と同様にして、熱酸化されてもよい。いくつかの実施形態では、ドナー基板は酸化され、その前表面に酸化物が形成され、該酸化物の厚さは、少なくとも約１０ｎｍ、例えば約１０ｎｍ以上約１０，０００ｎｍ以下、約１０ｎｍ以上約５，０００ｎｍ以下、または約１００ｎｍ以上約８００ｎｍ以下、例えば約６００ｎｍである。
イオン注入は、市販の装置、例えば、アプライド・マテリアルズ社のＱｕａｎｔｕｍ Ｈを用いて行ってもよい。注入されるイオンには、Ｈｅ、Ｈ、Ｈ２、またはそれらの組み合わせが含まれる。イオン注入は、半導体ドナー基板の中にダメージ層を形成するのに十分な密度と期間で行われる。注入密度は、約１０１２ｉｏｎｓ／ｃｍ２以上約１０１７ｉｏｎｓ／ｃｍ２以下の範囲、例えば約１０１４ｉｏｎｓ／ｃｍ２以上約１０１７ｉｏｎｓ／ｃｍ２以下の範囲である。注入エネルギーは、約１ｋｅＶ以上約３，０００ｋｅＶ以下の範囲、例えば約１０ｋｅＶ以上約３，０００ｋｅＶ以下の範囲である。注入深さが、最終ＳＯＩ構造体の単結晶半導体デバイス層の厚さを決定する。いくつかの実施形態では、イオン注入後に、単結晶半導体ドナーウェハー、例えば単結晶シリコンドナーウェハーを洗浄することが好ましい。いくつかの好ましい実施形態では、洗浄には、ピラニア洗浄、およびその後の脱イオン水リンスとＳＣ１／ＳＣ２洗浄を含めることができる。
本発明のいくつかの実施形態では、ヘリウムイオンおよび／または水素イオンの注入により形成されたイオン注入領域を有する単結晶半導体ドナー基板は、単結晶半導体ドナー基板の中に熱活性化劈開面を形成するのに十分な温度でアニールされる。好適なツールの一例は、箱形炉、例えばＢｌｕｅ Ｍモデルである。いくつかの好ましい実施形態では、イオン注入された単結晶半導体ドナー基板は、約２００℃以上約３５０℃以下、約２２５℃以上約３２５℃、好ましくは約３００℃の温度でアニールされる。熱アニールは、約２時間以上約１０時間以下、例えば、約２時間以上約８時間以下の期間行われる。これらの温度範囲内で行う熱アニールは、熱活性化劈開面を形成するのに十分である。劈開面を活性化させる熱アニールを行った後、単結晶半導体ドナー基板の表面は、好ましくは洗浄される。
いくつかの実施形態では、イオン注入され、必要に応じて洗浄され、および必要に応じてアニールされた単結晶半導体ドナー基板に対して、酸素プラズマおよび／または窒素プラズマによる表面活性化が行われる。いくつかの実施形態では、酸素プラズマによる表面活性化ツールは、市販のツールであり、例えば、ＥＶグループから購入可能な、ＥＶＧ（登録商標）８１０ＬＴ低温プラズマ活性化システムである。イオン注入され、必要に応じて劈開された単結晶半導体ドナーウェハーはチャンバ内に装填される。チャンバを脱気し、酸素を大気圧より低い圧力まで充填し、プラズマを発生させる。単結晶半導体ドナーウェハーをこのプラズマに所望の時間曝すが、その時間は約１秒以上約１２０秒以下でもよい。単結晶半導体ドナー基板の前表面を親水性にするとともに、上述の方法に基づいて作製した単結晶半導体ハンドル基板に接合し易くするために、酸素プラズマによる表面酸化を行う。
必要に応じて酸化された、単結晶半導体ドナー基板の親水性前表面と単結晶半導体ハンドル基板の前表面を、次に密着させることにより、接合構造体が形成される。接合構造体は、誘電体層、例えば埋込酸化物層を含み、該誘電体層は、単結晶半導体ハンドル基板の酸化された前表面によりもたらされた部分と、単結晶半導体ドナー基板の酸化された前表面によりもたらされた部分とを有する。いくつかの実施形態では、誘電体層、例えば埋込酸化物層の厚さは、少なくとも約１０ｎｍ、例えば約１０ｎｍ以上約１０，０００ｎｍ以下、約１０ｎｍ以上約５，０００ｎｍ以下、または約１００ｎｍ以上約８００ｎｍ以下、例えば、約６００ｎｍである。
機械的接合は比較的弱いので、接合構造体をさらにアニールすることで、ドナーウェハーとハンドルウェハーとの間の接合を強化する。本発明のいくつかの実施形態では、単結晶半導体ドナー基板に熱活性化劈開面を形成するのに十分な温度で接合構造体をアニールする。適切なツールの一例は、単純な箱形炉、例えばＢｌｕｅ Ｍモデルである。いくつかの好ましい実施形態では、接合構造体を、約２００℃以上約３５０℃以下、約２２５℃以上約３２５℃以下、好ましくは約３００℃の温度でアニールする。熱アニールは、約０．５時間以上約１０時間以下、好ましくは、約２時間行われる。これらの温度範囲内で行う熱アニールは、熱活性化劈開面を形成するのに十分である。劈開面を活性化させる熱アニールを行った後、接合構造体を劈開してもよい。
熱アニール後、単結晶半導体ドナー基板と単結晶半導体ハンドル基板との間の接合は、劈開面で接合構造体を劈開することにより層転写を開始するのに十分な強度を有している。劈開は公知の技術に基づいて行うことができる。いくつかの実施形態では、接合構造体は、固定吸着カップに一端が取り付けられ、ヒンジアームに設けられた追加の吸着カップに他端が取り付けられた既存の劈開ステーション内に配置されてもよい。吸着カップの取り付け部の近くでクラックが開始し、可動アームがヒンジ周りに旋回してウェハーが分割される。劈開は、半導体ドナーウェハー部分を取り除くことで、半導体・オン・インシュレーター複合構造体上に半導体デバイス層、好ましくはシリコンデバイス層を残す。
劈開後、転写デバイス層と単結晶半導体ハンドル基板との間の接合をさらに強化するため、劈開された構造体に高温アニールを行ってもよい。適切なツールの一例は縦型炉であり、例えばＡＳＭ Ａ４００である。いくつかの好ましい実施形態では、接合構造体を、約１０００℃以上約１２００℃以下の温度、好ましくは約１０００℃でアニールする。熱アニールは、約０．５時間以上約８時間以下、好ましくは、約４時間行われる。これらの温度範囲内で行う熱アニールは、転写デバイス層と単結晶半導体ハンドル基板との間の接合を強化するのに十分である。
劈開と高温アニールの後、薄い熱酸化物を除去し、かつ表面から微粒子を除去するために、接合構造体に洗浄処理を行ってもよい。いくつかの実施形態では、水平流型のシングルウェハーエピタキシャル反応装置内で、Ｈ２をキャリアガスとして用いる気相ＨＣｌエッチングプロセスに供することで、単結晶半導体ドナーウェハーに、所望の厚さと滑らかさを付与してもよい。いくつかの実施形態では、転写されたデバイス層の上にエピタキシャル層を堆積させてもよい。図３に示すように、本発明の最終の多層構造体１００、すなわちＳＯＩウェハーは、高抵抗率単結晶半導体ハンドル基板１０２（例えば、単結晶シリコンハンドル基板）、電荷トラップ層１０４、該電荷トラップ層１０４を酸化して作製された半導体酸化物１０８（例えば、二酸化ケイ素層）、単結晶半導体ドナー基板を酸化して作製された誘電体層１１０（例えば、埋込酸化物層）、および半導体デバイス層１０６（ドナー基板を薄化して作製された）を含む。第１酸化物層１０８と第２酸化物層１１０との間に接合表面１１２が示されている。酸化により後側の酸化物層１１６が形成され、それはウェハーの反りを低減するのに有効である。次に、最終の構造体に対し、仕上げの検査・計測を行い、通常のＳＣ１−ＳＣ２プロセスを用いて、最終時間、洗浄を行ってもよい。
本発明を詳細に説明したが、添付の特許請求の範囲で規定される本発明の範囲から逸脱しない範囲で、改良や変形が可能であることは明らかであろう。
以下の非限定的な実施例を用いて、本発明をさらに説明する。
実施例１
本発明の多層構造体１００を図３に示す。多層構造体１００は、後側酸化物層１１６を備える高抵抗率のシリコン基板１０２、電荷トラップ層１０４、およびシリコンデバイス層１０６を有している。２つの酸化物層１０８，１１０は、電荷トラップ層１０４とシリコンデバイス層１０６との間に位置している。第１酸化物層１０８は、電荷トラップ層１０４の熱酸化により成長させる。第２酸化物層１１０は、化学気相堆積（ＣＶＤ）システムでシリコンドナーウェハーのＣＶＤ酸化により成長させる。第１酸化物層１０８と第２酸化物層１１０との間に接合面１１２が示されている。ドナーウェハー１１４の除去した部分が参考のために示されている。実施例の多層構造体１００は、以下の手順に基づき作製された。
片面が研磨され、抵抗率が５００Ω・ｃｍより大きい、または１０００Ω・ｃｍより大きい、または３０００Ω・ｃｍより大きい、２００ｍｍの高抵抗率単結晶シリコンウェハー基板１０２（サンエジソン社；ミズーリ州セントピーターズ）を用意した。多結晶シリコンを含む電荷トラップ層１０４を、単結晶シリコンハンドルウェハーの前表面上に堆積させた。電荷トラップ層１０４は、ＬＰＣＶＤ反応装置の中で、５５０℃以上６９０℃以下の温度範囲、７０ｍＴｏｒｒ以上４００ｍＴｏｒｒ以下の管圧力範囲で、堆積させた。好ましいＬＰＣＶＤ反応装置は、３つの注入ポイントを備えた縦型反応装置であるが、他の縦型反応装置または横型反応装置を用いても同様の結果が得られる。電荷トラップ層１０４は、必要に応じて化学機械研磨されている。次に、多結晶シリコン電荷トラップ層１０４に対して熱酸化を行い、厚さが０．１μｍより大きい第１酸化物層１０８を形成した。酸化により、さらに後側の酸化物層１１６を形成したが、それはウェハーの反りを低減するのに有効である。第１酸化物層１０８に対して化学機械研磨を行い、
ＲＭＳ２ｘ２ ｕｍ２＜５Å、の粗さレベルを達成した。電荷トラップ層１０４と第１酸化物層１１０を含む単結晶シリコンウェハー基板１０２を、次に、第２酸化物層１１０を含むドナーウェハー１１４に接合させる。接合前に、ドナーウェハーに対し、酸化と、Ｈｅ＋とＨ＋（またはＨ２＋）イオンの注入、およびアニールを行う。ドナーウェハー１１４は機械的に劈開され、ハンドル基板１０２の表面の上に薄い上部シリコン層１０６を残すが、ハンドル基板１０２は、第１酸化物層１０８とＢＯＸとなる第２酸化物層１１０の下にある、堆積半導体材料ＣＴＬ１０４を備えている。必要に応じて、上部シリコン層を薄化して所望の厚さにする；上部シリコン層を、ＳＯＩの表面粗さ要求を満たすように平坦化する；そして、必要に応じて、上部ＳＯＩの上にエピタキシャル層を成長させる。
上述の組成とプロセスでは、本発明の範囲から逸脱しない範囲で、様々な変更がなされてもよい。上述の説明に含まれるすべての事項は、限定的な意味ではなく例示として解釈されるべきであることが意図されている。
本発明またはその好ましい実施形態の要素を導入する際に記載する冠詞である、１つの（ａ，ａｎ）、その（ｔｈｅ）、および前記（ｓａｉｄ）は、当該要素が１つ以上存在することを意味することが意図されている。「有する、含む、備える」（ｃｏｍｐｒｉｓｉｎｇ,
ｉｎｃｌｕｄｉｎｇ, ｈａｖｉｎｇ）の用語は、記載した要素以外の追加の要素を含み得ることを示している。

Claims (64)

  1. 以下のものを含む多層構造体：
    単結晶半導体ハンドル基板であって、
    概ね平行な２つの主面であって、一方の主面が単結晶半導体ハンドル基板の前表面であり、他方の主面が単結晶半導体ハンドル基板の後表面である、該２つの主面と、
    前記単結晶半導体ハンドル基板の前記前表面と前記後表面とをつなぐ周縁部と、
    前記前表面と前記後表面との間のバルク領域と、
    前記単結晶半導体ハンドル基板の前記前表面と前記後表面との間の前記単結晶半導体ハンドル基板の中央平面と、を有するとともに、前記単結晶半導体ハンドル基板が１００Ω・ｃｍの最小バルク領域抵抗率を有する、前記単結晶半導体ハンドル基板；
    前記単結晶半導体ハンドル基板の前記前表面と界面接触し、２層以上の不働態化半導体層を含む、複数層からなる電荷トラップ層であって、
    前記２層以上の不働態化半導体層の各層は、ＳｉＧｅ、ＳｉＣおよびＧｅからなる群から選択される材料であって、多結晶または非晶質の材料を含む半導体層を含み、および
    前記２層以上の不働態化半導体層の各層は、半導体窒化物または半導体酸化物を含む不働態化層を含み、
    前記２層以上の不働態化半導体層の各層は、厚さが２０ｎｍ以上１０００ｎｍ以下であり、
    前記複数層からなる電荷トラップ層の抵抗率は、１０００Ω・ｃｍより大きい、前記複数層からなる電荷トラップ層；
    前記複数層からなる電荷トラップ層と界面接触し、第１接合面を有する半導体酸化物層；
    第２接合面を有する誘電体層であって、第２接合面が前記半導体酸化物層の第１接合面と界面接触する、前記誘電体層；および
    前記誘電体層と界面接触する単結晶半導体デバイス層。
  2. 前記単結晶半導体ハンドル基板は、シリコン、炭化ケイ素、シリコンゲルマニウム、ガリウム砒素、窒化ガリウム、リン化インジウム、インジウムガリウム砒素、ゲルマニウム、およびそれらの組み合わせから成る群から選択される半導体材料を含む、請求項１記載の多層構造体。
  3. 前記単結晶半導体ハンドル基板は、単結晶シリコンウェハーを含む、請求項１記載の多層構造体。
  4. 前記単結晶半導体ハンドル基板は、１００Ω・ｃｍ以上１００，０００Ω・ｃｍ以下のバルク抵抗率を有する、請求項１記載の多層構造体。
  5. 前記単結晶半導体ハンドル基板は、１０００Ω・ｃｍ以上１０，０００Ω・ｃｍ以下のバルク抵抗率を有する、請求項１記載の多層構造体。
  6. 前記単結晶半導体ハンドル基板は、２０００Ω・ｃｍ以上１０，０００Ω・ｃｍ以下のバルク抵抗率を有する、請求項１記載の多層構造体。
  7. 前記単結晶半導体ハンドル基板は、３０００Ω・ｃｍ以上５，０００Ω・ｃｍ以下のバルク抵抗率を有する、請求項１記載の多層構造体。
  8. 前記複数層からなる電荷トラップ層は、３０００Ω・ｃｍより大きい抵抗率を有する、請求項１記載の多層構造体。
  9. 前記複数層からなる電荷トラップ層は、１０００Ω・ｃｍ以上１００，０００Ω・ｃｍ以下、１０００Ω・ｃｍ以上１０，０００Ω・ｃｍ以下、２０００Ω・ｃｍ以上１０，０００Ω・ｃｍ以下、３０００Ω・ｃｍ以上１０，０００Ω・ｃｍ以下、または３０００Ω・ｃｍ以上５０００Ω・ｃｍ以下の抵抗率を有する、請求項１記載の多層構造体。
  10. 前記複数層からなる電荷トラップ層の全厚さは、０．３μｍ以上５μｍ以下である、請求項１記載の多層構造体。
  11. 前記複数層からなる電荷トラップ層の全厚さは、０．３μｍ以上３μｍ以下である、請求項１記載の多層構造体。
  12. 前記複数層からなる電荷トラップ層の全厚さは、０．３μｍ以上２μｍ以下である、請求項１記載の多層構造体。
  13. 前記複数層からなる電荷トラップ層は、４層以上１００層以下の不働態化半導体層を有し、前記４層以上１００層以下の不働態化半導体層の各層が不働態化されている、請求項１記載の多層構造体。
  14. 前記複数層からなる電荷トラップ層の前記半導体層は、多結晶または非晶質のＳｉＧｅを含む、請求項１記載の多層構造体。
  15. 前記複数層からなる電荷トラップ層の前記半導体層は、多結晶または非晶質のＳｉＣを含む、請求項１記載の多層構造体。
  16. 前記複数層からなる電荷トラップ層の前記半導体層は、多結晶または非晶質のＧｅを含む、請求項１記載の多層構造体。
  17. 前記複数層からなる電荷トラップ層と界面接触する前記半導体酸化物層は、少なくとも０．１μｍの厚さを有する、請求項１記載の多層構造体。
  18. 前記複数層からなる電荷トラップ層と界面接触する前記半導体酸化物層は、０．１μｍ以上１０μｍ以下の厚さを有する、請求項１記載の多層構造体。
  19. 前記複数層からなる電荷トラップ層と界面接触する前記半導体酸化物層は、０．１μｍ以上２μｍ以下の厚さを有する、請求項１記載の多層構造体。
  20. 前記誘電体層は、１０ｎｍ以上１０，０００ｎｍ以下の厚さを有する、請求項１記載の多層構造体。
  21. 前記単結晶半導体デバイス層は、シリコン、炭化ケイ素、シリコンゲルマニウム、ガリウム砒素、窒化ガリウム、リン化インジウム、インジウムガリウム砒素、ゲルマニウム、およびそれらの組み合わせから成る群から選択される半導体材料を含む、請求項１記載の多層構造体。
  22. 前記単結晶半導体デバイス層は、１Ω・ｃｍ以上５０Ω・ｃｍ以下の抵抗率を有する、請求項１記載の多層構造体。
  23. 前記単結晶半導体デバイス層は、５Ω・ｃｍ以上２５Ω・ｃｍ以下の抵抗率を有する、請求項１記載の多層構造体。
  24. 以下の工程を含む半導体・オン・インシュレーターデバイスの作製方法：
    単結晶半導体ハンドル基板の前表面上に複数層からなる電荷トラップ層を形成する工程であって、
    前記単結晶半導体ハンドル基板が、
    概ね平行な２つの主面であって、一方の主面が単結晶半導体ハンドル基板の前表面であり、他方の主面が単結晶半導体ハンドル基板の後表面である、該２つの主面と、
    前記単結晶半導体ハンドル基板の前記前表面と前記後表面とをつなぐ周縁部と、
    前記前表面と前記後表面との間のバルク領域と、
    前記単結晶半導体ハンドル基板の前記前表面と前記後表面との間の前記単結晶半導体ハンドル基板の中央平面と、を有するとともに、前記単結晶半導体ハンドル基板が１００Ω・ｃｍの最小バルク領域抵抗率を有し、
    前記複数層からなる電荷トラップ層は、２層以上の不働態化半導体層を含み、
    前記２層以上の不働態化半導体層の各層は、ＳｉＧｅ、ＳｉＣおよびＧｅからなる群から選択される材料であって、多結晶または非晶質の材料を含む半導体層を含み、および
    前記２層以上の不働態化半導体層の各層は、半導体窒化物または半導体酸化物を含む不働態化層を含み、
    前記２層以上の不働態化半導体層の各層は、厚さが２０ｎｍ以上１０００ｎｍ以下であり、
    前記複数層からなる電荷トラップ層の抵抗率は、１０００Ω・ｃｍより大きい、該工程；
    前記電荷トラップ層上に半導体酸化物層を形成する工程であって、前記半導体酸化物層の厚さが少なくとも０．１μｍである、該工程；および
    単結晶半導体ドナー基板の前表面上の誘電体層に前記半導体酸化物層を接合し接合構造体を作製する工程であって、
    前記単結晶半導体ドナー基板が、
    概ね平行な２つの主面であって、一方の主面が単結晶半導体ドナー基板の前表面であり、他方の主面が単結晶半導体ドナー基板の後表面である、該２つの主面と、
    前記単結晶半導体ドナー基板の前記前表面と前記後表面とをつなぐ周縁部と、
    前記単結晶半導体ドナー基板の前記前表面と前記後表面との間の前記単結晶半導体ドナー基板の中央平面と、を有し、前記単結晶半導体ドナー基板が、劈開面と、前記単結晶半導体ドナー基板の前記前表面上の前記誘電体層とを含む、該工程。
  25. 前記単結晶半導体ハンドル基板は、シリコン、炭化ケイ素、シリコンゲルマニウム、ガリウム砒素、窒化ガリウム、リン化インジウム、インジウムガリウム砒素、ゲルマニウム、およびそれらの組み合わせから成る群から選択される半導体材料を含む、請求項２４記載の作製方法。
  26. 前記単結晶半導体ハンドル基板は、チョクラルスキー法またはフロートゾーン法により成長させた単結晶シリコンインゴットから切り出された単結晶シリコンウェハーを含む、請求項２４記載の作製方法。
  27. 前記単結晶半導体ハンドル基板は、１００Ω・ｃｍ以上１００，０００Ω・ｃｍ以下のバルク抵抗率を有する、請求項２４記載の作製方法。
  28. 前記単結晶半導体ハンドル基板は、１０００Ω・ｃｍ以上１０，０００Ω・ｃｍ以下のバルク抵抗率を有する、請求項２４記載の作製方法。
  29. 前記単結晶半導体ハンドル基板は、２０００Ω・ｃｍ以上１０，０００Ω・ｃｍ以下のバルク抵抗率を有する、請求項２４記載の作製方法。
  30. 前記単結晶半導体ハンドル基板は、３０００Ω・ｃｍ以上５，０００Ω・ｃｍ以下のバルク抵抗率を有する、請求項２４記載の作製方法。
  31. 前記複数層からなる電荷トラップ層は、３０００Ω・ｃｍより大きい抵抗率を有する、請求項２４記載の作製方法。
  32. 前記複数層からなる電荷トラップ層は、１０００Ω・ｃｍ以上１００，０００Ω・ｃｍ以下、１０００Ω・ｃｍ以上１０，０００Ω・ｃｍ以下、２０００Ω・ｃｍ以上１０，０００Ω・ｃｍ以下、３０００Ω・ｃｍ以上１０，０００Ω・ｃｍ以下、または３０００Ω・ｃｍ以上５０００Ω・ｃｍ以下の抵抗率を有する、請求項２４記載の作製方法。
  33. 前記複数層からなる電荷トラップ層の全厚さは、０．３μｍ以上５μｍ以下である、請求項２４記載の作製方法。
  34. 前記複数層からなる電荷トラップ層の全厚さは、０．３μｍ以上３μｍ以下である、請求項２４記載の作製方法。
  35. 前記複数層からなる電荷トラップ層の全厚さは、０．３μｍ以上２μｍ以下である、請求項２４記載の作製方法。
  36. 前記複数層からなる電荷トラップ層は、４層以上１００層以下の不働態化半導体層を有する、請求項２４記載の作製方法。
  37. 前記複数層からなる電荷トラップ層と界面接触する前記半導体酸化物層は、少なくとも０．１μｍの厚さを有する、請求項２４記載の作製方法。
  38. 前記複数層からなる電荷トラップ層と界面接触する前記半導体酸化物層は、０．１μｍ以上１０μｍ以下の厚さを有する、請求項２４記載の作製方法。
  39. 前記複数層からなる電荷トラップ層と界面接触する前記半導体酸化物層は、０．１μｍ以上２μｍ以下の厚さを有する、請求項２４記載の作製方法。
  40. 前記誘電体層は、１０ｎｍ以上１０，０００ｎｍ以下の厚さを有する、請求項２４記載の作製方法。
  41. 前記単結晶半導体ドナー基板は、シリコン、炭化ケイ素、シリコンゲルマニウム、ガリウム砒素、窒化ガリウム、リン化インジウム、インジウムガリウム砒素、ゲルマニウム、およびそれらの組み合わせから成る群から選択される半導体材料を含む、請求項２４記載の作製方法。
  42. 前記単結晶半導体ドナー基板は、１Ω・ｃｍ以上５０Ω・ｃｍ以下の抵抗率を有する、請求項２４記載の作製方法。
  43. 前記単結晶半導体ドナー基板は、５Ω・ｃｍ以上２５Ω・ｃｍ以下の抵抗率を有する、請求項２４記載の作製方法。
  44. 前記単結晶半導体ドナー基板の前記誘電体層と前記単結晶半導体ハンドル基板の前記前表面上の前記半導体酸化物層との間の接合を強化するのに十分な温度と期間で、前記接合構造体を加熱する工程をさらに含む、請求項２４記載の作製方法。
  45. 前記単結晶半導体ドナー基板の前記劈開面で前記接合構造体を機械的に劈開する工程をさらに含み、それにより、単結晶半導体ハンドル基板、複数層からなる電荷トラップ層、半導体酸化物層、前記半導体酸化物層と接触する誘電体層、および前記誘電体層と接触する単結晶半導体デバイス層を含む前記半導体・オン・インシュレーターデバイスを作製する、請求項２４記載の作製方法。
  46. 接合を強化するのに十分な温度と期間で、前記劈開面を有する構造体を加熱する工程をさらに含む、請求項４５記載の作製方法。
  47. シリコン・オン・インシュレーター構造体の作製方法であって、
    単結晶シリコンハンドル基板の前表面上の第１接合面を、単結晶シリコンドナー基板の前表面上の第２接合面に接合する工程を含み、
    前記単結晶シリコンハンドル基板が、
    概ね平行な２つの主面であって、一方の主面が前記単結晶シリコンハンドル基板の前表面であり、他方の主面が前記単結晶シリコンハンドル基板の後表面である、該２つの主面と、
    前記単結晶シリコンハンドル基板の前記前表面と前記後表面とをつなぐ周縁部と、
    前記前表面と前記後表面との間のバルク領域と、
    前記単結晶シリコンハンドル基板の前記前表面と前記後表面との間の前記単結晶シリコンハンドル基板の中央平面と、を有するとともに、前記単結晶シリコンハンドル基板が１００Ω・ｃｍの最小バルク領域抵抗率を有し、
    さらに、複数層からなる電荷トラップ層が前記単結晶シリコンハンドル基板の前記前表面と界面接触する一方、前記複数層からなる電荷トラップ層は２層以上の不働態化半導体層を含み、
    前記２層以上の不働態化半導体層の各層は、ＳｉＧｅ、ＳｉＣおよびＧｅからなる群から選択される材料であって、多結晶または非晶質の材料を含む半導体層を含み、および
    前記２層以上の不働態化半導体層の各層は、半導体窒化物または半導体酸化物を含む不働態化層を含み、
    前記２層以上の不働態化半導体層の各層は、厚さが２０ｎｍ以上１０００ｎｍ以下であり、
    前記複数層からなる電荷トラップ層の抵抗率は、１０００Ω・ｃｍより大きく、
    さらに、半導体酸化物層が前記複数層からなる電荷トラップ層と界面接触する一方、前記半導体酸化物層が前記第１接合面を有し、
    前記単結晶シリコンドナー基板が、
    概ね平行な２つの主面であって、一方の主面が単結晶シリコンドナー基板の前表面であり、他方の主面が単結晶シリコンドナー基板の後表面である、該２つの主面と、
    前記単結晶シリコンドナー基板の前記前表面と前記後表面とをつなぐ周縁部と、
    前記単結晶シリコンドナー基板の前記前表面と前記後表面との間の前記単結晶シリコンドナー基板の中央平面と、を有するとともに、前記単結晶シリコンドナー基板が、劈開面と、前記単結晶シリコンドナー基板の前記前表面上の誘電体層とを含み、該誘電体層が前記第２接合面を有する、シリコン・オン・インシュレーター構造体の作製方法。
  48. 前記単結晶シリコンハンドル基板は、チョクラルスキー法またはフロートゾーン法により成長させた単結晶シリコンインゴットから切り出された単結晶シリコンウェハーを含む、請求項４７記載の作製方法。
  49. 前記単結晶シリコンハンドル基板は、１００Ω・ｃｍ以上１００，０００Ω・ｃｍ以下のバルク抵抗率を有する、請求項４７記載の作製方法。
  50. 前記単結晶半導体ハンドル基板は、１０００Ω・ｃｍ以上１０，０００Ω・ｃｍ以下のバルク抵抗率を有する、請求項４７記載の作製方法。
  51. 前記複数層からなる電荷トラップ層は、３０００Ω・ｃｍより大きい抵抗率を有する、請求項４７記載の作製方法。
  52. 前記複数層からなる電荷トラップ層は、１０００Ω・ｃｍ以上１００，０００Ω・ｃｍ以下、１０００Ω・ｃｍ以上１０，０００Ω・ｃｍ以下、２０００Ω・ｃｍ以上１０，０００Ω・ｃｍ以下、３０００Ω・ｃｍ以上１０，０００Ω・ｃｍ以下、または３０００Ω・ｃｍ以上５０００Ω・ｃｍ以下の抵抗率を有する、請求項４７記載の作製方法。
  53. 前記複数層からなる電荷トラップ層の全厚さは、０．３μｍ以上５μｍ以下である、請求項４７記載の作製方法。
  54. 前記複数層からなる電荷トラップ層の全厚さは、０．３μｍ以上３μｍ以下である、請求項４７記載の作製方法。
  55. 前記複数層からなる電荷トラップ層の全厚さは、０．３μｍ以上２μｍ以下である、請求項４７記載の作製方法。
  56. 前記複数層からなる電荷トラップ層は、４層以上１００層以下の不働態化半導体層を有する、請求項４７記載の作製方法。
  57. 前記複数層からなる電荷トラップ層と界面接触する前記半導体酸化物層は、少なくとも０．１μｍの厚さを有する、請求項４７記載の作製方法。
  58. 前記複数層からなる電荷トラップ層と界面接触する前記半導体酸化物層は、０．１μｍ以上１０μｍ以下の厚さを有する、請求項４７記載の作製方法。
  59. 前記複数層からなる電荷トラップ層と界面接触する前記半導体酸化物層は、０．１μｍ以上２μｍ以下の厚さを有する、請求項４７記載の作製方法。
  60. 前記誘電体層は、１０ｎｍ以上１０，０００ｎｍ以下の厚さを有する、請求項４７記載の作製方法。
  61. 前記単結晶シリコンドナー基板は、チョクラルスキー法またはフロートゾーン法により成長させた単結晶シリコンインゴットから切り出される、請求項４７記載の作製方法。
  62. 前記単結晶シリコンドナー基板は、１Ω・ｃｍ以上５０Ω・ｃｍ以下の抵抗率を有する、請求項４７記載の作製方法。
  63. 前記単結晶シリコンドナー基板は、５Ω・ｃｍ以上２５Ω・ｃｍ以下の抵抗率を有する、請求項４７記載の作製方法。
  64. 前記単結晶シリコンドナー基板の前記誘電体層と前記単結晶シリコンハンドル基板の前記前表面上の前記半導体酸化物層との間の接合を強化するのに十分な温度と期間で、前記接合構造体を加熱する工程、
    前記単結晶シリコンドナー基板の前記劈開面で前記接合構造体を機械的に劈開する工程であって、それにより、単結晶シリコンハンドル基板、複数層からなる電荷トラップ層、半導体酸化物層、前記半導体酸化物層と接触する誘電体層、および前記誘電体層と接触する単結晶シリコンデバイス層を含む前記シリコン・オン・インシュレーター構造体を作製する、該工程、および
    接合を強化するのに十分な温度と期間で、前記劈開面を有する構造体を加熱する工程、をさらに含む、請求項４７記載の作製方法。
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