JP2017538297A - 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法 - Google Patents
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Abstract
Description
H. S. Gamble, et al. “Low-loss CPW lines on surface stabilized high resistivity silicon,” Microwave Guided Wave Lett., 9(10), pp. 395-397, 1999.
D. Lederer, R. Lobet and J. P. Raskin, “Enhanced high resistivity SOI wafers for RF applications,” IEEE Intl. SOI Conf., pp. 46-47, 2004.
D. Lederer and J. P. Raskin, “New substrate passivation method dedicated to high resistivity SOI wafer fabrication with increased substrate resistivity,” IEEE Electron Device Letters, vol. 26, no. 11, pp.805-807, 2005.
D. Lederer, B. Aspar, C. Laghae and J.-P. Raskin, “Performance of RF passive structures and SOI MOSFETs transferred on a passivated HR SOI sunstrate,” IEEE International SOI Conference, pp. 29-30, 2006.
Daniel C. Kerret al. “Identification of RF harmonic distortion on Si substrate and its reduction using a trap-rich layer”, Silicon Monolithic Integrated Circuits in RF Systems, 2008, SiRF2008 (IEEE Topical Meeting), pp. 151-154, 2008.
単結晶半導体ハンドル基板であって、
概ね平行な2つの主面であって、一方の主面が単結晶半導体ハンドル基板の前表面であり、他方の主面が単結晶半導体ハンドル基板の後表面である、該2つの主面と、
前記単結晶半導体ハンドル基板の前記前表面と前記後表面とをつなぐ周縁部と、
前記前表面と前記後表面との間のバルク領域と、
前記単結晶半導体ハンドル基板の前記前表面と前記後表面との間の前記単結晶半導体ハンドル基板の中央平面と、を有するとともに、前記単結晶半導体ハンドル基板が100Ω・cmの最小バルク領域抵抗率を有する、該単結晶半導体ハンドル基板、
前記単結晶半導体ハンドル基板の前記前表面と界面接触し、1つ以上の半導体層を含む電荷トラップ層であって、該1つ以上の半導体層の各層が多結晶構造体または非晶質構造体を含み、さらに該1つ以上の半導体層の各層が、シリコン、SiGe、SiCおよびGeからなる群から選択される材料を含む、該電荷トラップ層、
前記電荷トラップ層と界面接触し、第1接合面を有する半導体酸化物層、
第2接合面を有する誘電体層であって、第2接合面が、前記第1半導体酸化物層の第1接合面と界面接触する、該誘電体層、および
前記誘電体層と界面接触する、単結晶半導体デバイス層。
単結晶半導体ハンドル基板の前表面上に電荷トラップ層を形成する工程であって、
前記単結晶半導体ハンドル基板が、
概ね平行な2つの主面であって、一方の主面が単結晶半導体ハンドル基板の前表面であり、他方の主面が単結晶半導体ハンドル基板の後表面である、該2つの主面と、
前記単結晶半導体ハンドル基板の前記前表面と前記後表面とをつなぐ周縁部と、
前記前表面と前記後表面との間のバルク領域と、
前記単結晶半導体ハンドル基板の前記前表面と前記後表面との間の前記単結晶半導体ハンドル基板の中央平面と、を有するとともに、前記単結晶半導体ハンドル基板が100Ω・cmの最小バルク領域抵抗率を有し、
前記電荷トラップ層は1つ以上の半導体層を含み、該1つ以上の半導体層の各層が多結晶構造体または非晶質構造体を含み、さらに該1つ以上の半導体層の各層が、シリコン、SiGe、SiCおよびGeからなる群から選択される材料を含む、該工程;
前記電荷トラップ層上に半導体酸化物層を形成する工程であって、前記半導体酸化物層の厚さが少なくとも約0.1μmである、該工程;および
単結晶半導体ドナー基板の前表面上の誘電体層に前記半導体酸化物層を接合する工程であって、
前記単結晶半導体ドナー基板が、
概ね平行な2つの主面であって、一方の主面が単結晶半導体ドナー基板の前表面であり、他方の主面が単結晶半導体ドナー基板の後表面である、該2つの主面と、
前記単結晶半導体ドナー基板の前記前表面と前記後表面とをつなぐ周縁部と、
前記単結晶半導体ドナー基板の前記前表面と前記後表面との間の前記単結晶半導体ドナー基板の中央平面と、を有し、前記単結晶半導体ドナー基板が、劈開面と、前記単結晶半導体ドナー基板の前記前表面上の誘電体層とを含む、該工程。
単結晶シリコンハンドル基板の前表面上の第1接合面を、単結晶シリコンドナー基板の前表面上の第2接合面に接合する工程であって、
前記単結晶シリコンハンドル基板が、
概ね平行な2つの主面であって、一方の主面が単結晶シリコンハンドル基板の前表面であり、他方の主面が単結晶シリコンハンドル基板の後表面である、該2つの主面と、
前記単結晶シリコンハンドル基板の前記前表面と前記後表面とをつなぐ周縁部と、
前記前表面と前記後表面との間のバルク領域と、
前記単結晶シリコンハンドル基板の前記前表面と前記後表面との間の前記単結晶シリコンハンドル基板の中央平面と、を有するとともに、前記単結晶シリコンハンドル基板が100Ω・cmの最小バルク領域抵抗率を有し、
さらに、電荷トラップ層が前記単結晶シリコンハンドル基板の前記前表面と界面接触する一方、前記電荷トラップ層は1つ以上の半導体層を含み、該1つ以上の半導体層の各層が多結晶構造体または非晶質構造体を含み、さらに該1つ以上の半導体層の各層が、シリコン、SiGe、SiCおよびGeからなる群から選択される材料を含み、
さらに、半導体酸化物層が前記電荷トラップ層と界面接触する一方、前記半導体酸化物層が前記第1接合面を有し、
前記単結晶シリコンドナー基板が、
概ね平行な2つの主面であって、一方の主面が単結晶シリコンドナー基板の前表面であり、他方の主面が単結晶シリコンドナー基板の後表面である、該2つの主面と、
前記単結晶シリコンドナー基板の前記前表面と前記後表面とをつなぐ周縁部と、
前記単結晶シリコンドナー基板の前記前表面と前記後表面との間の前記単結晶シリコンドナー基板の中央平面と、を有するとともに、前記単結晶シリコンドナー基板が、劈開面と、前記単結晶シリコンドナー基板の前記前表面上の誘電体層とを含み、該誘電体層が前記第2接合面を有する、該工程。
RMS2x2 um2<5Å、の粗さレベルを達成した。電荷トラップ層104と第1酸化物層110を含む単結晶シリコンウェハー基板102を、次に、第2酸化物層110を含むドナーウェハー114に接合させる。接合前に、ドナーウェハーに対し、酸化と、He+とH+(またはH2+)イオンの注入、およびアニールを行う。ドナーウェハー114は機械的に劈開され、ハンドル基板102の表面の上に薄い上部シリコン層106を残すが、ハンドル基板102は、第1酸化物層108とBOXとなる第2酸化物層110の下にある、堆積半導体材料CTL104を備えている。必要に応じて、上部シリコン層を薄化して所望の厚さにする;上部シリコン層を、SOIの表面粗さ要求を満たすように平坦化する;そして、必要に応じて、上部SOIの上にエピタキシャル層を成長させる。
including, having)の用語は、記載した要素以外の追加の要素を含み得ることを示している。
Claims (67)
- 以下のものを含む多層構造体:
単結晶半導体ハンドル基板であって、
概ね平行な2つの主面であって、一方の主面が単結晶半導体ハンドル基板の前表面であり、他方の主面が単結晶半導体ハンドル基板の後表面である、該2つの主面と、
前記単結晶半導体ハンドル基板の前記前表面と前記後表面とをつなぐ周縁部と、
前記前表面と前記後表面との間のバルク領域と、
前記単結晶半導体ハンドル基板の前記前表面と前記後表面との間の前記単結晶半導体ハンドル基板の中央平面と、を有するとともに、前記単結晶半導体ハンドル基板が100Ω・cmの最小バルク領域抵抗率を有する、該単結晶半導体ハンドル基板;
前記単結晶半導体ハンドル基板の前記前表面と界面接触し、1つ以上の半導体層を含む電荷トラップ層であって、該1つ以上の半導体層の各層が多結晶構造体または非晶質構造体を含み、さらに該1つ以上の半導体層の各層が、シリコン、SiGe、SiCおよびGeからなる群から選択される材料を含む、該電荷トラップ層;
前記電荷トラップ層と界面接触し、第1接合面を有する半導体酸化物層;
第2接合面を有する誘電体層であって、第2接合面が前記第1半導体酸化物層の第1接合面と界面接触する、該誘電体層;および
前記誘電体層と界面接触する単結晶半導体デバイス層。 - 前記単結晶半導体ハンドル基板は、シリコン、炭化ケイ素、シリコンゲルマニウム、ガリウム砒素、窒化ガリウム、リン化インジウム、インジウムガリウム砒素、ゲルマニウム、およびそれらの組み合わせから成る群から選択される半導体材料を含む、請求項1記載の多層構造体。
- 前記単結晶半導体ハンドル基板は、チョクラルスキー法またはフロートゾーン法により成長させた単結晶シリコンインゴットから切り出された単結晶シリコンウェハーを含む、請求項1記載の多層構造体。
- 前記単結晶半導体ハンドル基板は、約100Ω・cm以上約100,000Ω・cm以下のバルク抵抗率を有する、請求項1記載の多層構造体。
- 前記単結晶半導体ハンドル基板は、約1000Ω・cm以上約10,000Ω・cm以下のバルク抵抗率を有する、請求項1記載の多層構造体。
- 前記単結晶半導体ハンドル基板は、約2000Ω・cm以上約10,000Ω・cm以下のバルク抵抗率を有する、請求項1記載の多層構造体。
- 前記単結晶半導体ハンドル基板は、約3000Ω・cm以上約5,000Ω・cm以下のバルク抵抗率を有する、請求項1記載の多層構造体。
- 前記電荷トラップ層は、約1000Ω・cmより大きい抵抗率を有する、請求項1記載の多層構造体。
- 前記電荷トラップ層は、約3000Ω・cmより大きい抵抗率を有する、請求項1記載の多層構造体。
- 前記電荷トラップ層は、約1000Ω・cm以上約100,000Ω・cm以下、約1000Ω・cm以上約10,000Ω・cm以下、約2000Ω・cm以上約10,000Ω・cm以下、約3000Ω・cm以上約10,000Ω・cm以下、または約3000Ω・cm以上約5000Ω・cm以下の抵抗率を有する、請求項1記載の多層構造体。
- 前記電荷トラップ層の全厚さは、約0.3μm以上約5μm以下である、請求項1記載の多層構造体。
- 前記電荷トラップ層の全厚さは、約0.3μm以上約3μm以下である、請求項1記載の多層構造体。
- 前記電荷トラップ層の全厚さは、約0.3μm以上約2μm以下である、請求項1記載の多層構造体。
- 前記電荷トラップ層は、2層以上の半導体層を有し、該2層以上の半導体層の各層が不働態化されている、請求項1記載の多層構造体。
- 前記電荷トラップ層は、多結晶構造体または非晶質構造体として、SiGeを含む、請求項1記載の多層構造体。
- 前記電荷トラップ層は、多結晶構造体または非晶質構造体として、SiCを含む、請求項1記載の多層構造体。
- 前記電荷トラップ層は、多結晶構造体または非晶質構造体として、Geを含む、請求項1記載の多層構造体。
- 前記電荷トラップ層と界面接触する前記半導体酸化物層は、少なくとも約0.1μmの厚さを有する、請求項1記載の多層構造体。
- 前記電荷トラップ層と界面接触する前記半導体酸化物層は、約0.1μm以上約10μm以下の厚さを有する、請求項1記載の多層構造体。
- 前記電荷トラップ層と界面接触する前記半導体酸化物層は、約0.1μm以上約2μm以下の厚さを有する、請求項1記載の多層構造体。
- 前記誘電体層は、約10nm以上約10,000nm以下の厚さを有する、請求項1記載の多層構造体。
- 前記単結晶半導体デバイス層は、シリコン、炭化ケイ素、シリコンゲルマニウム、ガリウム砒素、窒化ガリウム、リン化インジウム、インジウムガリウム砒素、ゲルマニウム、およびそれらの組み合わせから成る群から選択される半導体材料を含む、請求項1記載の多層構造体。
- 前記単結晶半導体デバイス層は、約1Ω・cm以上約50Ω・cm以下、例えば約5Ω・cm以上約25Ω・cm以下の抵抗率を有する、請求項1記載の多層構造体。
- 以下の工程を含む半導体・オン・インシュレーターデバイスの作製方法:
単結晶半導体ハンドル基板の前表面上に電荷トラップ層を形成する工程であって、
前記単結晶半導体ハンドル基板が、
概ね平行な2つの主面であって、一方の主面が単結晶半導体ハンドル基板の前表面であり、他方の主面が単結晶半導体ハンドル基板の後表面である、該2つの主面と、
前記単結晶半導体ハンドル基板の前記前表面と前記後表面とをつなぐ周縁部と、
前記前表面と前記後表面との間のバルク領域と、
前記単結晶半導体ハンドル基板の前記前表面と前記後表面との間の前記単結晶半導体ハンドル基板の中央平面と、を有するとともに、前記単結晶半導体ハンドル基板が100Ω・cmの最小バルク領域抵抗率を有し、
前記電荷トラップ層は1つ以上の半導体層を含み、該1つ以上の半導体層の各層が多結晶構造体または非晶質構造体を含み、さらに該1つ以上の半導体層の各層が、シリコン、SiGe、SiCおよびGeからなる群から選択される材料を含む、該工程;
前記電荷トラップ層上に半導体酸化物層を形成する工程であって、前記半導体酸化物層の厚さが少なくとも約0.1μmである、該工程;および
単結晶半導体ドナー基板の前表面上の誘電体層に前記半導体酸化物層を接合し接合構造体を作製する工程であって、
前記単結晶半導体ドナー基板が、
概ね平行な2つの主面であって、一方の主面が単結晶半導体ドナー基板の前表面であり、他方の主面が単結晶半導体ドナー基板の後表面である、該2つの主面と、
前記単結晶半導体ドナー基板の前記前表面と前記後表面とをつなぐ周縁部と、
前記単結晶半導体ドナー基板の前記前表面と前記後表面との間の前記単結晶半導体ドナー基板の中央平面と、を有し、前記単結晶半導体ドナー基板が、劈開面と、前記単結晶半導体ドナー基板の前記前表面上の前記誘電体層とを含む、該工程。 - 前記単結晶半導体ハンドル基板は、シリコン、炭化ケイ素、シリコンゲルマニウム、ガリウム砒素、窒化ガリウム、リン化インジウム、インジウムガリウム砒素、ゲルマニウム、およびそれらの組み合わせから成る群から選択される半導体材料を含む、請求項24記載の作製方法。
- 前記単結晶半導体ハンドル基板は、チョクラルスキー法またはフロートゾーン法により成長させた単結晶シリコンインゴットから切り出された単結晶シリコンウェハーを含む、請求項24記載の作製方法。
- 前記単結晶半導体ハンドル基板は、チョクラルスキー法またはフロートゾーン法により成長させた単結晶シリコンインゴットから切り出された単結晶シリコンウェハーを含む、請求項24記載の作製方法。
- 前記単結晶半導体ハンドル基板は、約100Ω・cm以上約100,000Ω・cm以下のバルク抵抗率を有する、請求項24記載の作製方法。
- 前記単結晶半導体ハンドル基板は、約1000Ω・cm以上約10,000Ω・cm以下のバルク抵抗率を有する、請求項24記載の作製方法。
- 前記単結晶半導体ハンドル基板は、約2000Ω・cm以上約10,000Ω・cm以下のバルク抵抗率を有する、請求項24記載の作製方法。
- 前記単結晶半導体ハンドル基板は、約3000Ω・cm以上約5,000Ω・cm以下のバルク抵抗率を有する、請求項24記載の作製方法。
- 前記電荷トラップ層は、約1000Ω・cmより大きい抵抗率を有する、請求項24記載の作製方法。
- 前記電荷トラップ層は、約3000Ω・cmより大きい抵抗率を有する、請求項24記載の作製方法。
- 前記電荷トラップ層は、約1000Ω・cm以上約100,000Ω・cm以下、約1000Ω・cm以上約10,000Ω・cm以下、約2000Ω・cm以上約10,000Ω・cm以下、約3000Ω・cm以上約10,000Ω・cm以下、または約3000Ω・cm以上約5000Ω・cm以下の抵抗率を有する、請求項24記載の作製方法。
- 前記電荷トラップ層の全厚さは、約0.3μm以上約5μm以下である、請求項24記載の作製方法。
- 前記電荷トラップ層の全厚さは、約0.3μm以上約3μm以下である、請求項24記載の作製方法。
- 前記電荷トラップ層の全厚さは、約0.3μm以上約2μm以下である、請求項24記載の作製方法。
- 前記電荷トラップ層は、2層以上の半導体層を有し、該2層以上の半導体層の各層が不働態化されている、請求項24記載の作製方法。
- 前記電荷トラップ層と界面接触する前記半導体酸化物層は、少なくとも約0.1μmの厚さを有する、請求項24記載の作製方法。
- 前記電荷トラップ層と界面接触する前記半導体酸化物層は、約0.1μm以上約10μm以下の厚さを有する、請求項24記載の作製方法。
- 前記電荷トラップ層と界面接触する前記半導体酸化物層は、約0.1μm以上約2μm以下の厚さを有する、請求項24記載の作製方法。
- 前記誘電体層は、約10nm以上約10,000nm以下の厚さを有する、請求項24記載の作製方法。
- 前記単結晶半導体ドナー基板は、シリコン、炭化ケイ素、シリコンゲルマニウム、ガリウム砒素、窒化ガリウム、リン化インジウム、インジウムガリウム砒素、ゲルマニウム、およびそれらの組み合わせから成る群から選択される半導体材料を含む、請求項24記載の作製方法。
- 前記単結晶半導体ドナー基板は、約1Ω・cm以上約50Ω・cm以下、例えば約5Ω・cm以上約25Ω・cm以下の抵抗率を有する、請求項24記載の作製方法。
- 前記単結晶半導体ドナー構造体の前記誘電体層と前記単結晶半導体ハンドル基板の前記前表面上の前記半導体酸化物層との間の接合を強化するのに十分な温度と期間で、前記接合構造体を加熱する工程をさらに含む、請求項24記載の作製方法。
- 前記単結晶半導体ドナー基板の前記劈開面で前記接合構造体を機械的に劈開する工程をさらに含み、それにより、単結晶半導体ハンドル基板、電荷トラップ層、半導体酸化物層、前記半導体酸化物層と接触する誘電体層、および前記誘電体層と接触する単結晶半導体デバイス層を含む前記半導体・オン・インシュレーターデバイスを作製する、請求項24記載の作製方法。
- 接合を強化するのに十分な温度と期間で、前記劈開面を有する構造体を加熱する工程をさらに含む、請求項46記載の作製方法。
- シリコン・オン・インシュレーター構造体の作製方法であって、
単結晶シリコンハンドル基板の前表面上の第1接合面を、単結晶シリコンドナー基板の前表面上の第2接合面に接合する工程を含み、
前記単結晶シリコンハンドル基板が、
概ね平行な2つの主面であって、一方の主面が前記単結晶シリコンハンドル基板の前表面であり、他方の主面が前記単結晶シリコンハンドル基板の後表面である、該2つの主面と、
前記単結晶シリコンハンドル基板の前記前表面と前記後表面とをつなぐ周縁部と、
前記前表面と前記後表面との間のバルク領域と、
前記単結晶シリコンハンドル基板の前記前表面と前記後表面との間の前記単結晶シリコンハンドル基板の中央平面と、を有するとともに、前記単結晶シリコンハンドル基板が100Ω・cmの最小バルク領域抵抗率を有し、
さらに、電荷トラップ層が前記単結晶シリコンハンドル基板の前記前表面と界面接触する一方、前記電荷トラップ層は1つ以上の半導体層を含み、該1つ以上の半導体層の各層が多結晶構造体または非晶質構造体を含み、さらに該1つ以上の半導体層の各層が、シリコン、SiGe、SiCおよびGeからなる群から選択される材料を含み、
さらに、半導体酸化物層が前記電荷トラップ層と界面接触する一方、前記半導体酸化物層が前記第1接合面を有し、
前記単結晶シリコンドナー基板が、
概ね平行な2つの主面であって、一方の主面が単結晶シリコンドナー基板の前表面であり、他方の主面が単結晶シリコンドナー基板の後表面である、該2つの主面と、
前記単結晶シリコンドナー基板の前記前表面と前記後表面とをつなぐ周縁部と、
前記単結晶シリコンドナー基板の前記前表面と前記後表面との間の前記単結晶シリコンドナー基板の中央平面と、を有するとともに、前記単結晶シリコンドナー基板が、劈開面と、前記単結晶シリコンドナー基板の前記前表面上の誘電体層とを含み、該誘電体層が前記第2接合面を有する、シリコン・オン・インシュレーター構造体の作製方法。 - 前記単結晶シリコンハンドル基板は、チョクラルスキー法またはフロートゾーン法により成長させた単結晶シリコンインゴットから切り出された単結晶シリコンウェハーを含む、請求項48記載の作製方法。
- 前記単結晶シリコンハンドル基板は、約100Ω・cm以上約100,000Ω・cm以下のバルク抵抗率を有する、請求項48記載の作製方法。
- 前記単結晶半導体ハンドル基板は、約1000Ω・cm以上約10,000Ω・cm以下のバルク抵抗率を有する、請求項48記載の作製方法。
- 前記電荷トラップ層は、約1000Ω・cmより大きい抵抗率を有する、請求項48記載の作製方法。
- 前記電荷トラップ層は、約3000Ω・cmより大きい抵抗率を有する、請求項48記載の作製方法。
- 前記電荷トラップ層は、約1000Ω・cm以上約100,000Ω・cm以下、約1000Ω・cm以上約10,000Ω・cm以下、約2000Ω・cm以上約10,000Ω・cm以下、約3000Ω・cm以上約10,000Ω・cm以下、または約3000Ω・cm以上約5000Ω・cm以下の抵抗率を有する、請求項48記載の作製方法。
- 前記電荷トラップ層の全厚さは、約0.3μm以上約5μm以下である、請求項48記載の作製方法。
- 前記電荷トラップ層の全厚さは、約0.3μm以上約3μm以下である、請求項48記載の作製方法。
- 前記電荷トラップ層の全厚さは、約0.3μm以上約2μm以下である、請求項48記載の作製方法。
- 前記電荷トラップ層は、2層以上の半導体層を有し、該2層以上の半導体層の各層が不働態化されている、請求項48記載の作製方法。
- 前記電荷トラップ層と界面接触する前記半導体酸化物層は、少なくとも約0.1μmの厚さを有する、請求項48記載の作製方法。
- 前記電荷トラップ層と界面接触する前記半導体酸化物層は、約0.1μm以上約10μm以下の厚さを有する、請求項48記載の作製方法。
- 前記電荷トラップ層と界面接触する前記半導体酸化物層は、約0.1μm以上約2μm以下の厚さを有する、請求項48記載の作製方法。
- 前記誘電体層は、約10nm以上約10,000nm以下の厚さを有する、請求項48記載の作製方法。
- 前記単結晶シリコンドナー基板は、チョクラルスキー法またはフロートゾーン法により成長させた単結晶シリコンインゴットから切り出される、請求項48記載の作製方法。
- 前記単結晶シリコンドナー基板は、約1Ω・cm以上約50Ω・cm以下、例えば約5Ω・cm以上約25Ω・cm以下の抵抗率を有する、請求項48記載の作製方法。
- 前記単結晶シリコンドナー構造体の前記誘電体層と前記単結晶シリコンハンドル基板の前記前表面上の前記半導体酸化物層との間の接合を強化するのに十分な温度と期間で、前記接合構造体を加熱する工程をさらに含む、請求項48記載の作製方法。
- 前記単結晶シリコンドナー基板の前記劈開面で前記接合構造体を機械的に劈開する工程をさらに含み、それにより、単結晶シリコンハンドル基板、電荷トラップ層、半導体酸化物層、前記半導体酸化物層と接触する誘電体層、および前記誘電体層と接触する単結晶シリコンデバイス層を含む前記シリコン・オン・インシュレーターデバイスを作製する、請求項48記載の作製方法。
- 接合を強化するのに十分な温度と期間で、前記劈開面を有する構造体を加熱する工程をさらに含む、請求項66記載の作製方法。
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