WO2019239763A1 - 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ - Google Patents

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吉田　和彦
美保 二井谷
大士 若林
石川　修
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信越半導体株式会社
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Definitions

  • the present invention relates to a method for manufacturing a bonded SOI wafer and a bonded SOI wafer.
  • a bonded semiconductor wafer having a base wafer made of a silicon single crystal, a polycrystalline silicon layer on the base wafer, a dielectric layer on the polycrystalline silicon layer, and a single crystal silicon layer on the dielectric layer.
  • a so-called trap-rich SOI (Silicon on Insulator) substrate having a carrier trap layer is used and put into practical use.
  • the polycrystalline silicon layer functions as a layer having an effect of eliminating generated carriers (also referred to as a carrier trap layer or a trap-rich layer).
  • Patent Document 1 and Patent Document 2 a polycrystalline silicon layer is formed on a thin oxide film having a thickness of about 1 nm formed by cleaning a base wafer, thereby performing a heat treatment process or device manufacture in an SOI wafer manufacturing process. It is described that single crystallization due to heat treatment in the process can be suppressed and the effect as a carrier trap layer can be maintained.
  • Patent Document 3 describes that the thickness of a polycrystalline silicon layer which is a carrier trap layer of a Trap-rich SOI wafer is 4 ⁇ m or more, and the resistivity of a base wafer is 2 to 4 k ⁇ cm.
  • the upper part of the lower polycrystalline layer is made amorphous by ion implantation of Ar or the like in order to avoid the epitaxial growth of the polycrystalline layer deposited on the upper part. (Paragraphs [0043]-[0044] etc.).
  • Patent Document 5 describes a trap-rich layer that includes a polycrystalline structure or an amorphous structure, and that the layer is selected from a material consisting of silicon, SiGe, SiC, and Ge. (Claim 1 etc.).
  • Patent Document 6 describes that a high-order radio frequency harmonic suppression region (Trap-rich layer) can contain ion-implanted atoms such as rare gas atoms (Ar, etc.) (Claims etc.) ).
  • an SOI wafer compatible with RF devices is required to cope with a higher frequency in order to cope with further increase in speed, and it is necessary to further improve the harmonic characteristics. Furthermore, it is necessary to suppress the second and third harmonics (DC bias dependency) when the DC bias and the RF signal are simultaneously applied, but no suppression of the DC bias dependency has been reported.
  • Table 1 shows the results of investigating the relationship between the thickness of the polycrystalline silicon layer and bonding failure in a conventional Trap-rich SOI wafer.
  • the data shown in Table 1 was obtained by polishing the surface of a polycrystalline silicon layer formed at a deposition temperature of 1130 ° C. and a deposition rate of 5 ⁇ m / min, and investigating the relationship between the thickness of the polycrystalline silicon layer after polishing and poor bonding. It is.
  • the thickness of the polycrystalline silicon layer after polishing is set to a thin range of 1.7 ⁇ m or less, bonding failure occurs, that is, in order to avoid occurrence of bonding failure.
  • the polished polycrystalline silicon layer should have a thickness of about 2 ⁇ m or more. In other words, if the thickness of the polycrystalline silicon layer is simply reduced in order to improve productivity, a problem of poor coupling occurs. However, when the thickness of the polycrystalline silicon layer is increased, productivity is lowered and a problem of warpage of the wafer occurs.
  • the present invention has been made to solve the above-described problem, and a method for manufacturing a bonded SOI wafer having a trap-rich layer with improved second-order and third-order harmonic characteristics, and second-order and third-order harmonics.
  • An object of the present invention is to provide a bonded SOI wafer having a trap-rich layer with improved characteristics.
  • Another object of the present invention is to improve the second-order and third-order harmonic characteristics of a bonded SOI wafer having a trap-rich layer, improve productivity, and suppress wafer warpage and bonding failure. .
  • the present invention has been made to achieve the above object, and a method for manufacturing a bonded SOI wafer by bonding a bond wafer made of silicon single crystal and a base wafer made of silicon single crystal through an insulating film. And using a silicon single crystal wafer having a resistivity of 100 ⁇ ⁇ cm or more as the base wafer, forming a base insulating film on the bonding surface side of the base wafer, and polycrystal on the surface of the base insulating film A step of depositing a silicon layer; a step of polishing the surface of the polycrystalline silicon layer; and modifying the polycrystalline silicon layer by performing ion implantation on the polished polycrystalline silicon layer; Forming the insulating film on the bonding surface of the bond wafer, and the base wafer via the insulating film A method for manufacturing a bonded SOI wafer, comprising: bonding a surface of the modified silicon layer and the bond wafer; and forming an SOI layer by thinning the bonded wafer bonded together. I will provide
  • a Trap-rich layer with improved second and third harmonic characteristics can be obtained.
  • the second and third harmonics when the DC bias and the RF signal are applied simultaneously can be suppressed.
  • the harmonic characteristics of the Trap-rich layer it is possible to reduce the thickness of the Trap-rich layer (polycrystalline layer), and as a result, the productivity of the polycrystalline layer deposition is improved and the warpage of the wafer is increased. And poor bonding can be suppressed.
  • the film thickness of the modified silicon layer can be 100 nm or more and 1000 nm or less.
  • the time required for the step of depositing the polycrystalline silicon layer can be shortened, the productivity can be further improved, and the warpage and bonding failure of the wafer can be more effectively suppressed.
  • the implanted ions in the ion implantation can be Ar ions.
  • the polycrystalline structure can be modified more effectively.
  • the thickness of the base insulating film immediately after the deposition of the polycrystalline silicon layer can be set to 0.5 nm or more and 20 nm or less.
  • a base wafer made of a silicon single crystal having a resistivity of 100 ⁇ ⁇ cm or more, a base insulating film on the base wafer, a modified silicon layer on the base insulating film, and the modified silicon layer A bonded SOI wafer having an upper insulating film and an SOI layer on the insulating film, wherein the modified silicon layer has an amorphous region including a spherical defect.
  • a bonded SOI wafer can be provided.
  • the bonded SOI wafer can improve the second and third harmonic characteristics and can suppress the second and third harmonics when the DC bias and the RF signal are simultaneously applied. It becomes. Further, the modified silicon layer can be thinned, and a bonded SOI wafer in which warpage and bonding failure are suppressed is obtained.
  • the film thickness of the modified silicon layer can be 100 nm or more and 1000 nm or less.
  • the thickness of the base insulating film can be 0.5 nm or more and 20 nm or less.
  • the bonded SOI wafer manufacturing method of the present invention it is possible to obtain a bonded SOI wafer having improved second-order and third-order harmonic characteristics. Further, according to the bonded SOI wafer of the present invention, it is possible to obtain a bonded SOI wafer having improved second and third harmonic characteristics. Furthermore, by improving the harmonic characteristics of the Trap-rich layer, it is possible to make the film thinner than the conventional Trap-rich layer (polycrystalline layer). Warpage and poor bonding can be suppressed.
  • a method for manufacturing a bonded SOI wafer having a Trap-rich layer with improved second-order and third-order harmonic characteristics and a pasting with a Trap-rich layer with improved second-order and third-order harmonic characteristics A bonded SOI wafer has been sought.
  • the inventors of the present invention have been a method of manufacturing a bonded SOI wafer by bonding a bond wafer made of silicon single crystal and a base wafer made of silicon single crystal through an insulating film.
  • a silicon single crystal wafer having a resistivity of 100 ⁇ ⁇ cm or more as the base wafer forming a base insulating film on the bonding surface side of the base wafer, and a polycrystalline silicon layer on the surface of the base insulating film
  • a step of polishing the surface of the polycrystalline silicon layer, and modifying the polycrystalline silicon layer by ion implantation into the polished polycrystalline silicon layer to form a modified silicon layer A step of forming the insulating film on the bonding surface of the bond wafer, and a front surface of the base wafer through the insulating film.
  • a method for manufacturing a bonded SOI wafer comprising: bonding a surface of a modified silicon layer and the bond wafer; and forming an SOI layer by thinning the bonded bond wafer.
  • a trap-rich layer with improved second and third harmonic characteristics can be obtained, and in particular, second and third harmonics when a DC bias and an RF signal are applied simultaneously can be suppressed.
  • the harmonic characteristics of the Trap-rich layer it is possible to make it thinner than the conventional Trap-rich layer (polycrystalline layer), increasing the productivity of polycrystalline layer deposition, and preventing warping and poor bonding.
  • the present invention has been completed by finding that it can be suppressed.
  • a bonded SOI wafer having a modified silicon layer, an insulating film on the modified silicon layer, and an SOI layer on the insulating film, wherein the modified silicon layer is an amorphous region including a spherical defect It was found that a bonded SOI wafer characterized by having a bonded SOI wafer capable of improving the second-order and third-order harmonic characteristics and completed the present invention.
  • a bond wafer 10 made of a silicon single crystal is prepared (see step S11 in FIG. 1, FIG. 2A).
  • an insulating film 14 to be a buried oxide film layer (BOX layer) 16 is grown on the bond wafer 10 by, for example, thermal oxidation or CVD (see step S12 in FIG. 1, FIG. 2B).
  • an ion implantation layer 17 is formed in the bond wafer 10 by implanting at least one kind of hydrogen ion and rare gas ion from above the insulating film 14 by an ion implanter (FIG. 1). Step S13, see FIG. 2 (c)). At this time, the ion implantation acceleration voltage is selected so that the target thickness of the SOI layer 15 can be obtained.
  • step S14 in FIG. 1 In order to remove particles on the bonding surface of the bond wafer 10, cleaning before bonding is performed (see step S14 in FIG. 1).
  • a base wafer 11 made of silicon single crystal is prepared (see step S21 in FIG. 1, FIG. 2D).
  • the resistivity of the base wafer 11 is 100 ⁇ ⁇ cm or more, it can be used for manufacturing a high frequency device, more preferably 1000 ⁇ ⁇ cm or more, and particularly preferably 3000 ⁇ ⁇ cm or more.
  • the upper limit of a resistivity is not specifically limited, For example, it can be set to 50000 ohm * cm.
  • a base oxide film (base oxide film) 20 is formed on the base wafer 11 (see step S22 in FIG. 1, FIG. 2E).
  • the thickness of the base oxide film 20 is preferably 0.5 nm or more and 20 nm or less. If it is this range, it can suppress more effectively that the amorphous area
  • Examples of a method for forming such an oxide film include formation of a screen oxide film by thermal oxidation and formation of a thin oxide film (several nm or less) by wet cleaning.
  • An example of thermal oxidation is thermal oxidation treatment at 800 ° C. in a DryO 2 atmosphere.
  • wet cleaning examples include SC1 (mixed aqueous solution of NH 4 OH and H 2 O 2 ), SC2 (mixed aqueous solution of HCl and H 2 O 2 ), and sulfuric acid / hydrogen peroxide (mixed aqueous solution of H 2 SO 4 and H 2 O 2 ).
  • a uniform oxide film having a thickness of about 0.5 to 20 nm can be formed by performing cleaning using ozone water or a combination of these.
  • the polycrystalline silicon layer 12 is deposited on the underlying oxide film 20 (see step S23 in FIG. 1, FIG. 2 (f)).
  • the polycrystalline silicon layer 12 can be deposited at high speed at normal pressure using trichlorosilane as a source gas using a general CVD apparatus.
  • trichlorosilane as a source gas
  • monosilane, dichlorosilane, tetrachlorosilane or the like can be used as a source gas and deposited in a reduced pressure atmosphere. If polycrystalline silicon grows, the deposition temperature, source gas, deposition pressure, etc. are not particularly limited.
  • the surface of the polycrystalline silicon layer 12 deposited on the base wafer 11 is flattened by polishing (see step S24 in FIG. 1, FIG. 2G). Since the polycrystalline silicon layer 12 has a large surface roughness, it is necessary to flatten the surface by polishing.
  • ion implantation is performed on the polished polycrystalline silicon layer 12, which is a feature of the present invention, to modify the polycrystalline silicon layer 12 to form a modified silicon layer 13 (step S25 in FIG. 1).
  • FIG. 2 (h) The ions to be implanted are ions that do not become dopants that increase free carriers, and are not particularly limited as long as the polycrystalline structure can be modified, but Ar ions are preferable in that they can be modified more effectively. .
  • Si ion, Ge ion, O ion, C ion, etc. can also be used.
  • the ion implantation acceleration voltage may be appropriately set according to the thickness of the polycrystalline silicon layer and the type of ions to be implanted.
  • the modified silicon layer can be extended to a deeper position.
  • the thickness of the modified silicon layer is preferably 100 nm or more and 1000 nm or less. Within this range, the harmonic characteristics are further improved, and it is not necessary to excessively form the polycrystalline silicon layer, so that the productivity of the process of depositing the polycrystalline silicon layer may be increased. it can. More preferably, it is 200 nm or more and 500 nm or less. Moreover, it is better not to form the wafer too thickly in order to suppress the occurrence of warpage of the wafer.
  • steps S11 to S14 in FIG. 1 and steps S21 to S26 in FIG. 1 can be performed in parallel.
  • the insulating film 14 was formed on the base wafer 11 on which the modified silicon layer 13 was formed so that the surface of the base wafer 11 on which the modified silicon layer 13 was formed and the implantation surface of the bond wafer 10 were in contact with each other. Bonding is performed with the bond wafer 10 (see step S31 in FIG. 1, FIG. 2 (i)).
  • a heat treatment for generating a microbubble layer on the ion implantation layer 17 is performed on the bonded wafer, and the generated microbubble layer is peeled off, so that the buried oxide film layer 16 and the SOI are formed on the base wafer 11.
  • a bonded SOI wafer 21 on which the layer 15 is formed is manufactured.
  • the separation wafer 18 having the separation surface 19 is derived (see step S32 in FIG. 1, FIG. 2 (j)).
  • bonding heat treatment is performed on the bonded wafer 21 (see step S33 in FIG. 1).
  • the bonded SOI wafer 21 can be manufactured as described above.
  • a bonded SOI wafer was manufactured by the manufacturing method described with reference to FIGS.
  • the base wafer is 200 mm in diameter, crystal orientation ⁇ 100>, resistivity 9000 ⁇ ⁇ cm, p-type single crystal silicon, base oxide film formation, polycrystalline silicon layer deposition (using trichlorosilane as source gas), Polishing of the polycrystalline silicon layer, formation of a modified silicon layer by ion implantation, BOX oxidation, hydrogen ion implantation, exfoliation heat treatment, and bonding heat treatment were performed under the following conditions.
  • Base oxide film formation 800 ° C. dryO 2 oxide film thickness 15 nm
  • Polycrystalline silicon layer deposition 1130 ° C.
  • connection failure: none As the measurement of the shape of the wafer after forming the modified silicon layer, the surface roughness (RMS) of the surface of the modified silicon layer of 10 ⁇ m square by AFM and the warpage ( ⁇ m) of the wafer were measured. In addition, the occurrence of bonding failure when the base wafer and the bond wafer were bonded was evaluated. The case where no connection failure occurred was defined as “connection failure: none”, and the case where a connection failure occurred was defined as “connection failure: present”.
  • the characteristics of the second harmonic (2HD) and the third harmonic (3HD) were measured.
  • the second harmonic (2HD) and the third harmonic (3HD) indicate that the smaller the value (the greater the negative value), the better the device characteristics.
  • 2HD and 3HD when + 20V and 0V were respectively applied as DC bias were measured, and the difference was calculated to evaluate the DC bias dependence of 2HD and 3HD. The smaller the calculated value, the smaller the bias dependency and the better the characteristics.
  • productivity was compared.
  • the productivity of the polycrystalline silicon layer deposition process of Comparative Example 2 was set to 1.0, and the productivity of Example and Comparative Example 1 was calculated and evaluated.
  • Table 2 summarizes the various evaluation results. Table 2 also shows the conditions for forming the polycrystalline silicon layer 12 and the modified silicon layer 13.
  • the thickness after polishing is 1.8 ⁇ m, which is thick enough not to cause bonding failure.
  • 3HD was inferior to the examples.
  • the DC bias dependency showed a larger value than that in Example 1, and it was found that in the example, an excellent DC bias dependency was obtained.
  • the example could be reduced to less than half of the comparative example 2.
  • the underlying oxide film is 1 nm, it is deposited at a low temperature to prevent the polycrystalline silicon layer from being monocrystallized. Therefore, although the deposition rate is lowered and the productivity is lowered, in the embodiment where the deposition rate is large and the deposited film thickness is small, the productivity can be greatly improved.
  • the thickness of the modified silicon layer is 1000 nm (1 ⁇ m) or less. 1)
  • the thickness of the modified silicon layer is 1000 nm (1 ⁇ m) or less. 1)
  • FIG. 4 is a structural explanatory diagram for explaining the cross-sectional TEM photograph of FIG.
  • the polycrystalline silicon layer 12 becomes a modified silicon layer 13.
  • the modified silicon layer 13 includes an amorphous region 23 including spherical defects in the upper portion and a polycrystalline layer 24 in the lower portion. 3 and 4, a TEM observation protective film 22 is formed on the uppermost layer.
  • Spherical defects are considered to be formed when the ion-implanted polycrystalline silicon layer 12 is subjected to a heat treatment (peeling heat treatment or bonding heat treatment) in the SOI wafer manufacturing process, and a spherical cavity (void) and a spherical amorphous material are formed. It has a structure in which high quality silicon is mixed. Further, the amorphous structure is maintained in the amorphous region due to the presence of the base oxide film 20. Such a structure was first produced by the present inventors.
  • the modified silicon layer 13 having the amorphous region 23 including the spherical defects can reduce the thickness of the trap-rich layer while having excellent harmonic characteristics and suppressing warpage and poor coupling. It became possible to obtain a simple bonded SOI wafer.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has any configuration that has substantially the same configuration as the technical idea described in the claims of the present invention and that exhibits the same effects. Are included in the technical scope.

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Abstract

本発明は、貼り合わせＳＯＩウェーハを製造する方法であって、ベースウェーハとして抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用い、前記ベースウェーハの貼り合わせ面側に下地絶縁膜を形成する工程と、前記下地絶縁膜の表面に多結晶シリコン層を堆積する工程と、前記多結晶シリコン層の表面を研磨する工程と、研磨後の前記多結晶シリコン層にイオン注入を行うことで前記多結晶シリコン層を改質し、改質シリコン層を形成する工程と、ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、前記絶縁膜を介して前記ベースウェーハの前記改質シリコン層の表面と前記ボンドウェーハとを貼り合わせる工程と、貼り合わせられた前記ボンドウェーハを薄膜化してＳＯＩ層を形成する工程とを有する貼り合わせＳＯＩウェーハの製造方法である。これにより、高調波特性に優れる貼り合わせＳＯＩウェーハが提供される。

Description

貼り合わせＳＯＩウェーハの製造方法及び貼り合わせＳＯＩウェーハ
　本発明は、貼り合わせＳＯＩウェーハの製造方法及び貼り合わせＳＯＩウェーハに関する。
　ＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ：高周波）デバイス対応のＳＯＩウェーハとして、ベースウェーハの抵抗率を高抵抗化することで対処してきた。しかしながら、更なる高速化に対応するためにより高い周波数に対応することが必要になってきており、従来の高抵抗ウェーハの使用のみでは対処できなくなってきている。
　そこで、近年、シリコン単結晶からなるベースウェーハと、ベースウェーハ上の多結晶シリコン層と、多結晶シリコン層上の誘電体層と、誘電体層上の単結晶シリコン層とを有する貼り合わせ半導体ウェーハ、詳しくはキャリアトラップ層を有するいわゆるＴｒａｐ－ｒｉｃｈ型ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板等が用いられ実用化されている。多結晶シリコン層は、発生したキャリアを消滅させる効果を持つ層（キャリアトラップ層、Ｔｒａｐ－ｒｉｃｈ層ともいう）として機能する。
　Ｔｒａｐ－ｒｉｃｈ型ＳＯＩウェーハの製造に関しては、以下に示す技術が知られている。
　特許文献１及び特許文献２には、ベースウェーハを洗浄することによって形成される厚さ１ｎｍ程度の薄い酸化膜上に多結晶シリコン層を形成することによって、ＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理による単結晶化を抑制することができ、キャリアトラップ層としての効果を維持できることが記載されている。
　特許文献３には、Ｔｒａｐ－ｒｉｃｈ型ＳＯＩウェーハのキャリアトラップ層である多結晶シリコン層の厚さを４μｍ以上、ベースウェーハの抵抗率を２～４ｋΩｃｍとすることが記載されている。
　特許文献４には、Ｔｒａｐ－ｒｉｃｈ層の形成に関し、上部に堆積する多結晶層のエピタキシャル成長を回避するために、下側の多結晶層の上部をＡｒ等のイオン注入により非晶質化することが記載されている（段落［００４３］－［００４４］等）。
　特許文献５には、Ｔｒａｐ－ｒｉｃｈ層に関し、多結晶構造体または非晶質構造体を含み、その層が、シリコン、ＳｉＧｅ、ＳｉＣおよびＧｅからなる群からなる材料から選択されることが記載されている（請求項１等）。
　特許文献６には、高次無線周波数高調波抑制領域（Ｔｒａｐ－ｒｉｃｈ層）に関し、希ガス原子など（Ａｒ等）のイオン注入原子を含むことができることが記載されている（特許請求の範囲等）。
特開２０１５－２１１０７４号公報 特開２０１５－２１１０６１号公報 特開２０１６－１４３８２０号公報 特表２０１７－５１００８０号公報 特表２０１７－５３８２９７号公報 特表２０１２－５１７６９１号公報
　上述の通り、ＲＦデバイス対応のＳＯＩウェーハは、更なる高速化に対応するためにより高い周波数に対応することが必要になってきており、高調波特性を更に向上させることが必要である。さらに、ＤＣバイアスとＲＦ信号が同時に印加された際の２次、３次高調波（ＤＣバイアス依存性）を抑制することも必要であるが、ＤＣバイアス依存性の抑制については報告されていない。
　また、特許文献２に記載の技術では、多結晶シリコン層堆積工程において低温堆積と高温堆積の２段階の堆積を行うため、生産性の低下が不可避である。特許文献３に記載の技術においても、多結晶シリコン層の厚さを４μｍ以上とするため、成膜時間が長くなることにより生産性が低下する。このように、従来技術においては、キャリアトラップ層の高調波特性を向上することは、生産性が低下することにつながるという問題もあった。
　ここで、従来のＴｒａｐ－ｒｉｃｈ型ＳＯＩウェーハにおいて、多結晶シリコン層の厚さと結合不良との関係を調査した結果を表１に示す。表１に示すデータは、堆積温度１１３０℃、堆積速度５μｍ／ｍｉｎとして形成した多結晶シリコン層の表面の研磨を行い、研磨後の多結晶シリコン層の厚さと結合不良との関係を調査したものである。
Figure JPOXMLDOC01-appb-T000001
　表１に示すように、従来構造の場合、研磨後の多結晶シリコン層の膜厚を１．７μｍ以下の薄い範囲とすると結合不良が発生すること、すなわち、結合不良の発生を回避するためには、研磨後の多結晶シリコン層を概ね２μｍ程度以上の厚さとしなければならないことがわかる。言い換えると、生産性を向上するために単に多結晶シリコン層の膜厚を薄くすると、結合不良が発生するという問題が発生するのである。しかし、多結晶シリコン層の厚さを厚くすると、生産性が低下するとともにウェーハの反りの問題が発生する。
　本発明は、上記問題を解決するためになされたものであり、２次、３次高調波特性が向上したＴｒａｐ－ｒｉｃｈ層を備える貼り合わせＳＯＩウェーハの製造方法及び２次、３次高調波特性が向上したＴｒａｐ－ｒｉｃｈ層を備える貼り合わせＳＯＩウェーハを提供することを目的とする。
　また、本発明は、Ｔｒａｐ－ｒｉｃｈ層を備える貼り合わせＳＯＩウェーハの２次、３次高調波特性を向上するとともに、生産性を向上しウェーハの反りや結合不良を抑制することを目的とする。
　本発明は、上記課題を達成するためになされたものであり、シリコン単結晶からなるボンドウェーハとシリコン単結晶からなるベースウェーハとを絶縁膜を介して貼り合わせて貼り合わせＳＯＩウェーハを製造する方法であって、前記ベースウェーハとして抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用い、前記ベースウェーハの貼り合わせ面側に下地絶縁膜を形成する工程と、前記下地絶縁膜の表面に多結晶シリコン層を堆積する工程と、前記多結晶シリコン層の表面を研磨する工程と、研磨後の前記多結晶シリコン層にイオン注入を行うことで前記多結晶シリコン層を改質し、改質シリコン層を形成する工程と、前記ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、前記絶縁膜を介して前記ベースウェーハの前記改質シリコン層の表面と前記ボンドウェーハとを貼り合わせる工程と、貼り合わせられた前記ボンドウェーハを薄膜化してＳＯＩ層を形成する工程とを有することを特徴とする貼り合わせＳＯＩウェーハの製造方法を提供する。
　このような貼り合わせＳＯＩウェーハの製造方法によれば、２次、３次高調波特性が向上したＴｒａｐ－ｒｉｃｈ層を得ることができる。特に、ＤＣバイアスとＲＦ信号が同時に印加された際の２次、３次高調波を抑制することができる。また、Ｔｒａｐ－ｒｉｃｈ層の高調波特性の向上により、従来のＴｒａｐ－ｒｉｃｈ層（多結晶層）よりも薄膜化が可能となり、その結果、多結晶層堆積の生産性を高め、ウェーハの反りや結合不良を抑制することができる。
　このとき、前記改質シリコン層の膜厚を１００ｎｍ以上１０００ｎｍ以下とすることができる。
　これにより、多結晶シリコン層を堆積する工程に要する時間を短縮でき、生産性をより向上することができるとともに、ウェーハの反りや結合不良をより効果的に抑制できる。
　このとき、前記イオン注入における注入イオンをＡｒイオンとすることができる。
　これにより、多結晶構造をより効果的に改質することができる。
　このとき、前記多結晶シリコン層の堆積直後の下地絶縁膜の厚さを０．５ｎｍ以上２０ｎｍ以下とすることができる。
　これにより、ＳＯＩ製造工程における熱処理によるＴｒａｐ－ｒｉｃｈ層の単結晶化をより効果的に抑制することができる。
　また、本発明により、抵抗率が１００Ω・ｃｍ以上のシリコン単結晶からなるベースウェーハと、該ベースウェーハ上の下地絶縁膜と、該下地絶縁膜上の改質シリコン層と、該改質シリコン層上の絶縁膜と、該絶縁膜上のＳＯＩ層とを有する貼り合わせＳＯＩウェーハであって、前記改質シリコン層が、球状欠陥を含む非晶質領域を有するものであることを特徴とする貼り合わせＳＯＩウェーハを提供することができる。
　このような貼り合わせＳＯＩウェーハによれば、２次、３次高調波特性が向上でき、ＤＣバイアスとＲＦ信号が同時に印加された際の２次、３次高調波を抑制できる貼り合わせＳＯＩウェーハとなる。また、改質シリコン層の薄膜化が可能となり、反りや結合不良を抑制した貼り合わせＳＯＩウェーハとなる。
　このとき、前記改質シリコン層の膜厚は１００ｎｍ以上１０００ｎｍ以下とすることができる。
　これにより、反りや結合不良がより抑制されたものとなる。
　このとき、前記下地絶縁膜の厚さは０．５ｎｍ以上２０ｎｍ以下とすることができる。
　これにより、Ｔｒａｐ－ｒｉｃｈ層の単結晶化がより抑制されたものとなる。
　以上のように、本発明の貼り合わせＳＯＩウェーハの製造方法によれば、２次、３次高調波特性が向上した貼り合わせＳＯＩウェーハを得ることが可能となる。また、本発明の貼り合わせＳＯＩウェーハによれば、２次、３次高調波特性が向上した貼り合わせＳＯＩウェーハとすることが可能となる。さらには、Ｔｒａｐ－ｒｉｃｈ層の高調波特性の向上により、従来のＴｒａｐ－ｒｉｃｈ層（多結晶層）よりも薄膜化が可能となり、その結果、多結晶層堆積の生産性を高め、ウェーハの反りや結合不良を抑制することができる。
本発明のＳＯＩウェーハの製造方法の実施態様の一例を示す製造フローである。 本発明のＳＯＩウェーハの実施態様の一例を示す概略断面図である。 本発明のＳＯＩウェーハの断面ＴＥＭ写真である。 本発明のＳＯＩウェーハの断面ＴＥＭ写真の構造説明図である。
　以下、本発明を詳細に説明するが、本発明はこれらに限定されるものではない。
　上述のように、２次、３次高調波特性が向上したＴｒａｐ－ｒｉｃｈ層を備える貼り合わせＳＯＩウェーハの製造方法及び２次、３次高調波特性が向上したＴｒａｐ－ｒｉｃｈ層を備える貼り合わせＳＯＩウェーハが求められていた。
　本発明者らは上記課題について鋭意検討を重ねた結果、シリコン単結晶からなるボンドウェーハとシリコン単結晶からなるベースウェーハとを絶縁膜を介して貼り合わせて貼り合わせＳＯＩウェーハを製造する方法であって、前記ベースウェーハとして抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用い、前記ベースウェーハの貼り合わせ面側に下地絶縁膜を形成する工程と、前記下地絶縁膜の表面に多結晶シリコン層を堆積する工程と、前記多結晶シリコン層の表面を研磨する工程と、研磨後の前記多結晶シリコン層にイオン注入を行うことで前記多結晶シリコン層を改質し、改質シリコン層を形成する工程と、前記ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、前記絶縁膜を介して前記ベースウェーハの前記改質シリコン層の表面と前記ボンドウェーハとを貼り合わせる工程と、貼り合わせられた前記ボンドウェーハを薄膜化してＳＯＩ層を形成する工程とを有することを特徴とする貼り合わせＳＯＩウェーハの製造方法により、２次、３次高調波特性が向上したＴｒａｐ－ｒｉｃｈ層を得ることができること、特に、ＤＣバイアスとＲＦ信号が同時に印加された際の２次、３次高調波を抑制することができ、また、Ｔｒａｐ－ｒｉｃｈ層の高調波特性の向上により、従来のＴｒａｐ－ｒｉｃｈ層（多結晶層）よりも薄膜化が可能となり、多結晶層堆積の生産性を高め、反りや結合不良を抑制することができることを見出し、本発明を完成した。
　また、本発明者らは上記課題について鋭意検討を重ねた結果、抵抗率が１００Ω・ｃｍ以上のシリコン単結晶からなるベースウェーハと、該ベースウェーハ上の下地絶縁膜と、該下地絶縁膜上の改質シリコン層と、該改質シリコン層上の絶縁膜と、該絶縁膜上のＳＯＩ層とを有する貼り合わせＳＯＩウェーハであって、前記改質シリコン層が、球状欠陥を含む非晶質領域を有するものであることを特徴とする貼り合わせＳＯＩウェーハにより、２次、３次高調波特性が向上できる貼り合わせＳＯＩウェーハとなることを見出し、本発明を完成した。
　以下、図面を参照しながら、本発明の貼り合わせＳＯＩウェーハの製造方法の実施態様の一例を説明する。なお、図面は概念図であり、実際の寸法を反映しているわけではない。
　まず、シリコン単結晶からなるボンドウェーハ１０を準備する（図１のステップＳ１１、図２（ａ）参照）。
　次に、例えば熱酸化やＣＶＤ等によって、ボンドウェーハ１０に、埋め込み酸化膜層（ＢＯＸ層）１６となる絶縁膜１４を成長させる（図１のステップＳ１２、図２（ｂ）参照）。
　次に、その絶縁膜１４の上からイオン注入機により、水素イオンと希ガスイオンのうちの少なくとも一種類のガスイオンを注入して、ボンドウェーハ１０内にイオン注入層１７を形成する（図１のステップＳ１３、図２（ｃ）参照）。この際、目標とするＳＯＩ層１５の厚さを得ることができるように、イオン注入加速電圧を選択する。
　次に、ボンドウェーハ１０の貼り合わせ面のパーティクルを除去するために、貼り合わせ前洗浄を行う（図１のステップＳ１４参照）。
　一方、上記とは別に、シリコン単結晶からなるベースウェーハ１１を準備する（図１のステップＳ２１、図２（ｄ）参照）。
　なお、ベースウェーハ１１の抵抗率は、１００Ω・ｃｍ以上であれば高周波デバイス製造用に用いることができ、１０００Ω・ｃｍ以上であることがより好ましく、３０００Ω・ｃｍ以上であることが特に好ましい。抵抗率の上限は特に限定されないが、例えば、５００００Ω・ｃｍとすることができる。
　次に、ベースウェーハ１１上に、下地酸化膜（ベース酸化膜）２０を形成する（図１のステップＳ２２、図２（ｅ）参照）。下地酸化膜２０の厚さは、０．５ｎｍ以上、２０ｎｍ以下の厚さとすることが好ましい。この範囲であれば、改質シリコン層１３中に含まれる非晶質領域がＳＯＩ製造工程中の熱処理により単結晶化されることを、より効果的に抑制できる。
　このような厚さの酸化膜を形成する方法としては、熱酸化によるスクリーン酸化膜の形成や、ウェット洗浄による薄い酸化膜（数ｎｍ以下）の形成を挙げることができる。熱酸化として例えば、ＤｒｙＯ２雰囲気中８００℃の熱酸化処理が挙げられる。ウェット洗浄として例えば、ＳＣ１（ＮＨ４ＯＨとＨ２Ｏ２の混合水溶液）、ＳＣ２（ＨＣｌとＨ２Ｏ２の混合水溶液）、硫酸過水（Ｈ２ＳＯ４とＨ２Ｏ２の混合水溶液）、オゾン水などを用いた洗浄や、これらを組み合わせた洗浄を行うことにより、厚さ０．５～２０ｎｍ程度の均一な酸化膜を形成することができる。
　次に、下地酸化膜２０上に多結晶シリコン層１２を堆積させる（図１のステップＳ２３、図２（ｆ）参照）。多結晶シリコン層１２は、一般的なＣＶＤ装置を用いて、原料ガスとしてトリクロロシランを使用し、常圧で高速に多結晶シリコン層１２を堆積することができる。もちろん、モノシラン、ジクロロシラン、テトラクロロシラン等を原料ガスとし、減圧雰囲気で堆積することも可能である。多結晶シリコンが成長するのであれば、堆積温度、原料ガス、堆積圧力等は特に限定されない。
　次に、ベースウェーハ１１に堆積された多結晶シリコン層１２の表面を研磨により平坦化する（図１のステップＳ２４、図２（ｇ）参照）。多結晶シリコン層１２の表面粗さは大きいため、表面を研磨により平坦化する必要がある。
　次に、本発明の特徴である、研磨された多結晶シリコン層１２にイオン注入を行うことで、多結晶シリコン層１２を改質して改質シリコン層１３を形成する（図１のステップＳ２５、図２（ｈ）参照）。
　注入するイオンは、自由キャリアを増加させるドーパントとならないイオンであり、かつ、多結晶構造を改質することができれば特に限定されないが、より効果的に改質することができる点でＡｒイオンが好ましい。その他、Ｓｉイオン、Ｇｅイオン、Ｏイオン、Ｃイオンなどを用いることもできる。
　イオン注入加速電圧は、多結晶シリコン層の厚さや注入するイオンの種類に応じて適宜設定すればよい。例えば、１００ｋｅＶ～１ＭｅＶ程度とすることができる。
　ドーズ量は特に限定されないが、例えば０．１×１０１６～５×１０１６／ｃｍ２程度とすることができる。ドーズ量を増やすと、より深い所まで改質シリコン層を広げることができる。
　改質シリコン層の厚さは、１００ｎｍ以上１０００ｎｍ以下とすることが好ましい。この範囲であれば、高調波特性がより向上するとともに、過剰に多結晶シリコン層の形成をする必要がないため、多結晶シリコン層を堆積する工程の生産性をより高いものとすることができる。２００ｎｍ以上５００ｎｍ以下とすることがより好ましい。また、ウェーハの反りの発生を抑制することからも、あまり厚く形成しない方がよい。
　次に、改質シリコン層１３の表面のパーティクルを除去するために、貼り合わせ前洗浄を行う（図１のステップＳ２６参照）。
　なお、図１のステップＳ１１～Ｓ１４と図１のステップＳ２１～Ｓ２６とは、並行して実施することができる。
　次に、改質シリコン層１３が形成されたベースウェーハ１１を、ベースウェーハ１１の改質シリコン層１３が形成された面とボンドウェーハ１０の注入面とが接するように、絶縁膜１４を形成したボンドウェーハ１０と密着させて貼り合わせる（図１のステップＳ３１、図２（ｉ）参照）。
　次に、イオン注入層１７に微小気泡層を発生させる熱処理（剥離熱処理）を貼り合わせたウェーハに施し、発生した微小気泡層にて剥離して、ベースウェーハ１１上に埋め込み酸化膜層１６とＳＯＩ層１５が形成された貼り合わせＳＯＩウェーハ２１を作製する。なお、このときに、剥離面１９を有する剥離ウェーハ１８が派生する（図１のステップＳ３２、図２（ｊ）参照）。
　次に、貼り合わせ界面の結合強度を増加させるために貼り合わせウェーハ２１に結合熱処理を施す（図１のステップＳ３３参照）。
　上記のようにして貼り合わせＳＯＩウェーハ２１を製造することができる。
　以下、実施例を挙げて本発明について詳細に説明するが、これは本発明を限定するものではない。
　（実施例）
　図１、図２を用いて説明した製造方法により、貼り合わせＳＯＩウェーハを作製した。ただし、ベースウェーハとして、直径２００ｍｍ、結晶方位＜１００＞、抵抗率９０００Ω・ｃｍ、ｐ型の単結晶シリコンを用い、ベース酸化膜形成、多結晶シリコン層堆積（トリクロロシランを原料ガスとして使用）、多結晶シリコン層の研磨、イオン注入による改質シリコン層の形成、ＢＯＸ酸化、水素イオン注入、剥離熱処理、結合熱処理は、以下の条件で行った。
　　下地酸化膜形成　　　　：８００℃ｄｒｙＯ２　酸化膜厚１５ｎｍ
　　多結晶シリコン層堆積　：１１３０℃　常圧　堆積速度５μｍ／ｍｉｎ
　　　　　　　　　　　　　　膜厚１．３５μｍ
　　多結晶シリコン層の研磨：取り代１μｍ（研磨後膜厚０．３５μｍ）
　　改質シリコン層形成　　：Ａｒ＋イオン、２１０ｋｅＶ、
　　　　　　　　　　　　　　１．０×１０１６／ｃｍ２
　　ＢＯＸ酸化　　　　　　：１０５０℃　酸化膜厚４００ｎｍ
　　水素イオン注入　　　　：１０５ｋｅＶ　７．５×１０１６／ｃｍ２
　　剥離熱処理　　　　　　：５００℃　３０分　１００％Ａｒ雰囲気
　　結合熱処理　　　　　　：９００℃パイロジェニック酸化
　　　　　　　　　　　　　　　＋　１１００℃１２０分のＡｒアニール
　　ＳＯＩ層　　　　　　　：１４５ｎｍ
　このようにして作製した貼り合わせＳＯＩウェーハを用いて、高周波集積回路デバイスを製造した。
　（比較例１）
　　改質シリコン層形成　：なし（Ａｒイオン注入なし）
　とした以外は実施例と同様にして貼り合わせＳＯＩウェーハを用いて、高周波集積回路デバイスを製造した。
　（比較例２）
　　下地酸化膜形成　　　：ＳＣ１＋ＳＣ２洗浄　酸化膜厚１ｎｍ
　　多結晶シリコン層堆積：１０００℃　常圧　
　　　　　　　　　　　　　堆積速度１．８μｍ／ｍｉｎ
　　　　　　　　　　　　　膜厚２．８μｍ（研磨後１．８μｍ）
　　改質シリコン層形成　：なし（Ａｒイオン注入なし）
　とした以外は実施例と同様にして貼り合わせＳＯＩウェーハを用いて、高周波集積回路デバイスを製造した。
　実施例、比較例で得られたサンプルは、以下の評価を行った。
　改質シリコン層形成後のウェーハの形状測定として、ＡＦＭによる１０μｍ角の改質シリコン層表面の表面粗さ（ＲＭＳ）の測定、及び、ウェーハの反り（μｍ）の測定を行った。
　また、ベースウェーハとボンドウェーハとを結合したときの、結合不良の発生を評価した。結合不良が発生しなかったものは「結合不良：なし」、結合不良が発生したものは「結合不良：あり」とした。
　製造した高周波集積回路デバイスについて、２次高調波（２ＨＤ）、３次高調波（３ＨＤ）の特性を測定した。２次高調波（２ＨＤ）、３次高調波（３ＨＤ）は、その数値が小さいほど（マイナス値が大きいほど）デバイスの特性が優れていることを示す。
　また、ＤＣバイアスとして＋２０Ｖと０Ｖをそれぞれ印加した時の２ＨＤ、３ＨＤをそれぞれ測定し、その差分を算出することにより、２ＨＤ、３ＨＤのＤＣバイアス依存性を評価した。算出値が小さいほど、バイアス依存性が小さく特性が優れていることを示す。
　さらに、生産性の比較を行った。比較例２の多結晶シリコン層堆積工程の生産性を１．０として、実施例、比較例１の生産性を計算、評価した。
　各種評価結果をまとめたものを表２に示す。なお、表２には多結晶シリコン層１２及び改質シリコン層１３の形成条件も記載した。
Figure JPOXMLDOC01-appb-T000002
　研磨後の多結晶シリコン層の膜厚を等しくした実施例、比較例１を比較すると、比較例１において結合不良が発生したため、高調波特性の測定を行うことができなかったのに対し、実施例では結合不良が発生しないため、高い製品歩留りと優れた高調波特性が得られることがわかった。
　実施例と比較例２の高調波特性を比較すると、比較例２においては、研磨後の厚さが１．８μｍと結合不良が発生しない程度に厚くしているため、２ＨＤは実施例と同等の特性が得られたが、３ＨＤは実施例より劣る結果となった。一方、ＤＣバイアス依存性は実施例１に比べて大きな値を示しており、実施例では、ＤＣバイアス依存性に優れたものが得られることがわかった。
　反りについて、実施例は比較例２の半分以下に低減できた。
　また比較例２では下地酸化膜が１ｎｍであるため、多結晶シリコン層の単結晶化を防ぐために低温で堆積している。従って、堆積レートが低くなり生産性が低下するが、堆積速度が大きく、しかも堆積膜厚が小さい実施例においては、生産性を大きく向上できる。
　また、本発明のように多結晶シリコン層１２にイオン注入を行うことにより改質シリコン層１３を形成した場合には、改質シリコン層の厚さが１０００ｎｍ（１μｍ）以下という、従来技術（表１参照）に比較して極めて薄い範囲とした場合でも結合不良が発生しないことがわかった。この理由としては、実施例、比較例１の表面粗さ測定結果に示されるように、イオン注入により多結晶シリコン層１２の研磨面の表面粗さが改善されたことが関係するものと思われる。表面粗さの改善がどのような現象によるものかは明らかではないが、（１）大きな原子によりＳｉ結晶の凹凸面がノックオンされてなだらかになったこと、あるいは、（２）高ドーズインプラによりシリコン表面が高温になり再配置が起こったこと等が考えられる。
　次に、実施例により得た貼り合わせＳＯＩウェーハのＳＯＩ層を除去した後の断面を、ＴＥＭを用いて観察を行った。断面ＴＥＭ写真を図３に示す。また、図３の断面ＴＥＭ写真を説明するための構造説明図を図４に示す。
　図１のＳ２５、図２の（ｈ）において多結晶シリコン層１２にＡｒイオンを注入することにより、多結晶シリコン層１２は改質シリコン層１３となる。図３、図４に示すように、改質シリコン層１３は、上部に球状欠陥を含む非晶質領域２３、下部に多結晶層２４を含むものとなっている。なお、図３、４において、最上層にはＴＥＭ観察用保護膜２２が形成されている。球状欠陥は、イオン注入された多結晶シリコン層１２がＳＯＩウェーハ製造工程の熱処理（剥離熱処理や結合熱処理）を受けることにより形成されたものと考えられ、球状のキャビティ（空隙）と球状の非晶質シリコンが混在した構造となっている。また非晶質領域は下地酸化膜２０の存在により非晶質構造が維持されている。このような構造体は、本発明者らが初めて作製したものである。
　これら球状欠陥を含む非晶質領域２３を有する改質シリコン層１３により、高調波特性が良好であると同時に、反りの発生や結合不良が抑制された、Ｔｒａｐ－ｒｉｃｈ層の薄膜化が可能な貼り合わせＳＯＩウェーハを得ることが可能となった。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (7)

  1. 　シリコン単結晶からなるボンドウェーハとシリコン単結晶からなるベースウェーハとを絶縁膜を介して貼り合わせて貼り合わせＳＯＩウェーハを製造する方法であって、
    　前記ベースウェーハとして抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用い、
    　前記ベースウェーハの貼り合わせ面側に下地絶縁膜を形成する工程と、
    　前記下地絶縁膜の表面に多結晶シリコン層を堆積する工程と、
    　前記多結晶シリコン層の表面を研磨する工程と、
    　研磨後の前記多結晶シリコン層にイオン注入を行うことで前記多結晶シリコン層を改質し、改質シリコン層を形成する工程と、
    　前記ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、
    　前記絶縁膜を介して前記ベースウェーハの前記改質シリコン層の表面と前記ボンドウェーハとを貼り合わせる工程と、
    　貼り合わせられた前記ボンドウェーハを薄膜化してＳＯＩ層を形成する工程とを有することを特徴とする貼り合わせＳＯＩウェーハの製造方法。
  2. 　前記改質シリコン層の膜厚を１００ｎｍ以上１０００ｎｍ以下とすることを特徴とする請求項１に記載の貼り合わせＳＯＩウェーハの製造方法。
  3. 　前記イオン注入における注入イオンをＡｒイオンとすることを特徴とする請求項１又は請求項２に記載の貼り合わせＳＯＩウェーハの製造方法。
  4. 　前記多結晶シリコン層の堆積直後の下地絶縁膜の厚さを０．５ｎｍ以上２０ｎｍ以下とすることを特徴とする請求項１から請求項３のいずれか一項に記載の貼り合わせＳＯＩウェーハの製造方法。
  5. 　抵抗率が１００Ω・ｃｍ以上のシリコン単結晶からなるベースウェーハと、該ベースウェーハ上の下地絶縁膜と、該下地絶縁膜上の改質シリコン層と、該改質シリコン層上の絶縁膜と、該絶縁膜上のＳＯＩ層とを有する貼り合わせＳＯＩウェーハであって、
    　前記改質シリコン層が、球状欠陥を含む非晶質領域を有するものであることを特徴とする貼り合わせＳＯＩウェーハ。
  6. 　前記改質シリコン層の膜厚は１００ｎｍ以上１０００ｎｍ以下であることを特徴とする請求項５に記載の貼り合わせＳＯＩウェーハ。
  7. 　前記下地絶縁膜の厚さは０．５ｎｍ以上２０ｎｍ以下であることを特徴とする請求項５又は請求項６に記載の貼り合わせＳＯＩウェーハ。
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