JPH0246756A - 半導体容量素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体容量素子に関し、特に誘電体薄膜の膜
質を改善し得る半導体容量素子の製造方法に関するもの
である。

［従来の技術］ 半導体集積回路装置を構成する受動素子の１つとして、
半導体容量素子（キャパシタ）がある。

キャパシタは回路を構成する上で基本的かつ重要な素子
である。キャパシタは、−膜内に誘電体膜をその両側か
ら２つの電極層で挾み込んで構成されている。そして、
これらの電極層間に電圧を印加することによって電荷を
蓄積するものである。

キャパシタが蓄積可能な電荷の量、いわゆるキャパシタ
容量は、電極間の対向面積に比例し、誘電体膜の厚みに
反比例する。したがって、容量を増加させるためには電
極面積を大きくし、あるいは誘電体膜を薄く形成するこ
とが必要である。

一方で、半導体装置は高集積化を目指した技術開発が進
められており、半導体基板上で平面的に形成される半導
体素子の構造は微細化の一途を辿っている。このような
背景から、半導体基板上に形成されるキャパシタの平面
占有面積も縮小される傾向にある。したがって、縮小化
された基板表面上で所定の容量を確保するために、たと
えばダイナミック型半導体メモリ（Ｄｙｎａｍｉｃ　　
Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ；以下
ＤＲＡＭと称す）ではキャパシタをフィールド酸化膜や
ゲート電極の上部にまで延長して積み重ねたスタックド
タイプのものが考案された。これは、たとえば特公昭６
０−２７８４号公報や特公昭６１−５５２５８号公報な
どに示されている。そして、スタックドタイプのＤＲＡ
Ｍでは、キャパシタを三次元的に延在させて電極間の接
合面積を増加させることによって、キャパシタの容量を
確保している。また、これと独立して、あるいは並行し
て誘電体膜の膜厚を薄くすることによって容量の増加を
図っているものがある。これは、たとえば、ｒＲＥＬＩ
ＡＢＩＬＩＴＹ　　ＯＦ　　ＮＡＮＯ−ＭＥＴＥＲＴＨ
ＩＣＫ　　ＭＵＬＴＩ−ＬＡＹＥＲＤＩＥＬＥＣＴＲＩ
ＣＦＩＬＭＳ　　０ＮＰＯＬＹ−ＣＲＹＳＴＡＬＬＩＮ
Ｅ　　５ＩＬＩＣＯＮＪ　　；Ｙ、０ＨＪＩ、ｅｔ　　
ａｌ、２５ｔｈＡｎｎｕａｌ　　Ｐｒｏｃｅｅｄｉｎｇ
　　ｏｆＲｅｌｉａｂｌｉｔｙ　　Ｐｈｙｓｉｃｓ、ｐ
ｐ５５−５９．１９８７に示されている。以下では、こ
れについて説明する。

第８Ａ図ないし第８Ｄ図は、多結晶シリコン層を下部電
極とするキャパシタの構造について、製造工程順に従っ
て示している。さらに、本例は、半導体基板の表面上に
平面的に積層されたキャパシタの場合を例示している。

まず、第８Ａ図に示すように、シリコン基板１の表面上
に酸化シリコン膜２を形成する。そして、酸化シリコン
膜２表面上に減圧ＣＶＤ　（Ｃｈｅｍｉｃａｌ　　Ｖａ
ｐｏｒ　　Ｄｅｐｏｓｉｔｉｏｎ）法を用いてシラン（
Ｓ　ｉＨ４）ガスの熱分解により多結晶シリコン膜３を
膜厚２００ｎｍ程度堆積する。堆積温度は６３０℃であ
る。堆積後の多結晶シリコン膜３は、その結晶粒径が約
２０ｎｍの小さな微結晶の集合体となっている。この後
、リン拡散により多結晶シリコン膜３中へｎ型不純物を
添加する。リン拡散工程は、通常反応管内でＰＱＣＬを
ソースとして８７５°Ｃの高温下で多結晶シリコン膜３
にリンを熱拡散させることにより行なわれる。そして、
このリン拡散工程により多結晶シリコン膜３のｎ型不純
物濃度が１０２０〜１０２１／ｃｍ３に設定される。

このリン拡散工程は、多結晶シリコン膜３の堆積温度よ
りかなり高い８７５℃という高温下で行なわれる。この
ために、多結晶シリコン膜３に再結晶化が生じ、結晶粒
径が約１５０〜２５０ｎｍと著しく大きくなる。この再
結晶化は多結晶シリコン膜３中にリンが高濃度に添加さ
れていることによって助長される。そして、この再結晶
化により、多結晶シリコン膜３の表面形状の凹凸が激し
くなる。この再結晶化した多結晶シリコン膜３の断面の
結晶構造を第９図に示している。

次に、第８Ｂ図に示すように、写真製版技術とエツチン
グ技術により、再結晶化した多結晶シリコン膜３をエツ
チングして下部電極パターン３を形成する。

さらに、第８Ｃ図に示すように、酸化シリコン膜２およ
び下部電極３の表面上に、減圧ＣＶＤ法を用いてジクロ
ルシラン（ＳｉＨｚＣＬ）とアンモニア（ＮＨ３）の熱
反応により窒化シリコン膜４を７〜１０ｎｍの厚さで堆
積する。窒化シリコン膜４はキャパシタの誘電体膜の第
一層目を構成する。

さらに、第８Ｄ図に示すように、窒化シリコン膜４の表
面を熱酸化して膜厚１〜８ｎｍの薄い酸化シリコン膜５
を形成する。酸化シリコン膜５は誘電体膜の第二層目を
構成する。熱酸化処理は９００℃のウェット０２　（水
蒸気を含んだ酸素）雰囲気中で行なわれる。そして、こ
の薄い酸化シリコン膜５はキャパシタの耐圧分布や信頼
性寿命を向上させる働きをする。この後、酸化シリコン
膜５の表面上にＣＶＤ法を用いて多結晶シリコン膜６を
形成する。この多結晶シリコン膜６はキャパシタの上部
電極を構成する。以上の工程によってキャパシタが形成
される。

↓ ［発明が解決しようする課題］ このように、誘電体膜の膜厚を薄くすることにより容量
の増加を図った従来のキャパシタは、誘電体膜を構成す
る窒化シリコン膜４の膜厚が７〜１０ｎｍと極めて薄く
形成されている。ところが、この窒化シリコン膜４が形
成される下部電極３の表面領域は、リン拡散の高温熱処
理により再結晶化され結晶粒径が大きくなっている。し
たがって、その表面の凹凸が激しい。このために、薄い
窒化シリコン膜４には、下部電極３の表面粗さに起因し
てピンホールが発生しやすく、また下部電極面の凹凸に
より局所的な電界集中を引き起こして絶縁破壊耐圧分布
が不均一になり、キャパシタの信頼性寿命を低下させる
などの問題が発生した。

したがって、本発明は上記のような問題点を解消するた
めになされたもので、下部電極に多結晶シリコン膜を用
い、かつ極めて薄い誘電体膜を備えた半導体容量素子に
おいて、絶縁破壊耐圧が高く、均一な耐圧分布を有し、
また信頼性寿命も長い半導体容量素子を製造するための
製造方法を提１共することを目的とする。

［課題を解決するための手段］ 本発明による半導体容量素子は、基体上に誘電体膜の両
側を２つの電極層で積層して形成した構造を有しており
、以下の製造工程を備えている。

（ａ）　　基体上に一方の電極層となる多結晶シリコン
層を形成する工程。

（ｂ）　　多結晶シリコン層の少なくとも表面近傍を非
晶質化させる工程。

（ｃ）　　非晶質化した表面状態を維持したままで、多
結晶シリコン層上に誘電体膜を形成する工程。

（ｄ）　　誘電体膜上に他方の電極層を形成する工程。

さらに、本発明の一実施例においては、誘電体膜は窒化
膜と酸化膜の二層を積層して形成される。

［作用］ 本発明は、半導体容量素子の製造工程において、まず下
部電極を構成する多結晶シリコン膜を形成した後、少な
くともその表面領域を非晶質化させている。これによっ
て、多結晶シリコン膜の表面は凹凸形状が微細化されて
滑らかになる。そして、非晶質化した多結晶シリコン膜
の表面上に誘電体膜を薄く形成する。誘電体膜の形成方
法は、非晶質化した多結晶シリコン膜が再結晶しない条
件下で行なわれる。すなわち、本発明の一実施例では誘
電体膜は非晶質化した多結晶シリコン膜が再結晶化しな
い程度の低温度で化学堆積法を用いて堆積される。そし
て、その後高温度の熱処理工程が施されても、多結晶シ
リコン膜の表面の非晶質層は誘電体膜によって固定され
、再結晶化が抑制され結晶粒径の極めて小さい表面形状
を有する多結晶シリコン層となる。したがって、下部電
極を構成する多結晶シリコン膜と誘電体膜との界面が平
坦で凹凸の少ない電極構造が形成できる。このために、
誘電体膜にピンホールが生じたり、電界集中が生じたり
することを防止することができる。

［実施例］ 以下、本発明の一実施例を図を用いて説明する。

第１Ａ図ないし第１Ｅ図は、本発明による半導体容量素
子の製造方法の第１の実施例を示すキャパシタの製造工
程断面図である。

まず、第１Ａ図に示すように、シリコン基板１表面上に
形成された酸化シリコン膜２上に、不純物を含まない多
結晶シリコン膜３をＣＶＤ法を用いて２０００〜３００
０人の厚さに堆積する。そして、写真製版およびエツチ
ング技術を用いて多結晶シリコン膜３を所定の形状にエ
ツチングして下部電極パターン３を形成する。

次に、第１Ｂ図に示すように、多結晶シリコン膜（下部
電極）３の表面に砒素イオン７をイオン注入する。この
砒素イオン７のイオン注入工程は、多結晶シリコン膜３
中に不純物を添加して導電性を付与する目的と、多結晶
シリコン膜３の表面を非晶質化する目的とを有している
。そして、たとえば、砒素イオン７を５０　ＫｃＶで、
’）　ｘ　ｌ　Ｑ　Ｉ　Ｓ／Ｃｍ２程度イオン注入する
と、堆積時に結晶粒径が約２００程度度の微結晶の集合
体となっていた多結晶シリコン膜３は、その表面から約
６００Ａの深さまで完全に非晶質化された非晶質層８が
形成される。

その後、第１Ｃ図に示すように、表面が非晶質化した多
結晶シリコン膜３および酸化シリコン膜２の表面上に減
圧ＣＶＤ法を用いてジクロルシラン（ＳｉＨ２Ｃ悲、）
とアンモニア（ＮＨ３）の熱反応により窒化シリコン膜
４を堆積する。この窒化シリコン膜４の堆積工程は、下
部電極の多結晶シリコン膜３の非晶質層８の再結晶化が
進行するのを防止し得る条件下で行なわれる。すなわち
、窒化シリコン膜４の堆積温度は７５０℃以下に設定さ
れる。窒化シリコン膜４の膜厚は、キャパシタ容量を増
加させるため極めて薄く形成され、５〜１０ｎｍ程度の
膜厚が実用的に使用される。

さらに、第１Ｄ図に示すように、窒化シリコン膜４の表
面を熱酸化処理し、窒化シリコン膜４の表面に酸化シリ
コン膜５を形成する。この熱酸化処理は、９００℃のウ
ェット０２　　（水蒸気を含んだ酸素）雰囲気中で行な
われる。そして、これにより形成される酸化シリコン膜
５の膜厚は１〜８ｎｍである。この酸化シリコン膜５は
主に次のような目的で形成される。すなわち、１つは窒
化シリコン膜４にピンホールや欠損部が生じた場合、そ
の部分を埋め尽くして膜の補修を行なう。また、その２
つとしてキャパシタに高電界が印加された場合、窒化シ
リコン膜が比較的リーク電流を生じやすいのを耐リーク
性を有する酸化シリコン膜で補償するためである。そし
て、この酸化シリコン膜５の存在によってキャパシタの
誘電体膜の信頼性がさらに向上する。

さらに引き続いて、第１Ｅ図に示すように、酸化シリコ
ン膜５の表面上にＣＶＤ法を用いて多結晶シリコン膜６
を堆積する。この多結晶シリコン膜６はキャパシタの上
部電極を構成する。以上の工程によってキャパシタが製
造される。

以上のような工程で製造されるキャパシタの特徴点は、
下部電極を構成する多結晶シリコン膜３の表面近傍の結
晶粒径が小さく、このために表面凹凸が極めて小さく形
成されていることである。

このことは、第２図に示されたキャパシタの断面写真の
模式図と第９図に示された従来のキャパシタの断面構造
の模式図とを比較することにより明らかである。すなわ
ち、従来のキャパシタでは上下層の多結晶シリコン膜３
．６に挾まれた誘電体膜（窒化シリコン膜４と酸化シリ
コン膜５）が膜厚方向に激しい凹凸表面形状で形成され
ているのに対して、本発明によるキャパシタの誘電体膜
（窒化シリコン膜４および酸化シリコン膜５）は相対的
に滑らかで均一な膜厚で形成されている。

このように、均一な膜厚で形成された誘電体膜を有する
キャパシタは、電界集中による耐圧劣化が少なく、また
耐圧分布もばらつきの少ない均質なキャパシタが形成さ
れる。この効果は第３図に示す絶縁破壊電圧対キャパシ
タの不良率との関係図によって示されている。本図にお
いて、従来のキャパシタでは絶縁破壊電圧が約８Ｖであ
るのに対し、本発明によるキャパシタでは平均１０Ｖと
向上している。しかも、絶縁破壊電圧に対する不良品の
発生分布も従来のものに比べて集中した分布を示してい
る。

またさらに、本発明によるキャパシタは信頼性寿命にお
いても従来のものに比べて大きく改善されている。これ
は、電圧加速を用いた寿命テスト（Ｔｉｍｅ　　Ｄｅｐ
ｅｎｄｅｎｔ　　Ｄｉｅｌｅｃｔｒｉｃ　　Ｂｒｅａｋ
ｄｏｗｎ：ＴＤＤＢと称す）の結果を示した第４図にお
いて明らかにされている。第４図は、キャパシタに印加
される電界強度と、この電界によってキャパシタが破壊
に至るまでの寿命との関係を図示したものである。本図
において、本発明によるキャパシタの寿命は従来のキャ
パシタに比べて長くなっていることがわかる。

次に、下部電極の多結晶シリコン膜３にイオン注入する
工程において、砒素の注入量に対して最適値が存在する
ことが明らかとなった。この関係を第５図に示している
。本図は、下部電極の多結晶シリコン膜に注入される砒
素イオンの注入量を種々変化させることにより、キャパ
シタの信頼性寿命の関係を整理したものである。本図に
示されるように、砒素注入量が少ない場合（たとえば１
０”　／ｃｍ２）には、多結晶シリコン膜表面の非晶質
化が十分でな（、信頼性寿命の改善効果が十分に現われ
ていない。また、砒素注入量が多すぎる場合（たとえば
１０”　／ｃｍ２）には、再び絶縁破壊寿命が低下して
いる。これは窒化シリコン膜形成時に炉内に混入した空
気中の酸素によりごく薄い酸化膜が成長しやすくなり、
これが耐圧を劣化させているものと思われる。したがっ
て、最も長い絶縁破壊寿命を得るためには、砒素注入量
はｌＸｌ０”〜５Ｘ１０”／ａｍ２に設定する必要があ
る。

次に本発明の第２の実施例について第６Ａ図および第６
Ｂ図を用いて説明する。本実施例は第１の実施例におい
て下部電極の多結晶シリコン膜３の表面近傍領域を非晶
質化させるまでの工程の変形例である。まず、第６Ａ図
に示すように、酸化シリコン膜２の表面上にＣＶＤ法を
用いて多結晶シリコン膜３を堆積する。そして、引き続
いて多結晶シリコン膜３の表面に砒素などの不純物イオ
ン７をイオン注入して多結晶シリコン膜３の表面近傍領
域を非晶質化させる。

次に、第６Ｂ図に示すように、多結晶シリコン膜３を写
真製版およびエツチング法を用いて所定の形状にパター
ニングしてキャパシタの下部電極３を形成する。

その後の工程は第１の実施例で示したものと同様である
。このような製造工程を構成しても下部電極３の表面が
非晶質化され、滑らかな表面形状を有する下部電極３を
得ることができる。

さらに、本発明の第３の実施例について説明する。本例
は、第２の実施例と同様に非晶質化した表面層を有する
多結晶シリコン膜３の形成工程の変形例を示すものであ
る。すなわち、まず酸化シリコン膜２の表面上に下部電
極としての導電性を付与するための不純物がドープされ
た多結晶シリコン膜３を堆積する。その後、多結晶シリ
コン膜３の表面領域を非晶質化させるためのイオン注入
を行なう。この非晶質化のためのイオン注入に用いられ
るイオンとしては、アルゴン、キセノンなどの不活性ガ
スイオン、あるいはシリコン、ゲルマニウム、錫などの
■族のイオンが用いられる。

以下の工程は第１の実施例と同様に行なわれる。

なお、本例においては多結晶シリコン膜のパターニング
工程は非晶質化のためのイオン注入工程の前であっても
よいし、また後であっても構わない。

さらに、本発明の第４の実施例について説明する。本例
も第２および第３の実施例と同じ非晶質化した表面層を
何する多結晶シリコン膜３の形成工程に関する変形例を
示す。すなわち、酸化シリコン膜２の表面上に直接スパ
ッタ法などを用いてアモルファスシリコン層を堆積する
。これによって、イオン注入によって多結晶シリコン膜
の表面を非晶質化させる工程を省略することができる。

その後、アモルファスシリコン層をパターニングしてキ
ャパシタの下部電極３を形成する。そして、これ以後の
工［ヱは上記実施例と同様に行なわれる。

なお、上記実施例においてはキャパシタの上部電極は多
結晶シリコン層で形成される場合について説明したが、
これに限定されるものではなく、たとえば金属薄膜など
の導電性を有する膜であれば構わない。

さらに、キャパシタの誘電体膜を構成するものとして、
窒化シリコン膜と酸化シリコン膜の２層構造の場合につ
いて説明したが、これに限定されることなく、たとえば
酸化シリコン膜のみや、あるいは窒化シリコン膜のみで
構成される場合においても本発明の効果を得ることがで
きる。

なお、上記実施例においては本発明におけるキャパシタ
の製造方法を半導体基板表面上に平坦に形成されるキャ
パシタの例を用いて説明したが、最も好ましい実施例の
態様としては第７図に示すスタック型のＤＲＡＭのキャ
パシタへの適用が考えられる。第７図には、ＤＲＡＭの
メモリセルの２ビット分の断面構造図が示されている。

１メモリセルは１個のアクセストランジスタ９と１個の
キャパシタ１０とから構成されている。キャパシタ１０
はアクセストランジスタ９のゲート電極１１上からフィ
ールド酸化膜１２の上部にまで乗り上げた形で延在して
形成されている。このような高集積化型のメモリセルの
キャパシタでは、容量を確保するために電極間の面積を
広くとることと同時に、キャパシタ１０の誘電体膜１３
の膜厚をできる限り薄く形成することが要求されている
。

したがって、このようなりＲＡＭのキャパシタの製造方
法に本発明を適用すれば、均質な膜厚を有する誘電体膜
１３を備え、信頼性が高く使用寿命の長いキャパシタ１
０を得ることができる。

［発明の効果］ 以上のように、本発明によれば、半導偉容ｆｆｉ素子の
下部電極の表面領域を非晶質化した後、再結晶化が進行
しない状態で誘電体膜を堆積するので、結晶粒径が極め
て小さく、表面が平坦な下部電極を形成することができ
る。これによって、その上面に形成される誘電体薄膜の
膜質が向上し、半導体容量素子としての耐圧が向上し、
さらに信頼性も大幅に向上した半導体容量素子を製造す
ることが可能となった。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図および第１Ｅ
図は、本発明の第１の実施例による半導体容量素子の製
造工程を順に示した製造工程断面図である。第２図は、
本発明による製造方法を用いて製造された半導体容量素
子の断面の結晶構造を示す模式図である。第３図は、本
発明と従来の方法とによって製造された半導体容量素子
の絶縁破壊特性を示す絶縁破壊電圧対不良率相関図であ
る。第４図は、本発明と従来例の半導体容量素子を信頓
性寿命について比較した電界強度対信頼性寿命相関図で
ある。第５図は、本発明の第１の実施例において半導体
容量素子の下部電極に注入される砒素イオンの注入量と
、これによって変化する絶縁破壊寿命との関係を示した
砒素注入量対平均絶縁破壊寿命相関図である。第６Ａ図
および第６Ｂ図は、本発明の第２の実施例を示す半導体
容量素子の製造工程を示す製造工程断面図である。 第７図は、本発明の半導体容量素子の製造方法を適用し
たＤＲＡＭの断面構造図である。 第８Ａ図、第８Ｂ図、第８Ｃ図および第８Ｄ図は、従来
の半導体容量素子の製造工程を示す製造工程断面図であ
る。第９図は、従来の半導体容量素子の製造方法によっ
て形成された半導体容量素子の断面の結晶構造を示す模
式図である。 図において、１はシリコン基板、２は酸化シリコン膜、
３は多結晶シリコン膜、４は窒化シリコン膜、５は酸化
シリコン膜、６は多結晶シリコン膜、８は非晶質層を示
している。 なお、図中、同一符号は同一または相当部分を示す。 第１Ａ図

Claims (1)

1. 【特許請求の範囲】 基体上に誘電体膜の両側を２つの電極層で積層して形成
   した半導体容量素子の製造方法であって、前記基体上に
   一方の電極層となる多結晶シリコン層を形成する工程と
   、 前記多結晶シリコン層の少なくとも表面近傍を非晶質化
   させる工程と、 非晶質化した表面状態を維持した状態で前記多結晶シリ
   コン層上に誘電体膜を形成する工程と、前記誘電体膜上
   に他方の電極層を形成する工程とを備えた、半導体容量
   素子の製造方法。