JPH0563157A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0563157A JPH0563157A JP3225671A JP22567191A JPH0563157A JP H0563157 A JPH0563157 A JP H0563157A JP 3225671 A JP3225671 A JP 3225671A JP 22567191 A JP22567191 A JP 22567191A JP H0563157 A JPH0563157 A JP H0563157A
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Abstract
(57)【要約】
【目的】 タンタル酸化膜を用いた半導体装置のキャパ
シタであって、タンタル酸化膜と電極とのあいだに、T
a、Si、Ｏにより構成される比誘電率の小さい界面層の
形成を防止して容量の低下を防ぐことを目的とする。 【構成】 キャパシタ下部電極膜５を金属タンタル膜
（Ta膜）52とｎ＋型多結晶シリコン51の二層構造とし、
かつ、金属タンタル膜52上にタンタル酸化膜８を形成す
ること、または下部電極膜とタンタル酸化膜とのあいだ
にタンタル窒化膜を形成することにより、Ta、Si、Ｏに
より構成される低誘電率の界面層の形成を防止する。
シタであって、タンタル酸化膜と電極とのあいだに、T
a、Si、Ｏにより構成される比誘電率の小さい界面層の
形成を防止して容量の低下を防ぐことを目的とする。 【構成】 キャパシタ下部電極膜５を金属タンタル膜
（Ta膜）52とｎ＋型多結晶シリコン51の二層構造とし、
かつ、金属タンタル膜52上にタンタル酸化膜８を形成す
ること、または下部電極膜とタンタル酸化膜とのあいだ
にタンタル窒化膜を形成することにより、Ta、Si、Ｏに
より構成される低誘電率の界面層の形成を防止する。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックランダムア
クセスメモリ（以下、DRAMという）のキャパシタ構造に
関するものである。
クセスメモリ（以下、DRAMという）のキャパシタ構造に
関するものである。
【０００２】
【従来の技術】図３は従来の４メガビットDRAMのメモリ
セル部の断面構造図の一例であり、図において１はシリ
コン基板、２は素子分離のためのシリコン酸化膜、３は
ワード線でゲート電極などを形成する。４はゲート電極
絶縁用のシリコン酸化膜、５はキャパシタの下部電極
膜、９はキャパシタの上部電極膜、11はキャパシタ誘電
体膜、12はキャパシタの上部電極膜９を絶縁するシリコ
ン酸化膜、13はビット線、14はビット線13を絶縁するた
めのシリコン酸化膜、15はアルミニウム配線、16はｎ型
不純物層、17はトランジスタのゲート絶縁膜である。
セル部の断面構造図の一例であり、図において１はシリ
コン基板、２は素子分離のためのシリコン酸化膜、３は
ワード線でゲート電極などを形成する。４はゲート電極
絶縁用のシリコン酸化膜、５はキャパシタの下部電極
膜、９はキャパシタの上部電極膜、11はキャパシタ誘電
体膜、12はキャパシタの上部電極膜９を絶縁するシリコ
ン酸化膜、13はビット線、14はビット線13を絶縁するた
めのシリコン酸化膜、15はアルミニウム配線、16はｎ型
不純物層、17はトランジスタのゲート絶縁膜である。
【０００３】４メガビットDRAMにおいてはキャパシタ誘
電体膜11にはシリコン窒化膜が用いられていたが、DRAM
のより一層の高集積化に伴い単位面積当たりのキャパシ
タ容量を増大させる必要がある。キャパシタ容量を増大
させる方法としては図３に一例を示すようなメモリセル
構造の３次元化があるが、それだけでは不充分で誘電体
膜に比誘電率の高い薄膜材料を適用する必要がある。そ
の薄膜材料の代表例としてタンタル酸化膜があげられ、
比誘電率は約27でシリコン窒化膜の約3.6倍である。
電体膜11にはシリコン窒化膜が用いられていたが、DRAM
のより一層の高集積化に伴い単位面積当たりのキャパシ
タ容量を増大させる必要がある。キャパシタ容量を増大
させる方法としては図３に一例を示すようなメモリセル
構造の３次元化があるが、それだけでは不充分で誘電体
膜に比誘電率の高い薄膜材料を適用する必要がある。そ
の薄膜材料の代表例としてタンタル酸化膜があげられ、
比誘電率は約27でシリコン窒化膜の約3.6倍である。
【０００４】図２にタンタル酸化膜を用いたばあいのキ
ャパシタを形成するフローをキャパシタ部のみについて
示した。図において、１はシリコン基板、２は素子分離
のためのシリコン酸化膜、３はワード線としてのｎ＋型
多結晶シリコン膜、４はワード線絶縁用のシリコン酸化
膜、５はキャパシタの下部電極膜としてのｎ＋型多結晶
シリコン、８はCVD法により形成されたタンタル酸化
膜、９はｎ＋型多結晶シリコンで形成されたキャパシタ
の上部電極膜、10はTa、Si、Ｏの３原子から構成される
界面層である。
ャパシタを形成するフローをキャパシタ部のみについて
示した。図において、１はシリコン基板、２は素子分離
のためのシリコン酸化膜、３はワード線としてのｎ＋型
多結晶シリコン膜、４はワード線絶縁用のシリコン酸化
膜、５はキャパシタの下部電極膜としてのｎ＋型多結晶
シリコン、８はCVD法により形成されたタンタル酸化
膜、９はｎ＋型多結晶シリコンで形成されたキャパシタ
の上部電極膜、10はTa、Si、Ｏの３原子から構成される
界面層である。
【０００５】このDRAMキャパシタの形成法は、まず図２
のａ工程に示すようにｎ＋型多結晶シリコンによりキャ
パシタの下部電極膜５を形成する。つぎに同図ｂ工程に
示すように、たとえばペンタエトキシタンタル(Ta(OC2H
5)5)と酸素(O2)を用いた熱CVD法などによりタンタル酸
化膜８を形成する。このとき下部電極膜５とタンタル酸
化膜８とのあいだにはTa、Si、Ｏで構成される界面層10
が形成される。この界面層10はタンタル酸化膜８の形成
後に行う酸素雰囲気中での熱処理などにより厚くなる。
ついで、同図ｃ工程に示すようにｎ＋型多結晶シリコン
によりキャパシタの上部電極膜９を形成する。このよう
にして、DRAMのキャパシタは形成される。
のａ工程に示すようにｎ＋型多結晶シリコンによりキャ
パシタの下部電極膜５を形成する。つぎに同図ｂ工程に
示すように、たとえばペンタエトキシタンタル(Ta(OC2H
5)5)と酸素(O2)を用いた熱CVD法などによりタンタル酸
化膜８を形成する。このとき下部電極膜５とタンタル酸
化膜８とのあいだにはTa、Si、Ｏで構成される界面層10
が形成される。この界面層10はタンタル酸化膜８の形成
後に行う酸素雰囲気中での熱処理などにより厚くなる。
ついで、同図ｃ工程に示すようにｎ＋型多結晶シリコン
によりキャパシタの上部電極膜９を形成する。このよう
にして、DRAMのキャパシタは形成される。
【０００６】
【発明が解決しようとする課題】従来のDRAMのキャパシ
タは、その下部電極膜にｎ＋型多結晶シリコンを用いて
いるので、タンタル酸化膜との界面にタンタル酸化膜形
成のためのCVD反応中に低誘電率の界面層が形成され、
実際にえられる容量値はタンタル酸化膜厚により決まる
容量値よりも低くなるという問題がある。
タは、その下部電極膜にｎ＋型多結晶シリコンを用いて
いるので、タンタル酸化膜との界面にタンタル酸化膜形
成のためのCVD反応中に低誘電率の界面層が形成され、
実際にえられる容量値はタンタル酸化膜厚により決まる
容量値よりも低くなるという問題がある。
【０００７】本発明は前述のような問題を解消するため
になされたもので、タンタル酸化膜とｎ＋型多結晶シリ
コンのあいだに低誘電率の界面層の形成を防止すること
により、容量が低下しない大容量キャパシタをうること
を目的としている。
になされたもので、タンタル酸化膜とｎ＋型多結晶シリ
コンのあいだに低誘電率の界面層の形成を防止すること
により、容量が低下しない大容量キャパシタをうること
を目的としている。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
のキャパシタは、キャパシタの下部電極材料の一部とし
て、金属タンタルを使用することによりまたは下部電極
膜の表面にタンタル窒化膜を形成することにより、下部
電極膜とタンタル酸化膜とのあいだに比誘電率の小さい
界面層の形成を防いで、キャパシタ容量の低下を防ぐも
のである。
のキャパシタは、キャパシタの下部電極材料の一部とし
て、金属タンタルを使用することによりまたは下部電極
膜の表面にタンタル窒化膜を形成することにより、下部
電極膜とタンタル酸化膜とのあいだに比誘電率の小さい
界面層の形成を防いで、キャパシタ容量の低下を防ぐも
のである。
【０００９】
【作用】本発明におけるキャパシタは、キャパシタ下部
電極膜の表面に金属タンタルを使用するか、またはタン
タル窒化膜を形成しているため、タンタル酸化膜を形成
する酸素雰囲気下での熱処理においても、金属タンタル
が酸化してタンタル酸化膜は形成されるが、金属タンタ
ルとタンタル酸化膜の界面にTa、Si、Ｏで構成される比
誘電率の小さい界面層は形成されないので、キャパシタ
容量の低下を防止する。
電極膜の表面に金属タンタルを使用するか、またはタン
タル窒化膜を形成しているため、タンタル酸化膜を形成
する酸素雰囲気下での熱処理においても、金属タンタル
が酸化してタンタル酸化膜は形成されるが、金属タンタ
ルとタンタル酸化膜の界面にTa、Si、Ｏで構成される比
誘電率の小さい界面層は形成されないので、キャパシタ
容量の低下を防止する。
【００１０】
【実施例】［実施例１］つぎに、本発明を図面を参照し
ながら説明する。図１は本発明の一実施例であるDRAMの
キャパシタ部の製造工程を示す図である。同図におい
て、１はシリコン基板、２は素子分離のためのシリコン
酸化膜、３はワード線としてのヒ素やリンなどのｎ型不
純物をドープしたｎ＋型多結晶シリコン、４はワード線
絶縁用のシリコン酸化膜、５はキャパシタの下部電極膜
でｎ＋型多結晶シリコン膜51と金属タンタル膜（金属Ta
膜）とで形成されている。７は金属タンタル膜52が酸化
されて形成されたタンタル酸化膜、８はCVD法により形
成されたタンタル酸化膜（CVDタンタル酸化膜）、９は
ｎ＋型多結晶シリコンで形成したキャパシタの上部電極
膜である。
ながら説明する。図１は本発明の一実施例であるDRAMの
キャパシタ部の製造工程を示す図である。同図におい
て、１はシリコン基板、２は素子分離のためのシリコン
酸化膜、３はワード線としてのヒ素やリンなどのｎ型不
純物をドープしたｎ＋型多結晶シリコン、４はワード線
絶縁用のシリコン酸化膜、５はキャパシタの下部電極膜
でｎ＋型多結晶シリコン膜51と金属タンタル膜（金属Ta
膜）とで形成されている。７は金属タンタル膜52が酸化
されて形成されたタンタル酸化膜、８はCVD法により形
成されたタンタル酸化膜（CVDタンタル酸化膜）、９は
ｎ＋型多結晶シリコンで形成したキャパシタの上部電極
膜である。
【００１１】このキャパシタ部の製法は、まず図１のａ
工程で示すように従来の技術と同様にシリコン基板１の
素子分離用シリコン酸化膜２上に形成されたワード線
３、シリコン酸化膜４上にｎ＋型多結晶シリコン層51を
形成した。つぎに、ｂ工程で示すように金属タンタル膜
52を形成した。ｎ＋型多結晶シリコン膜51と金属タンタ
ル膜52の二層構造により、キャパシタの下部電極膜５を
構成する。金属タンタル膜６の形成法にはたとえばペン
タジメチルアミノタンタルTa[N(CH3)2]5のガスを導入し
て約200℃で反応させるCVD法などで行う。
工程で示すように従来の技術と同様にシリコン基板１の
素子分離用シリコン酸化膜２上に形成されたワード線
３、シリコン酸化膜４上にｎ＋型多結晶シリコン層51を
形成した。つぎに、ｂ工程で示すように金属タンタル膜
52を形成した。ｎ＋型多結晶シリコン膜51と金属タンタ
ル膜52の二層構造により、キャパシタの下部電極膜５を
構成する。金属タンタル膜６の形成法にはたとえばペン
タジメチルアミノタンタルTa[N(CH3)2]5のガスを導入し
て約200℃で反応させるCVD法などで行う。
【００１２】つぎに、ｃ工程で示すように、たとえば従
来と同様にTa(OC2H5)5とO2を導入し、400℃、３分の処
理の熱CVD法によりタンタル酸化膜８を形成した。このC
VD処理中において、金属タンタル膜52の最表面にはCVD
反応中に存在する酸素により金属タンタル膜52が酸化さ
れて形成されたタンタル酸化膜７ができる。しかし下部
電極膜５の表面は金属タンタル膜52で被覆されてSi原子
は存在しないため、低誘電率の界面層は形成されず、容
量の低下は起こらない。そののち、ｄ工程に示すように
ｎ＋型多結晶シリコンによりキャパシタの上部電極膜９
を形成することによりDRAMのキャパシタを形成した。
来と同様にTa(OC2H5)5とO2を導入し、400℃、３分の処
理の熱CVD法によりタンタル酸化膜８を形成した。このC
VD処理中において、金属タンタル膜52の最表面にはCVD
反応中に存在する酸素により金属タンタル膜52が酸化さ
れて形成されたタンタル酸化膜７ができる。しかし下部
電極膜５の表面は金属タンタル膜52で被覆されてSi原子
は存在しないため、低誘電率の界面層は形成されず、容
量の低下は起こらない。そののち、ｄ工程に示すように
ｎ＋型多結晶シリコンによりキャパシタの上部電極膜９
を形成することによりDRAMのキャパシタを形成した。
【００１３】なお、以上説明した実施例ではキャパシタ
下部電極膜５にｎ＋型多結晶シリコン膜51と金属タンタ
ル膜52の二層構造のばあいについて説明したが、ｎ＋型
多結晶シリコンの代わりに不純物をドープしたシリコン
結晶基板またはタングステンシリサイド（WSi2）やチタ
ンシリサイド（TiSi2）などのシリサイド化合物のばあ
いにおいても前述の実施例と同様の効果を奏する。この
シリサイドの形成法はたとえば、シリサイド化合物をタ
ーゲットとするスパッタ法やCVD法などにより行う。
下部電極膜５にｎ＋型多結晶シリコン膜51と金属タンタ
ル膜52の二層構造のばあいについて説明したが、ｎ＋型
多結晶シリコンの代わりに不純物をドープしたシリコン
結晶基板またはタングステンシリサイド（WSi2）やチタ
ンシリサイド（TiSi2）などのシリサイド化合物のばあ
いにおいても前述の実施例と同様の効果を奏する。この
シリサイドの形成法はたとえば、シリサイド化合物をタ
ーゲットとするスパッタ法やCVD法などにより行う。
【００１４】［実施例２］実施例１と同様に半導体基板
１に素子分離のための酸化膜２、ワード線３およびワー
ド線３の絶縁用シリコン酸化膜４を形成したのち、ｎ＋
型多結晶シリコン膜５を形成した。
１に素子分離のための酸化膜２、ワード線３およびワー
ド線３の絶縁用シリコン酸化膜４を形成したのち、ｎ＋
型多結晶シリコン膜５を形成した。
【００１５】つぎに、Ta[N(CH3)2]5とNH3のガスを導入
して約200℃、１分の熱処理をし、CVD法でタンタル窒化
膜を約0.02μｍ形成した。このタンタル窒化膜は導電体
膜であり、またｎ＋型多結晶シリコン膜を完全に覆って
いるため、つぎのタンタル酸化膜形成の工程である酸素
雰囲気下の熱処理においても、シリコンを含んだ酸化物
は形成されず、比誘電率の小さい誘電体膜の形成は行わ
れない。
して約200℃、１分の熱処理をし、CVD法でタンタル窒化
膜を約0.02μｍ形成した。このタンタル窒化膜は導電体
膜であり、またｎ＋型多結晶シリコン膜を完全に覆って
いるため、つぎのタンタル酸化膜形成の工程である酸素
雰囲気下の熱処理においても、シリコンを含んだ酸化物
は形成されず、比誘電率の小さい誘電体膜の形成は行わ
れない。
【００１６】そののちは、実施例１と同一の条件でタン
タル酸化膜および上部電極膜を形成することによりDRAM
のキャパシタを形成した。本実施例によるキャパシタは
前述のように比誘電率の小さい誘電体膜が形成されない
ため、小面積で大容量のキャパシタを形成できた。
タル酸化膜および上部電極膜を形成することによりDRAM
のキャパシタを形成した。本実施例によるキャパシタは
前述のように比誘電率の小さい誘電体膜が形成されない
ため、小面積で大容量のキャパシタを形成できた。
【００１７】以上説明した各実施例では、金属タンタル
膜、またはタンタル窒化膜の形成法をCVD法について説
明したが、スパッタ法を用いたばあいも同様の効果を奏
する。このばあい、金属タンタル膜を形成するにはタン
タル(Ta)をターゲットとし、Arなどの不活性ガス雰囲気
下で高電圧を印加することによりスパッタによる被膜を
形成できる。
膜、またはタンタル窒化膜の形成法をCVD法について説
明したが、スパッタ法を用いたばあいも同様の効果を奏
する。このばあい、金属タンタル膜を形成するにはタン
タル(Ta)をターゲットとし、Arなどの不活性ガス雰囲気
下で高電圧を印加することによりスパッタによる被膜を
形成できる。
【００１８】また、タンタル窒化膜を形成するにはN2雰
囲気下での反応性スパッタ法またはスパッタ金属タンタ
ルを熱窒化により形成する。
囲気下での反応性スパッタ法またはスパッタ金属タンタ
ルを熱窒化により形成する。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
キャパシタの下部電極膜として金属タンタル膜を誘電体
膜側に形成し、または下部電極膜とタンタル酸化膜間に
タンタル窒化膜を形成したので、低誘電率の界面層の形
成を防止でき、大容量のキャパシタがえられる効果があ
る。
キャパシタの下部電極膜として金属タンタル膜を誘電体
膜側に形成し、または下部電極膜とタンタル酸化膜間に
タンタル窒化膜を形成したので、低誘電率の界面層の形
成を防止でき、大容量のキャパシタがえられる効果があ
る。
【００２０】その結果、単位面積当たりのキャパシタ容
量を大きくでき、高密度の小型素子を形成でき、DRAMの
より一層の集積化を達成でき、電子機器の発達に寄与す
る。
量を大きくでき、高密度の小型素子を形成でき、DRAMの
より一層の集積化を達成でき、電子機器の発達に寄与す
る。
【図１】本発明の一実施例のキャパシタの形成方法を示
す図である。
す図である。
【図２】従来例の形成方法を示す図である。
【図３】従来のキャパシタを適用した半導体装置の要部
を示す図である。
を示す図である。
５ 下部電極膜 ８ タンタル酸化膜 ９ 上部電極膜 51 ｎ＋型多結晶シリコン膜 52 金属タンタル膜
Claims (2)
- 【請求項１】 二つの電極膜のあいだに誘電体膜が配置
されて形成されたキャパシタを有する半導体装置であっ
て、前記誘電体膜がタンタル酸化膜で形成され、前記電
極膜の少なくとも下側の電極膜の前記誘電体膜側に金属
タンタル膜が形成されてなる半導体装置。 - 【請求項２】 二つの電極膜のあいだに誘電体膜が配置
されて形成されたキャパシタを有する半導体装置であっ
て、前記誘電体膜がタンタル酸化膜で形成され、前記電
極膜の少なくとも下側の電極膜の前記誘電体膜側にタン
タル窒化膜が形成されてなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225671A JPH0563157A (ja) | 1991-09-05 | 1991-09-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225671A JPH0563157A (ja) | 1991-09-05 | 1991-09-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563157A true JPH0563157A (ja) | 1993-03-12 |
Family
ID=16832962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3225671A Pending JPH0563157A (ja) | 1991-09-05 | 1991-09-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563157A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980014897A (ko) * | 1996-08-17 | 1998-05-25 | 구자홍 | 커패시터 및 그 제조방법 |
| WO1998031052A1 (fr) * | 1997-01-10 | 1998-07-16 | Hitachi, Ltd. | Dispositif a semi-conducteur et procede de fabrication associe |
| KR19990055204A (ko) * | 1997-12-27 | 1999-07-15 | 김영환 | 반도체 장치의 캐패시터 형성 방법 |
| KR20010008432A (ko) * | 1998-12-30 | 2001-02-05 | 김영환 | 고유전체 ta２o５막을 갖는 반도체장치의 커패시터 형성방법 |
| KR100373162B1 (ko) * | 1999-12-29 | 2003-02-25 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
-
1991
- 1991-09-05 JP JP3225671A patent/JPH0563157A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980014897A (ko) * | 1996-08-17 | 1998-05-25 | 구자홍 | 커패시터 및 그 제조방법 |
| WO1998031052A1 (fr) * | 1997-01-10 | 1998-07-16 | Hitachi, Ltd. | Dispositif a semi-conducteur et procede de fabrication associe |
| KR19990055204A (ko) * | 1997-12-27 | 1999-07-15 | 김영환 | 반도체 장치의 캐패시터 형성 방법 |
| KR20010008432A (ko) * | 1998-12-30 | 2001-02-05 | 김영환 | 고유전체 ta２o５막을 갖는 반도체장치의 커패시터 형성방법 |
| KR100373162B1 (ko) * | 1999-12-29 | 2003-02-25 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
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