JPH0955478A

JPH0955478A - 半導体集積回路の製造方法

Info

Publication number: JPH0955478A
Application number: JP7206865A
Authority: JP
Inventors: Mika Kajita; 美香梶田; Masayoshi Yoshida; 正義吉田; Hisayuki Kato; 久幸加藤; Shunji Moribe; 俊二守部; Katsuhiko Tanaka; 克彦田中
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-08-14
Filing date: 1995-08-14
Publication date: 1997-02-25

Abstract

(57)【要約】【目的】単純な構造で高品質・高容量となるキャパシ
タ形成技術を提供する。【構成】半導体基板の所望導体上に下部電極，Ｔａ₂
Ｏ₅膜からなる容量絶縁膜，上部電極を順次積層形成し
てスタックド構造の容量素子を形成する方法であって、
前記下部電極形成後、ハロゲン物質を含まない有機ソー
スを用い酸素を多量に流した状態でＴａ₂Ｏ₅膜を形成す
る工程と、前記Ｔａ₂Ｏ₅膜を酸素雰囲気下で熱処理する
工程と、ハロゲン物質を含まない有機ソースを用いて上
部電極となるＴｉＮ膜を形成する工程とを有する。ドー
プトポリシリコン膜を形成した後、前記ドープトポリシ
リコン膜上に厚さ２０Å程度のＳｉ₃Ｎ₄膜を形成して下
部電極を形成する。上部電極を構成するＴｉＮ膜はＮＨ
₃とＴｉ〔Ｎ（Ｃ₂Ｈ₅）₂〕₄などのＴｉ（ＮＲ₂）₄とを
２５０〜５５０℃程度で反応させて形成する。Ｔａ₂Ｏ₅
膜がハロゲン物質によって劣化しない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路の製造方
法、特に容量素子（キャパシタ）の製造方法に関し、た
とえば、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）のメモリセル部分に形成されるキャパシタ
の製造技術に適用して有効な技術に関する。

【０００２】

【従来の技術】従来、ＤＲＡＭのメモリセル部分にはキ
ャパシタ（容量）が形成される。容量絶縁膜としては、
Ｓｉ₃Ｎ₄膜やＴａ₂Ｏ₅膜が使用されている。

【０００３】ＤＲＡＭのメモリセル部分に形成されるキ
ャパシタについては、たとえば、1994年６月14日開催の
「ＵＬＳＩ高誘電率薄膜技術フォーラム」の冊子に記載
されている。

【０００４】同文献には、０．５〜０．３μｍＤＲＡＭ
製造プロセスで直面している容量絶縁膜としてのＳｉ₃
Ｎ₄膜（誘電率ε：７〜８）の限界とＴａ₂Ｏ₅膜（誘電
率ε：２０〜２５，絶縁耐圧性〜５ＭＶ／ｃｍ以上）の
現状について記載されている。

【０００５】同文献には、「現行のプロセスでは、Ｓｉ
₃Ｎ₄膜形成時に下地のドープしたポリシリコン膜上に自
然酸化膜（ｎ−ＳｉＯ₂）が形成され約２ｎｍ程厚くな
る。Ｔａ₂Ｏ₅膜の場合、この自然酸化膜に対する対策は
さらに深刻である。最初から酸化雰囲気でＴａ₂Ｏ₅膜を
成膜するため、下地のドープしたポリシリコン膜が簡単
に酸化されてしまい、薄膜化すればするほど下地酸化膜
の影響が顕著になる。」と記載され、Ｔａ₂Ｏ₅膜の成膜
技術の問題点として「ＣＶＤ法を用いた成膜は熱、プラ
ズマ、光といった反応ガスの励起法のみならず、ソース
ガスそのものの選択が膜質に強く影響する。例えばＴａ
（ＯＣ₂Ｈ₅）₅等の有機ソースでは膜中のＣ（炭素）
が、ＴａＣｌ₅等の無機ソースでは膜中の残留Ｃｌ量が
薄膜Ｔａ₂Ｏ₅の電気的特性に反映する。これらの不純物
低減には通常成膜中にＯ₂やＯ₃を過剰に供給したり、成
膜後に酸化雰囲気中で熱処理することにより膜質を向上
させる。しかし、Ｔａ₂Ｏ₅成膜後の酸化アニールでは、
下部電極の酸化防止のため、熱処理温度に制限が生じ
る。高いεと低リーク電流を両立させるためには、反応
中に完全に不純物を取り除き、Ｓｉ₃Ｎ₄膜と同じ非結晶
状態のＴａ₂Ｏ₅を成膜することが望ましい。このため単
一の励起源だけでなく、（熱＋プラズマ）や（熱＋光）
など複合励起源を用いて効果的にソースガスを分解しダ
メージを少なく成膜するＣＶＤ法も有効となるであろ
う。」と記載されている。

【０００６】また、プロセス上の問題点として「下部電
極上では、Ｔａ₂Ｏ₅成膜中あるいは後処理として高温酸
化雰囲気に曝されるためドープトポリシリコン膜上に耐
酸化性に優れたＲＴＮ（Rapid Thermal Nitride)を形成
したり、バリアメタルを兼ねたＴｉＮ膜を用いることが
多い。………上部電極ではＴａ₂Ｏ₅膜上に直接成膜する
ため、低温で下層に対するダメージが少なく、Ｔａとの
反応性も少ないＴｉＮなどのメタルが用いられる。ドー
プトポリシリコン膜やシリサイド膜では、ドープトポリ
シリコン膜中のＳｉがＴａと反応し、結果的にεを低下
させてしまう。ＣＶＤ法で無機系の反応ソース（ＴｉＣ
ｌ₅，ＷＦ₆，ＮＨ₃，ｅｔｃ．）を用いてＴｉＮやＴｉ
Ｗを形成する場合には、膜中のＣｌ、Ｆが薄いＴａ₂Ｏ₅
膜にダメージを与える可能性があり、最近では有機ソー
スによる成膜も検討されるようになった。………層間膜
絶縁膜は低温で厚く形成するためプラズマＣＶＤ法によ
る場合が多いが、この時発生する水素や電荷粒子がＴａ
₂Ｏ₅膜質に影響を与える。Ｔａ₂Ｏ₅膜は欠陥の多い金属
酸化物であるため、還元反応やチャージトラップに弱点
を持つ。ファイナルパッシベーションの成膜まで注意を
払うべきである。」と記載されている。

【０００７】

【発明が解決しようとする課題】従来、ＤＲＡＭのキャ
パシタは、ポリシリコン膜（ドープトポリシリコン
膜），メタル（ＴｉＮ，Ｗ，Ｐｔ）等からなる上・下電
極間に、Ｓｉ₃Ｎ₄膜やＴａ₂Ｏ₅膜を設けて容量（キャパ
シタ）を形成している。

【０００８】キャパシタにおける誘電膜の実効膜厚（ｔ
_eff）は次式で与えられる。

【０００９】

【数１】

【００１０】ここで、εは誘電率、ε₀は真空の誘電
率、Ｃは容量、Ｓはキャパシタ表面積である。

【００１１】半導体集積回路の高密度化に伴って素子や
配線等はより微細化の傾向にある。容量においては、微
細化に伴う高容量化をフィン等を設けキャパシタ表面積
を大きくすることによって対応していたが、プロセスは
複雑化し、歩留りの低下を来していた。

【００１２】そこで誘電率の高いＴａ₂Ｏ₅膜を有機ソー
スを用いたＣＶＤ法で形成し、容量膜として採用した
が、下部電極のドープトポリシリコン膜上にＴａ₂Ｏ₅膜
を直接付けてしまうと、ドープトポリシリコン膜中のＳ
ｉがＴａ₂Ｏ₅膜中に拡散してしまい誘電率が下がってし
まう。

【００１３】本発明の目的は、単純な構造で高品質・高
容量となるキャパシタ形成技術を提供することにある。

【００１４】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。

【００１６】（１）半導体基板の所望導体上に下部電
極，Ｔａ₂Ｏ₅膜からなる容量絶縁膜，上部電極を順次積
層形成して容量素子を形成する工程を有する半導体集積
回路の製造方法であって、前記下部電極形成後、ハロゲ
ン物質を含まない有機ソースを用い酸素を多量に流した
状態でＴａ₂Ｏ₅膜を形成する工程と、前記Ｔａ₂Ｏ₅膜を
酸素雰囲気下で熱処理する工程と、ハロゲン物質を含ま
ない有機ソースを用いて上部電極を形成する工程とを有
する。

【００１７】前記Ｔａ₂Ｏ₅膜は有機ソースガスとしてＴ
ａ（ＯＣ₂Ｈ₅）₅を使用し、３００〜４５０℃程度の温
度で形成される。

【００１８】前記下部電極としてドープトポリシリコン
膜を形成した後、前記ドープトポリシリコン膜上に厚さ
２０Å程度のＳｉ₃Ｎ₄膜を形成する。Ｔａ₂Ｏ₅膜はこの
Ｓｉ₃Ｎ₄膜上に形成される。

【００１９】上部電極はＴｉＮ膜で形成される。ＴｉＮ
膜は、ＮＨ₃とＴｉ〔Ｎ（Ｃ₂Ｈ₅）₂〕₄などのＴｉ（Ｎ
Ｒ₂）₄とを２５０〜５５０℃程度で反応させることによ
って形成される。

【００２０】（２）手段（１）の構成において、上部電
極はＴｉＮ膜からなり、ハロゲン物質を含まない有機ソ
ースを用いて形成される。すなわち、ＴｉＮ膜は、ＮＨ
₃とＴｉ〔Ｎ（Ｃ₂Ｈ₅）₂〕₄などのＴｉ（ＮＲ₂）₄とを
２５０〜５５０℃程度で反応させることによって形成さ
れる。

【００２１】

【作用】前記（１）の手段によれば、Ｔａ₂Ｏ₅膜はハロ
ゲン物質を含まない有機ソースを用い酸素を多量に流し
た状態で形成されるため、また、Ｔａ₂Ｏ₅膜の上に形成
されるＴｉＮ膜（上部電極）もハロゲン物質を含まない
有機ソースを用いて形成されることから、Ｔａ₂Ｏ₅膜が
ハロゲン物質で侵されることがなく良質のＴａ₂Ｏ₅膜を
形成できることになる。したがって、容量絶縁膜の薄型
化が達成でき高容量を得ることができる。また、容量素
子は単純なスタックド構造となり製造も容易となる。

【００２２】前記（１）の手段によれば、前記容量絶縁
膜（Ｔａ₂Ｏ₅膜）および上部電極（ＴｉＮ膜）は２５０
〜５５０℃程度以下の低い温度下で形成されることか
ら、Ｔａ₂Ｏ₅膜の熱による劣化が発生せず、良好な容量
絶縁膜が得られる。したがって、容量絶縁膜の薄型化が
達成できる。

【００２３】前記（１）の手段によれば、容量素子は、
ドープトポリシリコン膜を形成した後、前記ドープトポ
リシリコン膜上に厚さ２０Å程度のＳｉ₃Ｎ₄膜を形成
し、その後Ｔａ₂Ｏ₅膜を形成するため、Ｔａ₂Ｏ₅膜を直
接ドープトポリシリコン膜上に形成する場合に比較して
ドープトポリシリコン膜上に厚いＳｉＯ₂膜が形成され
ず、容量絶縁膜の実効膜厚の薄型化によって高い容量を
得ることができる。

【００２４】前記（２）の手段によれば、上部電極はＴ
ｉＮ膜からなり、ハロゲン物質を含まない有機ソースを
用いて形成される。したがって、その後のＴａ₂Ｏ₅膜や
ＴｉＮ膜の形成時、ハロゲン物質によってＴａ₂Ｏ₅膜の
劣化が発生しない。したがって、Ｔａ₂Ｏ₅膜の薄型化が
達成できる。

【００２５】前記（２）の手段によれば、下部電極はＴ
ｉＮ膜で構成されていることから、ＴｉＮ膜上にＴａ₂
Ｏ₅膜を形成した場合、ドープトポリシリコン膜の場合
のように、Ｔａ₂Ｏ₅膜下にＳｉＯ₂膜が形成されず、容
量絶縁膜の実効膜厚の薄型化が図れる。

【００２６】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００２７】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００２８】図１は、本発明の一実施例である半導体装
置（ＤＲＡＭ）の一部（メモリセル）を示す断面図であ
る。ＤＲＡＭはシリコン単結晶からなるｐ~型半導体基
板１を主体に構成される。ＤＲＡＭの１〔ｂｉｔ〕の情
報を記憶するメモリセルは、メモリセル選択用ｎチャネ
ルＭＩＳＦＥＴＱｍと情報蓄積用容量素子Ｃとの直列回
路で構成される。

【００２９】メモリセル選択用ｎチャネルＭＩＳＦＥＴ
Ｑｍは、ｐ~型半導体基板１の主面に形成され、フィー
ルド絶縁膜２に囲まれたｐ型領域３（ｐ型ウェル領域）
上に形成される。メモリセル選択用ｎチャネルＭＩＳＦ
ＥＴＱｍは、チャネル形成領域（ｐ型領域３）、ゲート
絶縁膜４、ゲート電極５、ソース領域及びドレイン領域
として使用される一対のｎ型半導体領域７を主体に構成
される。

【００３０】図示はしないが、ＤＲＡＭのドライバー回
路，デコーダ回路，センスアンプ回路等の直接周辺回
路、クロック信号系回路，アドレスバッファ系回路等の
間接周辺回路のそれぞれは相補型ＭＩＳＦＥＴで構成さ
れる。この相補型ＭＩＳＦＥＴのｐチャネルＭＩＳＦＥ
Ｔの形成領域はｎ型ウェル領域に構成される。

【００３１】前記ゲート絶縁膜４上のゲート電極５は絶
縁膜８で覆われるとともに、その両側も絶縁膜（サイド
ウオール）９で覆われる。ゲート絶縁膜４，ゲート電極
５，絶縁膜８，絶縁膜９からなる構造部分は、前記フィ
ールド絶縁膜２上にも製造時同時に形成され、ゲート電
極５はワード線１０として使用される。前記絶縁膜８お
よび絶縁膜９のいずれも、ゲート電極５またはワード線
１０に対して自己整合で形成される。

【００３２】前記ゲート電極５とワード線１０との間の
ｎ型半導体領域７（所望導体）上には、下部電極１１，
バリア膜１２，容量絶縁膜１３，上部電極１４が順次積
み重ねられ、いわゆるスタックド構造の情報蓄積用容量
素子（キャパシタ）Ｃが形成されている。前記下部電極
１１は、その下方に選択的に設けられた絶縁膜１５によ
って形成された接続穴を通してｎ型半導体領域７に電気
的に接続される。

【００３３】キャパシタＣは、図１に示すように、左右
に対称に２つ設けられている。これらキャパシタＣは層
間絶縁膜２０で覆われている。また、層間絶縁膜２０上
には、相補性ビット線２１が設けられている。この相補
性ビット線２１は、前記層間絶縁膜２０に設けられた接
続穴（コンタクト穴）および絶縁膜１５の接続穴内にも
延在し、２つのキャパシタＣ間のｎ型半導体領域７に電
気的に接続されている。

【００３４】前記相補性ビット線２１上には層間絶縁膜
２２を介してデータ線２３が設けられている。

【００３５】また、前記データ線２３上には。層間絶縁
膜２４を介してシャント用ワード線２５が設けられてい
る。そして、前記シャント用ワード線２５は、下層２７
および上層２８とからなる二層構造の最終保護膜２９で
覆われている。

【００３６】つぎに、半導体集積回路の製造方法、特に
ＤＲＡＭのメモリセル部分およびキャパシタの製造方法
について説明する。また、キャパシタの製造方法の説明
により、キャパシタの構造も説明する。

【００３７】図２に示すように、所定厚さのｐ~型半導
体基板１が用意される。その後、ｐ~型半導体基板１の
主面に選択的にフィールド絶縁膜２が所定厚さに設けら
れる。ついで、ｐ~型半導体基板１の主面全域に不純物
が拡散され、所定深さのｐ型領域３が形成される。

【００３８】つぎに、図３に示すように、ｐ~型半導体
基板１の主面に薄い絶縁膜，電極層，絶縁膜を順次所定
厚さに形成後、選択的エッチングによって各層をエッチ
ングし、電極層によってゲート電極５およびワード線１
０を形成する。ゲート電極５の下の薄い絶縁膜はゲート
絶縁膜４となる。また、前記絶縁膜８をマスクとして不
純物をｐ~型半導体基板１の表層部分に拡散してｎ型半
導体領域７を形成する。同図に示すように、ｎ型半導体
領域７は中央と、その左右に配置される３つとからな
り、中央は相補性ビット線２１に接続される領域であ
り、左右の領域はキャパシタ（容量素子）の下部電極に
接続される領域（所望導体）となる。

【００３９】つぎに、常用のサイドウオール形成方法に
よって、前記ゲート電極５およびワード線１０の両側面
を所定厚さで覆う絶縁膜（サイドウオール）９を形成す
る。また、ｐ~型半導体基板１の主面全域に所定厚さの
絶縁膜１５を形成するとともに選択的に除去する。この
絶縁膜１５の選択的除去によって、図４に示すように、
キャパシタ（容量素子）の下部電極とｎ型半導体領域７
を接続する接続穴３０が形成される。

【００４０】つぎに、図５に示すように、左右のｎ型半
導体領域７（所望導体）上に下部電極１１，容量絶縁膜
１３，上部電極１４を順次選択的に形成してキャパシタ
（容量素子）Ｃを形成する。

【００４１】キャパシタの形成について具体的に説明す
る。

【００４２】図６に示すように、下部電極１１は、膜厚
が５００〜２０００Å程度となるドープトポリシリコン
膜（リン濃度Ｅ２０〜２１／ｃｍ³）からなり、ＣＶＤ
法によって形成される。

【００４３】つぎに、バリア膜１２として、厚さ２０Å
のＳｉ₃Ｎ₄膜がＣＶＤ法によって形成される。

【００４４】つぎに、ＣＶＤ法によって容量絶縁膜１３
を形成する。容量絶縁膜１３は厚さ５〜１５ｎｍ程度の
Ｔａ₂Ｏ₅膜（誘電率ε：２０〜２５）からなり、ＣＶＤ
法によって形成される。ＣＶＤ法における条件は以下の
通りである。有機ソースとしてpenta ethoxy tantal
〔Ｔａ（ＯＣ₂Ｈ₅）₅〕を使用する。また、炉内に大流
量の酸素（Ｏ₂）を流す。処理温度は３００〜４５０℃
程度である。これにより、下部電極１１上にＴａ₂Ｏ₅膜
が形成される。なお、酸素の代わりにＯ₃を流して膜中
不純物をさらに少なくしたＴａ₂Ｏ₅膜を形成するように
しても良い。

【００４５】つぎに、酸素下で熱処理を行い、前記Ｔａ
₂Ｏ₅膜の膜質を向上するさせる。

【００４６】ＣＶＤ法によるＴａ₂Ｏ₅膜の形成時、有機
ソースとして使用するＴａ（ＯＣ₂Ｈ₅）₅は、ハロゲン
物質を含まないことから、ＣＶＤ時および熱処理時、Ｔ
ａ₂Ｏ₅膜の劣化が発生しなくなる。また、ＣＶＤの処理
温度が低いことから、Ｔａ₂Ｏ₅膜の劣化も少ない。した
がって、５〜１５ｎｍ程度の薄い膜でも十分容量絶縁膜
として機能することになる。

【００４７】つぎに、ＣＶＤ法によって上部電極１４を
形成する。ＣＶＤの条件は下記の通りである。有機ソー
スとしてtetrakis diethyl amino titanium ：Ｔｉ〔Ｎ
（Ｃ₂Ｈ₅）₂〕₄を使用し、ＮＨ₃と共に炉内に流す。処
理温度は２５０〜５５０℃程度の低温である。これによ
り、前記容量絶縁膜１３上に厚さ５００〜２０００Åの
ＴｉＮ膜からなる上部電極１４を形成する。上部電極１
４の形成時、Ｔｉ〔Ｎ（Ｃ₂Ｈ₅）₂〕₄を使用するため、
ハロゲン物質を含まず、ＴｉＮ膜からなる上部電極１４
およびＴａ₂Ｏ₅膜からなる容量絶縁膜１３内にハロゲン
系不純物が入ることがなくＴａ₂Ｏ₅膜の劣化を防止でき
る。また、上部電極１４の形成温度も低く、Ｔａ₂Ｏ₅膜
の熱に起因する劣化も防止できる。さらに、ＴｉＮ膜
は、被覆性，バリア性に優れたＣＶＤ法によって形成さ
れるため、Ｔａ₂Ｏ₅膜の保護もなされる。

【００４８】なお、ＴｉＮ膜からなる上部電極１４をＣ
ＶＤ法で形成する場合、Ｔｉ〔Ｎ（Ｃ₂Ｈ₅）₂〕₄の他Ｔ
ｉ（ＮＲ₂）₄を使用しても良い。この場合、ＮＨ₃とＴ
ｉ（ＮＲ₂）₄を２５０〜５５０℃程度で反応させてＴｉ
Ｎ膜を形成する。Ｔｉ（ＮＲ₂）₄はハロゲン物質を含ま
ないことから、Ｔａ₂Ｏ₅膜内にハロゲン不純物が含まれ
ず、容量絶縁膜として劣化しない。

【００４９】容量素子Ｃの形成後、図７に示すように、
ｐ~型半導体基板１の主面側には所定厚さの層間絶縁膜
２０が形成される。この層間絶縁膜２０は２つのキャパ
シタＣを覆う。また、前記層間絶縁膜２０には、選択的
に接続穴（コンタクト穴）３３が設けられる。この接続
穴３３は前記絶縁膜１５に設けられた接続穴３０内に形
成されるかあるいは一致する。この結果、接続穴３３の
底には中央のｎ型半導体領域７が露出する。

【００５０】つぎに、前記ｐ~型半導体基板１の主面に
は、導体層が所定厚さ・所望パターンに形成されて相補
性ビット線２１が形成される。この相補性ビット線２１
は、図７に示すように、前記層間絶縁膜２０に設けられ
た接続穴（コンタクト穴）３０および絶縁膜１５の接続
穴内にも延在し、２つのキャパシタＣ間のｎ型半導体領
域７に電気的に接続される。

【００５１】つぎに、図８に示すように、前記相補性ビ
ット線２１上には、所定厚さの層間絶縁膜２２が形成さ
れる。

【００５２】つぎに、前記層間絶縁膜２２上には所定厚
さで所定パターンを有する導体層からなるデータ線２３
が設けられる。

【００５３】つぎに、図８に示すように、前記データ線
２３上には所定厚さの層間絶縁膜２４を介して所定厚さ
で所定パターンのシャント用ワード線２５が設けられ
る。

【００５４】つぎに、前記シャント用ワード線２５は、
それぞれ所定厚さとなる下層２７および上層２８とから
なる二層構造の最終保護膜２９で覆われる（図１参
照）。

【００５５】なお、説明は省略したが、下部の導体層
（配線）と上部の導体層（配線）は、所定部分で上下に
設けられたコンタクト穴に充填された導体層を介して電
気的に接続されている。

【００５６】本実施例の半導体集積回路の製造方法、特
にキャパシタの形成方法によれば以下の効果を奏する。

【００５７】（１）Ｔａ₂Ｏ₅膜の製造時、大量に酸素が
流されることから、Ｔａ₂Ｏ₅膜中に不純物が入り難くな
り、Ｔａ₂Ｏ₅膜の容量絶縁膜としての性質が安定すると
ともに、歩留りが高くなる。

【００５８】（２）ＣＶＤ法によるＴａ₂Ｏ₅膜の形成
時、有機ソースとして使用するＴａ（ＯＣ₂Ｈ₅）₅は、
ハロゲン物質を含まないことから、ＣＶＤ時および熱処
理時、Ｔａ₂Ｏ₅膜の劣化が発生し難くなる。

【００５９】（３）ＣＶＤ法によるＴａ₂Ｏ₅膜の形成時
の処理温度が低いことから、Ｔａ₂Ｏ₅膜の劣化も少な
い。したがって、５〜１５ｎｍ程度の薄い膜でも十分容
量絶縁膜として機能することになる。

【００６０】（４）ＣＶＤ法によって上部電極を形成す
る際使用される処理ガスは、ハロゲン物質を含まないＴ
ｉ〔Ｎ（Ｃ₂Ｈ₅）₂〕₄からなる有機ソースガスであるこ
とから、Ｔａ₂Ｏ₅膜にハロゲン不純物が含まれなくな
り、Ｔａ₂Ｏ₅膜の劣化が防止できる。

【００６１】（５）Ｔａ₂Ｏ₅膜の形成時の処理温度およ
びＴｉＮ膜を形成する際の処理温度は５５０℃程度以下
と低温であることから、熱によるＴａ₂Ｏ₅膜の劣化が防
止できる。

【００６２】（６）上部電極としてのＴｉＮ膜は、被覆
性，バリア性に優れたＣＶＤ法によるＴｉＮ膜であるの
で、Ｔａ₂Ｏ₅膜の保護が確実となり、安定した容量素子
が形成できる。

【００６３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない、たとえば、
前記実施例では、下部電極としてドープトポリシリコン
膜を使用したが、バリア性の高いＴｉＮ膜をＣＶＤ法に
よって形成しても良い。この場合、下部電極としてのＴ
ｉＮ膜と容量絶縁膜としてのＴａ₂Ｏ₅膜間にＳｉＯ₂膜
が形成されないことから、容量の実効膜厚を薄くするこ
とができ、大容量化が達成できる。

【００６４】また、前記実施例では、下部電極，バリア
膜，容量絶縁膜，上部電極と形成したが、低圧枚葉式Ｃ
ＶＤ装置を用いて、下部電極，容量絶縁膜としてのＴａ
₂Ｏ₅膜，上部電極を連続して形成することによって、Ｔ
ａ₂Ｏ₅膜上下の自然酸化膜の発生を抑えることができ、
実効膜厚をさらに薄くできる。

【００６５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００６６】（１）容量絶縁膜を形成するＴａ₂Ｏ₅膜は
ハロゲン物質を含まない有機ソースを用い酸素を多量に
流した状態で形成されるため、また、Ｔａ₂Ｏ₅膜の上に
形成されるＴｉＮ膜（上部電極）もハロゲン物質を含ま
ない有機ソースを用いて形成されることから、Ｔａ₂Ｏ₅
膜がハロゲン物質で侵されることがなく良質のＴａ₂Ｏ₅
膜を形成できることになる。したがって、容量絶縁膜の
薄型化が達成でき高容量を得ることができる。また、ス
タックド構造からなる単純構造の容量素子を得ることが
できる。

【００６７】（２）容量絶縁膜（Ｔａ₂Ｏ₅膜）および上
部電極（ＴｉＮ膜）は２５０〜５５０℃程度以下の低い
温度下で形成されることから、Ｔａ₂Ｏ₅膜の熱による劣
化が発生し難くなり、良好な容量絶縁膜が得られる。し
たがって、容量絶縁膜の薄型化が達成できる。

【００６８】（３）容量素子は、ドープトポリシリコン
膜を形成した後、前記ドープトポリシリコン膜上に厚さ
２０Å程度のＳｉ₃Ｎ₄膜を形成し、その後Ｔａ₂Ｏ₅膜を
形成するため、Ｔａ₂Ｏ₅膜を直接ドープトポリシリコン
膜上に形成する場合に比較してドープトポリシリコン膜
上に厚いＳｉＯ₂膜が形成されず、実効膜厚の薄型化に
よって高い容量を得ることができる。

【００６９】（４）下部電極をＴｉＮ膜で構成した場
合、ＴｉＮ膜上にＴａ₂Ｏ₅膜を形成した際、ドープトポ
リシリコン膜の場合のように、Ｔａ₂Ｏ₅膜下にＳｉＯ₂
膜が形成されず、実効膜厚の薄型化が図れる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体装置の一部の断
面図である。

【図２】本実施例の半導体装置製造における一工程での
部分断面図である。

【図３】本実施例の半導体装置製造における一工程での
部分断面図である。

【図４】本実施例の半導体装置製造における一工程での
部分断面図である。

【図５】本実施例の半導体装置製造における一工程での
部分拡大断面図である。

【図６】本実施例の半導体装置製造における一工程での
部分断面図である。

【図７】本実施例の半導体装置製造における一工程での
部分断面図である。

【図８】本実施例の半導体装置製造における一工程での
部分断面図である。

【符号の説明】

１…ｐ~型半導体基板、２…フィールド絶縁膜、３…ｐ
型領域、４…ゲート絶縁膜、５…ゲート電極、７…ｎ型
半導体領域、１０…ワード線、１１…下部電極、１２…
バリア膜、１３…容量絶縁膜（Ｔａ₂Ｏ₅膜）、１４…上
部電極（ＴｉＮ膜）、２１…相補性ビット線、２３…デ
ータ線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者守部俊二東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者田中克彦東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】半導体基板の所望導体上に下部電極，Ｔ
ａ₂Ｏ₅膜からなる容量絶縁膜，上部電極を順次積層形成
して容量素子を形成する工程を有する半導体集積回路の
製造方法であって、前記下部電極形成後、ハロゲン物質
を含まない有機ソースを用い酸素を多量に流した状態で
Ｔａ₂Ｏ₅膜を形成する工程と、前記Ｔａ₂Ｏ₅膜を酸素雰
囲気下で熱処理する工程と、ハロゲン物質を含まない有
機ソースを用いて上部電極を形成する工程とを有するこ
とを特徴とする半導体集積回路の製造方法。
【請求項２】下部電極としてドープトポリシリコン膜
を形成した後、前記ドープトポリシリコン膜上に厚さ２
０Å程度のＳｉ₃Ｎ₄膜を形成し、その後Ｔａ₂Ｏ₅膜を形
成することを特徴とする請求項１記載の半導体集積回路
の製造方法。
【請求項３】前記上部電極としてＴｉＮ膜をＮＨ₃と
Ｔｉ〔Ｎ（Ｃ₂Ｈ₅）₂〕₄などのＴｉ（ＮＲ₂）₄とを２５
０〜５５０℃程度で反応させて形成することを特徴とす
る請求項１記載の半導体集積回路の製造方法。
【請求項４】ハロゲン物質を含まない有機ソースを用
いてＴｉＮ膜からなる下部電極を形成することを特徴と
する請求項１記載の半導体集積回路の製造方法。