JP2972270B2

JP2972270B2 - 半導体装置の製造方法

Info

Publication number: JP2972270B2
Application number: JP2084377A
Authority: JP
Inventors: 晃一戸井田; 淳平熊谷; 敏彦薄
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-03-30
Filing date: 1990-03-30
Publication date: 1999-11-08
Anticipated expiration: 2014-11-08
Also published as: JPH03283619A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体装置の製造方法に係り、特にDRAMの
キャパシタ絶縁膜の形成に関する。

（従来の技術）近年、半導体技術の進歩、特に微細加工技術の進歩に
より、MOS型DRAMの分野でも高集積化、大容量化が急速
に進められている。

この高集積化に伴い、情報（電荷）を蓄積するキャパ
シタの面積は減少し、この結果メモリ内容が誤って読み
出されたり、あるいはα線等によりメモリ内容が破壊さ
れるソフトエラーなどが問題になっている。

そこで、キャパシタ面積を縮小しつつも大きな容量を
確保しなければならないため、いろいろな工夫がなされ
ている。

その１つにキャパシタ絶縁膜がある。例えば、キャパ
シタ絶縁膜としては、従来から酸化シリコン膜SiO₂の単
層膜が用いられているが、この酸化シリコン膜よりも誘
電率の大きい材料を用いる方法が考えられている。

窒化シリコン膜Si₃N₄は、酸化シリコン膜の２倍程度
の誘電率を有するが、窒化シリコン膜108はその成膜工
程で膜質の不良が発生し易い。これは、第４図（ａ）に
示すように、表面にピンホールｈが発生し易いことによ
る。

そこで、例えば多結晶シリコン等のストレージノード
電極107上に、窒化シリコン膜108を堆積したのち、第４
図（ｂ）および第４図（ｃ）に示すように、熱酸化を行
い、ストレージノード電極107と窒化シリコン膜108とか
ら生成される酸化物をこのピンホールｈに形成し、窒化
シリコン膜108と酸化シリコン膜108sとの多層膜とする
方法が提案されている。

従来、この窒化シリコンの熱酸化に際しては、高温の
変化水素雰囲気中での酸化あるいは、高温のBOX法（H₂
とO₂を用いた高温熱酸化:Burning Oxidation）が用いら
れている。

高温の塩化水素雰囲気中での酸化を用いる方法では、
第３図（ｂ）に炉の温度分布の概略図を示すような高温
の炉が用いられる。

ここで、炉の入り口付近には大気中の水蒸気が入り込
んでいる。そこで高温の炉で酸化を行う場合、入り口付
近の温度も高くなっているため、炉からの出し入れの
際、入り口付近の水蒸気を多量に含む雰囲気中で、窒化
シリコンの酸化が進行することになり、アンモニアが発
生する。

また、BOX法を用いて窒化シリコン膜を酸化する場合
も、酸化シリコンが生成されるだけでなく雰囲気中の水
素が作用してアンモニアが発生する。このアンモニアに
よりオキシナイトライドSiONをも形成される。

このとき、第４図（ｂ）に示すような酸化の途中の段
階でオキシナイトライドが発生すれば、それが酸化の進
行を妨げるため、第４図（ｃ）に示すようにピンホール
を完全にふさいだ状態にすることが出来ず、ピンホール
が耐圧劣化の原因となることが多かった。

（発明が解決しようとする課題）このように窒化シリコンの酸化に際し、塩化水素を含
むガスを用いる方法やBOX法は、アンモニアの発生とい
う膜の耐圧を劣化させる要因を含んでいた。

本発明は、前記実情に鑑みてなされたもので、高耐圧
の窒化シリコン／酸化シリコン多層構造膜を提供するこ
とを目的とする。

〔発明の構成〕

（課題を解決するための手段）そこで本発明では、窒化シリコン膜の堆積後、窒化シ
リコン膜のピンホールがふさがる程度の低温下で酸化を
行うようにしている。

また、窒化シリコン膜の堆積後、炉に搬入した後、炉
の温度を上げて酸化を行うことを特徴としている。

（作用）上記構成によれば、アンモニアの発生が抑制されるた
め、良好な絶縁膜を形成することができる。

（実施例）以下、本発明の実施例について図面を参照しつつ詳細
に説明する。

第１図（ａ）乃至第１図（ｈ）は、本発明を用いて積
層形メモリセル構造のDRAMを形成する方法を示す図であ
る。また、第２図（ａ）および第２図（ｂ）は、この方
法で形成した積層形メモリセル構造のDRMのビット線方
向に隣接する２ビット分を示す平面図、そのＡ−Ａ′断
面図である。

まず、第１図（ａ）に示すように、不純物濃度10¹⁵〜
10¹⁶cm^-3程度のｐ型のシリコン基板１内に、通常のLOCO
S法により素子分離絶縁膜２を形成する。

そして、熱酸化法により、膜厚10nmの酸化シリコン層
および膜厚300nmの多結晶シリコン膜を堆積し、反応性
イオンエッチング法によってこれらをパターニングし、
ゲート絶縁膜３およびゲート電極４を形成する。

そして、第１図（ｂ）に示すように、このゲート電極
４をマスクとしてヒ素（As）イオンをイオン注入し、ソ
ース・ドレイン領域を構成するｎ−型拡散層5₁、5₂を形
成し、スイッチングトランジスタとしてのMOSFETを形成
して、さらにこの上層にCVD法により、層間絶縁膜6aと
しての酸化シリコン膜を堆積する。

さらに、第１図（ｃ）に示すように、反応性イオンエ
ッチング法によってストレージノードコンタクト11を形
成する。

そして、第１図（ｄ）に示すように、希弗酸処理によ
り、ストレージノードコンタクト11表面の清浄化を行っ
た後、全面に膜厚3000Åの多結晶シリコン膜を堆積す
る。

さらに、第１図（ｅ）に示すように、この多結晶シリ
コン膜を反応性イオンエッチング法によりパターニング
し、ｎ−形拡散層５にコンタクトし、層間絶縁膜６上を
覆うように多結晶シリコン膜からなるストレージノード
電極７を形成する。

そして、第１図（ｆ）に示すように、この上層にCVD
法により全面に窒化シリコン膜を約5nm程度堆積し、通
常よりも温度を下げた第３図（ａ）に温度プロフィール
を示す炉に搬入し、800℃の塩化水素雰囲気中で60分程
度酸化を行い、窒化シリコン膜と酸化シリコン膜との２
層構造のキャパシタ絶縁膜を形成する。

そして、第１図（ｇ）に示すように、膜厚3000Åの多
結晶シリコン膜を堆積し、反応性イオンエッチング法に
よりパターニングし、上部キャパシタ電極９を形成す
る。

さらに、第１図（ｈ）に示すように、この上部キャパ
シタ電極９をマスクとして不要部のキャパシタ絶縁膜８
を除去し、全面に酸化シリコン膜からなる層間絶縁膜6b
を形成する。

この後、ビット線コンタクト12を反応性イオンエッチ
ング法により開口し、アルミニウム層を堆積し、さらに
反応性イオンエッチング法によりパターニングし、ビッ
ト線13を形成し、第２図（ａ）および第２図（ｂ）に示
したような、セル部の基本構造が完成する。

このようにして形成されたキャパシタの電流−電界特
性を第５図に示す。ここで、キャパシタ面積は4.4mm²と
した。

このように本実施例のキャパシタ絶縁膜の形成方法に
よれば、キャパシタ絶縁膜は薄くかつ膜質が良好で誘電
率の高いものとなっており、キャパシタ容量の高いセル
構造のDRMAを得ることができた。

このピンホール内の膜厚T_ox1については、第４図
（ｃ）に示すように、ピンホール以外の部分の耐圧すな
わち電気的膜厚以上になるように形成することができ
る。すなわち、ピンホール以外の部分の窒化シリコン膜
および酸化シリコン膜の膜厚をT_sin,T_ox2とし、各々の
誘電率をε_sin,ε_ox2としたとき、電気的膜厚は次式で
表される。

T_ox1/ε_ox1≧T_sin/ε_sin＋T_ox2ε_ox2 （ここで、ε_ox1はピンホール内の酸化シリコン膜の誘
電率である。）また、前記実施例においては、ストレージノード電極
および上部キャパシタ電極として多結晶シリコン膜を用
いるようにしたが、必ずしも多結晶シリコンに限定され
ることなく、適宜変更可能である。

以上の実施例では、炉の温度を制御し、アンモニアの
発生を抑えて、オキシナイトライドの発生を抑制するよ
うにしている。ここでは、窒化シリコンの酸化も抑制さ
れるが、これによりピンホール部を酸化物でふさぐこと
ができる。

ピンホールがふさがった状態とは、ピンホール部の酸
化物の耐圧が２層膜の耐圧以上である状態である。

そして炉の温度としては800℃以下とするのが適当で
ある。

次に、本発明の第２の実施例について説明する。

この方法は、キャパシタ絶縁膜の形成方法において酸
化工程を低温工程と高温工程との２つの工程で構成した
ことを特徴とするもので、他部については前記第１の実
施例と全く同様である。

すなわち、第１図（ａ）乃至第１図（ｅ）に示すよう
に、多結晶シリコン膜からなるストレージノード電極７
を形成した後、第１図（ｆ）に示すように、この上層に
CVD法により全面に窒化シリコン膜を約5nm程度堆積し、
まず、拡散炉の温度を700℃に設定して基板を炉中の所
定の位置まで入れる。

そして、炉の温度を上げ、例えば900℃の10％塩化水
素雰囲気中で30分程度酸化を行い、窒化シリコン膜と酸
化シリコン膜との２層構造のキャパシタ絶縁膜８を形成
したのち、その後炉の温度を下げ、700℃程度にし基板
を取り出す。ここで、900℃での酸化時には、基板はｈ
すでに炉の内部に搬入されているので入り口付近の水蒸
気によりアンモニアが発生するのを防止することができ
る。

そして、前記第１の実施例と同様、第１図（ｇ）に示
すように、膜厚3000Åの多結晶シリコン膜を堆積し、反
応性イオンエッチング法によりパターニングして、上部
キャパシタ電極９を形成する。

この方法によっても、前記第１の実施例と同様膜質が
良好で誘電率の高い２層構造のキャパシタ絶縁膜を備え
たDRMAを得ることが可能となる。

上記２つの実施例では塩化水素雰囲気中での熱酸化を
用いたが、BOX法によっても同様に実施することができ
る。

なお、前記実施例では、キャパシタ絶縁膜の形成につ
いて説明したが、キャパシタ絶縁膜に限定されることな
く、他のデバイスにも適用可能であることはいうまでも
ない。

〔発明の効果〕

以上説明してきたように、本発明の方法によれば、誘
電率が高くピンホールのない良好な膜を得ることが可能
となる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｈ）は、本発明を用いたDRAM
の製造工程の一実施例を示す図、第２図（ａ）および第
２図（ｂ）は本発明実施例の積層形メモリセル構造のDR
AMを示す図、第３図（ａ）および第３図（ｂ）はそれぞ
れ本発明実施例の炉の温度プロファイルと従来例の炉の
温度プロファイルとを示す図、第４図（ａ）乃至第４図
（ｃ）はそれぞれピンホールおよびピンホール内に酸化
シリコン膜が形成されていく場合の状態を示す図、第５
図は本発明実施例の方法で形成したキャパシタの電流−
電界特性を示す図である。１……ｐ型のシリコン基板、２……素子分離絶縁膜、３
……ゲート絶縁膜、４……ゲート電極、５……ｎ型拡散
層、6,6a,6b……層間絶縁膜、７……ストレージノード
電極、８……キャパシタ絶縁膜、９……上部キャパシタ
電極、11……ストレージノードコンタクト、12……ビッ
ト線コンタクト、13……ビット線。

フロントページの続き (56)参考文献特開昭62−174924（ＪＰ，Ａ) 特開平１−187029（ＪＰ，Ａ) 特開昭60−101935（ＪＰ，Ａ) 特開昭60−187029（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/316,21/318

Claims

(57)【特許請求の範囲】

【請求項１】基板上に窒化シリコン膜を形成する工程
と、前記窒化シリコン膜が形成された基板を炉内に搬入する
搬入工程と、前記基板を炉内に搬入した後、該炉の温度を上昇させ
て、該基板上に形成した窒化シリコン膜を酸化する酸化
工程とを具備し、前記搬入工程における前記炉の温度は、アンモニアの発
生を抑制する温度である半導体装置の製造方法。
【請求項２】前記窒化シリコン膜を酸化した後、前記炉
の温度を下降させて、前記基板を炉内から搬出する搬出
工程をさらに具備する請求項１記載の半導体装置の製造
方法。
【請求項３】前記搬入工程における前記炉の温度は、70
0℃である請求項１記載の半導体装置の製造方法。
【請求項４】基板上に窒化シリコン膜を形成する工程
と、前記窒化シリコン膜が形成された基板を炉内に搬入する
搬入工程と、前記基板を炉内に搬入した後、該炉の温度を上昇させ
て、該基板上に形成した窒化シリコン膜を酸化する酸化
工程と前記窒化シリコン膜を酸化した後、前記炉の温度を下降
させて、前記基板を炉内から搬出する搬出工程とを具備
し、前記搬入工程および前記搬出工程は、前記炉の温度をアンモニアの発生を抑制する温度に設定
する半導体装置の製造方法。