JPH07114257B2 - 半導体装置 - Google Patents
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- JPH07114257B2 JPH07114257B2 JP1111107A JP11110789A JPH07114257B2 JP H07114257 B2 JPH07114257 B2 JP H07114257B2 JP 1111107 A JP1111107 A JP 1111107A JP 11110789 A JP11110789 A JP 11110789A JP H07114257 B2 JPH07114257 B2 JP H07114257B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に係り、特に半導体装置内に形成
されるキャパシタに関し、たとえば１つのトランジスタ
と１つのキャパシタからなるメモリセルを有したダイナ
ミック・ランダム・アクセスメモリ（以下DRAMと称す
る）におけるメモリセルのキャパシタの改良に関するも
のである。
されるキャパシタに関し、たとえば１つのトランジスタ
と１つのキャパシタからなるメモリセルを有したダイナ
ミック・ランダム・アクセスメモリ（以下DRAMと称す
る）におけるメモリセルのキャパシタの改良に関するも
のである。
［従来の技術］ DRAMのメモリセルの構造としては、たとえば特開昭56−
66065号公報（以下、公知例１と称す。）に示されてい
る。第10図は、上記した公知例１に示されたメモリセル
の断面図であり、図において、（１）はＰ型の半導体基
板、（２）はこの半導体基板の一主面に形成されメモリ
セルを分離するためのフィールド絶縁層、（３）および
（４）はMOSダイオード型容量を形成する絶縁層および
第１ポリシリコン層、（５）および（６）はMOS電界効
果トランジスタを形成する二酸化硅素膜および第２ポリ
シリコン膜、（７）はビットラインを形成するn+領域で
ある。そして、容量の絶縁層（３）は、記憶容量を大き
くするために、シリコン窒化膜（８）をシリコン酸化膜
（９）（10）によって挾んだ３層構造とされている。
66065号公報（以下、公知例１と称す。）に示されてい
る。第10図は、上記した公知例１に示されたメモリセル
の断面図であり、図において、（１）はＰ型の半導体基
板、（２）はこの半導体基板の一主面に形成されメモリ
セルを分離するためのフィールド絶縁層、（３）および
（４）はMOSダイオード型容量を形成する絶縁層および
第１ポリシリコン層、（５）および（６）はMOS電界効
果トランジスタを形成する二酸化硅素膜および第２ポリ
シリコン膜、（７）はビットラインを形成するn+領域で
ある。そして、容量の絶縁層（３）は、記憶容量を大き
くするために、シリコン窒化膜（８）をシリコン酸化膜
（９）（10）によって挾んだ３層構造とされている。
一方、キャパシタの絶縁膜を考察した従来技術として、
特公昭60−770号公報（以下、公知例２と称す。）、「3
0P−ｃ−４SiO2／Si3N4二層膜の破壊特性」（応物学会
予稿集1987,3.28 P.557）（以下、公知例３と称
す。）、「19P−Ｎ−3 MONOS構造におけるTDDB特性」応
物学会予稿集1987,10.17 P.550）（以下、公知例４と称
す。）、「Inter−Poly SiO2／Si3N4 Capacitor Films
5nm Thick for Deep Submicron LSIs」（Extended Abst
racts of the 20th（1988 International）Conference
on Solid State Devices and Materials,Tokyo,1988,p
p.173−176）（以下、公知例５と称す。）、および「RE
LIABILITY OF NANO−METER THICK MULTI−LAYER DIELEC
TRIC FILMS ON POLY−CRYSTALLINE SILICON」（25th an
nual proceedings of reliability physics,1987）（以
下、公知例６と称す。）がある。
特公昭60−770号公報（以下、公知例２と称す。）、「3
0P−ｃ−４SiO2／Si3N4二層膜の破壊特性」（応物学会
予稿集1987,3.28 P.557）（以下、公知例３と称
す。）、「19P−Ｎ−3 MONOS構造におけるTDDB特性」応
物学会予稿集1987,10.17 P.550）（以下、公知例４と称
す。）、「Inter−Poly SiO2／Si3N4 Capacitor Films
5nm Thick for Deep Submicron LSIs」（Extended Abst
racts of the 20th（1988 International）Conference
on Solid State Devices and Materials,Tokyo,1988,p
p.173−176）（以下、公知例５と称す。）、および「RE
LIABILITY OF NANO−METER THICK MULTI−LAYER DIELEC
TRIC FILMS ON POLY−CRYSTALLINE SILICON」（25th an
nual proceedings of reliability physics,1987）（以
下、公知例６と称す。）がある。
公知例２には、シリコン基板に掘り込んだ溝の側壁に蓄
積容量を形成し、蓄積容量の絶縁膜を、二酸化硅素、窒
化硅素、二酸化硅素よりなる３層絶縁膜構造とし、その
トータル膜厚を20nm（200Å）にしたものが示されてい
る。
積容量を形成し、蓄積容量の絶縁膜を、二酸化硅素、窒
化硅素、二酸化硅素よりなる３層絶縁膜構造とし、その
トータル膜厚を20nm（200Å）にしたものが示されてい
る。
公知例３には絶縁膜としてSiO2／Si3N4膜を用いたMISキ
ャパシタにおいて、酸化膜の薄い２層膜の寿命が長いこ
とが示されている。
ャパシタにおいて、酸化膜の薄い２層膜の寿命が長いこ
とが示されている。
公知例４には絶縁膜としてONO（Oxide−Nitride−Oxid
e）膜を用いたNONOSキャパシタにおいて、上層酸化膜が
薄いほど本質的な破壊時間が長くなることが示されてい
る。
e）膜を用いたNONOSキャパシタにおいて、上層酸化膜が
薄いほど本質的な破壊時間が長くなることが示されてい
る。
公知例５には絶縁膜として二酸化硅素および窒化硅素を
用いたキャパシタにおいて、酸化膜が2nm（20Å）のと
きの方が0nmより寿命が長いことが示されている。
用いたキャパシタにおいて、酸化膜が2nm（20Å）のと
きの方が0nmより寿命が長いことが示されている。
公知例６には二酸化硅素および窒化硅素を用いたキャパ
シタにおいて、上部酸化膜の厚さは、リーク電流に対す
る制限の範囲内でできる限り薄くしなければならないこ
とが示されている。
シタにおいて、上部酸化膜の厚さは、リーク電流に対す
る制限の範囲内でできる限り薄くしなければならないこ
とが示されている。
［発明が解決しようとする課題］ しかるに、上記各公知例に示されたものにあっては次の
ような問題点を有するものであった。
ような問題点を有するものであった。
公知例１には、絶縁層の膜厚について全く示されていな
い。
い。
公知例２には、トータルの膜厚は200Åと示されている
ものの３層構造の個々の膜厚については示されていな
い。
ものの３層構造の個々の膜厚については示されていな
い。
公知例３は酸化膜の膜厚が20Åおよび40Åのものが示さ
れている。
れている。
公知例４には各酸化膜が40Å、窒化膜が90Åの膜厚にし
た点は示されているが、上部酸化膜の膜厚は示されてい
ない。
た点は示されているが、上部酸化膜の膜厚は示されてい
ない。
公知例５には酸化膜の膜厚が20Åのものが示されてい
る。
る。
公知例６には酸化膜の膜厚が20Åと40Åのものが示され
ている。
ている。
上記のような従来の公知例の知見をふまえて、キャパシ
タの絶縁層を二酸化硅素−窒化硅素−二酸化硅素の３層
構造とし、上部の二酸化硅素の膜厚を20Åのものと、40
Åのものを製作し、時間依存性絶縁破壊特性（Time Dep
endent Dielectric Breakdown,以下、TDDB特性と称
す。）を調査した。ところが、いずれもTDDB特性が悪
く、キャパシタとしての信頼性が不十分であった。この
ことは、二酸化硅素の膜厚が40Åのものにあってはキャ
パシタの両電極間に電圧を印加し長時間使用すると、シ
リコン酸化膜（10）の電子が蓄積され、その結果、シリ
コン酸化膜（10）の劣化、ひいては絶縁層（３）の絶縁
破壊に至るものと考えられる。
タの絶縁層を二酸化硅素−窒化硅素−二酸化硅素の３層
構造とし、上部の二酸化硅素の膜厚を20Åのものと、40
Åのものを製作し、時間依存性絶縁破壊特性（Time Dep
endent Dielectric Breakdown,以下、TDDB特性と称
す。）を調査した。ところが、いずれもTDDB特性が悪
く、キャパシタとしての信頼性が不十分であった。この
ことは、二酸化硅素の膜厚が40Åのものにあってはキャ
パシタの両電極間に電圧を印加し長時間使用すると、シ
リコン酸化膜（10）の電子が蓄積され、その結果、シリ
コン酸化膜（10）の劣化、ひいては絶縁層（３）の絶縁
破壊に至るものと考えられる。
また、二酸化硅素の膜厚が20Åのものにあっては、二酸
化硅素の膜厚が薄いため、窒化膜には多くの欠陥が存在
することとなり、窒化膜に存在する欠陥によって絶縁破
壊に至るものと考えられる。
化硅素の膜厚が薄いため、窒化膜には多くの欠陥が存在
することとなり、窒化膜に存在する欠陥によって絶縁破
壊に至るものと考えられる。
この発明は上記のような問題点に鑑みてなされたもので
あり、キャパシタの絶縁層におけるTDDB特性が良好であ
り、信頼性の高いキャパシタを有した半導体装置を得る
ことを目的とするものである。
あり、キャパシタの絶縁層におけるTDDB特性が良好であ
り、信頼性の高いキャパシタを有した半導体装置を得る
ことを目的とするものである。
［課題を解決するための手段］ この発明にかかる半導体装置は、第１および第２の電極
層とこれら電極層間に介在された絶縁層とを有したキャ
パシタとを備え、上記絶縁層は第１の電極層上に形成さ
れたシリコン窒化膜と、このシリコン窒化膜の上面に接
して形成され、膜厚が25Å以上35Å以下であるシリコン
酸化膜とを有したものである。
層とこれら電極層間に介在された絶縁層とを有したキャ
パシタとを備え、上記絶縁層は第１の電極層上に形成さ
れたシリコン窒化膜と、このシリコン窒化膜の上面に接
して形成され、膜厚が25Å以上35Å以下であるシリコン
酸化膜とを有したものである。
［作用］ この発明においては、シリコン窒化膜と第２の電極層と
の間のシリコン酸化膜の膜厚が25Å以上35Å以下である
ため、その下部に位置するシリコン窒化膜における欠陥
密度が減少され、かつ長時間の使用に際してもシリコン
酸化膜への電荷蓄積が抑制される。
の間のシリコン酸化膜の膜厚が25Å以上35Å以下である
ため、その下部に位置するシリコン窒化膜における欠陥
密度が減少され、かつ長時間の使用に際してもシリコン
酸化膜への電荷蓄積が抑制される。
［発明の実施例］ 以下にこの発明の一実施例を図に基づいて説明する。第
１図は、１つのトランジスタと１つのスタック型キャパ
シタとを有したメモリセルを備えたDRAMのメモリセル部
分における要部断面図である。第１図において、（11）
はＰ型の半導体基板、（12）はこの半導体基板の一主面
に２つずつのメモリセルを囲うように形成された約1000
Åの膜厚の酸化シリコンからなる分離酸化膜、（13）
（14）は上記半導体基板（11）の一主面にチャネル領域
（15）を挾んで形成された１対のソース／ドレイン領域
で、それぞれ浅く形成されたＮ型の低不純物領域と深く
形成されたＮ型の高不純物領域にて形成されている。
（16）は上記半導体基板（11）のチャネル領域（15）上
にゲート絶縁膜（17）を介して形成された多結晶シリコ
ンからなるゲート電極で、上記１対のソース／ドレイン
領域（13）（14）とでMOSトランジスタを形成するとと
もに、ワード線の一部として形成されている。（18）は
上記１対のソース／ドレイン領域の他方のソース／ドレ
イン領域（14）に電気的に接続され、一端がゲート電極
（16）上に絶縁膜（29）を介して延在しているととも
に、他端が上記分離酸化膜（12）上のワード線（16）上
に絶縁膜（29）を介して延在して形成された約2000Åの
膜厚の多結晶シリコンからなるストレージノードである
第１の電極層、（19）はこの第１の電極層の上面が自然
酸化によって形成された約20Å〜30Åの膜厚の酸化シリ
コン（SiO2）からなる下部酸化膜、（20）はこの下部酸
化膜の上面に接して形成され約100Å〜200Åの窒化硅素
（Si3N4）からなる窒化膜、（21）はこの窒化膜の上面
に接して形成され、30Åの膜厚の酸化シリコン（SiO2）
からなる上部酸化膜で、上記下部酸化膜（19）および窒
化膜（20）とでキャパシタの絶縁層を形成している。
（22）は上記上部酸化膜（21）の上面に接して形成さ
れ、上記第１の電極層18に対向配置された約2000〜3000
Åの多結晶シリコンからなる第２の電極層で、上記第１
の電極層（18）および３層構造の絶縁層によってキャパ
シタを形成している。（23）は半導体基板（11）の上方
全面を覆い、一方のソース／ドレイン領域（13）部分に
コンタクトホール（24）が形成されたBPSG膜からなる層
間絶縁膜、（25）はこの層間絶縁膜上に形成されるとと
もに、コンタクトホール（24）を介して一方のソース／
ドレイン領域（13）に接続されたアルミニウムからなる
ビット線である。
１図は、１つのトランジスタと１つのスタック型キャパ
シタとを有したメモリセルを備えたDRAMのメモリセル部
分における要部断面図である。第１図において、（11）
はＰ型の半導体基板、（12）はこの半導体基板の一主面
に２つずつのメモリセルを囲うように形成された約1000
Åの膜厚の酸化シリコンからなる分離酸化膜、（13）
（14）は上記半導体基板（11）の一主面にチャネル領域
（15）を挾んで形成された１対のソース／ドレイン領域
で、それぞれ浅く形成されたＮ型の低不純物領域と深く
形成されたＮ型の高不純物領域にて形成されている。
（16）は上記半導体基板（11）のチャネル領域（15）上
にゲート絶縁膜（17）を介して形成された多結晶シリコ
ンからなるゲート電極で、上記１対のソース／ドレイン
領域（13）（14）とでMOSトランジスタを形成するとと
もに、ワード線の一部として形成されている。（18）は
上記１対のソース／ドレイン領域の他方のソース／ドレ
イン領域（14）に電気的に接続され、一端がゲート電極
（16）上に絶縁膜（29）を介して延在しているととも
に、他端が上記分離酸化膜（12）上のワード線（16）上
に絶縁膜（29）を介して延在して形成された約2000Åの
膜厚の多結晶シリコンからなるストレージノードである
第１の電極層、（19）はこの第１の電極層の上面が自然
酸化によって形成された約20Å〜30Åの膜厚の酸化シリ
コン（SiO2）からなる下部酸化膜、（20）はこの下部酸
化膜の上面に接して形成され約100Å〜200Åの窒化硅素
（Si3N4）からなる窒化膜、（21）はこの窒化膜の上面
に接して形成され、30Åの膜厚の酸化シリコン（SiO2）
からなる上部酸化膜で、上記下部酸化膜（19）および窒
化膜（20）とでキャパシタの絶縁層を形成している。
（22）は上記上部酸化膜（21）の上面に接して形成さ
れ、上記第１の電極層18に対向配置された約2000〜3000
Åの多結晶シリコンからなる第２の電極層で、上記第１
の電極層（18）および３層構造の絶縁層によってキャパ
シタを形成している。（23）は半導体基板（11）の上方
全面を覆い、一方のソース／ドレイン領域（13）部分に
コンタクトホール（24）が形成されたBPSG膜からなる層
間絶縁膜、（25）はこの層間絶縁膜上に形成されるとと
もに、コンタクトホール（24）を介して一方のソース／
ドレイン領域（13）に接続されたアルミニウムからなる
ビット線である。
次に、このように構成された半導体装置の製造方法につ
いて第２図ないし第８図に従い説明する。分離酸化膜
（16）、１対のソース／ドレイン領域（13）（14）、ゲ
ート電極（16）（ワード線）および絶縁膜（29）を従来
の技術を用いて形成する。その後、第２図に示すよう
に、半導体基板上の全面に減圧CVD（Chemical Vapor De
position）法により約2000Åの膜厚の多結晶シリコン膜
（180）を形成する。この多結晶シリコン膜（180）上の
全面にポジ型のレジストを所定膜厚に被着し、フォトリ
ソグラフィ工程のパターニングを施して所定のレジスト
パターン（26）を形成した後、第３図に示すように、こ
のレジストパターン（26）をマスクとして下地の多結晶
シリコン膜（180）を反応性イオンエッチングにより選
択的に除去して第１の電極層（18）を形成する。
いて第２図ないし第８図に従い説明する。分離酸化膜
（16）、１対のソース／ドレイン領域（13）（14）、ゲ
ート電極（16）（ワード線）および絶縁膜（29）を従来
の技術を用いて形成する。その後、第２図に示すよう
に、半導体基板上の全面に減圧CVD（Chemical Vapor De
position）法により約2000Åの膜厚の多結晶シリコン膜
（180）を形成する。この多結晶シリコン膜（180）上の
全面にポジ型のレジストを所定膜厚に被着し、フォトリ
ソグラフィ工程のパターニングを施して所定のレジスト
パターン（26）を形成した後、第３図に示すように、こ
のレジストパターン（26）をマスクとして下地の多結晶
シリコン膜（180）を反応性イオンエッチングにより選
択的に除去して第１の電極層（18）を形成する。
次に、第４図に示すように、レジストパターン（26）を
除去後、半導体基板（11）の上方から砒素イオン（A
s+）を第１の電極層（18）にイオン注入し、第１の電極
層（18）の導電率を高める。
除去後、半導体基板（11）の上方から砒素イオン（A
s+）を第１の電極層（18）にイオン注入し、第１の電極
層（18）の導電率を高める。
その後、第５図に示すように、全面上に100Åないし200
Åの膜厚のシリコン窒化膜（20a）を減圧CVD法により形
成する。このとき、空気中の酸素により、第１の電極層
（18）である多結晶シリコンの表面に20〜30Åの自然酸
化によるシリコン酸化膜からなる下部酸化膜（19）が形
成される。
Åの膜厚のシリコン窒化膜（20a）を減圧CVD法により形
成する。このとき、空気中の酸素により、第１の電極層
（18）である多結晶シリコンの表面に20〜30Åの自然酸
化によるシリコン酸化膜からなる下部酸化膜（19）が形
成される。
さらに、第６図に示すように、窒化膜（20a）の表面を
熱酸化法により約900℃の温度で酸化処理し、膜厚が30
Åの酸化シリコン層（21a）を形成する。さらにこの酸
化シリコン膜（21a）上にリン（Ｐ）がドープされたド
ープト多結晶シリコン膜をCVD法により2000Å〜3000Å
の膜厚に形成する。そして、ポジ型のレジストをドープ
ト多結晶シリコン膜上に被着し、フォトリソグラフィ工
程のパターニングを施しレジストパターンを形成する。
そして、このレジストパターンをマスクとしてドープト
多結晶シリコンを選択的に除去し、第７図に示したよう
に第２の電極層（22）を得る。この第２の電極層（22）
は、第１の電極層（18）と対向配置されているととも
に、一方のソース／ドレイン領域の上部に位置する部分
が除去された形になっている。
熱酸化法により約900℃の温度で酸化処理し、膜厚が30
Åの酸化シリコン層（21a）を形成する。さらにこの酸
化シリコン膜（21a）上にリン（Ｐ）がドープされたド
ープト多結晶シリコン膜をCVD法により2000Å〜3000Å
の膜厚に形成する。そして、ポジ型のレジストをドープ
ト多結晶シリコン膜上に被着し、フォトリソグラフィ工
程のパターニングを施しレジストパターンを形成する。
そして、このレジストパターンをマスクとしてドープト
多結晶シリコンを選択的に除去し、第７図に示したよう
に第２の電極層（22）を得る。この第２の電極層（22）
は、第１の電極層（18）と対向配置されているととも
に、一方のソース／ドレイン領域の上部に位置する部分
が除去された形になっている。
このように形成されたものを900℃の窒化雰囲気中で熱
処理を施し、第１および第２の電極層（18）（22）の砒
素イオンおよびリンを活性化させる。第２の電極層（2
2）をマスクとして酸化シリコン膜（21a）および窒化シ
リコン膜（20a）を選択的にエッチングにより除去して
窒化膜（20）および上部酸化膜（21）を形成する。
処理を施し、第１および第２の電極層（18）（22）の砒
素イオンおよびリンを活性化させる。第２の電極層（2
2）をマスクとして酸化シリコン膜（21a）および窒化シ
リコン膜（20a）を選択的にエッチングにより除去して
窒化膜（20）および上部酸化膜（21）を形成する。
その後、第８図に示すように、全面にBPSG膜を形成し、
一方のソース／ドレイン領域（13）の位置にコンタクト
ホール（24）を形成し、層間絶縁膜（23）を形成する。
この層間絶縁膜（23）上に一方のソース／ドレイン領域
と接続されるビット線（25）を形成し、第１図に示した
構造のメモリセルを得る。
一方のソース／ドレイン領域（13）の位置にコンタクト
ホール（24）を形成し、層間絶縁膜（23）を形成する。
この層間絶縁膜（23）上に一方のソース／ドレイン領域
と接続されるビット線（25）を形成し、第１図に示した
構造のメモリセルを得る。
上記のように構成された半導体装置に対してTDDB試験が
以下のような条件で行なわれた。試験用として100個の
半導体装置を製作する。そしてそれぞれの半導体装置の
キャパシタの第２の電極層（22）に正バイアスを印加
し、第１の電極層（18）を接地電位とし、３層構造の絶
縁層にシリコン膜換算で13MV/cmの電界を加え、100個の
半導体装置のうちの10％のものの絶縁層が破壊に至った
時間を寿命として測定された。この試験結果を第9A図に
示している。本実施例による半導体装置においては、図
中Ａ点で示されるように102［秒］以上の長寿命は得ら
れた。
以下のような条件で行なわれた。試験用として100個の
半導体装置を製作する。そしてそれぞれの半導体装置の
キャパシタの第２の電極層（22）に正バイアスを印加
し、第１の電極層（18）を接地電位とし、３層構造の絶
縁層にシリコン膜換算で13MV/cmの電界を加え、100個の
半導体装置のうちの10％のものの絶縁層が破壊に至った
時間を寿命として測定された。この試験結果を第9A図に
示している。本実施例による半導体装置においては、図
中Ａ点で示されるように102［秒］以上の長寿命は得ら
れた。
なお、100個の半導体装置における上部酸化膜（22）の
膜厚はそれぞれ断面TEM（Transmission Electron Micro
scopy）法によって決定したものであり、膜厚のばらつ
きは30Åに対して±５Å以内であった。
膜厚はそれぞれ断面TEM（Transmission Electron Micro
scopy）法によって決定したものであり、膜厚のばらつ
きは30Åに対して±５Å以内であった。
次に、上記実施例のものと比較するために上部酸化膜
（21）の膜厚を種々変化させた半導体装置をそれぞれ10
0個ずつ製作し、上記と同様にTDDB試験を行なった。そ
の結果、第9A図に示した結果が得られた。第9A図には、
従来技術で記載された上部酸化膜が20Å、40Åに対応し
た試験結果をそれぞれＣ点およびＢ点として示してい
る。なお、第9A図に示す試験に用いたキャパシタの窒化
膜（20）の膜厚は200Åである。
（21）の膜厚を種々変化させた半導体装置をそれぞれ10
0個ずつ製作し、上記と同様にTDDB試験を行なった。そ
の結果、第9A図に示した結果が得られた。第9A図には、
従来技術で記載された上部酸化膜が20Å、40Åに対応し
た試験結果をそれぞれＣ点およびＢ点として示してい
る。なお、第9A図に示す試験に用いたキャパシタの窒化
膜（20）の膜厚は200Åである。
また、寿命に対する上部酸化膜（21）の膜厚と窒化膜
（20）の膜厚との相関関係を得るために他のTDDB試験が
行なわれた。この試験は窒化膜（20）の膜厚が70Åのキ
ャパシタを用い、上部酸化膜（21）の膜厚を種々変化さ
せて行なわれた。試験結果を第9B図および第9C図に示
す。第9B図は、３層構造の絶縁層にシリコン膜換算で±
10MV/cmの電界を加え、100個の試験品のうちの50％の試
験品の絶縁層が破壊に至った時間を寿命として示したも
のである。また第9C図は、同様に10％の試験品が破壊に
至った寿命を示している。また、第9B図および第9C図の
試験では、キャパシタの第２の電極層（22）との間に印
加する電圧の正負を逆転させた場合の結果も示してい
る。
（20）の膜厚との相関関係を得るために他のTDDB試験が
行なわれた。この試験は窒化膜（20）の膜厚が70Åのキ
ャパシタを用い、上部酸化膜（21）の膜厚を種々変化さ
せて行なわれた。試験結果を第9B図および第9C図に示
す。第9B図は、３層構造の絶縁層にシリコン膜換算で±
10MV/cmの電界を加え、100個の試験品のうちの50％の試
験品の絶縁層が破壊に至った時間を寿命として示したも
のである。また第9C図は、同様に10％の試験品が破壊に
至った寿命を示している。また、第9B図および第9C図の
試験では、キャパシタの第２の電極層（22）との間に印
加する電圧の正負を逆転させた場合の結果も示してい
る。
第9A図ないし第9C図に示す試験結果より、窒化膜（20）
の膜厚が70Åから200Åの範囲においては、上部酸化膜
（21）の膜厚が25Å〜35Å程度においてキャパシタの寿
命が最大となることが判明した。
の膜厚が70Åから200Åの範囲においては、上部酸化膜
（21）の膜厚が25Å〜35Å程度においてキャパシタの寿
命が最大となることが判明した。
このように上部酸化膜（21）を25Å以上35Å以下にした
ものが長寿命を得られた理由は次のようなものであると
考えられる。すなわち、上部酸化膜（21）が25Å未満で
あると、窒化膜（20）の酸化膜が少なくとも窒化膜（2
0）内に残存する欠陥密度の減少が図れず、結果としてT
DDB試験を行なった結果、絶縁層の破壊に至る時間が短
くなる。また、上部酸化膜（21）が35Åを越えると、絶
縁破壊特性が窒化膜（20）より上部酸化膜（21）の特性
が支配的になり、上部酸化膜（21）に蓄積される電荷が
多くなってしまうため、TDDB試験を行なった結果、絶縁
層破壊に至る時間が短くなってしまうものと考えられ
る。
ものが長寿命を得られた理由は次のようなものであると
考えられる。すなわち、上部酸化膜（21）が25Å未満で
あると、窒化膜（20）の酸化膜が少なくとも窒化膜（2
0）内に残存する欠陥密度の減少が図れず、結果としてT
DDB試験を行なった結果、絶縁層の破壊に至る時間が短
くなる。また、上部酸化膜（21）が35Åを越えると、絶
縁破壊特性が窒化膜（20）より上部酸化膜（21）の特性
が支配的になり、上部酸化膜（21）に蓄積される電荷が
多くなってしまうため、TDDB試験を行なった結果、絶縁
層破壊に至る時間が短くなってしまうものと考えられ
る。
なお、上記実施例においては、絶縁層を下部酸化膜（1
9）、窒化膜（20）および上部酸化膜（21）の３層構造
としたが、窒化膜（20）および上部酸化膜（21）の２層
構造であっても同様の効果を奏した。２層構造のものに
あっては、自然酸化によって形成される下部酸化膜（1
9）は、たとえば「28a−Ｎ−10CVDa−SiのＬ−SBEプロ
セスにおける表面清浄化処理の低温化」（応物学会予稿
集1986年秋P492）に示されているように、 （ａ）1100℃の水素（H2）雰囲気の熱処理 （ｂ）850℃の「H2＋Si2H6］雰囲気の熱処理 によって除去すればよい。
9）、窒化膜（20）および上部酸化膜（21）の３層構造
としたが、窒化膜（20）および上部酸化膜（21）の２層
構造であっても同様の効果を奏した。２層構造のものに
あっては、自然酸化によって形成される下部酸化膜（1
9）は、たとえば「28a−Ｎ−10CVDa−SiのＬ−SBEプロ
セスにおける表面清浄化処理の低温化」（応物学会予稿
集1986年秋P492）に示されているように、 （ａ）1100℃の水素（H2）雰囲気の熱処理 （ｂ）850℃の「H2＋Si2H6］雰囲気の熱処理 によって除去すればよい。
また、前述のDRAMのキャパシタには、従来より膜厚が40
Åの上部酸化膜が用いられていた。しかし、本発明によ
る上部酸化膜の膜厚は30Å程度に減少することができ
る。このためにキャパシタの絶縁層の膜厚が減少し、そ
の結果絶縁膜の膜厚に反比例の関係を有するキャパシタ
容量が増加する。DRAMのキャパシタ容量の増加がはソフ
トエラーの発生率を低減させる。ソフトエラーとはDRAM
のメモリセル部にα線が入射することにより生成した電
子が、キャパシタの容量部に捕獲されて誤情報として作
用し、情報の反転を生じさせる現象をいう。ソフトエラ
ーの発生はDRAMの誤動作を生じさせ、信頼性を低下させ
る。したがって、DRAMのキャパシタ容量の増大によるソ
フトエラーの低減はメモリの信頼性を向上させる上で効
果的である。
Åの上部酸化膜が用いられていた。しかし、本発明によ
る上部酸化膜の膜厚は30Å程度に減少することができ
る。このためにキャパシタの絶縁層の膜厚が減少し、そ
の結果絶縁膜の膜厚に反比例の関係を有するキャパシタ
容量が増加する。DRAMのキャパシタ容量の増加がはソフ
トエラーの発生率を低減させる。ソフトエラーとはDRAM
のメモリセル部にα線が入射することにより生成した電
子が、キャパシタの容量部に捕獲されて誤情報として作
用し、情報の反転を生じさせる現象をいう。ソフトエラ
ーの発生はDRAMの誤動作を生じさせ、信頼性を低下させ
る。したがって、DRAMのキャパシタ容量の増大によるソ
フトエラーの低減はメモリの信頼性を向上させる上で効
果的である。
［発明の効果］ この発明は以上述べたように、第１および第２の電極層
と両電極層間に介在された絶縁層からなるキャパシタを
有した半導体装置において、キャパシタの絶縁層を第１
の電極層上に形成されたシリコン窒化膜と、このシリコ
ン窒化膜の上面に形成されたシリコン酸化膜とを有した
ものとし、かつシリコン酸化膜の膜厚を25Å以上35Å以
下にしたので、絶縁層のシリコン窒化膜における欠陥密
度が減少され、かつシリコン酸化膜に蓄積される電荷の
量を抑制でき、長寿命かつ高信頼性の半導体装置が得ら
れるという効果がある。
と両電極層間に介在された絶縁層からなるキャパシタを
有した半導体装置において、キャパシタの絶縁層を第１
の電極層上に形成されたシリコン窒化膜と、このシリコ
ン窒化膜の上面に形成されたシリコン酸化膜とを有した
ものとし、かつシリコン酸化膜の膜厚を25Å以上35Å以
下にしたので、絶縁層のシリコン窒化膜における欠陥密
度が減少され、かつシリコン酸化膜に蓄積される電荷の
量を抑制でき、長寿命かつ高信頼性の半導体装置が得ら
れるという効果がある。
第１図は、この発明の一実施例によるDRAMのメモリセル
の断面構造図である。第２図、第３図、第４図、第５
図、第６図、第７図および第８図は、第１図に示すDRAM
のメモリセルの製造工程を順に示す製造工程断面図であ
る。第9A図、第9B図および第9C図は、キャパシタの絶縁
層における上部酸化膜（21）の膜厚と寿命との関係を示
す相関図である。 第10図は、従来のDRAMのメモリセルの断面構造図であ
る。 図において、（11）は半導体基板、（18）は第１の電極
層、（19）（20）（21）は絶縁層の下部酸化膜、窒化膜
および上部酸化膜、（22）は第２の電極層である。 なお、図中、同一符号は同一または相当部分を示す。
の断面構造図である。第２図、第３図、第４図、第５
図、第６図、第７図および第８図は、第１図に示すDRAM
のメモリセルの製造工程を順に示す製造工程断面図であ
る。第9A図、第9B図および第9C図は、キャパシタの絶縁
層における上部酸化膜（21）の膜厚と寿命との関係を示
す相関図である。 第10図は、従来のDRAMのメモリセルの断面構造図であ
る。 図において、（11）は半導体基板、（18）は第１の電極
層、（19）（20）（21）は絶縁層の下部酸化膜、窒化膜
および上部酸化膜、（22）は第２の電極層である。 なお、図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 (56)参考文献 ・応用物理学会予稿集 1987，10，17 Ｐ．570 ・Ａｒｎｕａｌ ｐｒｏｃｅｅｄｉｎｇ ｓ ｏｆ ｖｅｌｉａｂｉｌｉｔｙ ｐｈ ｙｓｉｃｓ，1987［25］Ｐ．55−59 ・Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｓ ｏｆ ｔｈｅ 20ｔｈ （1988 Ｉｎ ｔｅｒｎａｔｉｏｎａｌ）Ｃｏｎｆｅｒｅ ｎｃｅ ｏｎ Ｓｏｌｉｄ ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａ ｌｓ，Ｔｏｋｙｏ，1988，Ｐ．173−176
Claims (1)
- 【請求項１】半導体基板の一主面あるいは一主面上に形
成されたキャパシタの第１の電極層と、 前記第１の電極層上に形成されたシリコン窒化膜と、前
記シリコン窒化膜の上面に接して形成され、膜厚が25Å
以上35Å以下であるシリコン酸化膜とを有した前記キャ
パシタの絶縁層と、 前記絶縁層の前記シリコン酸化膜の上面に接して形成さ
れた前記キャパシタの第２の電極層とを備えた半導体装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28926388 | 1988-11-15 | ||
| JP63-289263 | 1988-11-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02256265A JPH02256265A (ja) | 1990-10-17 |
| JPH07114257B2 true JPH07114257B2 (ja) | 1995-12-06 |
Family
ID=17740894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1111107A Expired - Fee Related JPH07114257B2 (ja) | 1988-11-15 | 1989-04-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5017982A (ja) |
| JP (1) | JPH07114257B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5323343A (en) * | 1989-10-26 | 1994-06-21 | Mitsubishi Denki Kabushiki Kaisha | DRAM device comprising a stacked type capacitor and a method of manufacturing thereof |
| JPH0449654A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 半導体メモリ |
| US5521418A (en) * | 1990-07-17 | 1996-05-28 | Kabushiki Kaisha Toshiba | Semiconductor device and a method of manufacturing same |
| US5250832A (en) * | 1990-10-05 | 1993-10-05 | Nippon Steel Corporation | MOS type semiconductor memory device |
| KR930009127B1 (ko) * | 1991-02-25 | 1993-09-23 | 삼성전자 주식회사 | 스택형캐패시터를구비하는반도체메모리장치 |
| USRE36441E (en) * | 1991-07-16 | 1999-12-14 | Kabushiki Kaisha Toshiba | Semiconductor device and a method of manufacturing same |
| JP3095462B2 (ja) * | 1991-07-18 | 2000-10-03 | ローム株式会社 | 誘電素子、キャパシタ及びｄｒａｍ |
| US5283204A (en) * | 1992-04-15 | 1994-02-01 | Micron Semiconductor, Inc. | Method of forming passivation oxidation for improving cell leakage and cell area |
| US5343062A (en) * | 1992-05-29 | 1994-08-30 | Nippon Steel Corporation | Semiconductor memory having a memory cell including a capacitor with a two-layer lower electrode |
| US5218511A (en) * | 1992-06-22 | 1993-06-08 | Vlsi Technology, Inc. | Inter-silicide capacitor |
| US5364813A (en) * | 1993-09-01 | 1994-11-15 | Industrial Technology Research Institute | Stacked DRAM poly plate capacitor |
| US5470775A (en) * | 1993-11-09 | 1995-11-28 | Vlsi Technology, Inc. | Method of forming a polysilicon-on-silicide capacitor |
| US6777732B1 (en) * | 1995-03-07 | 2004-08-17 | Micron Technology, Inc. | Random access memory |
| US5808335A (en) * | 1996-06-13 | 1998-09-15 | Vanguard International Semiconductor Corporation | Reduced mask DRAM process |
| US6025224A (en) * | 1997-03-31 | 2000-02-15 | Siemens Aktiengesellschaft | Device with asymmetrical channel dopant profile |
| JP3171242B2 (ja) * | 1998-05-08 | 2001-05-28 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2006095786A (ja) * | 2004-09-29 | 2006-04-13 | Seiko Epson Corp | プリンタヘッド及びこれを備えた画像形成装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5666065A (en) * | 1979-11-01 | 1981-06-04 | Mitsubishi Electric Corp | Semiconductor memory unit |
| JPS60770A (ja) * | 1983-06-17 | 1985-01-05 | Hitachi Ltd | 半導体装置 |
| US4922312A (en) * | 1986-04-30 | 1990-05-01 | Texas Instruments Incorporated | DRAM process with improved polysilicon-to-polysilicon capacitor and the capacitor |
| JP2564316B2 (ja) * | 1987-08-10 | 1996-12-18 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| US4931897A (en) * | 1989-08-07 | 1990-06-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor capacitive element |
-
1989
- 1989-04-28 JP JP1111107A patent/JPH07114257B2/ja not_active Expired - Fee Related
- 1989-11-06 US US07/432,430 patent/US5017982A/en not_active Expired - Lifetime
Non-Patent Citations (3)
| Title |
|---|
| ・Ａｒｎｕａｌｐｒｏｃｅｅｄｉｎｇｓｏｆｖｅｌｉａｂｉｌｉｔｙｐｈｙｓｉｃｓ，１９８７［２５Ｐ．５５−５９ |
| ・ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓｏｆｔｈｅ２０ｔｈ（１９８８Ｉｎｔｅｒｎａｔｉｏｎａｌ）ＣｏｎｆｅｒｅｎｃｅｏｎＳｏｌｉｄｓｔａｔｅＤｅｖｉｃｅｓａｎｄＭａｔｅｒｉａｌｓ，Ｔｏｋｙｏ，１９８８，Ｐ．１７３−１７６ |
| ・応用物理学会予稿集１９８７，１０，１７Ｐ．５７０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02256265A (ja) | 1990-10-17 |
| US5017982A (en) | 1991-05-21 |
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